CN104752212B - 晶体管的形成方法 - Google Patents

晶体管的形成方法 Download PDF

Info

Publication number
CN104752212B
CN104752212B CN201310745717.4A CN201310745717A CN104752212B CN 104752212 B CN104752212 B CN 104752212B CN 201310745717 A CN201310745717 A CN 201310745717A CN 104752212 B CN104752212 B CN 104752212B
Authority
CN
China
Prior art keywords
layer
transistor
stressor layers
substrate
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310745717.4A
Other languages
English (en)
Other versions
CN104752212A (zh
Inventor
周祖源
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Manufacturing International Shanghai Corp
Original Assignee
Semiconductor Manufacturing International Shanghai Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Manufacturing International Shanghai Corp filed Critical Semiconductor Manufacturing International Shanghai Corp
Priority to CN201310745717.4A priority Critical patent/CN104752212B/zh
Priority to US14/333,131 priority patent/US9166050B2/en
Publication of CN104752212A publication Critical patent/CN104752212A/zh
Application granted granted Critical
Publication of CN104752212B publication Critical patent/CN104752212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28518—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/495—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a simple metal, e.g. W, Mo
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Abstract

一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。所形成的晶体管的载流子迁移率得到的提高、漏电流减少、性能提高。

Description

晶体管的形成方法
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种晶体管的形成方法。
背景技术
随着半导体制造技术的飞速发展，半导体器件正朝着更高的元件密度以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，晶体管的栅极尺寸变得比以往更短。然而，晶体管的栅极尺寸变短会使晶体管产生短沟道效应，进而产生漏电流，最终影响半导体器件的电学性能。目前，现有技术主要通过提高载流子迁移率来提高半导体器件性能。当载流子的迁移率提高，晶体管的驱动电流提高，则晶体管中的漏电流减少，而提高载流子迁移率的一个关键要素是提高晶体管沟道区中的应力，因此提高晶体管沟道区的应力可以极大地提高晶体管的性能。
现有技术提高晶体管沟道区应力的一种方法为：在晶体管的源区和漏区形成应力层。其中，PMOS晶体管的应力层材料为硅锗（SiGe），由于硅锗和硅具有相同的晶格结构，即“金刚石”结构，而且在室温下，硅锗的晶格常数大于硅的晶格常数，因此硅和硅锗之间存在晶格失配，使应力层能够向沟道区提供压应力，从而提高PMOS晶体管沟道区的载流子迁移率性能。相应地，NMOS晶体管的应力层材料为碳化硅（SiC），由于在室温下，碳化硅的晶格常数小于硅的晶格常数，因此硅和碳化硅之间存在晶格失配，能够向沟道区提供拉应力，从而提高NMOS晶体管的性能。
图1是现有技术一种具有应力层的晶体管的剖面结构示意图，包括：衬底100；位于衬底100表面的栅极结构101；位于栅极结构101两侧衬底100内的应力层102，所述应力层102的侧壁具有顶角，所述顶角向栅极结构101底部的衬底100内延伸，所述应力层102的侧壁相对于衬底100表面呈“Σ”形；位于栅极结构101两侧应力层102和衬底100内的源区和漏区（未示出）；位于应力层表面的导电插塞103，用于与源区和漏区电连接。其中，当晶体管为PMOS晶体管时，应力层的材料为硅锗；当晶体管为NMOS晶体管时，应力层的材料为碳化硅。
然而，在现有技术的具有应力层的晶体管中，沟道区的载流子迁移率得到的提高有限，所述晶体管抑制漏电流的能力有限。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，提高晶体管沟道区的载流子迁移率，抑制晶体管的漏电流。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。
可选的，所述阻挡离子包括碳离子；形成所述阻挡层的工艺包括：对所述应力层进行第二离子注入工艺，所述第二次离子注入工艺掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。
可选的，所述第二次离子注入工艺参数包括：注入能量为1KeV～10KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底表面。
可选的，所述阻挡离子还包括锗离子；形成所述阻挡层的工艺还包括：对所述应力层进行第一次离子注入工艺，所述第一次离子注入工艺掺杂的离子为锗离子，所述锗离子的注入深度为预设深度，所述第一次离子注入工艺为非晶化前注入工艺。
可选的，所述第一次离子注入工艺参数包括：注入能量为2KeV～20KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底表面。
可选的，所述第一金属元素为铜、钨或铝。
可选的，所述自对准硅化工艺包括：在衬底表面形成第二掩膜层，所述第二掩膜层至少暴露出应力层表面；在所述第二掩膜层和应力层表面形成金属层；采用退火工艺使金属层内的金属原子向应力层内扩散，在阻挡层表面形成电接触层；在所述退火工艺之后，去除剩余的金属层。
可选的，所述金属层的材料包括第一金属元素。
可选的，当所述第一金属元素为铝时，所述铝原子在金属层内的原子百分比浓度为0.01%～1%。
可选的，所述金属层的材料还包括镍元素、钴元素中的一种或两种。
可选的，当所述第一金属元素为铝时，所述电接触层的材料为Ni(Al)Si、Co(Al)Si中的一种或两种。
可选的，所述应力层的材料包括碳化硅，所述栅极结构用于形成NMOS晶体管。
可选的，所述应力层的形成工艺包括：在衬底和栅极结构表面形成第一掩膜层，所述第一掩膜层暴露出栅极结构两侧的部分衬底表面；以所述第一掩膜层刻蚀所述衬底，在衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层。
可选的，所述开口的侧壁相对于衬底表面方向垂直，所述开口的形成工艺为各向异性的干法刻蚀工艺。
可选的，所述开口的侧壁与衬底表面呈“Σ”形，所述开口的侧壁具有顶角，所述顶角向栅极结构底部的衬底内延伸，所述开口的形成工艺包括：以第一掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底，在衬底内形成开口，所述开口侧壁相对于衬底表面垂直；在所述各向异性的干法刻蚀工艺之后，以所述第一掩膜层为掩膜，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口侧壁与衬底表面呈“Σ”形。
可选的，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧侧壁和衬底表面的侧墙。
可选的，还包括：在形成阻挡层之前，在所述栅极结构两侧的应力层和部分衬底内形成源区和漏区。
可选的，还包括：在形成电接触之后，在所述电接触层表面形成导电结构。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的晶体管形成方法中，在采用自对准硅化工艺形成电接触层之前，在应力层内掺杂阻挡离子，以此在应力层内形成一层阻挡层，所述阻挡层能够防止后续用于形成电接触层的原子向应力层底部扩散。所述电接触层的材料内包括第一金属元素，而所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，因此所形成的电接触层的电阻率降低，能够提高所形成晶体管源区和漏区之间的电流，以提高沟道区的载流子迁移率，减少漏电流。然而，当所述第一金属元素的电阻率低于镍元素或钴元素的电阻率时，所述第一金属元素的活性较强，在热环境下，易于在应力层内发生扩散，而所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散，使所述第一金属元素的原子集中于高于阻挡层的部分应力层内。因此，所形成的电接触层位于阻挡层表面，即所述阻挡层定义了所述阻挡层的厚度，能够防止因第一金属元素的原子发生扩散，保证了电接触层具有较低的电阻铝，而且所形成的电接触层的厚度均匀、且能够精确控制，有利于提高沟道区的载流子迁移率、减少漏电，所形成的晶体管性能提高。
进一步，所述阻挡层的形成工艺包括对所述应力层进行第二离子注入工艺，所掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。所述碳离子能够填充于阻挡层所处的应力层晶格间隙内，当后续采用自对准硅化工艺形成电接触层时，能够阻挡用于形成电接触层的材料原子通过晶格间隙向应力层底部扩散，从而保证了用于形成电接触层的材料集中于高于阻挡层的部分应力层内，则所述电接触层位于阻挡层表面，所形成的电接触层电阻率低、厚度精确均匀、电性能稳定。
进一步，在所述第二次离子注入工艺之前，还包括对所述应力层进行第一次离子注入工艺，所述第一次离子注入工艺掺杂的离子为锗离子。所述第一次离子注入工艺为非晶化前注入（PAI，Pre-Amorphization Implant）工艺，所掺杂的锗离子使得阻挡层的表面层非晶化，所述非晶化的表面层能够控制第二次离子注入的深度，在后续自对准硅化工艺中有效控制电接触层的材料原子在阻挡层内的扩散速率。因此，在所述自对准硅化工艺之后，所形成的电接触层与应力层的接触界面光滑，而且所形成的电接触层的厚度均匀，所述电接触层的电性能稳定。
进一步，所述第一金属元素为铜、钨或铝，所述铝、铜或钨的电阻率低，能够使所形成的电接触层的电阻率降低，从而降低所述应力层表面的接触电阻，使沟道区的载流子迁移率提高。其中，所述铝、铜或钨原子易于在应力层的材料内扩散，而应力层内的阻挡层能够防止铝、铜或钨原子向应力层底部扩散，从而使形成的电接触层位于阻挡层表面，保证了电接触层的电性能。
附图说明
图1是现有技术一种具有应力层的晶体管的剖面结构示意图;
图2至图8是本发明实施例的晶体管形成过程的剖面结构示意图。
具体实施方式
如背景技术所述，在现有的具有应力层的晶体管中，沟道区的载流子迁移率提高有限，因此所述晶体管抑制漏电流的能力有限。
经过研究发现，请继续参考图1，所述应力层102的材料具有晶格结构，因此所述应力层102内具有晶格间隙。尤其是对于NMOS晶体管来说，所述应力层102的材料为碳化硅，所述碳化硅的晶格常数较小，即所述应力层102的晶格尺寸较小、晶格间隙较大。所述较大的晶格间隙会俘获源区或漏区的N型或P型掺杂离子，导致在激活源区和漏区内的掺杂离子之后，掺杂离子的激活量减少。当源区或漏区激活的掺杂离子减少时，会导致源区和漏区的电阻增大，尤其会增加应力层102与导电插塞103相接触界面的接触电阻，而所述接触电阻的增加会降低源区和漏区之间的电阻，从而抵消了应力层102向沟道区提供的应力作为。因此，所述具有应力层的晶体管沟道区内，载流子迁移率的提高有限，对漏电流的抑制能力有限。
为了解决上述问题，本发明提出一种晶体管的形成方法。其中，在采用自对准硅化工艺形成电接触层之前，在应力层内掺杂阻挡离子，以此在应力层内形成一层阻挡层，所述阻挡层能够防止后续用于形成电接触层的原子向应力层底部扩散。所述电接触层的材料内包括第一金属元素，而所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，因此所形成的电接触层的电阻率降低，能够提高所形成晶体管源区和漏区之间的电流，以提高沟道区的载流子迁移率，减少漏电流。然而，当所述第一金属元素的电阻率低于镍元素或钴元素的电阻率时，所述第一金属元素的活性较强，在热环境下，易于在应力层内发生扩散，而所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散，使所述第一金属元素的原子集中于高于阻挡层的部分应力层内。因此，所形成的电接触层位于阻挡层表面，即所述阻挡层定义了所述阻挡层的厚度，能够防止因第一金属元素的原子发生扩散，保证了电接触层具有较低的电阻铝，而且所形成的电接触层的厚度均匀、且能够精确控制，有利于提高沟道区的载流子迁移率、减少漏电，所形成的晶体管性能提高。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2至图8是本发明实施例的晶体管形成过程的剖面结构示意图。
请参考图2，提供衬底200，所述衬底200表面具有栅极结构201。
所述衬底200为后续工艺提供工作平台。所述衬底200为硅衬底、锗衬底、硅锗衬底、碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底。本实施例中，所述衬底200为硅衬底，所形成的晶体管为NMOS晶体管时，后续形成的应力层材料为碳化硅，所述应力层与所述衬底200之间需要存在晶格失配，使所述应力层能够向栅电极层211底部的沟道区内提供应力。
本实施例中，由于碳化硅的晶格间隙较大，后续采用自对准硅化工艺形成电接触层时，金属层内的金属原子容易向应力层内部扩散，导致应力层和电接触层的电性能不佳，所形成的晶体管稳定性和可靠性变差，因此本实施例中，在形成电接触层之前，在应力层内形成阻挡层，防止金属原子向应力层底部扩散，以此提高电接触层和应力层的性能。
在一实施例中，所述衬底200的材料为硅锗，所形成的晶体管为NMOS晶体管，后续形成的应力层材料为硅。在其他实施例中，所形成的晶体管还能够为PMOS晶体管，当衬底200的材料为硅时，应力层材料为硅锗，当衬底材料为碳化硅时，应力层的材料为硅。
所述栅极结构201包括：位于衬底200表面的栅介质层201、位于栅介质层210表面的栅电极层211、以及位于栅电极层211和栅介质层210两侧侧壁和衬底200表面的侧墙212。
本实施例中，所述栅极结构201用于形成NMOS晶体管，而所述衬底200用于形成NMOS晶体管的区域与其他区域之间通过浅沟槽隔离结构（未标记）进行隔离。在本实施例中，为了使后续形成的应力层向栅电极层211底部的衬底200提供更大的应力层，所形成的应力层的侧壁向栅电极层211底部的衬底内延伸，应力层的侧壁相对于衬底200表面呈“Σ”形，因此，所述衬底200表面的晶向为<100>或<110>，以便后续能够通过各向异性的湿法刻蚀工艺使用于形成应力层的开口侧壁呈“Σ”形。
所述栅介质层210的材料为氧化硅，所述栅电极层211的材料为多晶硅，所述侧墙212的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合，所述侧墙212用于保护所述栅电极层211和栅介质层210的侧壁，并且定义了后续形成的应力层、源区和漏区的位置。
所述栅电极层211和栅介质层210的形成工艺包括：在衬底200表面形成栅介质膜；在栅介质膜表面沉积栅电极膜；采用光刻和刻蚀工艺去除部分栅电极膜和栅介质膜，直至暴露出衬底200表面，形成栅电极层211和栅介质层210。其中，所述栅介质膜的形成工艺为沉积工艺或氧化工艺。所述侧墙的212的形成工艺为：在栅电极层211和栅介质层210表面沉积侧墙膜；采用回刻蚀工艺刻蚀所述侧墙膜，直至暴露出栅电极层211表面为止，形成侧墙。
在一实施例中，所述栅介质层210和栅电极层211后续用于形成晶体管。在另一实施例中，后续所形成的晶体管为高K金属栅（HKMG，High K MetalGate），则在后续形成电接触层之后，进行后栅工艺（Gate Last）工艺，去除所述栅电极层211和栅介质层210，并以高K栅介质层替代栅介质层210，以金属栅替代栅电极层211。
请参考图3，在所述栅极结构201两侧的衬底200内形成应力层202。
本实施例中，所形成的晶体管为NMOS晶体管，且所述衬底200的材料为硅，为了对所述NMOS晶体管的沟道区提供拉应力，所述应力层的材料所述应力层202的材料为碳化硅。
所述应力层202的形成工艺包括：在衬底200和栅极结构201表面形成第一掩膜层203，所述第一掩膜层203暴露出栅极结构201两侧的部分衬底200表面；以所述第一掩膜层203刻蚀所述衬底200，在衬底200内形成开口（未示出）；采用选择性外延沉积工艺在所述开口内形成应力层202。其中，第一掩膜层203定义了开口的位置，所述第一掩膜层203的材料为氮化硅。
在本实施例中，所述开口的侧壁与衬底表面呈“Σ”（Sigma，西格玛）形，所述开口的侧壁具有顶角，所述顶角向栅极结构201底部的衬底200内延伸，所述开口的形成工艺包括：以第一掩膜层203为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底200，在衬底200内形成开口，所述开口侧壁相对于衬底200表面垂直；在所述各向异性的干法刻蚀工艺之后，以所述第一掩膜层203为掩膜，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口侧壁与衬底200表面呈“Σ”形。形成于所述开口内的应力层202到栅极结构201的距离较小，能够使栅极结构201底部的沟道区获得更大的应力，有利于提高载流子迁移率提高，使所形成的晶体管的性能提高。
其中，所述各向异性的干法刻蚀工艺为：刻蚀气体包括氯气、溴化氢或氯气和溴化氢的混合气体，溴化氢的流量为200标准毫升每分钟～800标准毫升每分钟，氯气的流量为20标准毫升每分钟～100标准毫升每分钟，惰性气体的流量为50标准毫升每分钟～1000标准毫升每分钟，刻蚀腔室的压力为2毫托～200毫托，刻蚀时间为15秒～60秒。
所述各向异性的湿法刻蚀工艺为：刻蚀液包括碱性溶液，所述碱性溶液为氢氧化钾（KOH）、氢氧化钠（NaOH）、氢氧化锂（LiOH）、氨水（NH4OH）或四甲基氢氧化铵（TMAH）中的一种或多种组合。
在本实施例中，所述衬底200的表面晶向为<100>或<110>，而所述各向异性的湿法刻蚀速率在垂直以及平行于衬底200表面的方向上较快，而在晶向<111>的方向上，刻蚀速率最慢，因此，能够使所形成的开口侧壁与衬底200表面呈“Σ”形。
在另一实施例中，所述开口的侧壁相对于衬底表面方向垂直，所述开口的形成工艺为各向异性的干法刻蚀工艺，则形成所述开口的工艺简单，有利于节省工艺时间和成本。
所述应力层202用于向栅极结构201底部的沟道区提供应力，以提高沟道区的载流子迁移率。本实施例中，由于衬底200为硅衬底，且所形成的晶体管为NMOS晶体管，所述应力层202的材料还能够为碳化硅，且形成所述应力层202的工艺为选择性外延沉积工艺，使所述碳化硅和硅之间发生晶格失配。
本实施例中，所述应力层202的材料为碳化硅，形成工艺为选择性外延沉积工艺，包括：温度为500摄氏度～800摄氏度，气压为1托～100托，沉积气体包括硅源气体（SiH4或SiH2Cl2）和碳源气体（CH4、CH3Cl或CH2Cl2），所述硅源气体和碳源气体的流量为1标准毫升/分钟～1000标准毫升/分钟。此外，所述选择性外延沉积工艺的气体还包括HCl和H2，所述HCl的流量为1标准毫升/分钟～1000标准毫升/分钟，H2的流量为0.1标准升/分钟～50标准升/分钟。
在本实施例中，在采用所述选择性外延沉积工艺形成应力层202时，还能够以原位掺杂工艺在应力层202内形成源区或漏区，本实施例所形成的晶体管为NMOS晶体管，所掺杂的离子N型离子，包括磷离子或砷离子。所述原位掺杂工艺能够调控源区或漏区内的掺杂离子分布和掺杂离子浓度，从而能够避免掺杂离子发生扩散，抑制了短沟道效应。此外，所述原位掺杂工艺在应力层202内掺杂离子的离子还包括氮离子、碳离子中的一种或两种，掺杂浓度为1E18原子/立方厘米～3E19原子/立方厘米。所掺杂的氮离子或碳离子用于调控源区和漏区内的N型掺杂离子浓度，以根据具体的工艺防止短沟道效应。
在另一实施例中，在形成应力层202之后，采用离子注入工艺在所述栅极结构201两侧的应力层202和部分衬底200内形成源区和漏区（未示出），所注入的掺杂离子为N型离子。
在形成源区和漏区之后，后续工艺在所述应力层202内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层202表面具有预设距离。本实施例中，所述掺杂离子包括锗离子和碳离子，以下将结合附图对形成掺杂层的工艺进行具体说明。
请参考图4，对所述应力层202进行第一次离子注入工艺，在所述应力层202内形成阻挡层204，所述第一次离子注入工艺掺杂的离子为锗离子，所述锗离子的注入深度为预设深度。
形成所述阻挡层204的工艺包括第一次离子注入和第二次离子注入，所述第一次离子注入工艺用于在应力层202内注入锗离子，所述第二次离子注入工艺用于在应力层202内注入碳离子。本实施例中，对应力层202进行第一次离子注入工艺之后，进行后续的第二次离子注入工艺。在另一实施例中，对应力层进行第二次离子注入工艺之后，进行第一次离子注入工艺。在其他实施例中，所述第一次离子注入工艺和第二次离子注入工艺同时进行。
所述第一次离子注入工艺为非晶化前注入（PAI，Pre-AmorphizationImplant）工艺，所注入的离子为锗离子，使最终形成的阻挡层内包括锗离子。所述第一次离子注入工艺参数包括：注入能量为2KeV～20KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底200表面。
由于所述第一次离子注入工艺为非晶化前注入工艺，能够使所形成的阻挡层204表面非晶化，而且，通过控制所述第一次离子注入工艺的参数，能够控制锗离子的注入深度，使非晶化层的厚度与阻挡层204到应力层202顶部表面的预设深度相适应，而所述阻挡层204表面到应力层202顶部的区域后续用于形成电接触层，因此所形成的电接触层的厚度能够精确控制，而且所形成的电接触层的电性能改善。
在所形成阻挡层204内，锗原子具有较大的尺寸，能使得阻挡层204表面形成非晶态区域，在后续进行的自对准硅化工艺中，在应力层202表面形成金属层，所述金属层内的金属原子主要在所述非晶态区域内形成硅化物，所述金属原子在所述阻挡层204的位置处扩散速度均匀，因此，能够使后续形成的电接触层与应力层202的接触界面光滑均匀，且所述电接触层的厚度能够得到控制，使所形成的电接触层与应力层202的接触界面电性能稳定。
请参考图5，在第一次离子注入工艺之后，对所述应力层202进行第二离子注入工艺，所述第二次离子注入工艺掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。
本实施例中，所述第二次离子注入工艺在第一次离子注入工艺之后进行，所注入的离子为碳离子，而且所述第二次离子注入工艺的注入深度与第一次离子注入工艺的注入深度相近，即所述碳离子注入于阻挡层204内，使所述阻挡层204内的阻挡离子还包括碳离子。在另一实施例中，所述第二次离子注入工艺在第一次离子注入工艺之前进行。在其他实施例中，所述第一次离子注入工艺和第二次离子注入工艺同时进行。
所述第二次离子注入工艺所注入的离子为碳离子，使最终形成的阻挡层204内还包括碳离子。所述第二次离子注入工艺参数包括：注入能量为1KeV～10KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底200表面。
所述第二次离子注入工艺能够在阻挡层204表面的非晶态区域内再掺杂碳离子，而且，通过控制所述第二次离子注入工艺的参数，能够控制碳离子的注入深度，从而使碳离子的注入深度与阻挡层204到应力层202顶部表面的预设深度相适应，因此所形成的阻挡层204的位置能够通过第一次离子注入工艺和第二次离子注入工艺控制。所述阻挡层204表面到应力层202顶部的区域在后续工艺中用于形成电接触层，因此所形成的电接触层的厚度能够精确控制，而且所形成的电接触层的电性能改善。其中，所述预设深度能够根据具体的技术需求调整，并且根据所述预设深度调整所述第一次离子注入工艺和第二次离子注入工艺的参数，以调整锗离子和碳离子的注入深度。
在所形成阻挡层204内掺杂碳离子，由于所述碳离子的粒子尺寸较小，使所述碳离子能够填充于应力层202的晶格间隙之间，在后续进行的自对准硅化工艺中，在应力层202表面形成金属层，所述金属层内，原子尺寸较小的金属原子能够受到所述碳离子的阻挡，避免所述原子尺寸较小的金属原子，例如铝原子，通过阻挡层204向应力层底部扩散，从而保证的应力层202的性能稳定。而且，由于所述阻挡层204能够阻挡原子尺寸小的金属原子通过，从而能够在后续形成的金属层内混合更多种类的金属元素，而无需顾及金属扩散的问题，从而能够降低所形成的电接触层的电阻率，提高晶体管源区和漏区之间电流，减少漏电流。此外，由于阻挡层204能够阻挡金属原子的通过，使金属层的金属原子集中于阻挡层204表面到应力层202顶部表面的区域内，能够使所形成的电接触层的电阻率降低。
在第二次离子注入工艺之后，去除第一掩膜层203，并采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层。以下将结合附图对所述电接触层的形成工艺进行详细说明。
请参考图6，在所述衬底200表面形成第二掩膜层208，所述第二掩膜层208至少暴露出应力层202表面，在所述第二掩膜层208和应力层202表面形成金属层205。
所述第二掩膜层208暴露出需要形成电接触层的对应位置，本实施例中，所述第二掩膜层208暴露出应力层202和栅极结构201表面；其中，由于所述栅极结构顶部暴露出栅电极层211，而栅极结构201的侧壁具有侧墙212进行保护，因所述栅电极层211顶部表面在后续工艺中也形成电接触层。所述电接触层用于与后续形成的导电结构电连接，实现源区、漏区或栅电极层212与外部电路的电连接，并且使导电结构与源区、漏区或栅电极层212的接触电阻降低。
所述第二掩膜层208的材料为氧化硅、氮化硅或氮氧化硅中的一种或多种组合，所述第二掩膜层208的形成工艺包括：在衬底200、应力层202和栅极结构201表面沉积掩膜薄膜；在所述掩膜薄膜表面形成图形化的光刻胶层；以光刻胶层为掩膜，刻蚀所述掩膜薄膜直至暴露出衬底200、应力层202和栅极结构201为止；在刻蚀工艺之后，去除光刻胶层。
本实施例中，所述金属层205的材料包括第一金属元素，而所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，因此，能够使所形成的电接触层的电阻率降低，以提高所形成晶体管的性能。在一实施例中，所述第一金属元素为铜、钨或铝，所述铜、钨或铝均具有较低的电阻率。此外，金属层205的材料还包括镍元素、钴元素中的一种或两种。
在本实施例中，所述第一金属元素为铝，所述金属层205的材料还包括镍元素，则所述铝原子在金属层205内的原子百分比浓度为0.01%～1%。由于所述铝原子的活性较强，在热环境下稳定性较差，能够在应力层202的晶格间隙间移动，因此所述铝原子容易在应力层202内发生扩散。而在本实施例中，所述应力层202内形成有阻挡层204，所述阻挡层204能够阻止铝原子通过，从而降低了电接触层的电阻率，并保证了应力层202的电性能稳定；同时，所述阻挡层204能够使镍原子向应力层202底部扩散的速率均匀，使所形成的电接触层与应力层202之间的接触界面光滑，使所述电接触层的电性能稳定。
请参考图7，采用退火工艺使金属层205内的金属原子向应力层202内扩散，在阻挡层204表面形成电接触层206，所述电接触层206的材料内包括第一金属元素。
所述退火工艺为快速热退火、尖峰热退火或激光热退火；具体的，当采用快速退火时，所述快速热退火的温度为200～500℃，时间为10秒～120秒，保护气体为氮气或惰性气体；当采用尖峰热退火时，温度为300～600℃，保护气体为氮气或惰性气体；当采用激光热退火时，温度为500～900℃，时间为0.1毫秒～2毫秒，保护气体为氮气或惰性气体。所形成的电接触层206材料为金属硅化物材料，所述电接触层206的厚度随退火时间的延长而增加。所述退火工艺能够驱动金属层205内的金属原子进入应力层202内，从而使应力层202内的顶部区域转化为金属硅化物，形成电接触层206。
在本实施例中，所述金属层205内的第一金属元素为铝，而且所述金属层205内还具有镍元素，所形成的电接触层206的材料为Ni(Al)Si。在其他实施例中，所述金属层205内的第一金属元素为铝，而且金属层205内还具有钴元素时，所形成的电接触层206的材料为Co(Al)Si；或者，所述金属层205内还具有镍元素钴元素时，所形成的电接触层206的材料为Ni(Al)Si和Co(Al)Si混合。
其中，铝原子的活性较强，容易在应力层202内发生扩散，而所述应力层202内形成有阻挡层204，所述阻挡层204掺杂有碳离子，所述碳离子能够填充于应力层202的晶格间隙之间，所述碳离子能够阻挡所述铝原子通过，从而避免铝原子向应力层202底部扩散，使铝原子集中于阻挡层204表面到应力层202顶部表面之间的区域内，从而降低了所形成的电接触层206的电阻率，即降低了应力层202与后续形成的导电结构之间的接触电阻。
其次，所述阻挡层204内还具有采用第一次离子注入工艺在衬底200内形成的非晶化锗层，所述非晶化锗层能够定义镍原子或钴原子的移动距离，使的镍原子或钴原子向应力层202底部方向的移动速率均匀，因此能够使所形成的电接触层206的厚度均匀，而且所述电接触层206与应力层202相接触的界面光滑，进而提高了应力层202和电接触层206的性能，并且使应力层202和导电结构之间的接触电阻降低。
请参考图8，在所述退火工艺之后，去除剩余的金属层205（如图7所示）和第二掩膜层208（如图7所示）；在去除剩余金属层205之后，在所述电接触层206表面形成导电结构207。
所述去除金属层205和第二掩膜层208的工艺为干法刻蚀工艺或湿法刻蚀工艺，较佳的是湿法刻蚀工艺，所述湿法刻蚀工艺的刻蚀选择性较好，对电接触层206、衬底200和栅极结构201的损伤较小。
所述导电结构207的形成工艺包括：在电接触层206、衬底200和栅极结构201表面形成介质层（未标示），所述介质层的表面高于或等于所述栅极结构201的顶部表面，所述介质层的表面平坦，且所述介质层的材料为氧化硅、氮化硅、氮氧化硅、低K介质材料中的一种或多种组合；刻蚀部分所述介质层，在所述介质层内形成暴露出应力层202表面的电接触层206的开口；在所述开口内填充导电材料，形成所述导电结构。在填充所述导电材料之后，还能够采用化学机械抛光工艺去除介质层表面的导电材料。
由于所述电接触层206内具有低电阻率的第一金属元素，因此所述电接触层206的电阻率较低，则所述导电结构207与应力层202之间的接触电阻较低，使得源区和漏区之间的电流增大，能够减少漏电流。本实施例中，所述电接触层206内具有铝原子，而阻挡层204内掺杂的碳离子能够阻挡所述铝原子通过，防止铝原子向应力层202底部扩散，使电接触层206和应力层202的性能良好。而且，所述阻挡层还具有掺杂锗离子形成的非晶化区域，所述非晶化区域能够使镍原子或钴原子向应力层202底部方向的移动速率均匀，则所形成的电接触层206的厚度均匀，且电接触层206与应力层202相接触的表面光滑，所形成的电接触层206性能优良。
本实施例的形成方法中，在采用自对准硅化工艺形成电接触层之前，在应力层内掺杂阻挡离子，以此在应力层内形成一层阻挡层，所述阻挡层能够防止后续用于形成电接触层的原子向应力层底部扩散。所述电接触层的材料内包括第一金属元素，而所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，因此所形成的电接触层的电阻率降低，能够提高所形成晶体管源区和漏区之间的电流，以提高沟道区的载流子迁移率，减少漏电流。然而，当所述第一金属元素的电阻率低于镍元素或钴元素的电阻率时，所述第一金属元素的活性较强，在热环境下，易于在应力层内发生扩散，而所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散，使所述第一金属元素的原子集中于高于阻挡层的部分应力层内。因此，所形成的电接触层位于阻挡层表面，即所述阻挡层定义了所述阻挡层的厚度，能够防止因第一金属元素的原子发生扩散，保证了电接触层具有较低的电阻铝，而且所形成的电接触层的厚度均匀、且能够精确控制，有利于提高沟道区的载流子迁移率、减少漏电，所形成的晶体管性能提高。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (18)

1.一种晶体管的形成方法，其特征在于，包括：
提供衬底，所述衬底表面具有栅极结构，所述栅极结构两侧的衬底内具有应力层；
在所述应力层内掺杂阻挡离子以形成阻挡层，所述阻挡层到应力层表面具有预设距离；
采用自对准硅化工艺使位于所述阻挡层表面的部分应力层形成电接触层，所述电接触层的材料内包括第一金属元素，所述第一金属元素的电阻率低于镍元素或钴元素的电阻率，所述阻挡层能够阻止第一金属元素的原子向应力层底部扩散。
2.如权利要求1所述的晶体管的形成方法，其特征在于，所述阻挡离子包括碳离子；形成所述阻挡层的工艺包括：对所述应力层进行第二次离子注入工艺，所述第二次离子注入工艺掺杂的离子为碳离子，所述碳离子的注入深度为预设深度。
3.如权利要求2所述的晶体管的形成方法，其特征在于，所述第二次离子注入工艺参数包括：注入能量为1KeV～10KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底表面。
4.如权利要求2所述的晶体管的形成方法，其特征在于，所述阻挡离子还包括锗离子；形成所述阻挡层的工艺还包括：对所述应力层进行第一次离子注入工艺，所述第一次离子注入工艺掺杂的离子为锗离子，所述锗离子的注入深度为预设深度，所述第一次离子注入工艺为非晶化前注入工艺。
5.如权利要求4所述的晶体管的形成方法，其特征在于，所述第一次离子注入工艺参数包括：注入能量为2KeV～20KeV，掺杂浓度为1E14atom/cm3～5E15atom/cm3，注入角度垂直于衬底表面。
6.如权利要求1所述的晶体管的形成方法，其特征在于，所述第一金属元素为铜、钨或铝。
7.如权利要求6所述的晶体管的形成方法，其特征在于，所述自对准硅化工艺包括：在衬底表面形成第二掩膜层，所述第二掩膜层至少暴露出应力层表面；在所述第二掩膜层和应力层表面形成金属层；采用退火工艺使金属层内的金属原子向应力层内扩散，在阻挡层表面形成电接触层；在所述退火工艺之后，去除剩余的金属层。
8.如权利要求7所述的晶体管的形成方法，其特征在于，所述金属层的材料包括第一金属元素。
9.如权利要求8所述的晶体管的形成方法，其特征在于，当所述第一金属元素为铝时，所述铝原子在金属层内的原子百分比浓度为0.01％～1％。
10.如权利要求8所述的晶体管的形成方法，其特征在于，所述金属层的材料还包括镍元素、钴元素中的一种或两种。
11.如权利要求10所述的晶体管的形成方法，其特征在于，当所述第一金属元素为铝时，所述电接触层的材料为Ni(Al)Si、Co(Al)Si中的一种或两种。
12.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的材料包括碳化硅，所述栅极结构用于形成NMOS晶体管。
13.如权利要求1所述的晶体管的形成方法，其特征在于，所述应力层的形成工艺包括：在衬底和栅极结构表面形成第一掩膜层，所述第一掩膜层暴露出栅极结构两侧的部分衬底表面；以所述第一掩膜层刻蚀所述衬底，在衬底内形成开口；采用选择性外延沉积工艺在所述开口内形成应力层。
14.如权利要求13所述的晶体管的形成方法，其特征在于，所述开口的侧壁相对于衬底表面方向垂直，所述开口的形成工艺为各向异性的干法刻蚀工艺。
15.如权利要求13所述的晶体管的形成方法，其特征在于，所述开口的侧壁与衬底表面呈“Σ”形，所述开口的侧壁具有顶角，所述顶角向栅极结构底部的衬底内延伸，所述开口的形成工艺包括：以第一掩膜层为掩膜，采用各向异性的干法刻蚀工艺刻蚀所述衬底，在衬底内形成开口，所述开口侧壁相对于衬底表面垂直；在所述各向异性的干法刻蚀工艺之后，以所述第一掩膜层为掩膜，采用各向异性的湿法刻蚀工艺刻蚀所述开口的侧壁和底部，使开口侧壁与衬底表面呈“Σ”形。
16.如权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括：位于衬底表面的栅介质层、位于栅介质层表面的栅电极层、以及位于栅电极层和栅介质层两侧侧壁和衬底表面的侧墙。
17.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成阻挡层之前，在所述栅极结构两侧的应力层和部分衬底内形成源区和漏区。
18.如权利要求1所述的晶体管的形成方法，其特征在于，还包括：在形成电接触之后，在所述电接触层表面形成导电结构。
CN201310745717.4A 2013-12-30 2013-12-30 晶体管的形成方法 Active CN104752212B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN201310745717.4A CN104752212B (zh) 2013-12-30 2013-12-30 晶体管的形成方法
US14/333,131 US9166050B2 (en) 2013-12-30 2014-07-16 Transistor and method for forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310745717.4A CN104752212B (zh) 2013-12-30 2013-12-30 晶体管的形成方法

Publications (2)

Publication Number Publication Date
CN104752212A CN104752212A (zh) 2015-07-01
CN104752212B true CN104752212B (zh) 2017-11-03

Family

ID=53482816

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310745717.4A Active CN104752212B (zh) 2013-12-30 2013-12-30 晶体管的形成方法

Country Status (2)

Country Link
US (1) US9166050B2 (zh)
CN (1) CN104752212B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236474B2 (en) * 2014-02-21 2016-01-12 Stmicroelectronics, Inc. Method to form strained channel in thin box SOI structures by elastic strain relaxation of the substrate
US9660080B2 (en) 2014-02-28 2017-05-23 Stmicroelectronics, Inc. Multi-layer strained channel FinFET
US9741853B2 (en) * 2015-10-29 2017-08-22 Globalfoundries Inc. Stress memorization techniques for transistor devices
US10043903B2 (en) 2015-12-21 2018-08-07 Samsung Electronics Co., Ltd. Semiconductor devices with source/drain stress liner
TWI680502B (zh) * 2016-02-03 2019-12-21 聯華電子股份有限公司 半導體元件及其製作方法
US9793213B2 (en) 2016-02-16 2017-10-17 International Business Machines Corporation Ion flow barrier structure for interconnect metallization
CN107104051B (zh) * 2016-02-22 2021-06-29 联华电子股份有限公司 半导体元件以及其制作方法
CN109087864B (zh) * 2017-06-14 2021-10-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
TWI696270B (zh) * 2019-04-15 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
CN111403483A (zh) * 2020-03-24 2020-07-10 上海华力集成电路制造有限公司 一种嵌入式SiGe结构及其制备方法
CN116544126B (zh) * 2023-07-06 2023-08-25 南京江智科技有限公司 一种半导体封装结构的封装方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000566A (zh) * 2011-09-14 2013-03-27 台湾积体电路制造股份有限公司 具有设计的外延区的器件及其制造方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
CN103426769A (zh) * 2012-05-25 2013-12-04 中国科学院微电子研究所 半导体器件制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7608515B2 (en) * 2006-02-14 2009-10-27 Taiwan Semiconductor Manufacturing Company, Ltd. Diffusion layer for stressed semiconductor devices
US8207523B2 (en) * 2006-04-26 2012-06-26 United Microelectronics Corp. Metal oxide semiconductor field effect transistor with strained source/drain extension layer
US8716090B2 (en) * 2012-05-25 2014-05-06 The Institute of Microelectronics Chinese Academy of Science Semiconductor device manufacturing method

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103000566A (zh) * 2011-09-14 2013-03-27 台湾积体电路制造股份有限公司 具有设计的外延区的器件及其制造方法
CN103377948A (zh) * 2012-04-29 2013-10-30 中国科学院微电子研究所 半导体器件制造方法
CN103426769A (zh) * 2012-05-25 2013-12-04 中国科学院微电子研究所 半导体器件制造方法

Also Published As

Publication number Publication date
US20150187941A1 (en) 2015-07-02
CN104752212A (zh) 2015-07-01
US9166050B2 (en) 2015-10-20

Similar Documents

Publication Publication Date Title
CN104752212B (zh) 晶体管的形成方法
CN106920776B (zh) 鳍式晶体管的形成方法
KR100841806B1 (ko) 전계 효과 트랜지스터 및 그 제조 방법
US8853008B1 (en) Counter-doped low-power FinFET
US9034702B2 (en) Method for fabricating silicon nanowire field effect transistor based on wet etching
KR100508548B1 (ko) 쇼트키 장벽 트랜지스터 및 그 제조방법
JP2008085253A (ja) 半導体装置の製造方法
CN105448679B (zh) 半导体器件的形成方法
CN106486350B (zh) 半导体结构的形成方法
CN105280492B (zh) 半导体结构的形成方法
CN105448736B (zh) 晶体管的形成方法
CN106952806A (zh) 改善鳍式场效应管性能的方法
CN106206692A (zh) N型鳍式场效应晶体管的形成方法
CN109087864A (zh) 半导体器件及其形成方法
CN104347512B (zh) Cmos晶体管的形成方法
CN104701177B (zh) 晶体管的形成方法
CN105226021A (zh) 半导体结构及其形成方法
CN106328503B (zh) 半导体结构的形成方法
CN106206691B (zh) 晶体管的形成方法
CN106558493B (zh) 鳍式场效应管的形成方法
CN109216278A (zh) 半导体结构及其形成方法
CN105448723B (zh) 半导体器件及其形成方法
CN104752348B (zh) 半导体器件的形成方法
CN112151377A (zh) 半导体结构及其形成方法
CN106158611B (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant