KR100841806B1 - 전계 효과 트랜지스터 및 그 제조 방법 - Google Patents
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Abstract
본 발명에 따른 금속 산화물 반도체 전계 효과 트랜지스터는 에피택셜 방식으로 증착된 소스/드레인 확장부를 형성하는 것에 의해 형성된다. 희생층을 형성하고 에칭에 의해 게이트 전극 아래를 언더컷한다. 그 다음에, 에피택셜 실리콘의 소스/드레인 확장부를 증착하여 게이트 전극의 에지 아래에서 연장한다. 그 결과, 희생 재료의 의 에칭을 조정하는 것에 의해 소스/드레인 확장부가 게이트 아래에서 연장되는 정도를 조절할 수 있게 된다. 증착 공정을 조절함으로써 두께 및 깊이를 조절할 수 있다. 또한, 후속적으로 형성된 깊거나 또는 강하게 도핑된 소스/드레인 접합부의 특성과 관계없이 소스/드레인의 특성 및 확장을 조절할 수 있다.
Description
본 발명은 금속 산화물 반도체 전계 효과 트랜지스터에 관한 것이다.
금속 산화물 반도체 전계 효과 트랜지스터는 소스/드레인과 자기 정렬되는 게이트를 포함한다. 소스/드레인은 보다 깊거나 또는 보다 강하게 도핑된 영역과 보다 얕고 약하게 도핑된 영역을 포함할 수 있는데, 이들 영역은 때론 팁 또는 소스/드레인 확장부라고 한다.
게이트 언더랩(underlap)은 이온 주입 후 후속 열처리 공정에서 게이트 아래에서 소스/드레인 재료가 확산되는 부분이다. 이온 주입 후에, 주입된 재료는 열에 노출되어 기판 아래쪽으로 이동하고, 게이트 아래 측면으로는 보다 약한 정도로 이동한다. 따라서, 이온 주입된 소스/드레인 확장부를 이용하는 시스템에서는, 하방 확산량이 접합 깊이의 함수로서 결정된다.
보다 작은 트랜지스터 크기를 지원하기 위해서는 소스/드레인 확장부가 비교적 얕은 접합 깊이를 갖는 것이 바람직하다. 통상의 소스/드레인 확장 주입 기법 에서는, 최소 팁 접합 깊이가 필요한 게이트 언더랩에 의해 결정된다.
일반적으로 소스/드레인 확장부를 얕게 할수록, 오프 상태의 누설 전류를 증가시키지 않고 이용할 수 있는 게이트 길이가 짧아진다. 게이트 아래의 반전층과 강하게 도핑된 소스/드레인 확장 영역 사이의 저 저항 경로를 보장하기 위해 게이트 에지부 아래의 확장 도핑이 필요하다. 높은 회로 스위칭 속도에 중요한 높은 구동 전류를 위해 저 저항이 필요하다.
따라서, 전계 효과 트랜지스터의 소스/드레인 접합을 형성하기 위해 보다 양호한 방법이 요구된다.
도 1은 한 제조 단계에서의 확대 단면도.
도 2는 본 발명의 일실시예에 따른 후속 제조 단계에서의 확대 단면도.
도 3은 본 발명의 일실시에에 따른 또 다른 후속 제조 단계에서의 확대 단면도.
도 4는 본 발명의 일실시예에 따른 후속 제조 단계에서의 확대 단면도.
도 5는 본 발명의 일실시예에 따른 또 다른 후속 제조 단계에서의 확대 단면도.
도 1을 참조하면, 도핑되지 않은, 또는 약하게 도핑된 희생 에피택셜 실리콘층(18)이 강하게 도핑된 반도체 기판(12)에 도포될 수 있다. 층(18)은 일 실시예에서 두께가 500Å 미만일 수도 있다. 게이트 전극(14) 상에 형성된 게이트(16)를 포함하는 게이트 전극 구조물이 에피택셜 실리콘층(18) 상에 규정될 수 있다.
예를 들면, 네덜란드 빌트호펜에 위치한 ASM International NV 사의 엡실론3000 에피택셜 반응기와 같은 단일 웨이퍼 화학 기상 증착 반응기에서 디클로로실란계 화학제를 사용하여 희생 에피택셜 실리콘층(18)의 선택적인 증착을 할 수도 있다. 20 Torr의 처리 압력에서 825℃에서 150 내지 200 sccm의 디클로로실란, 100 내지 150 sccm의 HCl, 20 slm의 H2의 기체 흐름으로 필름이 증착될 수 있다. 이러한 처리 조건 하에서, 스페이서 및 산화물 영역에 대한 선택도를 달성하면서 노출된 기판 상의 실리콘에 대해 분당 10 내지 15 나노미터의 증착률이 달성될 수 있다. 다른 증착 기법이 또한 사용될 수도 있다.
도 1에 도시된 구성은 델타 도핑형 트랜지스터라고도 한다. 여기서는 에피택셜층(18) 아래에서 비교적 높은 도핑이 이루어지기 때문에, 기판(12)과 에피택셜 실리콘층(18) 사이의 계면에서 큰 델타 또는 농도의 변화가 발생한다.
도 1에 도시된 구조물을 스페이서 재료로 덮고, 그 후 이방성으로 에칭하여 도 2에 도시된 측벽 스페이서(28)를 형성한다. 스페이서 에칭의 선택도에 따라 에피택셜 실리콘(18)의 일부 제한된 에칭이 동시에 발생할 수도 있다.
스페이서 형성 후에, 선택적인 습식 에칭에 의해 에피택셜 실리콘층(18)의 노출된 부분을 제거하고 게이트(16) 아래에서 에칭을 계속하여 도 3에 도시된 언더컷(undercut) 구조물을 형성한다. 게이트(16) 언더컷의 정도는 에칭 시간의 조정에 의해 조절가능하다.
에피택셜 실리콘층(18)은 예를 들어 다양한 수산화물계 용액에 의해 선택적으로 에칭될 수 있다. 그러나, 강하게 도핑된 기판(12)에 대한 도핑되지 않았거나 또는 약하게 도핑된 층(18)의 높은 선택도를 위해, 비교적 가벼운(mild) 처리 조건을 이용한다.
일실시예에서는, 초음파 분해와 함께 20℃에서 체적의 2 내지 10 %의 농도 범위의 수성 암모니아 수산화물 용액을 사용할 수도 있다. 초음파 분해는 본 발명의 일실시예에서 ㎠당 0.5 내지 5 W 전력의 울트라 또는 메가소닉 에너지를 방산하는 트랜스듀서에 의해 제공될 수 있다. 델타 도핑된 트랜지스터는 도핑되지 않은 영역 아래에 강하게 도핑된 영역을 포함하는데, 이 영역은 습식 에칭을 위한 에칭 스톱층으로 작용할 수 있다.
습식 에칭 언더컷 후에, 도핑된 선택적 에피택셜 실리콘층(50)이 성장할 수도 있다. 도 4에 도시된 바와 같이, 강 도핑된 얕은 소스/드레인 확장부(50a)는 게이트(16) 에지부와 측벽 스페이서(28) 아래의 소정 거리만큼 측면으로 연장된다. 두꺼운 소스/드레인 영역(50b)은 스페이서(28)의 에지부와 정렬되며 스페이서(28)로부터 먼 쪽으로 연장된다. 스페이서(28)는 확장부(50a)의 길이를 조절할 수 있으며, 게이트(16)를 단축시키지 않고 층(50)의 두께가 확장되도록 할 수 있다. 영역(50b)이 두꺼울수록 영역(50)의 저항이 감소하며, 따라서 저 저항 영역이 게이 트(16)의 에지부에 인접하게 된다.
p형 MOS(PMOS) 트랜지스터를 형성하는 중에, 에피택셜 붕소 도핑 실리콘 또는 일례로서 30%까지의 게르마늄 농도의 실리콘 게르마늄을 선택적으로 증착하는 것에 의해 소스/드레인 확장부(50a) 및 융기된 소스/드레인(50b)을 형성할 수 있다. 일실시예에서는, 750 내지 800℃, 20 Torr에서 100 sccm의 디클로로실란, 20 slm의 H2, 150 내지 200 sccm의 HCl, 150 내지 200 sccm의 다이보레인 흐름 및 150 내지 200 sccm의 GeH4의 처리 조건에서, 분당 20 나노미터의 증착률로 강하게 도핑된 실리콘 게르마늄, 1E20cm-3의 붕소 농도 및 20%의 게르마늄 농도가 달성된다. 필름의 높은 붕소 농도에 의해 0.7 내지 0.9 mOhm-cm의 저 저항률이 달성된다.
저 저항률은 일부 실시예에서는 확장부와 소스/드레인 영역 내에 높은 도전율을 제공한다. 이 낮은 저항율은 외부 저항을 감소시킬 수 있다. 일부 실시예에서는, 소스/드레인 영역(50b) 내에 존재하는 실리콘 게르마늄의 보다 큰 단위 셀은 채널 상에 압축 스트레인을 가하고, 이로 인해 이동도 및 트랜지스터의 성능이 향상될 수 있다.
N형 트랜지스터(NMOS)에서는, 일실시예에서 증착된 인시튜(in situ) 인 도핑 실리콘을 사용하여 소스/드레인(50b) 및 소스/드레인 확장부(50a)가 형성될 수도 있다. 실리콘은 750℃, 20 Torr에서 1000 sccm의 디클로로실란, 25 내지 50 sccm의 Hcl, 20 slm의 H2 기체 캐리어와 1%의 200 내지 300 sccm의 PH3의 처리 조건 하에서 선택적으로 증착될 수도 있다. 일실시예에서는 증착된 필름에서 농도가 2E20 cm-3이고 저항률이 0.4 내지 0.6 mOhm-cm인 인이 얻어질 수 있다.
그 후에, 도 5에 도시된 종래의 기법을 이용하여 제 2의 얇은 스페이서(34)가 형성될 수 있다. 마스크로서 스페이서(28, 34) 및 게이트(16)를 사용한 이온 주입에 의해 깊은 소스/드레인(32)이 형성될 수 있다. 층(50) 내에 도펀트를 포함하는 도펀트 확산부를 감소시키거나 최소화하기 위한 방법으로 깊은 소스/드레인(32)의 어닐링이 행해질 수도 있다.
얕은 소스/드레인 확장부(50a)의 특성 및 이들이 게이트(16) 아래에서 겹치는 정도는 깊은 소스/드레인 접합부(32)의 특성에 달려 있다. 소스/드레인 확장부(50a)의 게이트(16)의 확장 언더랩의 정도는 원하는 대로 조정가능하다.
이상, 본 발명을 제한된 수의 실시예에 대해 설명하였지만, 당업자라면 이로부터 수많은 변형 및 수정이 이루어질 수 있음을 알 수 있을 것이다. 첨부한 청구범위는 본 발명의 사상 및 범주 내에 포함되는 그러한 변형 및 수정을 모두 커버한다.
Claims (25)
- 기판 상에 에피택셜 방식으로 증착된 희생 재료를 형성하는 단계와,상기 에피택셜 방식으로 증착된 재료 위에 게이트 전극을 형성하는 단계와,상기 에피택셜 방식으로 증착된 재료를 선택적으로 에칭하는 단계를 포함하는방법.
- 제 1 항에 있어서,게이트 전극의 에지부 아래에서 연장되는 에피택셜 방식으로 증착된 소스/드레인을 포함하는 금속 산화물 반도체 전계 효과 트랜지스터를 형성하는 단계를 더 포함는방법.
- 제 2 항에 있어서,상기 게이트 전극의 에지부 아래에서 연장되는 소스/드레인 확장부를 형성하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 에피택셜 방식으로 증착된 희생 재료를 형성하는 단계는 실리콘 재료를 에피택셜 방식으로 증착하는 단계를 포함하는방법.
- 삭제
- 제 1 항에 있어서,초음파 분해를 이용하여 상기 재료를 선택적으로 에칭하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 게이트 전극 상에 측벽 스페이서를 형성하는 단계와,상기 측벽 스페이서 아래를 에칭하는 단계를 포함하는방법.
- 제 1 항에 있어서,상기 에피택셜 방식으로 증착된 재료를 선택적으로 에칭하여 상기 게이트 전극을 언더컷(undercut)하는 단계를 포함하는방법.
- 제 8 항에 있어서,상기 기판 상에 에피택셜 재료를 증착하여 상기 게이트 전극 아래에서 연장시키는 단계를 포함하는방법.
- 제 9 항에 있어서,도핑된 에피택셜 재료를 형성하는 단계를 포함하는방법.
- 제 8 항에 있어서,상기 에피택셜 재료를, 상기 게이트 전극 근방에서 보다 얇게 형성하고, 상기 게이트 전극으로부터 이격된 부분에 보다 두껍게 형성하는 단계를 포함하는방법.
- 제 2 항에 있어서,델타 도핑형(delta doped) 트랜지스터를 형성하는 단계를 포함하는방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체 기판 상에 상기 기판보다 도핑 농도가 더 낮은 에피택셜 반도체 층을 형성하는 단계와,상기 에피택셜 반도체층 상에 게이트 전극 및 측벽 스페이서를 포함하는 게이트 구조물을 형성하는 단계와,상기 에피택셜 반도체층의 노출된 부분 및 상기 게이트 전극 아래의 상기 에 피택셜 반도체층의 일부를 선택적으로 에칭하는 단계를 포함하는방법.
- 제 20 항에 있어서,상기 기판 상에 도핑된 반도체 재료를 에피택셜 방식으로 증착하여 상기 게이트 전극 및 상기 측벽 스페이서 아래의 영역을 채우는방법.
- 제 21 항에 있어서,상기 에피택셜 반도체층은 상기 게이트 전극 아래의 제 1 두께와, 상기 게이트 전극으로부터 이격된 부분의 제 2 두께를 갖는방법.
- 제 22 항에 있어서,상기 제 2 두께를 상기 스페이서와 정렬되도록 형성하는 단계를 포함하는방법.
- 제 20 항에 있어서,이온 주입에 의해 깊은 소스/드레인 영역을 형성하는 단계를 포함하는방법.
- 제 20 항에 있어서,상기 게이트 전극 아래에서 연장되며, 상기 게이트 전극의 바깥쪽이 더 두껍고 상기 게이트 전극 아래의 두께가 더 얇은 상기 에피택셜 반도체층을 형성하는 단계를 포함하는방법.
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