KR100764058B1 - 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 - Google Patents

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법 Download PDF

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Abstract

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공한다. 본 발명에 따르면, 소오스/드레인 영역이 반도체 기판에 형성된 제1 리세스 영역 및 제2 리세스 영역을 각각 채우는 제1 반도체 패턴 및 제2 반도체 패턴을 포함한다. 제1 리세스 영역은 제2 리세스 영역에 비하여 얕게 형성되고, 채널 영역에 인접하다. 이에 따라, 채널 영역에 충분한 스트레스를 공급하여 채널내 캐리어들의 이동도를 증가시킬 수 있으며, 펀치스루 특성을 향상시킬 수 있다.

Description

전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법{SEMICONDUCTOR DEVICE INCLUDING A FIELD EFFECT TRANSISTOR AND METHOD OF FORMING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 소자 및 그 형성 방법에 관한 것으로, 특히, 전계 효과 트랜지스터(field effect transistor)를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
전계 효과 트랜지스터(이하, 트랜지스터라 함)는 반도체 소자를 구성하는 중요한 요소들 중에 하나이다. 통상적으로, 트랜지스터는 반도체 기판에 서로 이격되어 형성된 소오스 영역 및 드레인 영역과, 소오스 영역 및 드레인 영역 사이의 채널 영역의 상부를 덮는 게이트 전극 포함한다. 소오스 및 드레인 영역들은 도펀트 이온들을 반도체 기판에 주입하여 형성되고, 게이트 전극은 반도체 기판과 게이트 전극 사이에 개재된 게이트 산화막에 의하여 채널 영역과 절연된다. 이러한 형태의 트랜지스터는 반도체 소자내에서 스위칭 소자 및/또는 논리회로를 구성하는 단일 요소등으로 널리 사용되고 있다.
반도체 소자의 고집적화 경향이 심화됨에 따라, 트랜지스터에 여러 문제점들이 발생되고 있다. 예컨대, 트랜지스터의 채널 길이가 감소되어 단채널 현상이 심화되어 트랜지스터의 특성이 열화되고 있으며, 또한 소오스 영역 및 드레인 영역간의 펀치스루(punch through) 특성이 열화되고 있다. 이에 더하여, 트랜지스터의 채널 폭이 감소함에 따라, 트랜지스터의 턴온전류량(turn-on current)이 감소되고 있다. 턴온전류량이 감소되면, 트랜지스터의 동작 속도가 저하되어 반도체 소자의 동작 속도가 저하될 수 있다. 반도체 소자의 고집적화와 더불어 반도체 소자의 고속화가 더욱 요구되고 있는 현 시점에서, 트랜지스터의 턴온전류량의 감소는 치명적일 수 있다. 현재, 이러한 여러 문제점들을 해결하기 위하여 많은 연구들이 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 고집적화 및/또는 고속화에 최적화된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고집적화 및/또는 고속화에 최적화되고 우수한 특성을 갖는 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
본 발명이 이루고자 하는 또 다른 기술적 과제는 턴온전류량이 향상되고, 누설전류량이 최소화된 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성 방법을 제공하는데 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자를 제공한다. 이 소자는 제1 형의 도펀트로 도핑된 반도체 기판 상에 배치된 게이트 패턴; 상기 게이트 패턴의 양측벽에 형성된 게이트 스페이서; 상기 게이트 스페이서 아래의 반도체 기판에 형성된 제1 리세스 영역(first recess region)을 채우고, 상기 게이트 패턴 아래의 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)을 공급하는 제1 반도체 패턴; 및 상기 제1 반도체 패턴 옆의 반도체 기판에 상기 제1 리세스 영역 보다 깊게 형성된 제2 리세스 영역(second recess region)을 채우는 제2 반도체 패턴을 포함한다. 상기 제1 및 제2 반도체 패턴들은 제2 형의 도펀트들(dopants)로 도핑되고, 상기 제1 및 제2 반도체 패턴들은 서로 옆으로 접촉하며, 상기 제1 반도체 패턴은 상기 채널 영역과 상기 제2 반도체 패턴 사이에 개재된다.
일 실시예에 따르면, 상기 제1 반도체 패턴은 상기 채널 영역에 압축력을 공급할 수 있다. 이 경우에, 상기 제1 형의 도펀트는 n형 도펀트이고, 상기 제2 형의 도펀트는 p형 도펀트이며, 상기 제1 반도체 패턴은 실리콘게르마늄(SiGe) 또는 게르마늄(Ge)으로 형성되고, 상기 제2 반도체 패턴은 실리콘게르마늄 또는 게르마늄으로 형성된다. 이 경우에, 상기 제1 반도체 패턴의 게르마늄 농도는 상기 제2 반도체 패턴의 게르마늄 농도와 같거나 높을 수 있다.
일 실시예에 따르면, 상기 제1 반도체 패턴은 상기 채널 영역에 인장력을 공급할 수 있다. 이 경우에, 상기 제1 형의 도펀트는 p형 도펀트이고, 상기 제2 형의 도펀트는 n형 도펀트이고, 상기 제1 및 제2 반도체 패턴들은 실리콘카바이드(SiC)로 형성된다. 이 경우에, 상기 제1 반도체 패턴의 탄소 농도는 상기 제2 반도체 패턴의 탄소 농도와 동일하거나 높을 수 있다.
일 실시예에 따르면, 상기 제1 반도체 패턴의 도펀트 농도는 상기 제2 반도체 패턴의 도펀트 농도에 비하여 낮을 수 있다.
일 실시예에 따르면, 상기 소자는 상기 게이트 스페이서와 상기 게이트 패턴의 측벽 사이에 개재된 오프셋 스페이서(offset spacer)를 더 포함할 수 있다. 상기 소자는 상기 제2 반도체 패턴 상에 형성된 금속-반도체 화합물층을 더 포함할 수 있다. 상기 금속-반도체 화합물층은 상기 반도체 기판의 상부면 보다 높게 위치할 수 있다.
상술한 기술적 과제들을 해결하기 위한 반도체 소자의 형성 방법을 제공한다. 이 방법은 제1 형의 도펀트로 도핑된 반도체 기판 상에 게이트 패턴을 형성하는 단계; 상기 게이트 패턴을 마스크로 사용하여 상기 반도체 기판을 식각하여 제1 리세스 영역을 형성하는 단계; 상기 제1 리세스 영역을 채우고, 제2 형의 도펀트로 도핑된 반도체층을 형성하는 단계; 상기 게이트 패턴 양측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 패턴 및 게이트 스페이서를 마스크로 하여 상기 도핑된 반도체층 및 반도체 기판을 식각하여 상기 제1 리세스 영역에 비하여 깊은 제2 리세스 영역 및 상기 게이트 스페이서의 아래에 잔존하는 반도체층인 제1 반도체 패턴을 형성하는 단계; 및 상기 제2 리세스 영역을 채우고, 제2 형의 도펀트로 도핑된 제2 반도체 패턴을 형성하는 단계를 포함한다. 상기 제1 반도체 패턴은 상기 게이트 패턴 아래의 채널 영역에 압축력 또는 인장력을 공급한다.
일 실시예에 따르면, 상기 방법은 상기 제1 리세스 영역을 형성하기 전에, 상기 게이트 패턴 양측벽에 오프셋 스페이서를 형성하는 단계를 더 포함할 수 있다. 이 경우에, 상기 제1 리세스 영역은 상기 게이트 패턴 및 오프셋 스페이서를 마스크로 하여 상기 반도체 기판을 식각하여 형성될 수 있다.
일 실시예에 따르면, 상기 제2 형의 도펀트로 도핑된 반도체층을 형성하는 단계는, 선택적 에피택시얼 성장법으로 상기 제1 리세스 영역을 채우는 언도프트 반도체층(undoped semiconductor layer)을 형성하는 단계; 및 상기 게이트 패턴을 마스크로 사용하여 상기 언도프트 반도체층에 제2 형의 도펀트 이온들을 주입하는 단계를 포함할 수 있다.
일 실시예에 따르면, 상기 제2 반도체 패턴은 선택적 에피택시얼 성장법으로 형성될 수 있다. 상기 제2 반도체 패턴은 인시츄 방식(in-situ method)으로 도핑될 수 있다.
일 실시예에 따르면, 상기 방법은 상기 제2 반도체 패턴을 형성한 후에, 상기 반도체 기판 상에 금속막을 형성하는 단계; 열처리 공정을 수행하여 상기 금속막 및 제2 반도체 패턴을 반응시켜 금속-반도체 화합물층을 형성하는 단계; 및 미반응된 상기 금속막을 제거하는 단계를 더 포함할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설 명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 기판(100)에 활성영역을 한정하는 소자분리막(102)이 배치된다. 상기 소자분리막(102)은 트렌치형 소자분리막일 수 있다. 상기 활성영역은 상기 반도체 기판(100)의 일부분이며, 제1 형(first type)의 도펀트(dopant)로 도핑되어 있다. 상기 반도체 기판(100)은 실리콘 기판일 수 있다. 게이트 패턴(110)이 상기 활성영역 상에 배치된다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막(104) 및 게이트 전극(106)을 포함한다. 이에 더하여, 상기 게이트 패턴(110)은 상기 게이트 전극(106) 상에 배치된 하드마스크 패턴(108)을 더 포함할 수 있다. 상기 게이트 절연막(104)은 산화물, 질화물, 산화질화물, 금속실리케이트(metal silicate) 및 고유전상수를 갖는 절연성 금속산화물(ex, 하프늄산화물 또는 알루미늄산화물등) 중에서 선택된 적어도 하나를 포함할 수 있다. 상 기 게이트 전극(106)은 도전 물질로 이루어진다. 예컨대, 상기 게이트 전극(106)은 도핑된 실리콘, 금속(ex, 텅스텐 또는 몰리브덴등), 도전성 금속질화물(ex, 티타늄질화물 또는 탄탈늄질화물등) 및 금속실리사이드등 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 게이트 전극(106)은 트랜지스터가 요구하는 일함수를 갖는 도전 물질로 형성될 수 있다. 예컨대, 상기 게이트 전극(106)을 포함하는 트랜지스터가 엔모스(NMOS) 트랜지스터인 경우에, 상기 게이트 전극(106)은 실리콘 에너지 밴드의 전도대에 근접한 일함수를 갖는 도전 물질로 형성될 수 있다. 이와는 다르게, 상기 게이트 전극(106)을 포함하는 트랜지스터가 피모스(PMOS)인 경우에, 상기 게이트 전극(106)은 실리콘 에너지 밴드의 가전자대에 근접한 일함수를 갖는 도전 물질로 형성될 수 있다. 상기 하드마스크 패턴(108)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 이에 더하여, 상기 하드마스크 패턴(108)은 상기 게이트 전극(100)에 대하여 식각선택비를 갖는 절연 물질로 형성할 수 있다. 예컨대, 상기 하드마스크 패턴(108)은 산화물, 산화질화물 또는 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
상기 게이트 패턴(110) 양측벽에 게이트 스페이서(118)가 배치된다. 상기 게이트 스페이서(118)는 산화물, 산화질화물 또는 질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 제1 반도체 패턴(116a)이 상기 게이트 스페이서(118)의 상기 활성영역에 형성된 제1 리세스 영역(114, first recess region)을 채운다. 상기 제1 리세스 영역(114)의 하부면은 상기 활성영역의 상부면으로부터 제1 깊이에 위치한다. 상기 제1 반도체 패턴(116a)은 상기 게이트 패턴(110) 아래의 상기 활성영역 에 정의된 채널 영역 옆에 배치된다. 즉, 한쌍의 상기 제1 반도체 패턴(116a)이 상기 채널 영역의 양측에 각각 배치된다. 상기 제1 반도체 패턴(116a)은 상기 채널 영역에 압축력(compressive force) 또는 인장력(tensile force)을 공급한다.
제2 반도체 패턴(122)이 상기 제1 반도체 패턴(116a) 옆의 상기 활성영역에 형성된 제2 리세스 영역(120, recess region)을 채운다. 상기 제2 리세스 영역(120)은 상기 제1 리세스 영역(114)에 비하여 깊게 형성된다. 즉, 상기 제2 리세스 영역의 바닥면은 상기 활성영역의 상부면으로부터 제2 깊이에 위치한다. 이때, 상기 제2 깊이는 상기 제1 깊이에 비하여 크다. 상기 채널 영역과 상기 제2 반도체 패턴(122) 사이에 상기 제1 반도체 패턴(116a)이 개재된다. 한쌍의 제2 반도체 패턴들(122)이 상기 채널 영역의 양측에 각각 배치된다. 즉, 한쌍의 제2 반도체 패턴들(122) 사이에 상기 한쌍의 제1 반도체 패턴들(116a) 및 상기 채널 영역이 배치된다. 상기 제1 반도체 패턴(116a) 아래에는 상기 반도체 기판(100)이 존재한다. 상기 제2 반도체 패턴(122)은 상기 제1 반도체 패턴(116a)에 포함된 적어도 하나의 4족 원소를 포함하는 반도체로 형성하는 것이 바람직하다.
상기 제1 및 제2 반도체 패턴들(116a,122)은 서로 옆으로 접촉한다. 특히, 상기 제1 및 제2 리세스 영역들(114,120)의 깊이들에 의하여, 상기 제1 반도체 패턴(116a)은 상기 제2 반도체 패턴(122)의 상부측면과 접촉한다. 상기 제1 리세스 영역(114)의 상기 제2 리세스 영역(120)와 인접한 측부 및 상기 제2 리세스 영역(120)의 상기 제1 리세스 영역(114)에 인접한 상부측부가 오픈(open)되어 있어, 상기 제1 및 제2 리세스 영역들(114,120)은 서로 연통한다. 이에 따라, 상술한 바 와 같이, 상기 제1 반도체 패턴(116a)은 상기 제2 반도체 패턴(122)의 상부측면과 접촉한다. 상기 제1 및 제2 반도체 패턴들(116a,122)은 트랜지스터의 소오스/드레인 영역을 구성한다. 즉, 상기 제1 반도체 패턴(116a)은 소오스/드레인 영역의 연장부(extension)에 해당하고, 상기 제2 반도체 패턴(122)은 소오스/드레인 영역의 접촉부에 해당한다. 상기 소오스/드레인 영역의 접촉부는 콘택 구조체와 접촉하는 영역을 의미한다.
상술한 바와 같이, 상대적으로 얕은 깊이의 제1 리세스 영역(114)을 채우는 제1 반도체 패턴(116a)에 의하여, 상기 채널 영역 양측에 각각 배치된 한쌍의 상기 제2 반도체 패턴(122)의 하부측면들 간의 거리가 증가된다. 다시 말해서, 상기 한쌍의 제2 반도체 패턴(122)의 하부측면들 간의 거리는 상기 채널 영역 양측에 각각 배치된 상기 한쌍의 제1 반도체 패턴(116a)간의 거리에 비하여 멀다.
상기 제1 반도체 패턴(116a) 및 제2 반도체 패턴(122)은 제2 형(second type)의 도펀트로 도핑되어 있다. 따라서, 상기 제1 및 제2 반도체 패턴들(116a,122)은 전기적으로 접속된다. 상기 제1 반도체 패턴(116a)의 도펀트 농도는 상기 제2 반도체 패턴(122)의 도펀트 농도에 비하여 낮은 것이 바람직하다. 이로 인하여, 상기 제1 반도체 패턴(122)내 도펀트들이 상기 채널 영역으로 확산되는 현상을 최소화하여 단채널 현상을 최소화할 수 있다.
상기 게이트 스페이서(118)과 상기 게이트 패턴(110)의 측벽 사이에 오프셋 스페이서(112, offset spacer)가 배치될 수 있다. 상기 오프셋 스페이서(112)은 절연 물질로 형성된다. 예컨대, 상기 오프셋 스페이서(112)는 산화물, 질화물 또는 산화질화물등으로 형성될 수 있다. 상기 제1 반도체 패턴(116a)의 상기 채널 영역과 인접한 측면은 상기 오프셋 스페이서(112)에 정렬될 수 있다.
상기 제2 반도체 패턴(122) 상에 금속-반도체 화합물층(124)이 배치될 수 있다. 상기 금속-반도체 화합물층(124)은 상기 제2 반도체 패턴(122)의 비저항에 비하여 낮은 비저항을 갖는다. 상기 소오스/드레인 영역에 전기적 신호를 공급하기 위한 콘택 구조체는 상기 금속-반도체 화합물층(124)과 접속하여 상기 제2 반도체 패턴(122)과 전기적으로 접속된다. 이때, 상기 금속-반도체 화합물층(124)에 의하여 상기 콘택 구조체 및 상기 제2 반도체 패턴(122)간의 콘택 저항을 감소시킬 수 있다. 상기 금속-반도체 화합물층(124)은 상기 활성영역의 상부면 보다 높게 위치하는 것이 바람직하다. 즉, 상기 금속-반도체 화합물층(124)의 하부면은 상기 활성영역의 상부면 보다 높게 위치하는 것이 바람직하다. 이에 따라, 상기 금속-반도체 화합물층(124)내 금속이 상기 활성영역의 표면을 따라 상기 채널 영역으로 침투하는 현상을 최소화할 수 있다. 상기 게이트 전극(106)이 도핑된 실리콘으로 형성되는 경우에, 상기 하드마스크 패턴(108)이 생략되고, 상기 게이트 전극(106) 상에 금속 실리사이드층(metal silicide layer)이 배치될 수 있다. 이때, 상기 금속 실리사이드층과 상기 금속-반도체 화합물층(124)은 서로 동일한 금속을 포함한다. 상기 금속-반도체 화합물층(124)은 코발트, 니켈 또는 티타늄등을 포함할 수 있다.
상기 제1 반도체 패턴(114)이 상기 채널 영역에 압축력을 공급하는 경우에 대해 구체적으로 설명한다. 상기 채널 영역에 압축력이 인가되는 경우에, 상기 채널 영역에 형성되는 채널을 흐르는 정공들의 이동도가 증가된다. 이에 따라, 상기 게이트 전극(106) 및 소오스/드레인 영역(즉, 제1 및 제2 반도체 패턴들(116a,122))을 포함하는 트랜지스터는 피모스 트랜지스터인 것이 바람직하다. 즉, 상기 제1 형의 도펀트는 n형 도펀트이고, 상기 제2 형의 도펀트는 p형 도펀트인 것이 바람직하다. 이 경우에, 상기 게이트 전극(106)은 실리콘 에너지 밴드의 가전자대에 근접한 일함수를 갖는 도전 물질로 형성될 수 있다. 예컨대, 상기 게이트 전극(106)은 p형 도펀트로 도핑된 실리콘 또는 상기 가전자대에 근접한 일함수를 갖는 다른 도전 물질로 형성될 수 있다.
상기 제1 반도체 패턴(116a)이 상기 채널 영역에 압축력을 공급하기 위해서, 상기 제1 반도체 패턴(116a)은 실리콘게르마늄(SiGe) 또는 게르마늄(Ge)으로 형성하는 것이 바람직하다. 즉, 상기 제1 반도체 패턴(116a)은 실리콘에 비하여 큰 원자크기를 갖는 게르마늄을 포함하기 때문에, 상기 제1 반도체 패턴(116a)은 상기 채널 영역에 압축력을 공급할 수 있다. 상기 제1 반도체 패턴(116a)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 100%인 것이 바람직하다. 상기 제1 반도체 패턴(116a)의 상기 게르마늄량의 비율이 100%인 것은 상기 제1 반도체 패턴(116a)이 게르마늄으로 형성된 것을 의미한다. 상기 게르마늄량의 비율이 15% 이상으로 제어됨으로써, 상기 제1 반도체 패턴(116a)이 상기 채널 영역에 충분한 압축력을 공급할 수 있다. 또한, 상기 제1 반도체 패턴(116a)내 게르마늄으로 인하여, 상기 제1 반도체 패턴(116a)내 도펀트들이 상기 채널 영역으로 확산되는 현상을 최소화할 수 있다.
상기 제1 반도체 패턴(116a)이 실리콘게르마늄 또는 게르마늄으로 형성될때, 상기 제2 반도체 패턴(122)은 게르마늄을 포함하는 반도체로 형성되는 것이 바람직하다. 예컨대, 상기 제2 반도체 패턴(122)은 실리콘게르마늄 또는 게르마늄으로 형성되는 것이 바람직하다. 이때, 상기 제1 반도체 패턴(116a)의 게르마늄 농도는 상기 제2 반도체 패턴(122)의 게르마늄 농도와 동일하거나 높은 것이 바람직하다. 이에 따라, 상기 제1 반도체 패턴(116a)은 충분한 게르마늄 농도를 가지게 되어 상기 채널 영역에 충분한 압축력을 공급할 수 있다. 상기 제2 반도체 패턴(122)내 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 100%일 수 있다.
상기 제2 반도체 패턴(122)이 실리콘게르마늄으로 형성되는 경우에, 상기 금속-반도체 화합물층(124)은 금속, 실리콘 및 게르마늄이 결합된 금속 게르마노실리사이드(metal germanosilicide)로 형성된다. 예컨대, 상기 금속-반도체 화합물층(124)은 코발트 게르마노실리사이드, 니켈 게르마노실리사이드 또는 티타늄 게르마노실리사이드등으로 형성될 수 있다. 이와는 다르게, 상기 제2 반도체 패턴(122)이 게르마늄으로 형성되는 경우에, 상기 금속-반도체 화합물층(124)은 금속 및 게르마늄이 결합된 금속 게르마나이드(metal germanide)로 형성된다. 예컨대, 상기 금속-반도체 화합물층(124)은 코발트 게르마나이드, 니켈 게르마나이드 또는 티타늄 게르마나이드등으로 형성될 수 있다.
다음으로, 상기 제1 반도체 패턴(116a)이 상기 채널 영역에 인장력을 공급하는 경우에 대해 구체적으로, 설명한다. 상기 채널 영역에 인장력이 인가되는 경우에, 상기 채널 영역내 채널을 흐르는 전자들의 이동도가 증가된다. 따라서, 상기 게이트 전극(106)과, 제1 및 제2 반도체 패턴들(116a,122)을 포함하는 트랜지스터는 엔모스 트랜지스터인 것이 바람직하다. 즉, 상기 제1 형의 도펀트는 p형 도펀트이고, 상기 제2 형의 도펀트는 n형 도펀트인 것이 바람직하다. 이 경우에, 상기 게이트 전극(106)은 실리콘 에너지 밴드의 전도대에 근접한 일함수를 갖는 도전 물질로 형성될 수 있다. 예컨대, 상기 게이트 전극(106)은 n형 도펀트로 도핑된 실리콘 또는 상기 전도대에 근접한 일함수를 갖는 다른 도전 물질로 형성될 수 있다.
상기 채널 영역에 인장력을 공급하기 위하여, 상기 제1 반도체 패턴(116a)은 실리콘카바이드(SiC, silicon carbide)로 형성하는 것이 바람직하다. 상기 제1 반도체 패턴(116a)내 실리콘량 및 탄소량을 합한 값에 대한 탄소량의 비율은 0.1% 내지 10%인 것이 바람직하다. 상기 제2 반도체 패턴(122)도 실리콘카바이드로 형성되는 것이 바람직하다. 이때, 상기 제1 반도체 패턴(116a)의 탄소 농도는 상기 제2 반도체 패턴(122)의 탄소 농도과 같거나 높은 것이 바람직하다. 이에 따라, 상기 제1 반도체 패턴(116a)은 충분한 탄소 농도를 가지게 되어 상기 채널 영역에 충분한 인장력을 공급할 수 있다. 상기 제2 반도체 패턴(122)내 실리콘량 및 탄소량을 합한 값에 대한 탄소량의 비율도 0.1% 내지 10%일 수 있다. 상기 제2 반도체 패턴들(122)이 실리콘카바이드로 형성되는 경우에, 상기 금속-반도체 화합물층(124)은 금속, 실리콘 및 탄소가 결합된 금속 탄화실리사이드로 형성된다. 예컨대, 상기 금속-반도체 화합물층(124)은 코발트 탄화실리사이드, 니켈 탄화실리사이드 또는 티타늄 탄화실리사이드등으로 형성될 수 있다.
상기 제1 반도체 패턴(116a)이 실리콘카바이드로 형성되는 경우에, 상기 제1 반도체 패턴(116a)는 상술한 바와 같이 n형 도펀트인 아세닉(As) 또는 포스포러스(P)와 같은 n형 도펀트로 도핑될 수 있다. 특히, 상기 제1 반도체 패턴(116a)은 포스포러스로 도핑되는 것이 바람직하다. 포스포러스는 실리콘카바이드내에서 확산거리가 감소된다. 다시 말해서, 실리콘카바이드내에서 포스포러스의 확산거리는 실리콘내에서 포스포러스의 확산거리에 비하여 짧다. 이에 따라, 상기 제1 반도체 패턴(116a)내 포스포러스가 상기 채널 영역으로 확산되는 현상을 최소화하여 단채널 현상을 최소화할 수 있다.
도시하지 않았지만, 상기 제2 반도체 패턴(122) 아래의 반도체 기판(100)에 매몰 도핑 영역이 배치될 수 있다. 상기 매몰 도핑 영역은 상기 제2 반도체 패턴(122)과 동일한 타입인 제2 형의 도펀트로 도핑된다. 상기 제2 반도체 패턴(122)과 상기 매몰 도핑 영역은 접속한다.
상술한 반도체 소자에 따르면, 상기 게이트 패턴(110) 양측에 형성된 소오스/드레인 영역은 상기 활성영역에 형성된 제1 리세스 영역(114) 및 제2 리세스 영역(120)을 각각 채우는 제1 반도체 패턴(116a) 및 제2 반도체 패턴(122)을 포함한다. 이때, 상기 제1 리세스 영역(114)은 상기 제2 리세스 영역(120)에 비하여 얕은 깊이를 갖는다. 또한, 상기 제1 반도체 패턴(116a)은 상기 채널 영역에 인접하다. 이에 따라, 상대적으로 얇은 상기 제1 반도체 패턴(116a)은 상기 채널 영역에 압축력 또는 인장력을 충분히 공급한다. 그 결과, 상기 채널 영역의 채널을 이동하는 캐리어들(carriers, 즉 정공 또는 전자)의 이동도를 증가시켜 트랜지스터의 턴온 전류량을 증가시킬 수 있다. 그리고, 상대적으로 두꺼우면서 상기 채널 영역 양측 에 각각 배치된 한쌍의 상기 제2 반도체 패턴들(122)은 서로 충분한 거리로 이격된다. 그 결과, 상기 게이트 패턴(110) 양측에 배치된 소오스/드레인 영역들간의 펀치스루 특성을 향상시킬 수 있다.
다음으로, 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 도면들을 차조하여 설명한다.
도 2 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에 소자분리막(102)을 형성하여 활성영역을 한정한다. 상기 활성영역은 상기 반도체 기판(100)의 일부분이다. 상기 활성영역은 제1 형(first type)의 도펀트(dopant)로 도핑된다. 상기 활성영역은 웰(well) 형성 공정에 의하여 도핑될 수 있다.
상기 활성영역 상에 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 차례로 적층된 게이트 절연막(104), 게이트 전극(106) 및 캐핑 절연 패턴(108)을 포함한다. 상기 캐핑 절연 패턴(108)은 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 절연 물질로 형성하는 것이 바람직하다. 상기 게이트 절연막(104), 게이트 전극(106) 및 캐핑 절연 패턴(108)으로 형성되는 물질들은 도 1을 참조하여 설명한 것과 동일하다.
상기 게이트 패턴(110)의 양측벽에 오프셋 스페이서(112)를 형성할 수 있다. 상기 오프셋 스페이서(112)는 상기 반도체 기판(100)에 대하여 식각선택비를 갖는 절연 물질로 형성할 수 있다. 상기 오프셋 스페이서(112)를 형성하기 전에, 상기 반도체 기판(100)에 게이트 산화 공정을 수행하여 상기 게이트 전극(106)의 측벽에 열산화막을 형성할 수 있다.
도 2를 참조하면, 상기 게이트 패턴(110) 및 상기 오프셋 스페이서(112)를 식각마스크로 사용하여 상기 활성영역을 식각하여 제1 깊이를 갖는 제1 리세스 영역(114)을 형성한다. 상기 오프셋 스페이서(112)의 폭을 이용하여 상기 제1 리세스 영역(114)과 상기 게이트 패턴(110) 아래의 채널 영역간의 간격을 조절할 수 있다. 이와는 다르게, 상기 게이트 산화 공정에 의하여 형성된 상기 게이트 전극(106)의 측벽에 형성된 열산화막의 폭을 이용하여 상기 제1 리세스 영역(114)과 상기 채널 영역 간의 간격을 조절할 수 있다. 이 경우에, 상기 오프셋 스페이서(112)는 생략될 수 있다. 이와는 또 다르게, 상기 게이트 산화 공정에 의한 상기 게이트 전극(106)의 열산화막의 폭 및 상기 오프셋 스페이서(112)의 폭을 모두 이용하여 상기 제1 리세스 영역(114) 및 상기 채널 영역간의 간격을 조절할 수 있다. 상기 제1 리세스 영역(114)을 형성하는 식각 공정은 이방성 식각 또는 등방성 식각으로 수행할 수 있다. 특히, 상기 제1 리세스 영역(114)은 이방성 식각에 의하여 형성될 수 있다. 이로써, 상기 채널 영역과 상기 제1 리세스 영역(114)간의 간격을 정밀하게 제어할 수 있다.
도 4를 참조하면, 상기 제1 리세스 영역(114)을 채우는 언도프트 반도체층(116, undoped semiconductor layer)을 형성한다. 상기 언도프트 반도체층(116)의 상부면은 상기 활성영역의 상부면 보다 높게 형성될 수 있다. 상기 언도프트 반도체층(116)은 상기 채널 영역에 압축력 또는 인장력을 공급할 수 있는 반도체로 형성한다. 상기 언도프트 반도체층(116)은 제1 선택적 에피택시얼 성장법으로 형성하는 것이 바람직하다. 상기 제1 리세스 영역(114)을 이방성 식각으로 형성하는 경우에, 상기 언도프트 반도체층(116)을 형성하기 전에, 상기 반도체 기판(100)에 표면 처리 공정을 수행할 수 있다. 상기 표면 처리 공정에 의하여 상기 제1 리세스 영역(114)의 표면의 식각 손상을 치유할 수 있다. 상기 표면 처리 공정은 수소 처리 공정으로 수행할 수 있다.
상기 언도프트 반도체층(116)이 상기 채널 영역에 압축력을 공급하는 경우에, 상기 언도프트 반도체층(116)은 실리콘게르마늄 또는 게르마늄으로 형성할 수 있다. 특히, 상기 언도프트 반도체층(116)의 실리콘량 및 게르마늄량을 합한 값에 대한 게르마늄량의 비율은 15% 내지 100%인 것이 바람직하다. 상기 언도프트 반도체층(116)이 상기 채널 영역에 인장력을 공급하는 경우에, 상기 언도프트 반도체층(116)은 실리콘카바이드로 형성하는 것이 바람직하다.
도 5를 참조하면, 상기 게이트 패턴(110) 및 오프셋 스페이서(112)를 마스크로 사용하여 상기 언도프트 반도체층(116)에 제2 형의 도펀트 이온들을 주입한다. 이에 따라, 제2 형의 도펀트로 도핑된 반도체층(116')을 형성된다. 상기 도핑된 반도체층(116')이 상기 채널 영역에 압축력을 공급하는 경우에, 상기 제1 형의 도펀트는 n형 도펀트이고, 상기 제2 형의 도펀트는 p형 도펀트인 것이 바람직하다. 이와는 다르게, 상기 도핑된 반도체층(116')이 상기 채널 영역에 인장력을 공급하는 경우에, 상기 제1 형의 도펀트 p형 도펀트이고, 상기 제2 형의 도펀트는 n형 도펀트인 것이 바람직하다.
상기 도핑된 반도체층(116')은 상술한 바와 같이 이온 주입 방식으로 도핑함으로써, 상기 도핑된 반도체층(116')내 도펀트들이 상기 채널 영역내로 확산되는 것을 최소화할 수 있다. 이와는 다르게, 상기 도핑된 반도체층(116')은 인시츄(in-situ) 방식으로 도핑될 수도 있다.
도 6을 참조하면, 상기 게이트 패턴(110)의 양측벽을 덮는 게이트 스페이서(118)를 형성한다. 상기 게이트 스페이서(118)는 상기 게이트 패턴(110)에 인접한 상기 도핑된 반도체층(116')의 가장자리를 덮는다.
상기 게이트 패턴(110) 및 게이트 스페이서(118)를 식각마스크로 사용하여 상기 도핑된 반도체층(116') 및 활성영역을 연속적으로 식각하여 제2 리세스 영역(120)을 형성한다. 상기 제2 리세스 영역(120)은 상기 제1 리세스 영역(114)에 비하여 깊게 형성하는 것이 바람직하다. 즉, 상기 제2 리세스 영역(120)은 상기 활성영역의 상부면으로부터 제2 깊이로 형성되고, 상기 제2 깊이는 상기 제1 리세스 영역(114)의 제1 깊이에 비하여 깊다. 상기 제2 리세스 영역(120)을 형성할때, 상기 게이트 스페이서(118) 아래에 제1 반도체 패턴(116a)이 형성된다. 상기 제1 반도체 패턴(116a)은 상기 게이트 스페이서(118)에 잔존하는 도핑된 반도체층에 해당한다. 상기 제1 반도체 패턴(116a)의 상기 제2 리세스 영역(120)에 인접한 측면은 상기 제2 리세스 영역(120)에 노출된다.
상기 제1 반도체 패턴(116a)의 폭은 상기 게이트 스페이서(118)의 폭에 의해 결정된다. 상기 제2 리세스 영역(120)은 이방성 식각에 의하여 형성되는 것이 바람직하다. 이에 따라, 상기 게이트 패턴(110)의 양측에 각각 형성되는 한쌍의 제2 리 세스 영역들(120)이 서로 충분한 거리로 이격될 수 있다. 경우에 따라서, 상기 제2 리세스 영역(120)은 등방성 식각으로 형성될 수도 있다.
도 7을 참조하면, 상기 제2 리세스 영역(120)을 채우는 제2 반도체 패턴(122)을 형성한다. 상기 제2 반도체 패턴(122)은 상기 제1 반도체 패턴(116a)의 노출된 측면과 접촉한다. 상기 제2 반도체 패턴(122)의 하부측면은 상기 제2 리세스 영역(120)의 내측면과 접촉한다. 상기 제2 반도체 패턴(122)은 상기 제1 반도체 패턴(116a)에 포함된 적어도 하나의 4족 원소를 포함하는 반도체로 형성하는 것이 바람직하다. 상기 제1 반도체 패턴(116a)이 실리콘게르마늄 또는 게르마늄으로 형성될때, 상기 제2 반도체 패턴(122)은 실리콘게르마늄 또는 게르마늄으로 형성되는 것이 바람직하다. 이때, 상기 제1 반도체 패턴(116a)의 게르마늄 농도는 상기 제2 반도체 패턴(122)의 게르마늄 농도와 같거나 높은 것이 바람직하다. 상기 제1 반도체 패턴(116a)이 실리콘카바이드(SiC)로 형성될때, 상기 제2 반도체 패턴은(122)은 실리콘카바이드로 형성되는 것이 바람직하다. 이때, 상기 제1 반도체 패턴(116a)의 탄소 농도는 상기 제2 반도체 패턴(122)의 탄소 농도와 같거나 높은 것이 바람직하다. 상기 제1 및 제2 반도체 패턴(116a,122)내 게르마늄량의 비율 또는 탄소량의 비율은 상술하였음으로 생략한다.
상기 제2 반도체 패턴(122)은 제2 선택적 에피택시얼 성장법으로 형성하는 것이 바람직하다. 상기 제2 리세스 영역(120)을 이방성 식각으로 형성하는 경우에, 상기 제2 반도체 패턴(122)을 형성하기 전에 상기 제2 리세스 영역(120)의 표면의 식각 손상을 치유하기 위한 표면 처리 공정(ex, 수소 처리 공정)을 수행할 수 있 다. 상기 제2 반도체 패턴(122)은 제2 형의 도펀트로 도핑되는 것이 바람직하다. 상기 제2 반도체 패턴(122)은 인시츄 방식으로 도핑되는 것이 바람직하다. 상기 제2 반도체 패턴(122)의 상부면은 상기 활성영역의 상부면 보다 높게 돌출되도록 형성하는 것이 바람직하다.
상기 제2 반도체 패턴(122)을 형성하기 전 또는 형성한 후에, 상기 게이트 패턴(110) 및 게이트 스페이서(118)를 마스크로 사용하여 제2 형의 도펀트 이온들을 주입하여 상기 제2 리세스 영역(120) 아래의 활성영역에 매몰 도핑 영역을 형성할 수 있다. 상기 매몰 도핑 영역은 상기 제2 반도체 패턴(122)의 하부면과 접속한다.
상기 제2 반도체 패턴(122)을 갖는 반도체 기판(100) 상에 금속막을 형성하고, 열처리 공정을 수행하여 상기 금속막과 상기 제2 반도체 패턴(122)을 반응시켜 도 1의 금속-반도체 화합물층(124)을 형성한다. 이어서, 미반응된 상기 금속막을 제거한다. 이로써, 도 1에 도시된 반도체 소자를 구현할 수 있다. 상기 금속막은 코발트, 니켈 또는 티타늄등으로 형성할 수 있다. 상기 게이트 전극(106)이 도핑된 실리콘으로 형성하는 경우에, 상기 금속막을 형성하기 전에 상기 하드마스크 패턴(108)을 제거하는 상기 게이트 전극(106)의 상부면을 노출시키는 공정을 수행할 수 있다. 이 경우에, 상기 금속-반도체 화합물층(124)이 형성될때, 상기 게이트 전극(106) 상에 금속 실리사이드가 형성될 수 있다. 상기 금속막을 형성하는 공정 및 열처리 공정은 인시츄 방식으로 수행할 수 있다.
상술한 바와 같이, 본 발명에 따르면, 게이트 패턴 양측에 형성된 소오스/드레인 영역은 활성영역에 형성된 제1 리세스 영역 및 제2 리세스 영역을 각각 채우는 제1 반도체 패턴 및 제2 반도체 패턴을 포함한다. 이때, 상기 제1 리세스 영역은 상기 제2 리세스 영역에 비하여 얕게 형성되고, 또한, 상기 제1 리세스 영역은 상기 게이트 패턴 아래의 채널 영역에 인접하다. 이에 따라, 상대적으로 얇은 상기 제1 반도체 패턴은 상기 채널 영역에 압축력 또는 인장력을 충분히 공급할 수 있다. 그 결과, 상기 채널 영역의 채널을 이동하는 캐리어들의 이동도를 증가시켜 트랜지스터의 턴온 전류량을 증가시킬 수 있다. 그리고, 상대적으로 두꺼우면서 상기 채널 영역 양측에 각각 배치된 한쌍의 상기 제2 반도체 패턴들은 서로 충분한 거리로 이격된다. 그 결과, 상기 게이트 패턴 양측에 배치된 소오스/드레인 영역들간의 펀치스루 특성을 향상시킬 수 있다.

Claims (21)

  1. 제1 형의 도펀트로 도핑된 반도체 기판 상에 배치된 게이트 패턴;
    상기 게이트 패턴의 양측벽에 형성된 게이트 스페이서;
    상기 게이트 스페이서 아래의 반도체 기판에 형성된 제1 리세스 영역을 채우고, 상기 게이트 패턴 아래의 채널 영역에 압축력 또는 인장력을 공급하는 제1 반도체 패턴; 및
    상기 제1 반도체 패턴 옆의 반도체 기판에 상기 제1 리세스 영역 보다 깊게 형성된 제2 리세스 영역을 채우는 제2 반도체 패턴을 포함하되,
    상기 제1 및 제2 반도체 패턴들은 제2 형의 도펀트들로 도핑되고, 상기 제1 및 제2 반도체 패턴들은 서로 옆으로 접촉하며, 상기 제1 반도체 패턴은 상기 채널 영역과 상기 제2 반도체 패턴 사이에 개재된 반도체 소자.
  2. 제 1 항에 있어서,
    상기 제1 반도체 패턴은 상기 채널 영역에 압축력을 공급하되,
    상기 제1 형의 도펀트는 n형 도펀트이고, 상기 제2 형의 도펀트는 p형 도펀트이고,
    상기 제1 반도체 패턴은 실리콘게르마늄 또는 게르마늄으로 형성되고, 상기 제2 반도체 패턴은 실리콘게르마늄 또는 게르마늄으로 형성되는 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제1 반도체 패턴의 게르마늄 농도는 상기 제2 반도체 패턴의 게르마늄 농도와 같거나 높은 반도체 소자.
  4. 제 1 항에 있어서,
    상기 제1 반도체 패턴은 상기 채널 영역에 인장력을 공급하되,
    상기 제1 형의 도펀트는 p형 도펀트이고, 상기 제2 형의 도펀트는 n형 도펀트이고,
    상기 제1 및 제2 반도체 패턴들은 실리콘카바이드로 형성된 반도체 소자.
  5. 제 4 항에 있어서,
    상기 제1 반도체 패턴의 탄소 농도는 상기 제2 반도체 패턴의 탄소 농도와 동일하거나 높은 반도체 소자.
  6. 제 1 항에 있어서,
    상기 제1 반도체 패턴의 도펀트 농도는 상기 제2 반도체 패턴의 도펀트 농도에 비하여 낮은 반도체 소자.
  7. 제 1 항에 있어서,
    상기 게이트 스페이서와 상기 게이트 패턴의 측벽 사이에 개재된 오프셋 스 페이서를 더 포함하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 제2 반도체 패턴 상에 형성된 금속-반도체 화합물층을 더 포함하는 반도체 소자.
  9. 제 8 항에 있어서,
    상기 금속-반도체 화합물층은 상기 반도체 기판의 상부면 보다 높게 위치하는 반도체 소자.
  10. 제1 형의 도펀트로 도핑된 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴을 마스크로 사용하여 상기 반도체 기판을 식각하여 제1 리세스 영역을 형성하는 단계;
    상기 제1 리세스 영역을 채우고, 제2 형의 도펀트로 도핑된 반도체층을 형성하는 단계;
    상기 게이트 패턴 양측벽에 게이트 스페이서를 형성하는 단계;
    상기 게이트 패턴 및 게이트 스페이서를 마스크로 하여 상기 도핑된 반도체층 및 반도체 기판을 식각하여 상기 제1 리세스 영역에 비하여 깊은 제2 리세스 영역 및 상기 게이트 스페이서의 아래에 잔존하는 반도체층인 제1 반도체 패턴을 형성하는 단계; 및
    상기 제2 리세스 영역을 채우고, 제2 형의 도펀트로 도핑된 제2 반도체 패턴을 형성하는 단계를 포함하되, 상기 제1 반도체 패턴은 상기 게이트 패턴 아래의 채널 영역에 압축력 또는 인장력을 공급하는 반도체 소자의 형성 방법.
  11. 제 10 항에 있어서,
    상기 제1 반도체 패턴은 상기 채널 영역에 압축력을 공급하되,
    상기 제1 형의 도펀트는 n형 도펀트이고, 상기 제2 형의 도펀트는 p형 도펀트이며,
    상기 제1 반도체 패턴은 실리콘게르마늄 또는 게르마늄으로 형성하고, 상기 제2 반도체 패턴은 실리콘게르마늄 또는 게르마늄으로 형성하는 반도체 소자의 형성 방법.
  12. 제 11 항에 있어서,
    상기 제1 반도체 패턴의 게르마늄 농도는 상기 제2 반도체 패턴의 게르마늄 농도와 같거나 높은 반도체 소자의 형성 방법.
  13. 제 10 항에 있어서,
    상기 제1 반도체 패턴은 상기 채널 영역에 인장력을 공급하되,
    상기 제1 형의 도펀트는 p형 도펀트이고, 상기 제2 형의 도펀트는 n형 도펀트이며,
    상기 제1 및 제2 반도체 패턴들은 실리콘카바이드로 형성하는 반도체 소자의 형성 방법.
  14. 제 13 항에 있어서,
    상기 제1 반도체 패턴의 탄소 농도는 상기 제2 반도체 패턴의 탄소 농도와 동일하거나 높은 반도체 소자의 형성 방법.
  15. 제 10 항에 있어서,
    상기 제1 리세스 영역을 형성하기 전에,
    상기 게이트 패턴 양측벽에 오프셋 스페이서를 형성하는 단계를 더 포함하되, 상기 제1 리세스 영역은 상기 게이트 패턴 및 오프셋 스페이서를 마스크로 하여 상기 반도체 기판을 식각하여 형성되는 반도체 소자의 형성 방법.
  16. 제 10 항에 있어서,
    상기 제2 형의 도펀트로 도핑된 반도체층을 형성하는 단계는,
    선택적 에피택시얼 성장법으로 상기 제1 리세스 영역을 채우는 언도프트 반도체층(undoped semiconductor layer)을 형성하는 단계; 및
    상기 게이트 패턴을 마스크로 사용하여 상기 언도프트 반도체층에 제2 형의 도펀트 이온들을 주입하는 단계를 포함하는 반도체 소자의 형성 방법.
  17. 제 10 항에 있어서,
    상기 제1 반도체 패턴의 도펀트 농도는 상기 제2 반도체 패턴의 도펀트 농도에 비하여 낮은 반도체 소자의 형성 방법.
  18. 제 10 항에 있어서,
    상기 제2 반도체 패턴은 선택적 에피택시얼 성장법으로 형성되는 반도체 소자의 형성 방법.
  19. 제 10 항에 있어서,
    상기 제2 반도체 패턴은 인시츄 방식(in-situ method)으로 도핑되는 반도체 소자의 형성 방법.
  20. 제 10 항에 있어서,
    상기 제2 반도체 패턴을 형성한 후에,
    상기 반도체 기판 상에 금속막을 형성하는 단계;
    열처리 공정을 수행하여 상기 금속막 및 제2 반도체 패턴을 반응시켜 금속-반도체 화합물층을 형성하는 단계; 및
    미반응된 상기 금속막을 제거하는 단계를 더 포함하는 반도체 소자의 형성 방법.
  21. 제 20 항에 있어서,
    상기 금속-반도체 화합물층은 상기 반도체 기판의 상부면 보다 높게 형성되는 반도체 소자의 형성 방법.
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