CN104409505A - 嵌入式锗硅器件及其制作方法 - Google Patents

嵌入式锗硅器件及其制作方法 Download PDF

Info

Publication number
CN104409505A
CN104409505A CN201410697459.1A CN201410697459A CN104409505A CN 104409505 A CN104409505 A CN 104409505A CN 201410697459 A CN201410697459 A CN 201410697459A CN 104409505 A CN104409505 A CN 104409505A
Authority
CN
China
Prior art keywords
germanium silicon
groove
germanium
side wall
semiconductor substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410697459.1A
Other languages
English (en)
Inventor
鲍宇
周军
朱亚丹
曾真
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201410697459.1A priority Critical patent/CN104409505A/zh
Publication of CN104409505A publication Critical patent/CN104409505A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供一种嵌入式锗硅器件及其制作方法，先利用第一侧墙形成第一凹槽以及填充的第一锗硅，再利用第二侧墙保留部分第一锗硅并形成第二凹槽，进而在第二凹槽中填充第二锗硅，以在器件源/漏区形成的横向表面形状和锗浓度可调的嵌入式锗硅，从而使得器件具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之后，对半导体衬底热处理或者氧化处理来优化凹槽的形状，使得后续外延生长的锗硅的填充性能更佳。本发明的嵌入式锗硅器件，在器件源/漏区的横向上的表面形状和锗浓度均可调，从而使得器件具有更大的沟道区有效应力。

Description

嵌入式锗硅器件及其制作方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种嵌入式锗硅器件及其制作方法。
背景技术
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
在半导体器件CMOS沟道区域施加应力可以提高CMOS载流子的迁移率。在制备CMOS的过程中，在CMOS的源漏区进行外延锗硅(e-SiGe)以对衬底的沟道处施加压应力(即采用嵌入式硅锗技术来通过嵌入式的硅锗形成源区或漏区，从而对沟道区施加应力)，使PMOS性能提高，并且对于PMOS，e-SiGe技术是使沟道所受应力提升的最有效的方法。研究发现SiGe越接近沟道就越能施加大的应力，使得PMOS的性能获得更大的提升，为此，现有技术中设计了多种工艺方法及流程，例如N.Yasutake等人的论文“A High Performance pMOSFET with Two-step Recessed SiGe-S/D Structure for 32nm node and Beyond”(Solid-State Device Research Conference，2006，Proceeding of the36th European，IEEE，pp.77～80)中公开了一种两级凹进式锗硅(SiGe)的源极/漏极结构，其极大地改善了PMOS器件的短沟道效应和源极/漏极电阻问题，并且实现了多于80％的电流增大。从该论文中可知，SiGe与沟道的接近程度对于增大沟道应变和实现高性能PMOS器件而言是主导参数，并且对于减小源漏扩展区(SDE)电阻而言也是关键参数。然而，对于现有的两级凹进式SiGe的源极/漏极结构，如图1所示，从栅极101的边缘到SiGe顶端的距离由偏移间隔件102的宽度限定，这限制了SiGe与沟道的接近程度。
鉴于上述问题，期望提出一种嵌入式锗硅器件制造方法以使得作为源极/漏极结构的SiGe与栅极边缘尽可能地接近，从而实现更高性能的半导体器件。
发明内容
本发明的目的在于提供一种嵌入式锗硅器件制造方法，能够使得作为源极/漏极结构的SiGe与栅极边缘尽可能地接近，从而实现更高性能的半导体器件。
为解决上述问题，本发明提出一种嵌入式锗硅器件的制作方法，包括以下步骤：
在一半导体衬底上依次形成栅极介电层、栅极以及围绕在栅极和栅极介电层的两侧的第一侧墙；
以所述栅极和第一侧墙为掩膜，刻蚀所述半导体衬底的源/漏区以形成第一凹槽；
在第一凹槽中填充第一锗硅，所述第一锗硅的上表面不低于所述半导体衬底上表面；
在所述第一锗硅上形成围绕所述第一侧墙的第二侧墙；
以所述第二侧墙、第一侧墙和栅极为掩膜，刻蚀未被第二侧墙覆盖的第一锗硅和半导体衬底以形成第二凹槽；
在所述第二凹槽中填充第二锗硅，所述第一锗硅和第二锗硅的锗浓度不同。
进一步的，采用干法刻蚀工艺形成第一凹槽和第二凹槽。
进一步的，所述第一凹槽的深度大于(埃米)。
进一步的，所述第一凹槽的深度为
进一步的，所述第二凹槽的最大深度大于
进一步的，所述第二凹槽的最大深度为
进一步的，所述第一锗硅和第二锗硅的上表面齐平或成阶梯状。
进一步的，所述方法还包括：在所述第二凹槽中外延生长第二锗硅的步骤之前或之后，去除所述第二侧墙。
进一步的，在形成第一凹槽之后和/或形成第二凹槽之后，还包括：热处理所述半导体衬底，和/或，氧化处理所述半导体衬底并去除形成的氧化层。
进一步的，所述热处理的温度为600℃～1000℃，采用的工艺气体为氢气或惰性气体；所述氧化处理为炉管氧化处理。
进一步的，所述半导体衬底为纯硅衬底或者绝缘体上硅衬底。
本发明还提供一种嵌入式锗硅器件，包括：
半导体衬底，
依次形成于半导体衬底上的栅极介电层、栅极以及围绕所述栅极的侧墙，
嵌入在栅极至少一侧的半导体衬底中且横向排列、锗浓度不同的第一锗硅和第二锗硅，第一锗硅和第二锗硅的底部呈阶梯状，用于形成PMOS器件的源/漏极。
进一步的，所述第一锗硅的厚度大于所述第二锗硅的厚度大于
与现有技术相比，本发明提供的嵌入式锗硅器件的制作方法，先利用第一侧墙形成第一凹槽以及填充的第一锗硅，再利用第二侧墙保留部分第一锗硅并形成第二凹槽，进而在第二凹槽中填充第二锗硅，以在器件源/漏区形成横向上的表面形状和锗浓度可调的嵌入式锗硅，从而使得器件具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之后，对半导体衬底热处理或者氧化处理来优化凹槽的形状，使得后续外延生长的锗硅的填充性能更佳。本发明的嵌入式锗硅器件，在器件源/漏区的横向上的表面形状和锗浓度均可调，从而使得器件具有更大的沟道区有效应力。
附图说明
图1是现有的一种嵌入式锗硅器件结构的剖面示意图；
图2是本发明具体实施例的嵌入式锗硅器件的制作方法流程图；
图3A至图3E是图2所示制作方法流程中的器件结构剖面示意图。
具体实施方式
为使本发明的目的、特征更明显易懂，下面结合附图对本发明的具体实施方式作进一步的说明，然而，本发明可以用不同的形式实现，不应认为只是局限在所述的实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
下面根据图2所示出的制作方法流程图以及图3A至3E所示出的各个阶段的剖面结构示意图描述本发明的嵌入式锗硅器件及其制作方法。半导体器件中往往既有NMOS器件，也有PMOS器件。在CMOS器件中尤其如此。而使用嵌入式硅锗形成的源区或漏区往往用于PMOS器件。因此，在执行下面描述的各个步骤之前，可以用掩模遮蔽要形成NMOS器件的部分，而暴露要形成PMOS器件的部分，从而只在要形成PMOS器件的部分中形成凹槽，并填充嵌入式硅锗。
请参考图2，本发明提出一种嵌入式锗硅器件的制作方法，包括以下步骤：
S1，在一半导体衬底上依次形成栅极介电层、栅极以及围绕在栅极和栅极介电层的两侧的第一侧墙；
S2，以所述栅极和第一侧墙为掩膜，刻蚀所述半导体衬底的源漏区以形成第一凹槽；
S3，在第一凹槽中外延生长第一锗硅，所述第一锗硅的上表面不低于所述半导体衬底上表面；
S4，在所述第一锗硅上形成围绕所述第一侧墙的第二侧墙；
S5，以所述第二侧墙、第一侧墙和栅极为掩膜，刻蚀未被第二侧墙覆盖的第一锗硅和半导体衬底以形成第二凹槽；
S6，在所述第二凹槽中外延生长第二锗硅，所述第一锗硅和第二锗硅的锗浓度不同。
首先，如图3A所示，在步骤S1中，提供的半导体衬底200为纯硅衬底或者绝缘体上硅衬底，并通过栅极刻蚀工艺在半导体衬底200上形成栅极介电层201和栅极202；接着，可以利用例如化学气相沉积(CVD)的方法在栅极202和栅极介电层201两侧沉积第一种侧墙材料，例如硅氮化物、硅氧化物等材料，并采用干法刻蚀工艺刻蚀形成第一侧墙203a，第一侧墙203a的宽度可以根据器件产品的栅极侧墙规格要求制作，并可以作为在嵌入锗硅之后的栅极侧墙而保留，因此第一侧墙203a可以是单层结构，还可以为氮化物与氧化物的层叠结构。可选地，在形成栅极202之后并且在形成第一侧墙203a之前，对半导体衬底200进行晕圈(halo)离子注入，这有助于控制短沟道效应。
接下来，如图3B所示，在步骤S2中，以栅极202和第一侧墙203a为掩模来刻蚀半导体衬底200以形成第一凹槽204a。刻蚀半导体衬底200的方法可以包括例如反应离子刻蚀(RIE)等的干法刻蚀方法。所述第一凹槽的深度大于 (埃米)，优选为本实施例中，为了使形成的第一凹槽204a尽可能地接近沟道区，后续更好的嵌入锗硅，可以将形成第一凹槽204a之后的半导体衬底200进行热处理，和/或氧化处理，使得半导体衬底200发生回流(reflow)现象(即在远低于熔点的温度下发生的硅原子表面迁移现象)，从而至少改变第一凹槽204a的接近栅极一侧的侧壁的形状。对半导体衬底200的热处理工艺可以是热退火处理工艺，并在在例如氢气氛中进行，在加热过程中，半导体衬底200的硅特别会在第一凹槽204a的较大曲率的区域(例如，第一凹槽204a阶梯的角)处发生回流。因此，第一凹槽204a的角变圆，第一凹槽204a接近栅极202一侧的边缘朝向栅极一侧移动，且由于半导体衬底200的硅与栅极介电层201之间的接合较强，而与后来形成的第一侧墙203a之间的接合相对较弱，从而使半导体衬底200的硅回流会最终停止在半导体衬底200与栅极介电层201之间的界面处而不会再发生进一步的回流，即使第一凹槽204a接近栅极202一侧的开口边缘位于第一侧墙203a下方，直至与栅极202的侧壁对齐。因此，能够有效且简单地实现后续生长的阶梯状的SiGe与栅极202边缘的最优的接近，即，能够使嵌入SiGe结构接近栅极202一侧的前端与栅极202边缘对齐。
然后，如图3C所示，在步骤S3中，采用锗硅外延生长工艺或者气相沉积工艺在第一凹槽中填充具有一定锗浓度的第一锗硅205a。填充第一锗硅205a的工艺，对生长选择性没有要求，因此无需现有技术中需要对凹槽底部和侧壁生长速率进行控制的特殊要求，只需要第一锗硅205a最终填满第一凹槽即可，具体工艺条件的选择范围更大，第一锗硅205a的锗的浓度可调范围更大，即有利于工艺整合以及缺陷控制，有利于优化嵌入锗硅的形貌，大大降低外延工艺的要求。可选地，在填充第一锗硅205a的同时对其进行原位(in situ)掺杂，在不用离子注入工艺而是通过原位掺杂SiGe形成源漏扩展区的情况下，能够实现超浅结。可选地，在填充第一锗硅205a之后，进行低温尖峰式快速热退火，从而改善Si/SiGe界面。填充的SiGe不一定要如图3C所示那样与半导体衬底200上表面齐平，而是可以高出半导体衬底200上表面以后续形成抬高的源极/漏极结构。
接着，如图3D所示，在步骤S4中，可以利用例如化学气相沉积(CVD)的方法在栅极202和栅极介电层201两侧沉积第二种侧墙材料，例如硅氮化物、硅氧化物等材料，并采用干法刻蚀工艺刻蚀形成第二侧墙203b，第二侧墙203b的宽度可以根据预留第一锗硅205a的宽度来制作，可以是单层结构，还可以为氮化物与氧化物的层叠结构。
然后，如图3E所示，在步骤S5中，以栅极202、第一侧墙203a和第二侧墙为掩模来刻蚀第一锗硅204a和半导体衬底200以形成第二凹槽204b。在本发明其他实施例中，还可以在步骤S4中刻蚀形成第二侧墙203b之后回刻蚀第二侧墙203b至半导体衬底200一定深度。在步骤S5中刻蚀方法可以包括例如反应离子刻蚀(RIE)等的干法刻蚀方法。所述第二凹槽的深度大于(埃米)，优选为在此步骤中，第二侧墙203b还可以尽可能的降低第一凹槽刻蚀过程中对第一侧墙203a的损伤，以保证第一侧墙形貌变化而对后续刻蚀造成的不良后果，拓展了侧墙掩模技术的应用范围。
接着，请继续参考图3E，在步骤S6中，采用锗硅外延生长工艺或者气相沉积工艺在第二凹槽中填充具有一定锗浓度的第二锗硅205b。填充第二锗硅205b的工艺，对生长选择性没有要求，因此无需现有技术中需要对凹槽底部和侧壁生长速率进行控制的特殊要求，只需要第一锗硅205a最终填满第一凹槽即可，具体工艺条件的选择范围更大，第二锗硅205b的锗的浓度可调范围更大，即有利于工艺整合以及缺陷控制，有利于优化嵌入锗硅的形貌，大大降低外延工艺的要求。可选地，在填充第二锗硅205b之后，进行低温尖峰式快速热退火，从而改善Si/SiGe界面。填充的SiGe不一定要如图3E所示那样与半导体衬底200上表面齐平，而是可以高出半导体衬底200上表面以后续形成抬高的源极/漏极结构。然后，采用湿法腐蚀等侧墙移除工艺来去除第二侧墙，以暴露出其下方覆盖的第一锗硅205a，其中，第二侧墙由硅氮化物构成时，可以用热磷酸来湿法去除，而第二侧墙由硅氧化物构成时，可以用氢氟酸来湿法去除。
在本发明的其他实施例中，还可以在步骤S6之前，去除第二侧墙，以使得最终形成的第二锗硅205b将第一锗硅205a包裹起来。
请继续参考图3E，本发明还提供一种嵌入式锗硅器件，包括：
半导体衬底200，
依次形成于半导体衬底200上的栅极介电层201、栅极202以及围绕所述栅极的侧墙203a(即第一侧墙)，
嵌入在栅极202两侧的半导体衬底200中且横向排列、锗浓度不同的第一锗硅205a和第二锗硅205b，第一锗硅205a和第二锗硅205b的底部呈阶梯状，用于形成PMOS器件的源极和漏极。
进一步的，所述第一锗硅205a的厚度大于所述第二锗硅205b的厚度大于
本实施例在源区和漏区均形成凹槽以及嵌入锗硅。而在本发明的其他实施例中，也可以根据本实施例的制作方法，在步骤S2中只刻蚀栅极一侧的半导体衬底形成凹槽以嵌入锗硅，以在半导体衬底的源区或漏区形成嵌入式锗硅，获得锗硅源极或漏极。具体制作过程不再赘述。
综上所述，本发明提供的嵌入式锗硅器件的制作方法，先利用第一侧墙形成第一凹槽以及填充的第一锗硅，再利用第二侧墙保留部分第一锗硅并形成第二凹槽，进而在第二凹槽中填充第二锗硅，以在器件源漏区形成横向上的表面形状和锗浓度可调的嵌入式锗硅，从而使得器件具有更大的沟道区有效应力。进一步在第一凹槽形成之后、第二凹槽形成之后，对半导体衬底热处理或者氧化处理来优化凹槽的形状，使得后续外延生长的锗硅的填充性能更佳。本发明的嵌入式锗硅器件，在器件源漏区的横向上的表面形状和锗浓度均可调，从而使得器件具有更大的沟道区有效应力。
显然，本领域的技术人员可以对发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种嵌入式锗硅器件的制作方法，其特征在于，包括：
在一半导体衬底上依次形成栅极介电层、栅极以及围绕在栅极和栅极介电层的两侧的第一侧墙；
以所述栅极和第一侧墙为掩膜，刻蚀所述半导体衬底的源/漏区以形成第一凹槽；
在第一凹槽中填充第一锗硅，所述第一锗硅的上表面不低于所述半导体衬底上表面；
在所述第一锗硅上形成围绕所述第一侧墙的第二侧墙；
以所述第二侧墙、第一侧墙和栅极为掩膜，刻蚀未被第二侧墙覆盖的第一锗硅和半导体衬底以形成第二凹槽；
在所述第二凹槽中填充第二锗硅，所述第一锗硅和第二锗硅的锗浓度不同。
2.如权利要求1所述的制作方法，其特征在于，所述第一凹槽的深度大于
3.如权利要求1或2所述的制作方法，其特征在于，所述第一凹槽的深度为
4.如权利要求3所述的制作方法，其特征在于，所述第二凹槽的最大深度大于
5.如权利要求1或4所述的制作方法，其特征在于，所述第二凹槽的最大深度为
6.如权利要求1所述的制作方法，其特征在于，所述第一锗硅和第二锗硅的上表面齐平或成阶梯状。
7.如权利要求1所述的制作方法，其特征在于，在所述第二凹槽中外延生长第二锗硅的步骤之前或之后，去除所述第二侧墙。
8.如权利要求1所述的制作方法，其特征在于，在形成第一凹槽之后和/或形成第二凹槽之后，热处理所述半导体衬底，和/或，氧化处理所述半导体衬底并去除形成的氧化层。
9.一种嵌入式锗硅器件，其特征在于，包括：
半导体衬底，
依次形成于半导体衬底上的栅极介电层、栅极以及围绕所述栅极的侧墙，
嵌入在栅极至少一侧的半导体衬底中且横向排列、锗浓度不同的第一锗硅和第二锗硅，第一锗硅和第二锗硅的底部呈阶梯状，用于形成PMOS器件的源/漏极。
10.如权利要求9所述的嵌入式锗硅器件，其特征在于，所述第一锗硅的厚度大于所述第二锗硅的厚度大于
CN201410697459.1A 2014-11-26 2014-11-26 嵌入式锗硅器件及其制作方法 Pending CN104409505A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410697459.1A CN104409505A (zh) 2014-11-26 2014-11-26 嵌入式锗硅器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410697459.1A CN104409505A (zh) 2014-11-26 2014-11-26 嵌入式锗硅器件及其制作方法

Publications (1)

Publication Number Publication Date
CN104409505A true CN104409505A (zh) 2015-03-11

Family

ID=52647120

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410697459.1A Pending CN104409505A (zh) 2014-11-26 2014-11-26 嵌入式锗硅器件及其制作方法

Country Status (1)

Country Link
CN (1) CN104409505A (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451132A (zh) * 2020-03-26 2021-09-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145273A1 (en) * 2005-01-06 2006-07-06 Giuseppe Curello Device with stepped source/drain region profile
US20060228842A1 (en) * 2005-04-07 2006-10-12 Freescale Semiconductor, Inc. Transistor fabrication using double etch/refill process
US20080067545A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd Semiconductor device including field effect transistor and method of forming the same
US20090130803A1 (en) * 2006-09-28 2009-05-21 Advanced Micro Devices, Inc. Stressed field effect transistor and methods for its fabrication
CN102779752A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN103871902A (zh) * 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060145273A1 (en) * 2005-01-06 2006-07-06 Giuseppe Curello Device with stepped source/drain region profile
US20060228842A1 (en) * 2005-04-07 2006-10-12 Freescale Semiconductor, Inc. Transistor fabrication using double etch/refill process
US20080067545A1 (en) * 2006-09-20 2008-03-20 Samsung Electronics Co., Ltd Semiconductor device including field effect transistor and method of forming the same
US20090130803A1 (en) * 2006-09-28 2009-05-21 Advanced Micro Devices, Inc. Stressed field effect transistor and methods for its fabrication
CN102779752A (zh) * 2011-05-12 2012-11-14 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN103871902A (zh) * 2014-03-24 2014-06-18 上海华力微电子有限公司 半导体处理工艺及半导体器件的制备方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113451132A (zh) * 2020-03-26 2021-09-28 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
CN113451132B (zh) * 2020-03-26 2024-04-19 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法

Similar Documents

Publication Publication Date Title
US9263549B2 (en) Fin-FET transistor with punchthrough barrier and leakage protection regions
US9349588B2 (en) Method for fabricating quasi-SOI source/drain field effect transistor device
US7632727B2 (en) Method of forming stepped recesses for embedded strain elements in a semiconductor device
CN102446953B (zh) 一种半导体结构及其制造方法
US10347748B2 (en) Methods of forming source/drain regions on FinFET devices
US20160247726A1 (en) Method for fabricating a quasi-soi source-drain multi-gate device
CN102403227A (zh) 台阶状硅锗源/漏结构的制造方法
CN108022841B (zh) 半导体装置的制造方法
US20120286370A1 (en) Semiconductor device and method for manufacturing the same
US9875939B1 (en) Methods of forming uniform and pitch independent fin recess
CN104409352B (zh) 嵌入式锗硅器件的制作方法
CN104637879A (zh) 一种半导体器件的制备方法
CN104409505A (zh) 嵌入式锗硅器件及其制作方法
WO2017041098A1 (en) Embedded sige process for multi-threshold pmos transistors
CN106856190A (zh) 半导体结构的形成方法
CN102903636B (zh) Mos晶体管的制造方法
CN104282569A (zh) Rfldmos的制作工艺方法
CN104392960B (zh) 改善SiGe CMOS工艺中PMOS器件的电学性能的方法
CN103178014A (zh) 一种u型沟槽的制造方法
KR102082630B1 (ko) 핀펫 및 그 제조 방법
KR20120050311A (ko) 반도체 소자 및 그 제조 방법
CN104392930A (zh) 嵌入式锗硅器件的制作方法
CN104517846B (zh) 一种半导体器件的制造方法
CN106783625A (zh) 一种制造鳍式金属氧化物半导体场效应晶体管的方法
CN102903635B (zh) Mos晶体管的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20150311