KR20080024273A - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 단채널효과를 용이하게 제어할 수 있는 반도체 소자의 제조방법에 관한 것이다.
본 발명에 따른 반도체 소자는 실리콘 기판을 활성 영역과 비활성 영역으로 분리하는 소자 분리막과, 상기 실리콘 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측벽에 형성되며 상기 게이트 전극의 양측벽 상부 일부 노출시키도록 형성되는 게이트 산화막과, 상기 실리콘 기판과 상기 게이트 산화막을 포함한 게이트 전극 사이에 형성되는 게이트 절연막과, 상기 게이트 전극과 상기 게이트 전극의 양측 활성 영역 상에 형성되며 채널 영역에서 상기 게이트 전극과 게이트 절연막의 두께보다 두꺼운 두께를 가지는 에피텍셜 레이어와, 상기 게이트 전극의 양측 실리콘 기판 표면에 형성되는 LDD 영역과, 상기 게이트 산화막을 포함한 게이트 전극 양측벽에 형성되는 게이트 스페이서와, 상기 게이트 스페이서 양측의 상기 실리콘 기판 표면에 형성되는 소스 및 드레인 영역과, 상기 에피텍셜 레이어 상의 실리콘 기판 전면에 형성되는 보호막을 구비하는 것을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법{Semiconductor Device and Manufacturing Method Thereof}
도 1은 종래의 반도체소자를 나타내는 도면.
도 2a 내지 도 2c는 종래 반도체소자의 제조방법을 나타내는 도면들.
도 3은 도 1에 도시된 반도체소자를 시뮬레이션한 도면.
도 4는 본 발명의 제1 실시 예에 따른 반도체소자를 나타내는 도면.
도 5a 내지 도 5d는 도 4에 도시된 반도체소자의 제조방법에 따른 단면도.
도 6은 본 발명의 제2 실시 예에 따른 반도체소자를 나타내는 도면.
도 7a 내지 도 7e는 도 6에 도시된 반도체소자의 제조방법을 나타내는 도면들.
도 8은 도 4에 도시된 반도체소자를 시뮬레이션한 도면.
도 9는 본 발명과 종래 반도체소자의 시뮬레이션한 구조를 비교한 도면.
도 10은 본 발명과 종래 반도체 소자의 채널길이에 대한 문턱전압의 변화를 비교한 그래프.
도 11은 본 발명과 종래 반도체 소자의 누설전류에 대한 동작전압전류의 변화를 비교한 그래프.
도 12는 본 발명과 종래 반도체 소자의 핫 캐리어 특성을 비교한 그래프.
도 13은 본 발명과 종래 반도체 소자의 오버랩 캐패시턴스를 비교한 그래프.
< 도면의 주요 부분에 대한 부호의 설명 >
101 : 실리콘 기판 102 : 소자 분리막
104 : 게이트 절연막 106 : 게이트 전극
108 : 게이트 산화막 110 : 에피텍셜 레이어
112 : LDD 영역 114 : 게이트 스페이서
115 : 소스 영역 116 : 드레인 영역
118 : 보호막 120 : 홈
본 발명은 반도체 소자에 관한 것으로, 특히 단채널 효과를 용이하게 제어할 수 있는 반도체 소자 및 그의 제조방법에 관한 것이다.
전계효과 트랜지스터(Field Effect Transistor : 이하 "FET"라 함)는 다수의 캐리어들이 게이트 전극을 거쳐 소스 전극에서 드레인 전극으로 움직이는 트랜지스터 역할을 하는 소자이다. 이러한 FET 중에서 최근 들어 실리콘 기판 상에 산화막을 형성시키고 그 위에 실리콘 전극을 형성하여 전기장에 의한 실리콘 표면의 전하를 조절할 수 있는 MOSFET(Metal Oxide Semiconductor FET)가 그 특성이 우수하여 널리 이용되고 있는 추세에 있다.
최근 들어, 각종 반도체 소자의 소형화, 경량화, 박형화 추세에 따라 FET의 크기를 축소되고 있는데, 이러한 FET의 크기 감소는 게이트 유효 채널 길이를 감소시켜 소스 전극과 드레인 전극 사이의 펀치 쓰루(punch through) 특성을 열화시키는 단채널효과(Short Channel Effect)라는 문제점이 발생한다.
이를 해결하기 위하여, 소스 및 드레인 영역을 엘.디.디(Lightly Doping Drain, 이하 "LDD"라 함) 구조를 형성하여 상기 단채널 효과를 억제하는 얇은 접합을 갖는 소스/드레인 구조가 개발되었다. 그러나, 이 LDD 구조는 게이트 선폭이 0.35㎛ 이하의 반도체 소자에는 적용할 수 없으며, 얕은 접합을 형성하는 데에 한계를 가진다.
도 1을 참조하면, 종래의 반도체소자는 실리콘 기판(1) 상에 활성 영역과 비활성 영역을 분리하는 소자 분리막(2)과, 소자 분리막(2)이 형성된 실리콘 기판(1) 상에 형성되는 게이트 절연막(4)과, 게이트 전극(6)과, 게이트 전극(6)의 양측에 형성되는 게이트 산화막(10)과, LDD(Lightly Doped Drain) 영역(8)과, 게이트 산화막(10) 양측벽에 형성되는 게이트 스페이서(12)와, LDD 영역(8) 상에 형성되는 소스 및 드레인 영역(14, 16)으로 구성된다.
이러한 반도체소자의 제조방법을 도 2a 내지 도 2c와 결부하여 설명하기로 한다.
먼저, 도 2a에 도시된 바와 같이 실리콘 기판(1) 상에 소자 분리막(2), 게이트 절연막(4) 및 게이트 전극(6)이 형성된다.
이를 상세히 하면, 실리콘 기판(1) 상에 STI(Shallow Trench Isolation) 공정으로 소자 분리막(2)을 형성한다. 이 소자 분리막(2)은 실제 트랜지스터 소자가 형성될 활성 영역을 정의한다.
이 후, 소자 분리막(2)이 형성된 실리콘 기판(1) 상에 증착 방법을 통해 게이트 절연막과 게이트 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(4)의 재료로는 SiO2 또는 SiON 등의 절연물질이 이용된다. 그리고, 게이트 금속으로는 폴리 실리콘(poly silicon) 또는 실리콘 게르마늄(SiGe) 등이 이용된다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 금속층이 패터닝됨으로써 게이트 전극(6)이 형성된다.
도 2b를 참조하면, 게이트 전극(6)이 형성된 게이트 절연막(4) 상에 게이트 산화막(10)과 LDD(Lightly Doped Drain) 영역(8)이 형성된다.
이를 상세히 하면, 게이트 절연막(4) 상에 증착 방법을 이용하여 게이트 산화막(10)을 형성한다. 그리고, 도면에는 도시되지 않았지만, 게이트 전극의 표면을 산화시켜 게이트 전극의 표면에 게이트 산화막을 형성할 수도 있다. 이때, 게이트 산화막(10)은 12 ~ 20Å의 두께로 형성된다.
이어서, 건식 식각 방법으로 패터닝함으로써 게이트 산화막(10)을 형성한다. 여기서, 게이트 전극(6)의 상부에 형성된 게이트 산화막(10)은 건식 식각 공정에 의해 게이트 전극(6)의 상부 표면이 노출된다.
이 후, 표면에 게이트 산화막(10)이 형성된 게이트 전극(6)을 마스크로 하여 노출된 실리콘 기판(1)에 이온 주입하여 게이트 전극(6)과 일부 중첩되도록 LDD 영역(8)을 형성한다.
도 2c를 참조하면, 게이트 산화막(10) 양측벽에 게이트 스페이서(12)와 LDD 영역(8) 상에 소스 및 드레인 영역(14, 16)이 형성된다.
이를 상세히 하면, 게이트 산화막(10) 상에 절연막, 예컨대 질화막(SiN)을 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 증착한 후 포토리쏘그래피 방법으로 질화막을 패터닝함으로써 게이트 스페이서(12)가 형성된다. 이때, 게이트 스페이서(12)는 게이트 산화막(10)의 양측벽에 형성된다.
이 후, 실리콘 기판(1)이 노출된 LDD 영역(8)에 이온을 주입하여 소스 및 드레인 영역(14, 16)을 형성함으로써 반도체 소자를 완성한다.
이러한 종래의 반도체 소자는 LDD 영역과 소스 및 드레인 영역 형성시 2keV 이하의 낮은 이온 주입 에너지를 필요로 하므로 이온 주입 공정의 안정성을 필요로 한다. 이 이온 주입 공정 이후에는 스파이크 열처리와 같은 짧은 열처리 시간을 필요로 하기 때문에 불순물의 활성화 효율이 저하된다. LDD 이온 주입은 게이트 채널로 직접 주입되고 열처리 공정에 의해 게이트 채널 밑으로 이온이 확산됨으로써 LDD 영역과 게이트 채널의 오버랩 면적이 증가한다. 이에 따라, 도 3에 도시된 바와 같이 게이트 채널의 유효 채널 길이가 감소되어 단채널효과가 증가된다. 또한, LDD 영역과 게이트 채널의 오버랩 면적이 증가하게 되면, 핫 캐리어 효과(hot carrier effect)를 증가시킴과 아울러 게이트 전극과 소스 및 드레인 영역 사이에 오버랩 캐패시턴스(overlap capacitance)를 증가시키고, 오버랩 캐패시턴스의 증가에 따라 링 오실레이터(ring oscilator)의 지연 시간을 증가시키는 문제가 발생된다.
따라서, 본 발명의 목적은 단채널효과를 용이하게 제어할 수 있는 반도체 소자 및 그의 제조방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 반도체 소자는 실리콘 기판을 활성 영역과 비활성 영역으로 분리하는 소자 분리막과, 상기 실리콘 기판 상에 형성되는 게이트 전극과, 상기 게이트 전극의 양측벽에 형성되며 상기 게이트 전극의 양측벽 상부 일부 노출시키도록 형성되는 게이트 산화막과, 상기 실리콘 기판과 상기 게이트 산화막을 포함한 게이트 전극 사이에 형성되는 게이트 절연막과, 상기 게이트 전극과 상기 게이트 전극의 양측 활성 영역 상에 형성되며 채널 영역에서 상기 게이트 전극과 게이트 절연막의 두께보다 두꺼운 두께를 가지는 에피텍셜 레이어와, 상기 게이트 전극의 양측 실리콘 기판 표면에 형성되는 LDD 영역과, 상기 게이트 산화막을 포함한 게이트 전극 양측벽에 형성되는 게이트 스페이서와, 상기 게이트 스페이서 양측의 상기 실리콘 기판 표면에 형성되는 소스 및 드레인 영역과, 상기 에피텍셜 레이어 상의 실리콘 기판 전면에 형성되는 보호막을 구비하는 것을 특징으로 한다.
상기 게이트 전극 상부에 형성되는 에피텍셜 레이어는 버섯 모양인 것을 특징으로 한다.
상기 게이트 산화막은 상기 소스 및 드레인 영역 상의 에피텍셜 레이어보다낮게 단차지도록 식각되는 것을 특징으로 한다.
상기 게이트 절연막 및 게이트 산화막과 소스 및 드레인 영역 상의 에피텍셜 레이어 사이에 홈이 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조방법은 활성 영역과 비활성 영역으로 분리하는 소자 분리막이 형성된 실리콘 기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 상부 표면과 양측벽 일부가 노출되도록 게이트 산화막을 형성하는 단계와, 상기 게이트 전극과 상기 게이트 전극의 양측 활성 영역 상에 형성되며 상기 게이트 절연막의 두께보다 두꺼운 두께를 가지도록 에피텍셜 레이어를 형성하는 단계와, 상기 게이트 전극의 양측 실리콘 기판 표면에 LDD 영역을 형성하는 단계와, 상기 게이트 산화막을 포함한 게이트 전극 양측벽에 게이트 스페이서를 형성하는 단계와, 상기 게이트 스페이서 양측의 상기 실리콘 기판 표면에 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계와, 상기 실리콘 기판 전면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 에피텍셜 레이어를 형성 후, 등방성 습식 식각 방법으로 게이트 전극 양측벽에 형성된 게이트 산화막(108)을 게이트 전극 양측에 형성된 에피텍셜 레이어의 높이보다 낮도록 패터닝하는 단계와, 상기 보호막을 형성하기 전에 폴리옥시데이션(polyoxidation)하는 단계를 추가로 포함하는 것을 특징으로 한다.
상기 게이트 산화막은 상기 게이트 절연막과 동시에 이방성 오버 에칭 방법으로 패터닝되는 것을 특징으로 한다.
상기 에피텍셜 레이어는 호모 에피텍시(homo epitexy) 방법으로 형성되는 것 을 특징으로 한다.
상기 게이트 산화막의 두께는 20 ~ 150Å 사이인 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
도 4 내지 도 13을 참조하여 본 발명의 바람직한 실시 예들에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명의 제1 실시 예에 따른 반도체 소자는 실리콘 기판(101)을 활성 영역과 비활성 영역으로 분리하는 소자 분리막(102)과, 상기 실리콘 기판(101) 상에 형성되는 게이트 전극(106)과, 상기 게이트 전극(106)의 양측벽에 형성되며 상기 게이트 전극(106)의 양측벽 상부 일부 노출시키도록 형성되는 게이트 산화막(108)과, 상기 실리콘 기판(102)과 상기 게이트 산화막(108)을 포함한 게이트 전극(106) 사이에 형성되는 게이트 절연막(104)과, 상기 게이트 전극(106)과 상기 게이트 전극(106)의 양측 활성 영역 상에 형성되며 채널 영역에서 상기 게이트 전극(106)과 게이트 절연막(104)의 두께보다 두꺼운 두께를 가지는 에피텍셜 레이어(110)와, 상기 게이트 전극(106)의 양측 실리콘 기판(101) 표면에 형성되는 LDD 영역(112)과, 상기 게이트 산화막(108)을 포함한 게이트 전극(106) 양측벽에 형성되는 게이트 스페이서(114)와, 상기 게이트 스페이서(114) 양측의 상기 실리콘 기판(101) 표면에 형성되는 소스 및 드레인 영역(115, 116)과, 상기 에피텍셜 레이어(110) 상의 실리콘 기판(101) 전면에 형성되는 보호막(118)을 구비한다. 여기서, 게이트 전극(106) 상부에 형성되는 에피텍셜 레이어(110)는 버섯 모양이다.
이러한 본 발명의 제1 실시 예에 따른 반도체 소자의 제조방법을 도 5a 내지 도 5d와 결부하여 설명하기로 한다.
먼저, 도 5a에 도시된 바와 같이 실리콘 기판(101) 상에 소자 분리막(102), 게이트 절연막(104), 게이트 전극(106)이 형성된다.
이를 상세히 하면, 실리콘 기판(101) 상에 STI(Shallow Trench Isolation) 공정으로 소자 분리막(102)을 형성한다. 이 소자 분리막(102)은 실제 트랜지스터 소자가 형성될 활성 영역을 정의한다.
이 후, 소자 분리막(102)이 형성된 실리콘 기판(101) 상에 증착 방법을 통해 게이트 절연막과 게이트 금속층이 순차적으로 형성된다. 여기서, 게이트 절연막(104)의 재료로는 SiO2 또는 SiON 등의 절연물질이 이용된다. 그리고, 게이트 금속으로는 폴리 실리콘(poly silicon) 또는 실리콘 게르마늄(SiGe) 등이 이용된다.
이어서, 마스크를 이용한 포토리쏘그래피 공정에 의해 게이트 금속층이 패터닝됨으로써 게이트 전극(106)이 형성된다.
도 5b를 참조하면, 게이트 전극(106) 양측벽에 게이트 산화막(108)이 형성된다.
이를 상세히 하면, 게이트 절연막(104) 상에 증착 방법을 이용하여 실리콘 기판(101) 전면에 게이트 산화막(108)을 형성한다. 그리고, 도면에는 도시되지 않았지만, 게이트 전극의 표면을 산화시켜 게이트 전극의 표면에 게이트 산화막을 형성할 수도 있다. 여기서, 게이트 산화막(108)은 게이트 전극(108)과 그 측벽에 있 는 소스 및 드레인 영역 사이의 오버랩 캐패시턴스를 줄이기 위하여 20 ~ 150Å의 두께로 형성된다. 이 게이트 산화막(108)의 두께를 너무 두껍게 형성하면 LDD 저항을 형성하는데 어려울 수 있으므로 게이트 산화막(108)의 두께는 20 ~ 150Å 사이가 가장 바람직하다.
이후, 이방성 오버 에칭 방법으로 게이트 절연막(104)과 게이트 산화막(108)을 패터닝한다. 이에 따라, 게이트 전극(106) 및 게이트 산화막(108)의 하부에만 게이트 절연막(104)이 잔류되고, 그 이외의 실리콘 기판(101) 상에 형성된 게이트 절연막(104)은 제거된다. 또한, 이방성 오버 에칭 방법에 의하여 게이트 전극(106) 상부 표면과 양측벽 일부가 노출된다.
도 5c를 참조하면, 게이트 전극(106)과 소스 및 드레인 영역 상에 에피텍셜 레이어(110)와, 소스 및 드레인 영역의 에피텍셜 레이어(110) 아래의 실리콘 기판(101)에 LDD 영역(112)을 형성한다.
이를 상세히 하면, 호모 에피텍시(homo epitaxy) 방법으로 게이트 전극(106)과 소스 및 드레인 영역 상에 에피텍셜 레이어(110)를 성장시킨다. 여기서, 게이트 전극(106) 상에 형성된 에피텍셜 레이어(110)는 일부 노출된 게이트 전극(106)의 양측벽에도 형성된다. 이 에피텍셜 레이어(110)는 버섯 모양으로 채널 길이보다 넓게 형성되어 낮은 저항을 형성할 수 있다.
이후, 게이트 산화막(108)이 형성된 게이트 전극(106)을 마스크로 하여 실리콘 기판(101)에 이온을 주입하여 게이트 전극(106)과 일부 중첩되도록 LDD 영역(112)을 형성한다.
도 5d를 참조하면, 게이트 산화막(108)을 포함한 게이트 전극(106) 양측벽에 게이트 스페이서(114)와, 게이트 전극(106)과 대응하지 않는 실리콘 기판(101)에 소스 및 드레인 영역(115, 116)과, 실리콘 기판(101) 전면에 보호막(118)을 형성한다.
이를 상세히 하면, LDD 영역(112)이 형성된 실리콘 기판(101) 상에 절연막, 예컨대 실리콘 질화막(SiN)을 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 증착한 후 포토리쏘그래피 방법으로 실리콘 질화막을 패터닝함으로써 게이트 스페이서(114)를 형성한다. 이때, 게이트 스페이서(118)는 게이트 산화막(108)을 포함하는 게이트 전극(106)의 양측벽에 형성된다.
실리콘 기판(101)이 노출된 LDD 영역(112)에 이온을 주입하여 하부로 접합을 갖는 소스 및 드레인 영역(115, 116)을 형성한다. 이 후, 열처리 공정을 하여 주입된 이온을 활성화시킨다.
그 다음, LPCVD(Low Pressure CVD) 방법으로 절연막, 예를 들어 SiN을 증착하여 보호막(118)을 형성한다. 여기서, 보호막(118)은 트랜지스터를 보호하는 캡핑 역할 및 식각 방지막(contact etch stopping layer) 역할을 한다.
도 6을 참조하면, 본 발명의 제2 실시 예에 따른 반도체 소자는 게이트 산화막(108)은 상기 소스 및 드레인 영역 상의 에피텍셜 레이어(110)보다 낮게 단차지도록 식각되며, 게이트 절연막(104) 및 게이트 산화막(108)과 소스 및 드레인 영역 (115, 116) 상의 에피텍셜 레이어(110) 사이에 홈(120)이 형성되는 것을 특징으로 한다. 여기서, 본 발명의 제2 실시 예에서는 제1 실시 예의 동일한 구성요소에 대 한 설명은 생략하기로 한다.
이러한 본 발명의 제2 실시 예에 따른 반도체 소자의 제조방법을 도 7a 내지 도 7f를 참조하여 설명하기로 한다. 이 때, 본 발명의 제2 실시 예에서는 제1 실시 예의 도 5c까지의 공정과 동일하므로 이에 대한 설명은 생략하고 도 7c 이후의 공정에 대한 설명만 하기로 한다.
도 7d를 참조하면, 에피텍셜 레이어(110)를 형성한 후, 등방성 습식 식각 방법을 이용하여 게이트 전극(106) 양측벽에 형성된 게이트 산화막(108)을 제거한다. 이 때, 게이트 산화막(108)을 완전히 제거하지 않고, 소스 및 드레인 영역에 형성된 에피텍셜 레이어(110)의 높이보다 낮도록 게이트 산화막(108)을 잔류시킨다.
이후, 도 7e에 도시된 바와 같이 홈(bird's beak, 120), 스페이서(114), 소스 및 드레인 영역(115, 116) 및 보호막(118)이 형성된다.
이를 상세히 하면, 보호막(118)을 형성하기 전에 폴리옥시데이션(polyoxidation)을 하면 게이트 절연막(104) 및 게이트 산화막(108)과 소스 및 드레인 영역(115, 116) 상의 에피텍셜 레이어(110) 사이에 홈(120)이 형성된다. 이 홈(120)은 채널 영역의 게이트 절연막(104)의 두께에는 거의 영향을 주지 않으면서 게이트 전극(106)과 소스 및 드레인 영역(115, 116) 사이의 오버랩 캐패시턴스를 줄인다.
게이트 산화막(108)을 포함한 게이트 전극(106) 양측벽에 게이트 스페이서(114)와, 게이트 전극(106)과 대응하지 않는 실리콘 기판(101)에 소스 및 드레인 영역(115, 116)과, 실리콘 기판(101) 전면에 보호막(118)을 형성한다.
이 후, 실리콘 기판(101) 상에 절연막, 예컨대 실리콘 질화막(SiN)을 화학기상증착(Chemical Vapor Deposition, CVD) 방법으로 증착한 후 포토리쏘그래피 방법으로 실리콘 질화막을 패터닝함으로써 게이트 스페이서(114)를 형성한다. 이때, 게이트 스페이서(114)는 게이트 산화막(108)을 포함하는 게이트 전극(106)의 양측벽에 형성된다.
실리콘 기판(101)이 노출된 LDD 영역(112)에 이온을 주입하여 하부로 접합을 갖는 소스 및 드레인 영역(115, 116)을 형성한다. 이 후, 열처리 공정을 하여 주입된 이온을 활성화시킨다.
그 다음, LPCVD(Low Pressure CVD) 방법으로 절연막, 예를 들어 SiN을 증착하여 보호막(118)을 형성한다. 여기서, 보호막(118)은 트랜지스터를 보호하는 캡핑 역할 및 식각 방지막(contact etch stopping layer) 역할을 한다.
이러한 본 발명에 따른 반도체 소자의 특성을 종래와 비교해 보면 다음과 같다.
도 9a은 본 발명에 따른 반도체 소자를 나타내며, 도 9b는 종래의 반도체소자를 나타낸다.
도 9a와 도 9b를 참조하면, 본 발명에 따른 반도체 소자는 종래보다 LDD 영역의 정션깊이(junctiondepth)가 채널 표면으로부터 얇게 들어가지만, 에피텍셜 레이어에 의해 실리콘 기판의 상부 표면이 종래보다 높다. 이에 따라, 본 발명의 반도체 소자는 LDD 영역에 주입되는 이온의 양을 종래보다 훨씬 많이 주입할 수 있고, LDD 영역의 두께가 두께가 두꺼워지므로 결과적으로 저항을 낮출 수 있는 장점 을 가진다.
도 10a는 본 발명과 종래 반도체 소자의 채널 길이(Lmet)에 따른 일정 전류값에서 측정된 문턱전압(Vtlin)의 변화를 나타내며, 도 10b는 본 발명과 종래 반도체 소자의 채널길이(Lmet)에 따른 GM 방법으로 측정된 문턱전압(Vtext)의 변화를 나타낸다.
도 10a와 도 10b에 도시된 바와 같이 채널 길이(Lmet)에 따른 일정 전류값에서 측정된 문턱전압(Vtlin)과 GM 방법으로 측정된 문턱전압(Vtext)을 살펴보면, 본 발명의 반도체 소자가 채널 길이가 짧아지더라도 종래보다 균일한 문턱전압를 유지하는 것을 알 수 있다.
한편, 도 11a는 본 발명과 종래 반도체 소자의 누설전류(Ioff)에 따른 동작전압전류(Idsat)의 변화를 나타내며, 도 11b는 본 발명과 종래 반도체 소자의 DIBL(Drain Index Barrier Lowering)에 따른 동작전압전류(Idsat)의 변화를 나타낸다.
도 11a를 참조하면, 본 발명의 누설전류(Ioff)에 따른 동작전압전류(Idsat)의 변화가 종래와 거의 동일하므로 동일한 누설전류(Ioff)에서 동일한 레벨의 동작전압전류(Idsat)를 얻을 수 있음을 알 수 있다. 이에 따라, 본 발명의 소자는 종래보다 열화되지 않는 것을 알 수 있다.
또한, 단채널효과는 DIBL이 증가할수록 단채널효과도 증가하게 되는데, 도 11b에 도시된 바에서 알 수 있듯이 동일한 동작전압전류(Idsat)에서 본 발명의 DIBL이 종래보다 더 적으므로 본 발명에 따른 반도체 소자는 단채널효과가 개선되 는 것을 알 수 있다.
도 12를 참조하면, 본 발명은 채널 아래 영역에서 게이트 전극과 LDD 영역 사이의 오버랩 면적이 종래보다 감소하고, LDD 영역에서 채널 영역으로의 전기장이 종래보다 감소함으로써 핫캐리어효과(hot carrier effect)가 감소하는 것을 알 수 있다. 그리고, 도 13에 도시된 바와 같이 본 발명은 게이트 전극과 드레인 영역 사이의 오버랩 캐패시턴스를 종래보다 감소시킬 수 있음을 알 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 전술한 실시예들은 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다.
또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 그의 제조방법은 단채널효과를 개선시킬 수 있음과 아울러, 게이트 전극과 소스 및 드레인 영역 사이의 오버랩 캐패시턴스를 줄일 수 있다. 그리고, 본 발명에 따른 반도체 소자의 제조방법은 핫 캐리어 효과를 줄일 수 있다. 뿐만 아니라, 본 발명에 따른 반도체 소자의 제조방법은 LDD 영역과 소스 드레인 영역 형성시 이온주입 에너지를 낮추지 않고 채널 표면으로부터 졍선깊이(junction depth)를 낮게 제작할 수 있으므로 이온 주입 공정의 안정성을 확보할 수 있다. 나아가, 본 발명에 따른 반도체 소자의 제조방법은 이온 활성화를 위하여 단시간 열처리(spike anneal) 공정이 아닌 RTA(Rapid Thermal Aneal) 열처리 방법을 사용할 수 있으므로 이온 활성화를 안정적으로 할 수 있다. 이는 새로운 장비를 필요로 하지 않으므로 투자 비용을 감소시킬 수 있다.

Claims (9)

  1. 실리콘 기판을 활성 영역과 비활성 영역으로 분리하는 소자 분리막과,
    상기 실리콘 기판 상에 형성되는 게이트 전극과,
    상기 게이트 전극의 양측벽에 형성되며 상기 게이트 전극의 양측벽 상부 일부 노출시키도록 형성되는 게이트 산화막과,
    상기 실리콘 기판과 상기 게이트 산화막을 포함한 게이트 전극 사이에 형성되는 게이트 절연막과,
    상기 게이트 전극과 상기 게이트 전극의 양측 활성 영역 상에 형성되며 채널 영역에서 상기 게이트 전극과 게이트 절연막의 두께보다 두꺼운 두께를 가지는 에피텍셜 레이어와,
    상기 게이트 전극의 양측 실리콘 기판 표면에 형성되는 LDD 영역과,
    상기 게이트 산화막을 포함한 게이트 전극 양측벽에 형성되는 게이트 스페이서와,
    상기 게이트 스페이서 양측의 상기 실리콘 기판 표면에 형성되는 소스 및 드레인 영역과,
    상기 에피텍셜 레이어 상의 실리콘 기판 전면에 형성되는 보호막을 구비하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 전극 상부에 형성되는 에피텍셜 레이어는 버섯 모양인 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 게이트 산화막은 상기 소스 및 드레인 영역 상의 에피텍셜 레이어보다낮게 단차지도록 식각되는 것을 특징으로 하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 게이트 절연막 및 게이트 산화막과 소스 및 드레인 영역 상의 에피텍셜 레이어 사이에 홈이 형성되는 것을 특징으로 하는 반도체 소자.
  5. 활성 영역과 비활성 영역으로 분리하는 소자 분리막이 형성된 실리콘 기판 상에 게이트 절연막을 형성하는 단계와,
    상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 상부 표면과 양측벽 일부가 노출되도록 게이트 산화막을 형성하는 단계와,
    상기 게이트 전극과 상기 게이트 전극의 양측 활성 영역 상에 형성되며 상기 게이트 절연막의 두께보다 두꺼운 두께를 가지도록 에피텍셜 레이어를 형성하는 단계와,
    상기 게이트 전극의 양측 실리콘 기판 표면에 LDD 영역을 형성하는 단계와,
    상기 게이트 산화막을 포함한 게이트 전극 양측벽에 게이트 스페이서를 형성하는 단계와,
    상기 게이트 스페이서 양측의 상기 실리콘 기판 표면에 이온을 주입하여 소스 및 드레인 영역을 형성하는 단계와,
    상기 실리콘 기판 전면에 보호막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 에피텍셜 레이어를 형성 후, 등방성 습식 식각 방법으로 게이트 전극 양측벽에 형성된 게이트 산화막(108)을 게이트 전극 양측에 형성된 에피텍셜 레이어의 높이보다 낮도록 패터닝하는 단계와,
    상기 보호막을 형성하기 전에 폴리옥시데이션(polyoxidation)하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 게이트 산화막은 상기 게이트 절연막과 동시에 이방성 오버 에칭 방법으로 패터닝되는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 5 항에 있어서,
    상기 에피텍셜 레이어는 호모 에피텍시(homo epitexy) 방법으로 형성되는 것 을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 게이트 산화막의 두께는 20 ~ 150Å 사이인 것을 특징으로 하는 반도체 소자의 제조방법.
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