CN114175218A - 半导体器件的制作方法、半导体器件及三维存储器 - Google Patents

半导体器件的制作方法、半导体器件及三维存储器 Download PDF

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姚兰
吴加吉
朱贝贝
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Abstract

本发明公开了一种半导体器件的制作方法、半导体器件及三维存储器。所述方法包括：在衬底中形成浅槽隔离沟槽，所述浅槽隔离沟槽位于衬底的有源区的周侧；在所述浅槽隔离沟槽中形成底部隔离层；在衬底的沟道区上形成栅极结构；在有源区的侧壁上形成硬绝缘层，使硬绝缘层覆盖衬底的源极区和漏极区。

Description

半导体器件的制作方法、半导体器件及三维存储器
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件及三维存储器。
背景技术
在半导体器件中，外围结构(CMOS)中的晶体管(尤其是低压晶体管)的源极区和漏极区的面积较小，使得源极区和漏极区与触点结构(CT)的连接窗口(landing window)较小。而源极区和漏极区与浅槽隔离结构相邻设置，若触点结构的连接位置稍微偏离源极区或漏极区，例如触点结构部分位于源极区或漏极区上，部分位于浅槽隔离结构上，由于浅槽隔离结构的材料为氧化物，容易导致触点结构塌陷，影响半导体器件的性能。
技术问题
本发明提供一种半导体器件的制作方法、半导体器件及三维存储器，能够增大源极区和漏极区的连接窗口，提高半导体器件的性能。
技术解决方案
本发明提供一种半导体器件的制作方法，包括：
在衬底中形成浅槽隔离沟槽，所述衬底包括有源区，所述浅槽隔离沟槽位于所述有源区的周侧，所述有源区包括依次连接的源极区、沟道区和漏极区；
在所述浅槽隔离沟槽中形成底部隔离层；
在所述沟道区上形成栅极结构；
在所述有源区的侧壁上形成硬绝缘层，使所述硬绝缘层覆盖所述源极区和所述漏极区。
进一步优选地，所述在所述浅槽隔离沟槽中形成底部隔离层的步骤，包括：
在所述浅槽隔离沟槽中填充介质层；
对所述介质层进行刻蚀，使刻蚀后的介质层构成所述底部隔离层。
进一步优选地，所述在所述沟道区上形成栅极结构的步骤，包括：
在所述浅槽隔离沟槽的内表面和所述衬底上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；
对所述栅极绝缘层和所述栅极层进行刻蚀，使刻蚀后的栅极绝缘层和栅极层构成位于所述沟道区上的所述栅极结构。
进一步优选地，所述方法还包括：
将所述硬绝缘层延伸至所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
进一步优选地，所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述浅槽隔离沟槽的侧壁和所述栅极结构的侧壁形成侧墙。
进一步优选地，所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述源极区、所述漏极区和所述栅极结构上形成欧姆接触层。
进一步优选地，所述方法还包括：
形成第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
本发明还提供一种半导体器件，包括：
有源区，包括依次连接的源极区、沟道区和漏极区；
位于所述有源区周侧的底部隔离层；
栅极结构，所述栅极结构位于所述沟道区上；以及，
位于所述有源区的侧壁上的硬绝缘层，所述硬绝缘层覆盖所述源极区和所述漏极区。
进一步优选地，所述栅极结构包括栅极绝缘层以及位于所述栅极绝缘层上的栅极层。
进一步优选地，所述硬绝缘层还位于所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
进一步优选地，所述半导体器件还包括：
位于所述源极区、所述漏极区、及所述栅极结构与所述硬绝缘层之间的欧姆接触层。
进一步优选地，所述半导体器件还包括：
位于所述硬绝缘层与所述有源区的侧壁之间以及所述栅极结构侧壁上的侧墙。
进一步优选地，所述半导体器件还包括：
第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
进一步优选地，所述栅极结构还沿所述有源区的侧壁延伸至所述底部隔离层上。
本发明还提供一种三维存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构，所述外围结构包括半导体器件；
所述半导体器件包括：
有源区，包括依次连接的源极区、沟道区和漏极区；
位于所述有源区周侧的底部隔离层；
栅极结构，所述栅极结构位于所述沟道区上；以及，
位于所述有源区的侧壁上的硬绝缘层，所述硬绝缘层覆盖所述源极区和所述漏极区。
进一步优选地，所述硬绝缘层还位于所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
进一步优选地，所述半导体器件还包括：
位于所述源极区、所述漏极区、及所述栅极结构与所述硬绝缘层之间的欧姆接触层。
进一步优选地，所述半导体器件还包括：
位于所述硬绝缘层与所述有源区的侧壁之间以及所述栅极结构侧壁上的侧墙。
进一步优选地，所述半导体器件还包括：
第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
进一步优选地，所述栅极结构还沿所述有源区的侧壁延伸至所述底部隔离层上。
有益效果
本发明的有益效果为：先在衬底中形成浅槽隔离沟槽，在浅槽隔离沟槽中形成底部隔离层，然后形成栅极结构，使栅极结构位于衬底中的源极区和漏极区之间的沟道区上，然后在有源区的侧壁上形成硬绝缘层，使硬绝缘层覆盖源极区和漏极区，后续在形成触点结构时，即使触点结构部分位于源极区或漏极区上，部分位于硬绝缘层上，也不会导致触点结构塌陷，从而增大源极区和漏极区的连接窗口，提高半导体器件的性能。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
图2a至图2j为本发明实施例提供的半导体器件的制作方法的结构示意图；
图3是本发明实施例提供的半导体器件的结构示意图；
图4是本发明实施例提供的半导体器件中晶体管的结构示意图；
图5是本发明实施例提供的三维存储器的结构示意图。
本发明的实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
参见图1，是本发明实施例提供的半导体器件的制作方法的流程示意图。
如图1所示，本实施例提供一种半导体器件的制作方法，所述方法包括步骤101至步骤104，具体如下：
步骤101、在衬底中形成浅槽隔离沟槽，所述衬底包括有源区，所述浅槽隔离沟槽位于所述有源区的周侧，所述有源区包括依次连接的源极区、沟道区和漏极区。
本发明实施例中，先提供衬底，衬底可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。衬底中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成P型半导体衬底；衬底中也可以掺入微量的五价元素，如磷、锑、砷等，构成N型半导体衬底。衬底中还可以形成有源区，有源区靠近衬底的上表面。通过离子注入(Implantation，IMP)，向有源区中注入P型掺杂或N型掺杂，可以在衬底中形成P型有源区或N型有源区。
然后，通过离子注入，可以对衬底的有源区中的特定区域进行掺杂，以在衬底的有源区中形成源极区和漏极区，源极区和漏极区靠近衬底的上表面，且源极区和漏极区间隔设置，源极区和漏极区之间的有源区为沟道区，即源极区、沟道区和漏极区依次连接。源极区和漏极区通过注入P型掺杂或N型掺杂，可以形成P型掺杂区或N型掺杂区。源极区和漏极区的掺杂类型相同。若所需形成的半导体器件为N型晶体管，则源极区和漏极区中注入N型掺杂；若所需形成的半导体器件为P型晶体管，则源极区和漏极区中注入P型掺杂。
通过离子注入，还可以对衬底的有源区中的特定区域进行掺杂，以在衬底的有源区中形成第一掺杂区和第二掺杂区，第一掺杂区和第二掺杂区靠近衬底的上表面。第一掺杂区和第二掺杂区间隔设置，且第一掺杂区位于源极区背离漏极区的一侧，第二掺杂区位于漏极区背离源极区的一侧。第一掺杂区与第二掺杂区通过注入P型掺杂或N型掺杂，可以形成P型掺杂区或N型掺杂区。第一掺杂区与第二掺杂区的掺杂类型相同。第一掺杂区和第二掺杂区用于将有源区引出，使外部施加偏置电压到有源区，以给晶体管提供不同的基底偏置电压。
如图2a所示，衬底1中包括有源区2，有源区2包括依次连接的源极区21、沟道区23和漏极区22。在衬底1的有源区2的周侧形成浅槽隔离沟槽3，即浅槽隔离沟槽3环绕有源区2设置。
步骤102、在所述浅槽隔离沟槽中形成底部隔离层。
本发明实施例中，底部隔离层可以通过旋涂的方式直接形成于浅槽隔离沟槽的底部，也可以通过先在浅槽隔离沟槽中填充介质层再刻蚀的方式来形成。
具体地，步骤102中的所述在所述浅槽隔离沟槽中形成底部隔离层，包括：
在所述浅槽隔离沟槽中填充介质层；
对所述介质层进行刻蚀，使刻蚀后的介质层构成所述底部隔离层。
其中，介质层填充满浅槽隔离沟槽，然后对介质层进行部分刻蚀，使刻蚀后剩余的介质层构成底部隔离层。如图2b所示，浅槽隔离沟槽3中形成底部隔离层4。结合图2c所示，图2c为图2b中虚线A处的截面示意图，底部隔离层4位于浅槽隔离沟槽3的底部。
步骤103、在所述沟道区上形成栅极结构。
本发明实施例中，在源极区和漏极区之间的沟道区上形成栅极结构，以与有源区中的源极区和漏极区构成晶体管。有源区可以为超低压有源区、低压有源区或高压有源区。超低压有源区对应的晶体管为超低压晶体管，低压有源区对应的晶体管为低压晶体管，高压有源区对应的晶体管为高压晶体管。其中，超低压、低压和高压为相对概念。超低压晶体管的工作电压(即施加到栅极结构中栅极层上的电压)相对较小，例如0V至5V，高压晶体管的工作电压相对较大，例如15V至25V，低压晶体管的工作电压位于超低压晶体管的工作电压和高压晶体管的工作电压之间，例如5V至15V。在超低压晶体管、低压晶体管和高压晶体管中，高压有源区最大，超低压有源区最小，低压有源区位于高压有源区和低压有源区之间；高压晶体管的沟道深度最大，超低压晶体管的沟道深度最小，低压晶体管的沟道深度位于高压晶体管的沟道深度和超低压晶体管的沟道深度之间。
本实施例中的晶体管可以应用于三维存储器中的外围结构中，外围结构可以包括页缓冲(page buffer)电路、IO电路、字线驱动(WL driver)电路等。其中，页缓冲电路可以包括上述高压晶体管，IO电路可以包括上述低压晶体管，字线驱动电路可以包括上述超低压晶体管。
在一些实施方式中，栅极结构位于沟道区上且沿有源区的侧壁延伸，可以减小晶体管的面积，从而减小半导体器件的面积。
具体地，步骤103中的所述在所述沟道区上形成栅极结构，包括：
在所述浅槽隔离沟槽的内表面和所述衬底上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；
对所述栅极绝缘层和所述栅极层进行刻蚀，使刻蚀后的栅极绝缘层和栅极层构成位于所述沟道区上所述栅极结构。
结合图2b和图2d所示，图2d为图2b中虚线B处的截面示意图。先在浅槽隔离沟槽3的内表面和衬底1上形成栅极绝缘层51，栅极绝缘层51的厚度很薄。然后，在栅极绝缘层51上形成栅极层52，且栅极层52填充浅槽隔离沟槽3中。然后，对栅极绝缘层51和栅极层52进行刻蚀，以形成栅极结构5，栅极结构5包括刻蚀后的栅极绝缘层51和栅极层52。栅极结构5位于源极区21和漏极区22之间的沟道区23上。栅极结构5还可以沿有源区2的侧壁延伸至底部隔离层4。栅极结构5覆盖的有源区2侧壁为源极区21和漏极区22之间的侧壁，结合图2b和图2d所示。其中，栅极绝缘层51位于有源区2与栅极层52之间，用于对有源区2与栅极层52进行隔离。
步骤104、在所述有源区的侧壁上形成硬绝缘层，使所述硬绝缘层覆盖所述源极区和所述漏极区。
本发明实施例中，有源区的部分侧壁被栅极结构覆盖，在有源区的未被栅极结构覆盖的侧壁上可以形成硬绝缘层，使硬绝缘层至少覆盖源极区和漏极区。其中，硬绝缘层与硬掩膜层的材料可以相同，例如硬绝缘层的材料可以为氮化硅SiN。
后续在源极区和漏极区上形成触点结构时，触点结构部分位于源极区或漏极区上，部分位于硬绝缘层上，也不会导致触点结构塌陷，从而增大源极区和漏极区的连接窗口，提高半导体器件的性能。
进一步地，所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述浅槽隔离沟槽的侧壁和所述栅极结构的侧壁形成侧墙。
在图2c的基础上，如图2e所示，先在浅槽隔离沟槽3的内表面(包括侧壁和槽底)、栅极结构5的外表面(包括侧壁和上表面)和衬底1上形成侧墙6，然后对侧墙6进行刻蚀，使刻蚀后的侧墙6位于浅槽隔离沟槽3的侧壁和栅极结构5的侧壁。其中，侧墙6可以为ONO(氧化硅-氮化硅-氧化硅)结构(图中未示出)，即侧墙6可以包括位于浅槽隔离沟槽3的侧壁和栅极结构5的侧壁上的氧化硅层，位于氧化硅层表面的氮化硅层，以及位于氮化硅表面的另一氧化硅层。侧墙6用于对有源区2和栅极结构5进行保护。
进一步地，在所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述源极区、所述漏极区和所述栅极结构上形成欧姆接触层。
如图2e所示，在浅槽隔离沟槽3的侧壁和栅极结构5的侧壁形成侧墙6后，在源极区21的上表面、漏极区22的上表面和栅极结构5的上表面形成欧姆接触层7。欧姆接触层7用于减小源极区21、漏极区22和栅极结构5与对应的触点结构的接触电阻。欧姆接触层7与源极区21、漏极区22、栅极结构5形成欧姆接触，以便在给源极区21、漏极区22、栅极结构5施加电压时接触处的压降足够小，减少了对器件电性能的影响。其中，欧姆接触层7的材料可以为硅化镍NiSi。
在形成欧姆接触层7后，可以在有源区2的侧壁20上形成硬绝缘层8，使硬绝缘层8至少覆盖源极区21和漏极区22，如图2f所示。由于源极区21和漏极区22间隔设置在有源区2中，且源极区21与漏极区22位于有源区2的相对两端，因此有源区2的部分侧壁(即有源区2的侧壁20)为源极区21和漏极区22的侧壁，硬绝缘层8至少覆盖在有源区2的侧壁20上，使硬绝缘层8在有源区2的侧壁上覆盖源极区21和漏极区22。在有源区2的侧壁上具有侧墙6时，硬绝缘层8形成于侧墙6的表面。
在一个实施方式中，硬绝缘层8可以仅在有源区2的侧壁20上覆盖源极区21和漏极区22，硬绝缘层8可以不覆盖除侧壁20之外的其他有源区2侧壁(其他有源区2侧壁包括源极区21和漏极区22之间的有源区2侧壁)，如图2f和图2g所示，图2g为图2f中虚线C处的截面示意图。在另一个实施方式中，硬绝缘层8可以对当前结构进行全部覆盖，即硬绝缘层8可以覆盖有源区2的所有侧壁、底部隔离层4的上表面、源极区21的上表面、漏极区22的上表面、栅极结构5的侧壁和上表面，如图2h和图2i所示，图2i为图2h中虚线D处的截面示意图。硬绝缘层8对当前结构进行全部覆盖，可以防止后续制作工艺产生水汽进入晶体管。
进一步地，所述方法还包括：
形成第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
在图2i的基础上，如图2j所示，在形成硬绝缘层8(硬绝缘层8覆盖底部隔离层4的上表面、有源区2所有的侧壁、源极区21的上表面、漏极区22的上表面和栅极结构5的侧壁和上表面)后，在硬绝缘层8上形成绝缘层9，且绝缘层9填充浅槽隔离沟槽3。然后，形成贯穿绝缘层9的第一触点结构11和第二触点结构12，第一触点结构11与源极区21的上表面连接，第二触点结构12与漏极区22的上表面连接。需要说明的是，在硬绝缘层8还覆盖源极区21的上表面和漏极区22的上表面时，第一触点结构11和第二触点结构12还分别贯穿源极区21和漏极区22上的硬绝缘层8，如图2j所示。在源极区21的上表面和漏极区22的上表面还形成有欧姆接触层7时，第一触点结构11通过欧姆接触层7与源极区21连接，第二触点结构12通过欧姆接触层7与漏极区22连接。
由于硬绝缘层8位于有源区2的侧壁且覆盖源极区21和漏极区22，使得第一触点结构11稍微偏离源极区21时，即第一触点结构11部分位于源极区21上，部分位于硬绝缘层8上，也不会导致第一触点结构11塌陷，从而增大源极区21的连接窗口。同样，第二触点结构12稍微偏离漏极区22时，即第二触点结构12部分位于漏极区22上，部分位于硬绝缘层8上，也不会导致第二触点结构12塌陷，从而增大漏极区22的连接窗口。
本发明实施例提供的半导体器件的制作方法，能够先在衬底中形成浅槽隔离沟槽，在浅槽隔离沟槽中形成底部隔离层，然后形成栅极结构，使栅极结构位于衬底中的源极区和漏极区之间的沟道区上，然后在有源区的侧壁上形成硬绝缘层，使硬绝缘层覆盖源极区和漏极区，后续在形成触点结构时，即使触点结构部分位于源极区或漏极区上，部分位于硬绝缘层上，也不会导致触点结构塌陷，从而增大源极区和漏极区的连接窗口，提高半导体器件的性能。
本发明实施例还提供一种半导体器件，如图3所示，半导体器件包括衬底1、底部隔离层4、栅极结构5和硬绝缘层8。
所述衬底1包括有源区2，所述有源区2包括依次连接的源极区21、沟道区23和漏极区22。结合图4所示，底部隔离层4位于所述有源区2底部周侧，即隔离层4环绕有源区2的底部设置。
所述栅极结构5位于所述源极区21和所述漏极区22之间的沟道区23上。在一些实施方式中，栅极结构5还可以沿所述有源区2的侧壁延伸至所述底部隔离层4上。栅极结构5所覆盖的有源区2的侧壁可以为源极区21和漏极区22之间的侧壁。
具体地，栅极结构5包括栅极绝缘层51以及位于所述栅极绝缘层51上的栅极层52，如图3所示。栅极绝缘层51用于对栅极层52与有源区2进行隔离。栅极绝缘层51的材料可以为氧化硅等，栅极层52的材料可以为多晶硅等。
其中，有源区2中的源极区21和漏极区22、栅极层52可以构成晶体管，晶体管中的栅极层52位于沟道区23上，且沿有源区2的侧壁延伸，减小晶体管的面积。
如图4所示，硬绝缘层8可以位于有源区2的侧壁上，使硬绝缘层8至少覆盖所述源极区21和所述漏极区22。硬绝缘层8与硬掩膜层的材料可以相同，例如硬绝缘层的材料可以为氮化硅SiN。
如图3所示，半导体器件还包括第一触点结构11和第二触点结构22，第一触点结构11与源极区21连接，第二触点结构12与漏极区22连接。由于硬绝缘层8位于有源区2的侧壁且覆盖源极区21和漏极区22，使得第一触点结构11稍微偏离源极区21时，即第一触点结构11部分位于源极区21上，部分位于硬绝缘层8上，也不会导致第一触点结构11塌陷，从而增大源极区21的连接窗口。同样，第二触点结构12稍微偏离漏极区22时，即第二触点结构12部分位于漏极区22上，部分位于硬绝缘层8上，也不会导致第二触点结构12塌陷，从而增大漏极区22的连接窗口。
硬绝缘层8可以覆盖有源区2的侧壁上的源极区21和漏极区22，也可以覆盖底部隔离层4的上表面、有源区2所有的侧壁、源极区21的上表面、漏极区22的上表面以及栅极结构5的侧壁和上表面，如图2j所示，以防止后续制作工艺产生水汽进入晶体管。
如图2j所示，半导体器件还可以包括侧墙6，侧墙6位于有源区2的侧壁与硬绝缘层8之间，以及栅极结构5的侧壁与硬绝缘层8之间。侧墙6用于对有源区2和栅极结构5进行保护。侧墙6可以为ONO(氧化硅-氮化硅-氧化硅)结构(图中未示出)。
半导体器件还可以包括欧姆接触层7，欧姆接触层7位于源极区21的上表面、漏极区22的上表面和栅极结构5的上表面。在硬绝缘层8延伸至源极区21的上表面、漏极区22的上表面和栅极结构5的上表面时，欧姆接触层7位于源极区21的上表面与硬绝缘层8之间，漏极区22的上表面与硬绝缘层8之间，以及栅极结构5的上表面与硬绝缘层8之间。其中，欧姆接触层7的材料可以为硅化镍NiSi。
欧姆接触层7用于减小源极区21、漏极区22和栅极结构5与对应的触点结构的接触电阻。在半导体器件包括欧姆接触层7时，第一触点结构11贯穿硬绝缘层8，并通过欧姆接触层7与源极区21连接，第二触点结构12贯穿硬绝缘层8，并通过欧姆接触层7与漏极区22连接。
欧姆接触层7与源极区21、漏极区22、栅极结构5形成欧姆接触，以便在给源极区21、漏极区22、栅极结构5施加电压时接触处的压降足够小，减少了对器件电性能的影响。
本发明实施例提供的半导体器件，先在衬底中形成浅槽隔离沟槽，在浅槽隔离沟槽中形成底部隔离层，然后形成栅极结构，使栅极结构位于衬底中的源极区和漏极区之间的沟道区上，然后在有源区的侧壁上形成硬绝缘层，使硬绝缘层覆盖源极区和漏极区，后续在形成触点结构时，即使触点结构部分位于源极区或漏极区上，部分位于硬绝缘层上，也不会导致触点结构塌陷，从而增大源极区和漏极区的连接窗口，提高半导体器件的性能。
参见图5，是本发明实施例提供的三维存储器的结构示意图。
如图5所示，三维存储器包括存储阵列结构100和外围结构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为NAND闪存、NOR闪存等。
具体地，存储阵列结构100可以包括衬底101以及位于衬底101上的堆栈层102，堆栈层102包括多个纵向交替堆叠的栅极层103和层间绝缘层104。其中，纵向是指垂直于衬底101上表面的方向。栅极层103和层间绝缘层104的堆叠层数不做限制，例如48层、64层等等。存储阵列结构100还可以包括纵向贯穿堆栈层102并延伸至衬底101内的存储沟道结构105。存储沟道结构105可以包括纵向延伸的沟道层(图中未示出)以及围绕沟道层周侧设置的存储介质层(图中未示出)。
外围结构200可以包含CMOS(互补金属氧化物半导体)、SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、FPGA(现场可编程门阵列)、CPU(中央处理器)、Xpoint芯片等器件。
具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。外围结构200可以包括上述实施例中的半导体器件，此处不再详细赘述。
存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即PUC(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即PNC(periphery near core array)架构等，此处不做具体限定。
本发明实施例提供的三维存储器，能够先在衬底中形成浅槽隔离沟槽，在浅槽隔离沟槽中形成底部隔离层，然后形成栅极结构，使栅极结构位于衬底中的源极区和漏极区之间的沟道区上，然后在有源区的侧壁上形成硬绝缘层，使硬绝缘层覆盖源极区和漏极区，后续在形成触点结构时，即使触点结构部分位于源极区或漏极区上，部分位于硬绝缘层上，也不会导致触点结构塌陷，从而增大源极区和漏极区的连接窗口，提高三维存储器的性能。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (20)

1.一种半导体器件的制作方法，其中，包括：
在衬底中形成浅槽隔离沟槽，所述衬底包括有源区，所述浅槽隔离沟槽位于所述有源区的周侧，所述有源区包括依次连接的源极区、沟道区和漏极区；
在所述浅槽隔离沟槽中形成底部隔离层；
在所述沟道区上形成栅极结构；
在所述有源区的侧壁上形成硬绝缘层，使所述硬绝缘层覆盖所述源极区和所述漏极区。
2.根据权利要求1所述的半导体器件的制作方法，其中，所述在所述浅槽隔离沟槽中形成底部隔离层的步骤，包括：
在所述浅槽隔离沟槽中填充介质层；
对所述介质层进行刻蚀，使刻蚀后的介质层构成所述底部隔离层。
3.根据权利要求1所述的半导体器件的制作方法，其中，所述在所述沟道区上形成栅极结构的步骤，包括：
在所述浅槽隔离沟槽的内表面和所述衬底上形成栅极绝缘层；
在所述栅极绝缘层上形成栅极层；
对所述栅极绝缘层和所述栅极层进行刻蚀，使刻蚀后的栅极绝缘层和栅极层构成位于所述沟道区上的所述栅极结构。
4.根据权利要求1所述的半导体器件的制作方法，其中，所述方法还包括：
将所述硬绝缘层延伸至所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
5.根据权利要求1所述的半导体器件的制作方法，其中，所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述浅槽隔离沟槽的侧壁和所述栅极结构的侧壁形成侧墙。
6.根据权利要求1所述的半导体器件的制作方法，其中，所述在所述有源区的侧壁上形成硬绝缘层的步骤之前，还包括：
在所述源极区、所述漏极区和所述栅极结构上形成欧姆接触层。
7.根据权利要求1所述的半导体器件的制作方法，其中，所述方法还包括：
形成第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
8.一种半导体器件，其中，包括：
有源区，包括依次连接的源极区、沟道区和漏极区；
位于所述有源区周侧的底部隔离层；
栅极结构，所述栅极结构位于所述沟道区上；以及，
位于所述有源区的侧壁上的硬绝缘层，所述硬绝缘层覆盖所述源极区和所述漏极区。
9.根据权利要求8所述的半导体器件，其中，所述栅极结构包括栅极绝缘层以及位于所述栅极绝缘层上的栅极层。
10.根据权利要求8所述的半导体器件，其中，所述硬绝缘层还位于所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
11.根据权利要求10所述的半导体器件，其中，所述半导体器件还包括：
位于所述源极区、所述漏极区、及所述栅极结构与所述硬绝缘层之间的欧姆接触层。
12.根据权利要求8所述的半导体器件，其中，所述半导体器件还包括：
位于所述硬绝缘层与所述有源区的侧壁之间以及所述栅极结构侧壁上的侧墙。
13.根据权利要求8所述的半导体器件，其中，所述半导体器件还包括：
第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
14.根据权利要求8所述的半导体器件，其中，所述栅极结构还沿所述有源区的侧壁延伸至所述底部隔离层上。
15.一种三维存储器，其中，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；所述外围结构包括半导体器件；
所述半导体器件包括：
有源区，包括依次连接的源极区、沟道区和漏极区；
位于所述有源区周侧的底部隔离层；
栅极结构，所述栅极结构位于所述沟道区上；以及，
位于所述有源区的侧壁上的硬绝缘层，所述硬绝缘层覆盖所述源极区和所述漏极区。
16.根据权利要求15所述的三维存储器，其中，所述硬绝缘层还位于所述底部隔离层、所述源极区、所述漏极区和所述栅极结构上。
17.根据权利要求16所述的三维存储器，其中，所述半导体器件还包括：
位于所述源极区、所述漏极区、及所述栅极结构与所述硬绝缘层之间的欧姆接触层。
18.根据权利要求15所述的三维存储器，其中，所述半导体器件还包括：
位于所述硬绝缘层与所述有源区的侧壁之间以及所述栅极结构侧壁上的侧墙。
19.根据权利要求15所述的三维存储器，其中，所述半导体器件还包括：
第一触点结构和第二触点结构，且所述第一触点结构连接所述源极区，所述第二触点结构连接所述漏极区。
20.根据权利要求15所述的三维存储器，其中，所述栅极结构还沿所述有源区的侧壁延伸至所述底部隔离层上。
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