CN114388440A - 半导体器件的制作方法、半导体器件、存储器及存储系统 - Google Patents

半导体器件的制作方法、半导体器件、存储器及存储系统 Download PDF

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Abstract

本发明实施例公开了一种半导体器件的制作方法、半导体器件、存储器及存储系统。所述方法包括：提供基底和多个栅极结构，所述基底包括多个间隔设置的有源区，所述多个栅极结构一一对应地位于多个有源区上；在相邻栅极结构之间形成具有空隙的间隔层。本发明实施例能够降低相邻栅极结构之间寄生电容的介电常数，提高半导体器件的电性能。

Description

半导体器件的制作方法、半导体器件、存储器及存储系统
技术领域
本发明实施例涉及半导体技术领域，尤其涉及一种半导体器件的制作方法、半导体器件、存储器及存储系统。
背景技术
目前，半导体器件中晶体管与晶体管之间的间距变小，晶体管的栅极变高，使得相邻晶体管的栅极之间产生寄生电容，影响半导体器件的电性能。
发明内容
本发明实施例提供一种半导体器件的制作方法、半导体器件、存储器及存储系统，能够降低相邻栅极结构之间寄生电容的介电常数，提高半导体器件的电性能。
本发明实施例提供一种半导体器件的制作方法，包括：
提供基底和多个栅极结构，所述基底包括多个间隔设置的有源区，所述多个栅极结构一一对应地位于多个有源区上；
在相邻栅极结构之间形成具有空隙的间隔层。
进一步地，所述间隔层包括第一介质层和第二介质层；
所述在相邻栅极结构之间形成具有空隙的间隔层的步骤，包括：
在所述相邻栅极结构之间形成牺牲层，所述牺牲层的高度小于所述栅极结构的高度，所述牺牲层与所述第一介质层的材料不同；
在所述相邻栅极结构之间形成具有开口的第一介质层，且所述第一介质层位于所述牺牲层上；
通过所述开口去除所述牺牲层，以在所述相邻栅极结构之间形成与所述开口相连通的牺牲间隙；
通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层。
进一步地，所述在所述相邻栅极结构之间形成牺牲层的步骤，包括：
在所述栅极结构上形成初始牺牲层，所述初始牺牲层还填充在所述相邻栅极结构之间；
对所述初始牺牲层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始牺牲层以及所述相邻栅极结构之间的部分初始牺牲层，得到所述牺牲层。
进一步地，所述在所述相邻栅极结构之间形成具有开口的第一介质层的步骤，包括：
在所述栅极结构上形成初始介质层，所述初始介质层覆盖所述牺牲层；
对所述初始介质层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始介质层，并在所述相邻栅极结构之间的初始介质层中形成所述开口，得到所述第一介质层。
进一步地，所述通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层的步骤，包括：
在所述栅极结构上形成所述第二介质层，所述第二介质层覆盖所述第一介质层，并通过所述开口延伸至所述牺牲间隙中，使所述第二介质层在所述牺牲间隙中具有所述空隙。
进一步地，所述在相邻栅极结构之间形成具有空隙的间隔层的步骤之前，还包括：
对所述栅极结构的表面进行氧化，以在所述栅极结构的表面形成保护层。
进一步地，所述有源区为鳍式有源区，所述栅极结构位于所述鳍式有源区上并沿所述鳍式有源区的侧壁延伸。
本发明实施例还提供一种半导体器件，包括：
基底，包括多个间隔设置的有源区；
多个栅极结构，所述多个栅极结构一一对应地位于多个有源区上；
间隔层，至少位于相邻栅极结构之间，且位于所述相邻栅极结构之间的间隔层中具有空隙。
进一步地，所述空隙在第一方向上的长度位于所述栅极结构在所述第一方向上的长度的20％至80％之间，所述空隙在第二方向上的长度位于所述相邻栅极结构的间距的30％至80％之间，所述空隙在第三方向上的长度位于所述栅极结构在所述第三方向上的长度的70％至100％之间；所述第一方向为垂直于所述基底上表面的方向，所述第二方向为所述相邻栅极结构的排列方向，所述第三方向分别与所述第一方向、所述第二方向相垂直。
进一步地，所述间隔层包括具有所述空隙的第二介质层，以及位于所述第二介质层上的第一介质层。
进一步地，所述第二介质层还贯穿所述第一介质层并覆盖所述栅极结构和所述第一介质层。
进一步地，所述半导体器件还包括位于所述栅极结构与所述间隔层之间的保护层。
进一步地，所述有源区为鳍式有源区，所述栅极结构位于所述鳍式有源区上并沿所述鳍式有源区的侧壁延伸。
本发明实施例还提供一种存储器，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
所述外围结构包括上述半导体器件。
本发明实施例还提供一种存储系统，包括上述存储器，以及与所述存储器电性连接的控制器。
本发明实施例的有益效果为：提供基底以及位于基底上的隔离层，基底包括多个间隔设置的有源区，隔离层位于相邻有源区之间，在有源区上形成栅极结构，在相邻栅极结构之间形成具有空隙的间隔层，以在缩短相邻栅极结构的间距，保证相邻栅极结构的隔离效果的同时，降低相邻栅极结构之间寄生电容的介电常数，提高半导体器件的电性能，进而减小存储器的体积，提高存储器的电性能。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为相关技术中半导体器件的结构示意图；
图2为本发明实施例提供的半导体器件的制作方法的一个流程示意图；
图3a至图3o为本发明实施例提供的半导体器件的制作方法的结构示意图；
图4是本发明实施例提供的半导体器件的一个结构示意图；
图5是本发明实施例提供的存储器的一个结构示意图；
图6是本发明实施例提供的存储系统的一个结构示意图。
具体实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本发明的示例性实施例的目的。但是本发明实施例可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本发明实施例的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明实施例和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明实施例的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本发明实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
在本发明实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明实施例中的具体含义。
这里所使用的术语仅仅是为了描述具体实施例而不意图限制示例性实施例。除非上下文明确地另有所指，否则这里所使用的单数形式“一个”、“一项”还意图包括复数。还应当理解的是，这里所使用的术语“包括”和/或“包含”规定所陈述的特征、整数、步骤、操作、单元和/或组件的存在，而不排除存在或添加一个或更多其他特征、整数、步骤、操作、单元、组件和/或其组合。
如图1所示，相关技术中的半导体器件包括多个晶体管，如第一晶体管10a和第二晶体管10b。在第一晶体管10a和第二晶体管10b之间的间距极小时，第一晶体管10a的栅极11a与第二晶体管10b的栅极11b之间产生寄生电容，而栅极11a与栅极11b之间填充氮化硅层10，导致栅极11a与栅极11b之间寄生电容的介电常数较大，对栅极11a与栅极11b之间的干扰较大，从而影响半导体器件的电性能。
基于此，本发明实施例提供一种半导体器件的制作方法。参见图2，是本发明实施例提供的半导体器件的制作方法的流程示意图。
如图2所示，本实施例提供一种半导体器件的制作方法，所述方法包括步骤101至步骤102，具体如下：
步骤101、提供基底和多个栅极结构，所述基底包括多个间隔设置的有源区，所述多个栅极结构一一对应地位于多个有源区上。
结合图3a、图3b和图3c所示，图3b为图3a中虚线AA’处的截面示意图，图3c为图3a中虚线BB’处的截面示意图。基底1可以包括衬底，衬底可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。衬底中可以掺入微量的三价元素，如硼、铟、镓、铝等，构成P型半导体衬底；衬底中也可以掺入微量的五价元素，如磷、锑、砷等，构成N型半导体衬底。
基底1中可以形成多个间隔设置的有源区11。具体地，通过离子注入(Implantation，IMP)，向有源区11中注入P型掺杂或N型掺杂，可以在基底1中形成P型有源区或N型有源区。如图3b所示，有源区11可以为鳍式有源区，鳍式有源区凸出形成于基底1的表面。
通过离子注入，可以对有源区11中的特定区域进行掺杂，以在有源区11中形成源极区12和漏极区13，且源极区12和漏极区13间隔设置。源极区12和漏极区13通过注入P型掺杂或N型掺杂，可以形成P型掺杂区或N型掺杂区。源极区12和漏极区13的掺杂类型相同，若后续形成N型晶体管，则源极区12和漏极区13中注入N型掺杂；若后续P型晶体管，则源极区12和漏极区13中注入P型掺杂。
通过离子注入，还可以对衬底的有源区11中的特定区域进行掺杂，以在衬底的有源区11中形成第一掺杂区(图中未示出)和第二掺杂区(图中未示出)。第一掺杂区和第二掺杂区间隔设置，且第一掺杂区位于源极区12背离漏极区13的一侧，第二掺杂区位于漏极区13背离源极区12的一侧。第一掺杂区与第二掺杂区通过注入P型掺杂或N型掺杂，可以形成P型掺杂区或N型掺杂区。第一掺杂区与第二掺杂区的掺杂类型相同。第一掺杂区和第二掺杂区用于将有源区11引出，使外部施加偏置电压到有源区11，以给晶体管提供不同的基底偏置电压。
然后，结合图3b和图3c所示，在基底1上形成隔离层2，隔离层2可以为浅槽隔离结构(Shallow Trench Isolation，STI)。隔离层2可以围绕有源区11设置，隔离层2的高度可以与有源区11的高度相同。在有源区11为鳍式有源区时，如图3b所示，隔离层2位于相邻有源区11之间，且隔离层2的高度小于有源区11的高度，隔离层2靠近有源区11侧壁的底部设置。隔离层2包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
在有源区11上形成栅极结构3，在基底1包括多个有源区11时，形成与多个有源区11一一对应的多个栅极结构3，且每个栅极结构3位于其对应的有源区11上。栅极结构3可以包括栅极层31，以及位于有源区11与栅极层31之间的栅极绝缘层32，栅极绝缘层32用于对栅极层31和有源区11进行隔离。栅极层31可以为多晶硅(poly)等，栅极绝缘层32包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
栅极结构3可以仅位于源极区12和漏极区13之间的有源区11上，以与源极区12、漏极区13构成晶体管。在有源区11为鳍式有源区时，如图3b和图3c所示，栅极结构3可以位于源极区12和漏极区13之间的有源区11上并沿有源区11的相对两侧壁延伸至隔离层2(有源区11的另外相对两侧壁不具有栅极结构)，以与源极区12、漏极区13构成鳍式场效晶体管(FinField-Effect Transistor，FinFET)。
有源区11可以为超低压有源区、低压有源区或高压有源区。超低压有源区对应的晶体管为超低压晶体管，低压有源区对应的晶体管为低压晶体管，高压有源区对应的晶体管为高压晶体管。其中，超低压、低压和高压为相对概念。超低压晶体管的工作电压(即施加到栅极结构中栅极层上的电压)相对较小，例如0V至5V，高压晶体管的工作电压相对较大，例如15V至25V，低压晶体管的工作电压位于超低压晶体管的工作电压和高压晶体管的工作电压之间，例如5V至15V。在超低压晶体管、低压晶体管和高压晶体管中，高压有源区最大，超低压有源区最小，低压有源区位于高压有源区和低压有源区之间。高压晶体管的沟道深度最大，超低压晶体管的沟道深度最小，低压晶体管的沟道深度位于高压晶体管的沟道深度和超低压晶体管的沟道深度之间。
在形成栅极结构3后，如图3b和图3c所示，可以对栅极结构3的表面进行氧化，以在栅极结构3的表面形成保护层33。具体地，对栅极结构3中的栅极层31进行氧化，以在栅极层31的表面形成保护层33。保护层33用于对栅极层31进行保护。本实施例通过对栅极层31进行氧化来形成保护层33，可以使栅极层31上的保护层33更加均匀。
步骤102、在相邻栅极结构之间形成具有空隙的间隔层。
本发明实施例中，在相邻两个晶体管中，尤其是相邻的两个鳍式场效晶体管中，晶体管之间的间距较小，即晶体管的栅极结构3之间的间距较小，且晶体管的栅极结构3较高，使得相邻栅极结构3之间会产生寄生电容。本实施例在相邻栅极结构3之间的间隔层中形成空隙(Air Gap)，即相邻栅极结构3之间对应一个空隙，可以降低寄生电容的介电常数，提高半导体器件的电性能。
具体地，所述间隔层包括第一介质层和第二介质层，步骤102中的所述在相邻栅极结构之间形成具有空隙的间隔层，包括：
在所述相邻栅极结构之间形成牺牲层，所述牺牲层的高度小于所述栅极结构的高度，所述牺牲层与所述第一介质层的材料不同；
在所述相邻栅极结构之间形成具有开口的第一介质层，且所述第一介质层位于所述牺牲层上；
通过所述开口去除所述牺牲层，以在所述相邻栅极结构之间形成与所述开口相连通的牺牲间隙；
通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层。
其中，牺牲层可以通过对初始牺牲层的刻蚀来实现。具体地，所述在所述相邻栅极结构之间形成牺牲层的步骤，包括：
在所述栅极结构上形成初始牺牲层，所述初始牺牲层还填充在所述相邻栅极结构之间；
对所述初始牺牲层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始牺牲层以及所述相邻栅极结构之间的部分初始牺牲层，得到所述牺牲层。
在图3b的基础上，如图3d所示，采用薄膜沉积工艺，在栅极结构3上形成初始牺牲层40，初始牺牲层40的厚度可以较厚，使得初始牺牲层40能够填充在相邻栅极结构3之间，即至少保证相邻栅极结构3之间被填满初始牺牲层40。此时，初始牺牲层40上表面(即初始牺牲层40背离基底1一侧的表面)的高度大于栅极结构3上表面(即栅极结构3背离基底1一侧的表面)的高度。在图3c的基础上，如图3e所示，初始牺牲层40还覆盖位于有源区11上的栅极结构3的侧壁，使得初始牺牲层40完全覆盖栅极结构3。其中，薄膜沉积工艺可以为物理气相沉积、化学气相沉积、原子层沉积、激光辅助沉积等。初始牺牲层40可以为多晶硅、碳C等。
然后，在图3d的基础上，如图3f所示，采用各向异性刻蚀工艺(包括干法刻蚀或湿法刻蚀)，对初始牺牲层40进行刻蚀，以去除栅极结构3背离基底1一侧的部分初始牺牲层40以及相邻栅极结构3之间的部分初始牺牲层40。在图3e的基础上，如图3g所示，同时对有源区11上的部分初始牺牲层40进行刻蚀，使刻蚀后的初始牺牲层的上表面的高度小于栅极结构3的上表面的高度，刻蚀后的初始牺牲层即构成牺牲层41。此时，栅极结构3的上表面和部分侧壁裸露。需要说明的是，初始牺牲层40不能过度刻蚀，即牺牲层41的厚度不能过小，以保证后续牺牲层41处能够形成空隙。牺牲层41的厚度可以大于栅极结构3的厚度的20％。牺牲层41可以为多晶硅、碳等。
由于牺牲层41的高度小于栅极结构3的高度，因此还可以在相邻栅极结构3之间形成第一介质层52。具体地，所述在所述相邻栅极结构之间形成具有开口的第一介质层的步骤，包括：
在所述栅极结构上形成初始介质层，所述初始介质层覆盖所述牺牲层；
采用各向异性刻蚀工艺，对所述初始介质层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始介质层，并在所述相邻栅极结构之间的初始介质层中形成所述开口，得到所述第一介质层。
在图3f的基础上，如图3h所示，采用薄膜沉积工艺，在栅极结构3上形成初始介质层50，初始介质层50还位于相邻栅极结构3之间并覆盖牺牲层41，即初始介质层50覆盖栅极结构3裸露的上表面和部分侧壁以及相邻栅极结构3之间的牺牲层41。在图3g的基础上，如图3i所示，初始介质层50还覆盖有源区11上的牺牲层41(包括上表面和侧壁)、有源区11(包括有源区11裸露的上表面和侧壁)和隔离层2。初始介质层50包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
在图3h的基础上，如图3j所示，采用各向异性刻蚀工艺(包括干法刻蚀或湿法刻蚀)，对初始介质层50进行刻蚀，由于栅极结构3上表面覆盖的初始介质层50和牺牲层41上覆盖的初始介质层50的厚度较薄，而栅极结构3侧壁覆盖的初始介质层50的厚度(即初始介质层50在第一方向F1上的长度，第一方向F1是指垂直于基底1上表面的方向)较厚，因此在刻蚀去除栅极结构3上表面覆盖的初始介质50时，会去除牺牲层41上覆盖的初始介质层50，但栅极结构3侧壁覆盖的初始介质层50不会完全去除，使得相邻栅极结构3之间的初始介质层50中形成开口51。另外，在图3i的基础上，如图3k所示，同时去除有源区11上的牺牲层41上表面覆盖的初始介质层50，以裸露有源区11上的牺牲层41，另外去除有源区11上表面覆盖的初始介质层50，去除隔离层2上的初始介质层50。刻蚀后的初始介质层50即构成第一介质层52。第一介质层52包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
在图3j的基础上，如图3l所示，由于开口51裸露牺牲层41，且牺牲层41与第一介质层52的材料不同，因此采用牺牲层41对应的刻蚀液或刻蚀气体，通过开口51可以对相邻栅极结构3之间的牺牲层41进行刻蚀，以去除相邻栅极结构3之间的牺牲层41。在去除相邻栅极结构3之间的牺牲层41后，相邻栅极结构3之间形成牺牲间隙42，且牺牲间隙42与开口51相连通。另外，在图3k的基础上，如图3m所示，由于有源区11上的牺牲层41被裸露，因此在去除相邻栅极结构3之间的牺牲层41时，去除有源区11上的牺牲层41，以在第一介质层52与栅极结构3之间形成间隙55。
在形成牺牲间隙42后，通过开口51在牺牲间隙42中形成第二介质层53。具体地，所述通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层的步骤，包括：
在所述栅极结构上形成所述第二介质层，所述第二介质层覆盖所述第一介质层，并通过所述开口延伸至所述牺牲间隙中，使所述第二介质层在所述牺牲间隙中具有所述空隙。
在图3l的基础上，如图3n所示，采用薄膜沉积工艺，在栅极结构3上形成第二介质层53，第二介质层53覆盖第一介质层52，并通过开口51填充于牺牲间隙42中。由于开口51的尺寸(如宽度)较小，因此在牺牲间隙42中还未填充满第二介质层53时，开口51中即填充满第二介质层53，导致开口51提前封口，使得牺牲间隙42中的第二介质层53具有空隙54，即相邻栅极结构3之间具有空隙54。另外，在图3m的基础上，如图3o所示，第二介质层53还填充在间隙55中，并覆盖裸露的有源区11和隔离层2。第二介质层53和第一介质层52构成间隔层5。第二介质层53包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
需要说明的是，相邻栅极结构3之间设置空隙54即可降低相邻栅极结构之间寄生电容的介电常数，但为了达到更优效果(即更有效地降低相邻栅极结构之间寄生电容的介电常数)，需要保证相邻栅极结构3之间的空隙54足够大，因此开口51的尺寸不能过大，开口51的宽度可以位于相邻栅极结构3间距的10％至30％之间。若相邻栅极结构3之间的空隙54不够大，还可以再进行一次刻蚀和填充，以增大空隙54体积。例如，在形成具有空隙54的第二介质层53后，在开口51中填充的第二介质层53中刻蚀形成子开口(图中未示出)，并通过子开口对牺牲间隙42中的第二介质层53进行刻蚀，以去除牺牲间隙42中的部分第二介质层53。其中，子开口的尺寸小于开口51的尺寸。然后，通过子开口向牺牲间隙42中填充介质层，由于子开口的尺寸更小，因此子开口会更快速封口(即子开口中填充满介质层)，使得牺牲间隙42中填充的介质层较少(少于牺牲间隙42中被刻蚀掉的第二介质层53)，从而增大相邻栅极结构3之间空隙54的体积，保证相邻栅极结构3之间的寄生电容的介电常数有效降低。
优选地，所述空隙54在第一方向F1上的长度位于所述栅极结构3在所述第一方向F1上的长度的20％至80％之间，所述空隙54在第二方向F2上的长度位于所述相邻栅极结构3的间距的30％至80％之间，所述空隙54在第三方向F3上的长度位于所述栅极结构3在所述第三方向F3上的长度的70％至100％之间；所述第一方向F1为垂直于所述基底1上表面的方向，所述第二方向F2为所述相邻栅极结构3的排列方向，所述第三方向F3分别与所述第一方向F1、所述第二方向F2相垂直。
本发明实施例提供的半导体器件的制作方法，能够提供基底以及位于基底上的隔离层，基底包括多个间隔设置的有源区，隔离层位于相邻有源区之间，在有源区上形成栅极结构，在相邻栅极结构之间形成具有空隙的间隔层，以在缩短相邻栅极结构的间距，保证相邻栅极结构的隔离效果的同时，降低相邻栅极结构之间寄生电容的介电常数，提高半导体器件的电性能，进而减小存储器的体积，提高存储器的电性能。
本发明实施例还提供一种半导体器件，能够通过上述实施例中的半导体器件的制作方法制作而成。
如图4所示，半导体器件包括基底1、多个栅极结构3和间隔层5。
基底1可以包括衬底，衬底可以是硅衬底、锗衬底，也可以是包括其他元素的半导体衬底。基底1包括多个间隔设置的有源区11，所述有源区11包括间隔设置的源极区和漏极区。在一些实施例中，有源区11可以为鳍式有源区，鳍式有源区凸出形成于基底1的表面。
半导体器件还可以包括隔离层2，隔离层2可以围绕有源区11设置，隔离层2的高度可以与有源区11的高度相同。在有源区11为鳍式有源区时，如图5所示，隔离层2位于相邻有源区11之间，且隔离层2的高度小于有源区11的高度，隔离层2靠近有源区11侧壁的底部设置。隔离层2包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
多个栅极结构3与多个有源区11一一对应，且栅极结构3位于其对应的有源区11上。栅极结构3可以包括栅极层31，以及位于有源区11与栅极层31之间的栅极绝缘层32，栅极绝缘层32用于对栅极层31和有源区11进行隔离。栅极层31可以为多晶硅(poly)等，栅极绝缘层32包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
栅极结构3可以位于源极区12和漏极区13之间的有源区11上，以与源极区、漏极区构成晶体管。在有源区11为鳍式有源区时，如图5所示，栅极结构3可以位于源极区和漏极区之间的有源区11上并沿有源区11的侧壁延伸至隔离层2，使得栅极结构3与源极区、漏极区构成鳍式场效晶体管。
间隔层5至少位于相邻栅极结构3之间，且间隔层5在相邻栅极结构3之间具有空隙54，使得相邻栅极结构3之间对应一个空隙54，以减小相邻栅极结构3之间的寄生电容的介电常数。
优选地，所述空隙54在第一方向F1上的长度位于所述栅极结构3在所述第一方向F1上的长度的20％至80％之间，所述空隙54在第二方向F2上的长度位于所述相邻栅极结构3的间距的30％至80％之间，所述空隙54在第三方向F3上的长度位于所述栅极结构3在所述第三方向F3上的长度的70％至100％之间；所述第一方向F1为垂直于所述基底1上表面的方向，所述第二方向F2为所述相邻栅极结构3的排列方向，所述第三方向F3分别与所述第一方向F1、所述第二方向F2相垂直。
间隔层5还可以覆盖栅极结构3的上表面和侧壁、有源区11的上表面和侧壁以及隔离层2，如图3o所示。
间隔层5可以包括第一介质层52和第二介质层53，即第一介质层52和第二介质层53至少位于相邻栅极结构3之间。第二介质层53位于隔离层2上，第一介质层52位于第二介质层53上，空隙54位于第二介质层53中。第二介质层53在相邻栅极结构3之间的厚度需要足够大，以保证第二介质层53中空隙54的体积足够大。相邻栅极结构3之间的第二介质层53的厚度小于栅极结构3的厚度，且大于栅极结构3厚度的20％。第一介质层52包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。第二介质层53包括但不限于氧化硅、氮化硅和氮氧化硅中的任意一种或多种组合。
在一些实施例中，第二介质层53还可以贯穿第一介质层52并覆盖栅极结构3和第一介质层52，使第一介质层52位于第二介质层53的内部。
在一些实施例中，如图3n所示，半导体器件还包括保护层33，保护层33位于栅极结构3与间隔层5之间，以对栅极结构3进行保护。
本发明实施例提供的半导体器件，在相邻栅极结构之间形成具有空隙的间隔层，以在缩短相邻栅极结构的间距，保证相邻栅极结构的隔离效果的同时，降低相邻栅极结构之间寄生电容的介电常数，提高半导体器件的电性能，进而减小存储器的体积，提高存储器的电性能。
参见图5，是本发明实施例提供的存储器的结构示意图。
如图5所示，存储器包括存储阵列结构100，以及与存储阵列结构100连接的外围结构200。其中，存储阵列结构100可以为非易失性存储器阵列结构，例如存储阵列结构100可以为NAND闪存、NOR闪存等。
具体地，存储阵列结构100可以包括衬底101以及位于衬底101上的堆栈层102，堆栈层102包括多个纵向交替堆叠的栅极层103和层间绝缘层104。其中，纵向是指垂直于衬底101上表面的方向。栅极层103和层间绝缘层104的堆叠层数不做限制，例如48层、64层等等。存储阵列结构100还可以包括纵向贯穿堆栈层102并延伸至衬底101内的存储沟道结构105。存储沟道结构105可以包括纵向延伸的沟道层(图中未示出)以及围绕沟道层周侧设置的存储介质层(图中未示出)。
外围结构200可以包含CMOS(互补金属氧化物半导体)、SRAM(静态随机存取存储器)、DRAM(动态随机存取存储器)、FPGA(现场可编程门阵列)、CPU(中央处理器)、Xpoint芯片等器件。
具体地，外围结构200可以位于存储阵列结构100上，且外围结构200与存储阵列结构100相连接。外围结构200可以包括上述实施例中的半导体器件，此处不再详细赘述。
存储阵列结构100与外围结构200也可以采用其他架构形式，例如外围结构200位于存储阵列结构100的下方，即PUC(periphery under core array)架构，或者，外围结构200与存储阵列结构100并列设置，即PNC(periphery near core array)架构等，此处不做具体限定。
本发明实施例提供的存储器，能够通过降低半导体器件中相邻栅极结构之间寄生电容的介电常数，有效减小存储器的体积，且提高存储器的电性能。
参见图6，是本发明实施例提供的存储系统的结构示意图。
如图6所示，本发明实施例还提供一种存储系统，存储系统包括存储器300和控制器400，存储器300与控制器400电性连接，控制器400用于控制存储器300存储数据。存储器300为上述实施例中的存储器，在此不再详细赘述。
所述存储系统可以应用于计算机、电视、机顶盒、车载等终端产品上。
本发明实施例提供的存储系统，能够通过降低半导体器件中相邻栅极结构之间寄生电容的介电常数，在减小存储器体积的同时，提高存储系统的电性能。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明实施例，本领域的普通技术人员，在不脱离本发明实施例的精神和范围内，均可作各种更动与润饰，因此本发明实施例的保护范围以权利要求界定的范围为准。

Claims (15)

1.一种半导体器件的制作方法，其特征在于，包括：
提供基底和多个栅极结构，所述基底包括多个间隔设置的有源区，所述多个栅极结构一一对应地位于多个有源区上；
在相邻栅极结构之间形成具有空隙的间隔层。
2.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述间隔层包括第一介质层和第二介质层；
所述在相邻栅极结构之间形成具有空隙的间隔层的步骤，包括：
在所述相邻栅极结构之间形成牺牲层，所述牺牲层的高度小于所述栅极结构的高度，所述牺牲层与所述第一介质层的材料不同；
在所述相邻栅极结构之间形成具有开口的第一介质层，且所述第一介质层位于所述牺牲层上；
通过所述开口去除所述牺牲层，以在所述相邻栅极结构之间形成与所述开口相连通的牺牲间隙；
通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层。
3.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述相邻栅极结构之间形成牺牲层的步骤，包括：
在所述栅极结构上形成初始牺牲层，所述初始牺牲层还填充在所述相邻栅极结构之间；
对所述初始牺牲层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始牺牲层以及所述相邻栅极结构之间的部分初始牺牲层，得到所述牺牲层。
4.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述在所述相邻栅极结构之间形成具有开口的第一介质层的步骤，包括：
在所述栅极结构上形成初始介质层，所述初始介质层覆盖所述牺牲层；
对所述初始介质层进行刻蚀，以去除所述栅极结构背离所述基底一侧的部分初始介质层，并在所述相邻栅极结构之间的初始介质层中形成所述开口，得到所述第一介质层。
5.根据权利要求2所述的半导体器件的制作方法，其特征在于，所述通过所述开口在所述牺牲间隙中形成具有所述空隙的所述第二介质层的步骤，包括：
在所述栅极结构上形成所述第二介质层，所述第二介质层覆盖所述第一介质层，并通过所述开口延伸至所述牺牲间隙中，使所述第二介质层在所述牺牲间隙中具有所述空隙。
6.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述在相邻栅极结构之间形成具有空隙的间隔层的步骤之前，还包括：
对所述栅极结构的表面进行氧化，以在所述栅极结构的表面形成保护层。
7.根据权利要求1所述的半导体器件的制作方法，其特征在于，所述有源区为鳍式有源区，所述栅极结构位于所述鳍式有源区上并沿所述鳍式有源区的侧壁延伸。
8.一种半导体器件，其特征在于，包括：
基底，包括多个间隔设置的有源区；
多个栅极结构，所述多个栅极结构一一对应地位于多个有源区上；
间隔层，至少位于相邻栅极结构之间，且位于所述相邻栅极结构之间的间隔层中具有空隙。
9.根据权利要求8所述的半导体器件，其特征在于，所述空隙在第一方向上的长度位于所述栅极结构在所述第一方向上的长度的20％至80％之间，所述空隙在第二方向上的长度位于所述相邻栅极结构的间距的30％至80％之间，所述空隙在第三方向上的长度位于所述栅极结构在所述第三方向上的长度的70％至100％之间；所述第一方向为垂直于所述基底上表面的方向，所述第二方向为所述相邻栅极结构的排列方向，所述第三方向分别与所述第一方向、所述第二方向相垂直。
10.根据权利要求8所述的半导体器件，其特征在于，所述间隔层包括具有所述空隙的第二介质层，以及位于所述第二介质层上的第一介质层。
11.根据权利要求10所述的半导体器件，其特征在于，所述第二介质层还贯穿所述第一介质层并覆盖所述栅极结构和所述第一介质层。
12.根据权利要求8所述的半导体器件，其特征在于，所述半导体器件还包括位于所述栅极结构与所述间隔层之间的保护层。
13.根据权利要求8所述的半导体器件，其特征在于，所述有源区为鳍式有源区，所述栅极结构位于所述鳍式有源区上并沿所述鳍式有源区的侧壁延伸。
14.一种存储器，其特征在于，包括存储阵列结构，以及与所述存储阵列结构连接的外围结构；
所述外围结构包括如权利要求8至13任一项所述的半导体器件。
15.一种存储系统，其特征在于，包括如权利要求14所述的存储器，以及与所述存储器电性连接的控制器。
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