KR100286903B1 - 모스 트랜지스터 제조 방법 - Google Patents

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Abstract

본 발명의 모스 트랜지스터 제조 방법은, 소자 영역이 정의된 반도체 기판 또는 웰 상에 게이트 산화막과 다결정 실리콘을 연속하여 증착한 뒤 사진 식각 공정에 의해 게이트 전극을 형성하고, 게이트 전극을 마스크로 하여 반도체 기판 또는 웰의 소자 영역에 소스/드레인 영역을 형성하고, 게이트 전극과 소스/드레인 영역이 형성된 반도체 기판 또는 웰 위에 산화막을 형성하고, 게이트 전극의 사이드 벽의 산화막만 남겨두고 상기 산화막을 제거하고, 소자 영역 위에 선택적 에피택시 공정에 의해 상기 게이트 전극과 소스/드레인 영역위에 실리콘 에피층을 성장시키고, 본 발명의 모스 트랜지스터 제조 방법을 따르면, 집적도가 높고 기생 전류의 발생을 감소되고 공정이 단순한 모스 트랜지스터를 제조할 수 있다.

Description

모스 트랜지스터 제조 방법{a method for making MOS transistor}
본 발명은 MOS(metal oxide semiconductor) 트랜지스터의 제조방법에 관한 것으로서, 특히, 엘디디(lightly doped drain, 이하 LDD)형 MOS 트랜지스터의 제조 방법에 관한 것이다.
MOS 트랜지스터는 반도체 기판에 형성된 소스/드레인 영역과, 소스/드레인 영역이 형성된 기판상에 게이트 산화막과 게이트가 형성되는 구조이다.
최근에는 그리고, 소스/드레인 영역의 안쪽에 불순물의 농도가 엷은 LDD 영역을 둔 구조의 MOS 트랜지스터가 주로 사용되고 있는데, 이는 반도체 소자로서 동작을 하지 못하게 되는 펀치 스루(punch through) 현상을 감소시키키 위한 것이다. 이러한 MOS 트랜지스터를 LDD형 MOS 트랜지스터라 한다.
이하에서는 도1a 내지 도1g를 참조하여 종래의 일반적인 LDD형 MOS 트랜지스터를 제조하는 방법을 설명한다.
반도체 기판(1) 표면에 필드 산화막 또는 트렌치를 형성하여 소자 영역을 형성한다. 이 때 형성된 소자 영역에 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P 웰(well) 또는 N 웰을 형성할 수도 있다.
그리고, 도1a와 같이, 소자 영역이 형성된 반도체 기판(1) 또는 웰 상에 게이트 산화막(2)과 다결정 실리콘(3)을 연속하여 증착한 뒤, 사진 식각 공정에 의해 도1b와 같이 게이트 전극(3)을 형성한다.
그런 다음, 도1c와 같이,게이트 전극(3)을 마스크로 하여 반도체 기판(1) 또는 웰과 반대 도전형을 갖는 저농도의 불순물을 반도체 기판(1) 또는 웰에 저 에너지로 이온을 주입하여 저농도 소스/드레인 영역인 LDD영역(4)을 형성한다.
그리고, 반도체 기판(1) 전면에 걸쳐 저압 화학 기상 증착법(low pressure chemical vapor deposition, LPCVD)으로 산화막을 증착시킨 후 이방성 식각하여 도1d와 같이 게이트 전극(3)의 측벽에 절연 스페이서(spacer, 5)를 형성한다.
그 후, 도1e와 같이, 게이트 전극(3)과 측벽의 절연 스페이서(5)를 마스크로 하여 저농도 소스/드레인 영역(4)을 형성하기 위한 이온주입 공정시 주입된 불순물과 동일 도전형의 불순물을 반도체 기판(1) 또는 웰에 이온 주입함으로써 고농도 소스/드레인 영역(6)을 형성한다.
그리고, 도1f와 같이, 소자 영역의 접촉단(contact)을 형성하기 위한 금속 실리사이드(silicide) 막(7)을 도포한다. 이 때, 금속은 티타늄(Ti) 또는 코발트(Co)를 사용한다.
그 후, 도1g와 같이, 소자 영역위의 금속 실리사이드(7) 막만 남겨두고 실리사이드 막(7)을 제거한다.
이상과 같은 공정에 의해 LDD형 모스 트랜지스터를 제조했다.
그런데, 이와 같은 LDD형 모스 트랜지스터의 제조방법은 실리사이드 필름으로 접촉단을 형성함과 절연 스페이서로 인해 다음과 같은 문제점이 있다.
즉, 실리사이드 형성을 위해서 고온의 열처리를 하는데, 이러한 열처리로 인해 얕은 접합(shallow junction)을 형성하기가 힘들다. 또한, 앝은 접합을 형성하였다 하더라도 채널과는 무관한 영역사이에서 기생전류가 많이 발생하는 문제점이 있다.
그리고, 이러한 실리사이드 필름과 게이트 전극의 측벽에 절연 스페이서를 형성함으로 인해 게이트 전극의 선폭이 커져 모스 소자의 크기를 크게 하여 소자의 집적도에 좋지 않은 영향을 미치는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로서, 집적도가 높고, 기생 전류의 발생을 감소시키고, 공정이 단순한 모스 트랜트랜지스터 제조 방법을 제공하기 위한 것이다.
도1a 내지 도1g는 종래의 LDD형 MOS 트랜지스터를 제조하는 방법을 설명한다.
도2a 내지 도2d는 본 발명의 일실시예를 따른 모스 트랜지스터 제조 방법을 제조 공정 순서에 따라 나타낸 반도체 기판의 단면도이다.
본 발명의 모스 트랜지스터 제조 방법은, 소자 영역이 정의된 반도체 기판 또는 웰 상에 게이트 산화막과 다결정 실리콘을 연속하여 증착한 뒤 사진 식각 공정에 의해 게이트 전극을 형성하고, 게이트 전극을 마스크로 하여 반도체 기판 또는 웰의 소자 영역에 소스/드레인 영역을 형성하고, 게이트 전극과 소스/드레인 영역이 형성된 반도체 기판 또는 웰 위에 산화막을 형성하고, 게이트 전극의 사이드 벽의 산화막만 남겨두고 상기 산화막을 제거하고, 소자 영역 위에 선택적 에피택시 공정에 의해 상기 게이트 전극과 소스/드레인 영역위에 실리콘 에피층을 성장시킨다.
이하에서는 본 발명의 바람직한 일실시예에 대해 도면을 참조하여 상세히 설명한다.
도2a 내지 도2d는 본 발명의 일실시예를 따른 모스 트랜지스터 제조 방법을 제조 공정 순서에 따라 나타낸 반도체 기판의 단면도이다.
먼저 반도체 기판(11) 표면에 필드 산화막 또는 트렌치를 형성하여 소자 영역을 형성한다. 이 때 형성된 소자 영역에 이온을 주입하고 확산하여 불순물 농도의 균일성이 높은 P 웰(well) 또는 N 웰을 형성할 수도 있다.
그리고, 소자 영역이 형성된 반도체 기판(11) 또는 웰 상에 게이트 산화막(12)과 다결정 실리콘(13)을 연속하여 증착한 뒤, 사진 식각 공정에 의해 게이트 전극(13)을 형성한다.
그런 다음, 게이트 전극(13)을 마스크로 하여 반도체 기판(11) 또는 웰과 반대 도전형을 갖는 저농도의 불순물을 반도체 기판(11) 또는 웰에 저 에너지로 이온을 주입하여 저농도 소스/드레인 영역인 LDD영역(14)을 도2a와 같이 형성한다.
그리고, 도2b에 도시된 바와 같이, 반도체 기판의 전면에 폴리 산화 공정(poly oxidation)에 의해 산화막(15)을 증착한다.
그 후, 도2c에 도시된 바와 같이, 게이트 전극의 측벽의 산화막(15)만 남겨두고 게이트의 상부와 실리콘 기판위의 산화막을 제거한다.
그리고, 도2d에 도시된 바와 같이, 선택적 에피택시(epitaxy) 방법에 의해 실리콘 기판과 게이트 전극위에만 실리콘을 성장시킨다. 선택적 에피택시 성장법은 기판 위에 실리콘과 저온에서 공융(共融)하는 금속의 패턴을 설치하고, 기판을 일정 온도로 유지, 실리콘과 금속을 공융 상태로 해 두고, 기상 중에서 공급되는 실리콘은 공융층 속으로 들어가 기판과의 경계면에서 재결정화해서 에피택셜층을 형성하고, 그 부분이 점차 신장하는 방법이다. 이 때 성장되는 실리콘 에피택시층(16)은 인시튜(in-situ) 공정으로/㎤ 이상 B, Sb, P 등을 도핑함으로써 이루어진다. 이와 같은 선택적 에피택시 공정에 의해 소자 영역의 접촉단을 형성하기 위한 금속층 제조 공정이 없어지고, 이로 인해 금속층 접촉단 제조 공정으로 인해 나타나는 기생 전류를 감소 시킬 수 있다. 또한, 실리콘과 금속층 사이의 숏키 접합 브레이크 다운 전압이 1V이하로 됨으로 인해 디바이스 작동 전압에서 접촉 저항을 줄일 수 있다. 또한, 소스/드레인 이온 주입공정을 거치지 않음으로 인해 공정이 단순화되고, 소스/드레인 형성시에 발생하는 핫 캐리어(hot carrier)에 의한 전류효과도 감소시킬수 있다.
이상과 같은 방법에 의해 모스 트랜지스터 소자가 완성된다.
본 발명은 이상에서 기재한 실시예에 한정되는 것이 아니라, 각 개별층의 두께를 달리하거나, 산화막이나 절연막의 소재를 달리하는 등 다양한 변화가 가능하다.
본 발명의 모스 트랜지스터 제조 방법을 따르면, 단순한 공정으로 매우 얕은 트렌치를 형성함으로써 집적도가 높고 기생 전류의 발생을 감소되고 공정이 단순한 모스 트랜지스터를 제조할 수 있다.

Claims (4)

  1. 소자 영역이 정의된 반도체 기판 또는 웰 상에 게이트 산화막과 다결정 실리콘을 연속하여 증착한 뒤 사진 식각 공정에 의해 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 마스크로 하여 상기 반도체 기판 또는 웰의 소자 영역에 소스/드레인 영역을 형성하는 단계;
    상기 게이트 전극과 상기 소스/드레인 영역이 형성된 반도체 기판 또는 웰 위에 산화막을 형성하는 단계;
    상기 게이트 전극의 사이드 벽의 산화막만 남겨두고 상기 산화막을 제거하는 단계;
    상기 소자 영역 위에 선택적 에피택시 공정에 의해 상기 게이트 전극과 소스/드레인 영역위에 실리콘 에피층을 성장시키는 단계
    를 포함하는 모스 트랜지스터 제조 방법.
  2. 제1항에서,
    상기 실리콘 에피층을 성장 시키는 단계는,
    인시튜 상태로 도핑하는 것을 특징으로 하는 모스 트랜지스터 제조 방법.
  3. 제2항에서,
    상기 도핑은 B, Sb, P 또는 그 화합물을 도핑하는 모스 트랜지스터 제조 방법.
  4. 제3항에서,
    상기 도핑은/㎤ 이상/㎤이하의 농도로 도핑하는 모스 트랜지스터 제조 방법.
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