JP5030774B2 - トランジスタ形成方法 - Google Patents

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Description

発明の背景
発明の分野
[0001]本発明の実施形態は概して、半導体製造プロセスおよびデバイスの分野、より具体的には、半導体デバイスを形成するシリコン含有膜を堆積する方法に関する。
関連技術の説明
[0002]より小型のトランジスタが製造されると、シリコン含有ＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）デバイスなどのサブ１００ｎｍＣＭＯＳ（相補型金属酸化膜半導体）デバイス用の極めて浅いソース／ドレイン接合を生成することがより難題となりつつある。このようなＭＯＳ（ＦＥＴ）トランジスタは、ドーパント導電性タイプに応じてｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタおよびｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタを含んでいてもよいのに対して、ＰＭＯＳはｐ型チャネルを有する、つまりホールがチャネルの伝導を担っており、またＮＭＯＳがｎ型チャネルを有する、つまり電子がチャネルの伝導を担っている。
[0003]シリコンベース材料がＭＯＳＦＥＴデバイスのデバイス作成に使用されてもよい。例えば、ＰＭＯＳ用途において、トランジスタの凹状エリアの膜は通例シリコンゲルマニウムであり、またＮＭＯＳ用途について、凹状エリアの膜はＳｉＣであってもよい。シリコンゲルマニウムは、シリコンのみよりも多くのホウ素を注入して、接合抵抗率を低下させるのに好都合に使用され、これはデバイス性能を改良し、例えば基板表面でのシリサイド層とのシリコンゲルマニウムインタフェースは、シリコンゲルマニウムとのシリコンインタフェースよりも低いショットキーバリアを有する。
[0004]凹状エリアはソース／ドレイン延長部つまりソース／ドレイン特徴部を備えており、これは、シリコンをエッチングして凹状ソース／ドレイン特徴部を作り、次いでエッチングされた表面を選択的に成長したシリコンゲルマニウムエピ層によって充填することによって製造される。シリコンとシリコンゲルマニウム材料間の格子の不一致は、接合の横方向寸法に移送されて、ＰＭＯＳチャネルの圧縮歪みを作成し、ホールの移動性を増大させ、かつデバイス性能を改良する圧縮ストレスを生成する。
[0005]選択シリコンエピタキシャル（Ｓｉエピタキシャル）堆積およびシリコンゲルマニウムエピタキシャル堆積によって、誘電エリアでの成長のないシリコン（Ｓｉ）溝（ｍｏａｔｓ）でのエピ層の成長が可能になる。選択エピタキシーは、ソース／ドレイン、ソース／ドレイン延長部、コンタクトプラグ、およびバイポーラデバイスのベース層堆積などの半導体デバイスで使用可能である。付加的に、選択エピタキシーによって、イン・シトゥードーピングによるほぼ完全なドーパント活性化が可能になるため、ポストアニーリングプロセスが省略されてもよい。従って、接合深さは、シリコンエッチングおよび選択エピタキシーによって正確に画成可能である。改良された接合深さもまた圧縮ストレスを発生させる。デバイス作成におけるシリコン含有材料の使用の一例はＭＯＳＦＥＴデバイス用である。
[0006]しかしながら、特徴部サイズを縮小する際に使用する極めて浅いソース／ドレイン接合用途において、従来の製造プロセスは、ＰＭＯＳデバイスにおけるシリーズ抵抗の増加と圧縮ストレスの低下をもたらす。また、トランジスタのソース／ドレイン領域の表面のシリサイド化は、シリーズ抵抗を更に増大させ、かつトランジスタに形成された所望の圧縮ストレスに対抗する引張りストレスを発生させる接合消費をもたらす。このように、シリコンゲルマニウム内蔵のＭＯＳＦＥＴ用の従来のエッチングおよび堆積プロセスは所望のものに満たず、望ましくないドーパント拡散および望ましくないストレス緩和効果をもたらした。
[0007]従って、高いドーパント濃度および内蔵を有するシリコンおよびシリコン化合物をデバイス性能が改良された半導体デバイスに選択的にエピタキシー堆積するためのプロセスを有する必要がある。
発明の概要
[0008]本発明は、半導体デバイスで使用する材料を堆積するのに適用する。一実施形態では、第１の導電性を有する基板上にゲート誘電体を形成するステップと、該ゲート誘電体上にゲート電極を形成するステップと、第１のドーパントを該基板表面に注入して、該電極の対向する側に第２の導電性を有するソース／ドレイン領域を形成するステップであって、該ソース／ドレイン領域が垂直部分および水平部分を有するステップと、該ゲート電極の横方向に対向する側壁に沿って１対の側壁スペーサを形成するステップであって、該第１の対の側壁スペーサが該ソース／ドレイン領域の第１の垂直部分をカバーするステップと、該第１のドーパントを注入して、該ソース／ドレイン領域の該水平部分を増大させるステップと、該第１の対の側壁スペーサの一部を除去して、該ソース／ドレイン領域のより大きな垂直部分を露出するステップと、該電極の対向する側の該ソース／ドレイン領域に１対の特徴限定部をエッチングするステップであって、該ソース／ドレイン領域の少なくとも一部を除去するステップと、シリコンゲルマニウム材料を該特徴限定部に選択的に堆積して、シリコンゲルマニウムソース／ドレイン領域を形成するステップと、側壁材料を該１対の側壁スペーサ上に堆積して、該シリコンゲルマニウムソース／ドレイン領域の第１の垂直部分をカバーするステップと、を含む、基板を処理する方法が提供される。
[0009]別の実施形態では、第１の導電性を有する基板上にゲート誘電体を形成するステップと、該ゲート誘電体上にゲート電極を形成するステップと、該ゲート電極の横方向に対向する側壁に沿って第１の対の側壁スペーサを形成するステップと、該電極の対向する側に１対のソース／ドレイン領域限定部をエッチングするステップと、該ソース／ドレイン領域限定部にシリコンゲルマニウム材料を選択的に堆積するステップと、該堆積されたシリコンゲルマニウム材料にドーパントを注入して、第２の導電性を有するソース／ドレイン領域を形成するステップと、を含む基板を処理する方法が提供される。
[0010]本発明の上記引用された特徴が詳細に理解されるように、上記簡潔に要約された本発明のより具体的な説明が実施形態を参照してなされ、この一部は添付の図面に図示されている。しかしながら、添付の図面は本発明の通常の実施形態のみを図示しており、また本発明は他の等しく効果的な実施形態を認めているため、その範囲を制限するものとみなされるべきではない点に注目すべきである。
好ましい実施形態の詳細な説明
[0013]本発明は、シリコン含有化合物のエピタキシャル堆積を含む半導体デバイス形成プロセスを提供する。ここで、シリコン含有化合物は、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、シリコンカーバイド（ＳｉＣ）、シリコンゲルマニウムカーバイド（ＳｉＧｅＣ）、これらのドープ変形およびこれらの組み合わせの堆積層または膜を含む。
[0014]本発明のプロセスは、原子層エピタキシー法（ＡＬＥ）、化学気相成長法（ＣＶＤ）および原子層成長法（ＡＬＤ）に関する当分野において既知の機器において実施可能である。装置は、シリコン化合物膜が成長される加熱基板にソースを接触させる。プロセスは、約１ミリトール〜約２，３００トール、好ましくは約０．１トール〜約２００トールの圧力範囲で動作可能である。シリコン含有膜を堆積するのに使用可能なハードウェアは、カリフォルニア州サンタクララにあるアプライドマテリアルズ社から入手可能なＥｐｉ Ｃｅｎｔｕｒａ(登録商標）システム、ＤＰＳII（商標）シリコンエッチングツールおよびＰｏｌｙ Ｇｅｎ(登録商標）システムを含む。適切なＡＬＤ装置は、アプライドマテリアルズ社に譲渡され、「Ｇａｓ Ｄｅｌｉｖｅｒｙ Ａｐｐａｒａｔｕｓ ａｎｄ Ｍｅｔｈｏｄｓ ｆｏｒ ＡＬＤ」と題された米国特許出願公開第２００３００７９６８６号に開示されており、この公開は装置について説明する目的でその全体を参照して本明細書に組み込まれている。他の適切な装置は、当分野において既知であるように、バッチ高温炉を含む。
[0015]以下のプロセス実施形態は、シリコンゲルマニウム材料を使用して構造を形成する。第１の実施形態では、シリコン材料のエッチング済み部分にシリコンゲルマニウムソース／ドレイン領域を形成するための方法が提供される。第２の実施形態では、ＭＯＳＦＥＴ構造などの一体化構造が、選択的にシリコンゲルマニウム材料を堆積してソース／ドレイン領域限定部を形成することと、堆積されたシリコンゲルマニウム材料にドーパントを注入してドープソース／ドレイン領域を形成することとによって形成される。
[0016]図１Ａ〜図１Ｅは、第２の実施形態に説明されるような一体化構造を形成する一プロセス実施形態のステップを図示している。
[0017]図１Ａは、部分的に製作されたｐ型金属酸化膜半導体デバイス（ＰＭＯＳ）を含む基板１００を図示している。ＰＭＯＳはｐ型チャネルを有する、つまりホールがチャネルの伝導を担っている。基板１００は、異なる導電性タイプのウェルを分離し、かつ隣接するトランジスタを分離するために使用される複数の電界分離領域１１０（電界分離構造１１０）を含む。電界分離領域１１０は、好ましくは、トレンチを基板１００にエッチングして、次いでこのトレンチを堆積された酸化物で充填することによって形成される浅いトレンチ分離（ＳＴＩ）領域である。必要ならば、酸化物ではなく、窒化物などの適切な絶縁体が使用されてもよい。
[0018]基板１００は、分離領域１１０間に形成された第１の導電性を有するｎ型領域１２０を含む。適切な導電性は、約１×１０１７原子／ｃｍ３〜約１×１０１９原子／ｃｍ３の範囲にあってもよい。ｎ型領域１２０は、リン原子を使用する１つ以上の注入プロセスと、場合によって、シリコン基板１００へのヒ素原子の最終注入とによって形成されてもよい。ｎ型領域１２０は、初期ドープ基板を提供するステップや、所望の導電性を有するイン・シトゥードープ半導体材料を堆積するステップを含む他の手段によって形成されてもよい。
[0019]ゲート誘電層１３０がｎ型領域１２０の上部表面上に形成される。ゲート誘電層１３０は例えば、酸化シリコン、窒化シリコン、酸窒化シリコン層を備えていてもよく、これは、例えば約５Å〜約１００Åの厚さに堆積されてもよい。ゲート電極１４０が、例えば約１０００Å〜約３５００Åの厚さに多結晶シリコンをゲート誘電層１３０上に堆積し、また従来から既知のフォトリソグラフィック技術によってこの多結晶シリコンをパターニングすることによって、ゲート誘電層１３０上に形成される。代替的に、ゲート電極１４０は、金属などの別の導電材料を備えていてもよい。
[0020]ゲート電極の対向する側のｎ型領域１２０の露出された基板表面は、ｐドーパントイオンによって、ゲート電極１４０の露出された上部表面に注入される。ドーパントイオンは、例えば、ホウ素イオンまたは他の適切なｐ型イオンであってもよい。イオンは、導電性ｐドープ領域１７０をｎ型領域１２０に、導電性ｐドープ領域１７５をゲート電極１４０に形成する。ｐドープ領域１７０は、構造の初期ソース／ドレイン領域を形成し、ｎ型領域とは異なるｐ型導電性を有する。
[0021]側壁スペーサ１５０がゲート電極１４０の横方向に対向する側壁に沿って形成されてもよい。側壁スペーサは、ゲート電極１４０を後に堆積される材料から電気的に分離するのに必要な、例えば約５０Å〜約３００Åの厚さに形成されてもよい。側壁スペーサ１５０は適切な絶縁材料、例えば、化学気相成長法などの任意の従来から既知のプロセスによって堆積され、かつ図１Ａに示されるような形状を形成するようにエッチングされる窒化シリコン、酸化シリコン、酸窒化シリコンまたはシリコンカーバイドを備えていてもよい。
[0022]ゲート電極の対向する側のｎ型領域１２０の露出された基板表面は、より高い注入エネルギーで（かつゲート電極１４０の露出された上部表面に）ホウ素などの追加または二次ｐドーパントイオンが注入される。注入エネルギーの増加によって、ｐドープイオンがｎ型領域１２０により深く注入されることになり、二次ｐドープ導電領域１６０を作成する。側壁スペーサ１５０は、ｎ型領域１２０へのイオンの注入を防止するマスクを形成する。二次ｐドープ導電領域１６０およびｐドープ領域１７０は、異なる導電性を有する新たなソース／ドレイン材料を作成してもよい。チャネル１２５は、構造におけるイオンの移動性のために、ｐドープ領域１７０の内縁間に、次いで本明細書に説明された領域１６０間に画成される。
[0023]図１Ｂは、側壁スペーサの少なくとも一部を除去して縮小側壁スペーサ１５５を形成するための側壁スペーサ１５０のエッチングを示している。代替的に、側壁スペーサ１５０全体は、例えば、ソース／ドレイン延長領域１７０がゲート誘電体１３０の下方に延びる実施形態において除去されてもよい。側壁スペーサのエッチングはまた、縮小ドープ多結晶シリコンゲート部分１７８をもたらすこともある。場合によって、ハードマスク（図示せず）がソース／ドレイン延長領域１７０およびｐドープ領域１７５上に堆積されて、側壁スペーサ１５０のエッチング中の材料の損失を防止する。ハードマスク材料は、例えば酸化シリコンや窒化シリコンを含むハードマスク用途で使用される任意の材料であってもよく、また、例えばプラズマ化学気相成長法（ＰＥＣＶＤ）および低圧化学気相成長法（ＬＰＣＶＤ）を含む任意のプロセスによって堆積されてもよい。
[0024]二次ｐドープ導電領域１６０およびｐドープ領域１７０の少なくとも一部を含むｎ型領域１２０は、次いでエッチングされて、ゲート電極１４０の対向する側に、かつ側壁スペーサ１５５に隣接して配置されるソース／ドレイン限定部１８０を形成する。エッチングプロセスの一実施形態では、領域１２０は異方性エッチングまたは等方性エッチングされて、異方性エッチングに対して垂直かつ水平つまり横方向に、ならびに等方性エッチングに対して垂直に領域をエッチングする。十分な水平エッチングは、スペーサ１５５の下方に延びる凹部（図示せず）を発生させることがある。
[0025]異方性エッチングプロセスは、図１Ｃに示されるような限定部の実質的に垂直な側壁および底部を形成することがある。代替的に、限定部は凹形または他の所望の構造を備えていてもよい。二次ｐドープ導電領域１６０およびｐドープ領域１７０の一部は、図１Ｃに示されるような限定部１８０の形成後に残っていてもよい。限定部１８０は任意の必要寸法、例えば約５０Å〜約１５００Åの深さ、および分離領域１１０から側壁スペーサ１５５の外部に及ぶこともある幅であってもよい。エッチングプロセスはまた、縮小ドープ多結晶シリコンゲート部分１７８の一部を除去して、残渣ドープ多結晶シリコンゲート部分１７９を形成してもよい。ハードマスク（図示せず）は、エッチングプロセス中の材料の損失を防止するために、構造などの部分、例えば電極１４０およびゲート部分１７８上に堆積されてもよい。
[0026]そしてソース／ドレイン限定部１８０は、図１Ｄに示されるように、デバイス機能に望ましいシリコンゲルマニウム材料やシリコンカーバイドなどのシリコン含有材料によって充填される。二次ｐドープ導電領域１６０の残渣部分は堆積材料に吸着されてもよい。シリコンゲルマニウム材料はまた、多結晶シリコンゲート層１７７を完全に形成するために、残渣ドープ多結晶シリコンゲート部分１７９上に堆積されてもよい。限定部１８０は、図１Ａに示されたようなイオン注入方法で許容されるよりも更にゲート誘電体に向かって延びるように設計されることによって、ストレスを含む領域１８５がチャネル１２５の近くに形成される。
[0027]シリコン含有材料はドーパントのないプロセスによって堆積されて、概して、約１原子百分率〜約３０原子百分率のゲルマニウム濃度のシリコンゲルマニウム材料（ＳｉＧｅ）を備えている。代替的に、堆積されたシリコンゲルマニウム材料は更に、ホウ素などのドーパントや、ソース／ドレイン材料を形成するのに必要な材料を含んでいてもよい。シリコンゲルマニウム材料などを堆積するためのプロセスの例は、２００３年１０月１０日に出願された同時係属の米国出願第１０／６８３，９３７号、および２００４年５月１４日に出願された米国出願第１０／８４５，９８４号に開示されており、両者は、請求された態様および開示に矛盾しない範囲で参照して本明細書に組み込まれている。シリコンゲルマニウムは複数の理由からＰＭＯＳ用途に使用される。シリコンゲルマニウム材料はシリコンのみよりも多くのホウ素を組み込んでおり、ゆえに接合抵抗率は低くなる。付加的に、基板表面のシリコンゲルマニウム／シリサイド層インタフェースは、Ｓｉ／シリサイドインタフェースよりも低いショットキーバリアを有する。
[0028]更に、シリコンゲルマニウムの格子定数はシリコンよりも大きいため、シリコンの上部でエピタキシャル成長したシリコンゲルマニウムは、シリコン／シリコンインタフェースに比較して、膜内部により大きな圧縮ストレスを有する。圧縮ストレスは横方向寸法に移送されて、ＰＭＯＳチャネルに圧縮歪みを作成し、かつホールの移動性を高める。ＮＭＯＳ用途について、ＳｉＣの格子定数はシリコンよりも小さいため、ＳｉＣが凹状エリアに使用されて、チャネルの引張りストレスを作成することができる。引張りストレスはチャネルに移送されて、電子の移動性を高める。
[0029]ストレスを含む領域１８５のシリコン含有材料は、限定部１８０およびゲート部分１７９のエッチング部分などのシリコン上に選択的に堆積される。ストレスを含む領域１８５のソース／ドレイン領域の形成を参照して、ゲート誘電材料１３０のレベルに限定部１８０を充填するのに十分な量のシリコン含有材料が堆積される。シリコン含有材料は、二次ｐドープ導電領域１６０およびｐドープ領域１７０によって形成されたソース／ドレイン領域の先行のソース／ドレイン領域とは異なるｐ型導電性を有する新たなｐドープソース／ドレイン領域を提供する。
[0030]代替的に、ストレスを含む領域１８５の堆積されたシリコン含有材料は次いで、ソース／ドレイン領域を形成するために、当分野において従来から既知のイオン注入プロセスによってドープされてもよい。シリコン含有材料には、約１×１０１８原子／ｃｍ３〜約２．５×１０２１原子／ｃｍ３、好ましくは約２×１０２０原子／ｃｍ３のドーパント濃度で十分なドーパント（例えば、Ｂ、ＡｓまたはＰ）がイオン注入されてもよい。
[0031]ドープまたは無ドープのいずれかのシリコンゲルマニウム材料から作られる構造はチャネル１２５でのストレスおよび歪みの増大を提供して、トランジスタ構造のイオン移動性および機能の改良を高めると考えられている。ソース／ドレイン領域は、ソース／ドレイン領域１７０のより多量の材料がチャネル１２５に近接したこのような領域を形成し、かつチャネル１２５にストレスおよび歪みの増大を提供することによって構造性能の改良をもたらすことができると考えられている。
[0032]図１Ｅは、増強側壁スペーサ１９０を形成してゲート電極１４０をソース／ドレイン領域１７０から更に分離する追加側壁スペーサ材料を堆積するステップを図示している。側壁スペーサの追加材料は、側壁スペーサ１５０について説明したのと同じプロセスおよび材料によって堆積されてもよい。代替的に、側壁スペーサ１９０は、先に説明されたイオン注入プロセスの前に堆積されてもよい。側壁スペーサは通常、本明細書に説明されたように、シリコン含有材料の実質的部分を後続のプロセスに露出する。
[0033]その後、基板は、第１の実施形態について本明細書で説明されたようなアニーリング、キャッピング層および／またはサリサイド（ｓａｌｉｃｉｄａｔｉｏｎ）プロセスなどの追加処理に付されてもよい。
[0034]図１Ｆおよび図１Ｇは、「隆起」ソース／ドレイン領域と称される、ゲート誘電材料１３０のレベルより上に突起つまり延長部１８７を形成するのにかなりの量のシリコンゲルマニウム材料を堆積しているトランジスタの代替実施形態を図示している。隆起ソース／ドレイン延長部１８７は圧縮ストレスおよびチャネル歪みを増大させ、ホールの移動性の改良、ひいてはデバイス性能の改良を提供すると考えられている。隆起ソース／ドレイン延長部１８７は、例えば、ゲート誘電材料１３０のレベル上、約２０〜約６０ｎｍにあってもよい。図１Ｇは、増強側壁スペーサ１９０を形成して、ゲート電極１４０をソース／ドレイン領域１７０から更に分離する追加側壁スペーサ材料を堆積するステップを図示している。
[0035]図１Ｇは更に、ソースを含む領域１８５のソース／ドレイン領域の堆積されたシリコン含有材料上に低抵抗シリサイド１９７を形成するために使用される、ニッケルシリサイド形成などのサリサイドプロセスを図示している。シリサイド形成プロセスは、コバルトシリサイドを形成するためのコバルトおよび窒化チタン堆積およびアニーリングなどの当分野において従来から既知のものであってもよい。ニッケルシリサイドのニッケルなどの他の材料、およびシリサイド形成に適した他の材料は、ここでシリサイド１９７を形成するのに使用されてもよい。ゲート電極１４０（および、場合によってシリサイド）および領域１８５のソース／ドレイン領域（およびシリサイド１９７）の上方のイオン注入またはキャッピング層（図示せず）に続くアニーリングプロセスなどの追加プロセスが必要ならば実行されてもよい。
[0036]図２Ａ〜図２Ｅは、ソース／ドレイン延長領域によって一体化構造を形成する一プロセス実施形態のステップを図示している。図２Ａは、部分的に製作されたｐ型金属酸化膜半導体デバイス（ＰＭＯＳ）を含む基板２００を図示している。基板２００は、異なる導電性タイプのウェルを分離し、かつ隣接するトランジスタを分離するために使用される複数の電界分離領域２１０を含む。電界分離領域２１０は好ましくは、トレンチを基板２００にエッチングし、次いでこのトレンチに堆積酸化物を充填することによって形成された浅いトレンチ分離（ＳＴＩ）領域であり、窒化物などの、酸化物以外の適切な絶縁体が所望ならば使用されてもよい。
[0037]基板２００は、分離領域２１０間に形成される第１の導電性を有するｎ型領域２２０を含む。適切な導電性は約１×１０１７原子／ｃｍ３〜約１×１０１９原子／ｃｍ３の範囲であってもよい。ｎ型領域２２０は、リン原子を使用する１つ以上の注入プロセス、および任意で、シリコン基板２００へのヒ素原子の最終注入によって形成されてもよい。ｎ型領域２２０は、初期ドープ基板を提供するステップや、所望の導電性のイン・シトゥードープ半導体材料を堆積するステップを含む他の手段によって形成されてもよい。
[0038]ゲート誘電層２３０はｎ型領域２２０の上部表面に形成される。ゲート誘電層２３０は例えば、酸化シリコン、窒化シリコンまたは酸窒化シリコン層を備えていてもよく、これは例えば、約５Å〜約２００Åの厚さに堆積されてもよい。ゲート電極２４０はゲート誘電層２３０上に形成され、例えば約１０００Å〜約３５００Åの厚さの多結晶シリコンによって堆積されて、従来から既知のフォトリソグラフィック技術によってパターニングされてもよい。代替的に、ゲート電極２４０は、金属などの別の導電材料を備えていてもよい。
[0039]側壁スペーサ２５０は、ゲート電極２４０の横方向に対向する側壁に沿って形成されてもよい。側壁スペーサは例えば、約５０Å〜約３００Åの厚さに、またはゲート電極２４０を後に堆積される材料から電気的に分離するのに必要な厚さに形成されてもよい。側壁スペーサは適切な絶縁材料、例えば、化学気相成長法などの従来から既知のプロセスによって堆積され、かつ図２Ａに示されるように形成するためにエッチングされた窒化シリコン、酸化シリコン、酸窒化シリコンあるいはシリコンカーバイドを備えていてもよい。
[0040]その後、ｎ型領域２２０は、ゲート電極２４０の対向する側に、かつ側壁スペーサ２５０に隣接して配置されるソース／ドレイン限定部２５５を形成するためにエッチングされる。ソース／ドレイン限定部２５５は更に、構造のイオン移動性のためにチャネル２２５を画成する。エッチングプロセスの一実施形態では、領域２２０は等方性エッチングされて、領域を領域２２０に垂直に、かつ水平つまり横方向にエッチングする。十分な水平エッチングは、図２Ｂに示されるようなゲート誘電層２３０の下方に延びる凹部２５７を発生させることもある。エッチングプロセスは、図２Ｂに示されるような限定部の実質的に垂直な側壁および底部を備えていてもよく、代替的には、凹形または他の所望の構造を備えていてもよい。限定部２５５は任意の必要寸法、例えば約５０〜約１５００の深さ、および分離構造２１０からゲート誘電層２３０に至る長さ以下の幅であってもよい。
[0041]そしてソース／ドレイン限定部２５５は、図２Ｃに示されるように、デバイス機能にとって所望のシリコンゲルマニウム材料やシリコンカーバイドなどのシリコン含有材料２６０によって充填される。シリコン含有材料はドーパントのないプロセスによって堆積され、概して約１原子百分率〜約３０原子百分率のゲルマニウム濃度のシリコンゲルマニウム材料（ＳｉＧｅ）を備えている。シリコンゲルマニウム材料および他の適切な材料を堆積するプロセスの例は、２００３年１０月１０日に出願された同時係属の米国出願第１０／６８３，９３７号および２００４年５月１４日に出願された米国出願第１０／８４５，９８４号に開示されており、両者とも、請求された態様および開示と矛盾しない範囲で参照して本明細書に組み込まれている。
[0042]シリコン含有材料２６０は、例えば限定部２５５におけるシリコン上に選択的に堆積され、シリコン含有材料２６０は、ゲート電極２４０のエッチング部分上に選択的に堆積される。シリコン含有材料２６０は限定部２５５を充填するのに十分な量が堆積され、代替的には、「隆起」ソース／ドレイン領域と称される、ゲート誘電層２３０のレベルの上方に突起２７５を形成するためのかなりの量が堆積される。シリコン含有材料２６０はまた、ゲート誘電層の下方に延びる凹部２５７を充填して延長部２６５を形成するように堆積される。
[0043]代替的に、堆積されたシリコン含有材料２６０は次いで当分野において従来から既知のイオン注入プロセスによってドープされて、ソース／ドレイン領域２７０を形成してもよい。シリコン含有材料２６０には、約１×１０１８原子／ｃｍ３〜約２．５×１０２１原子／ｃｍ３、好ましくは約２×１０２０原子／ｃｍ３のドーパント濃度の十分なドーパント（例えば、Ｂ、ＡｓまたはＰ）がイオン注入されてもよい。
[0044]図２Ｄは、ゲート電極２４０をソース／ドレイン領域２７０から更に分離するための第２のセットの側壁スペーサ２８０を堆積するステップを図示している。第２のセットの側壁スペーサは、側壁スペーサ２５０について説明されたのと同じプロセスおよび材料によって堆積されてもよい。図２Ｄに示されている実施形態では、ソース／ドレイン領域は、ゲート電極２４０の十分な分離を提供するために側壁スペーサ２８０の堆積前にエッチングされていた。本発明は、ソース／ドレイン領域２７０のエッチングなどの処理なしの側壁スペーサ２８０の堆積を想定している。代替的に、側壁スペーサ２８０は、先に説明されたイオン注入プロセス前に堆積されてもよい。側壁スペーサは通常、本明細書に説明されるように、後続プロセスにシリコン含有材料の実質的部分を露出する。
[0045]第１の実施形態に説明されたような、ドープまたは無ドープのいずれかのシリコンゲルマニウム材料（またはＮＭＯＳ用のシリコンカーバイド材料）から作られた構造は、チャネル２２５でのストレスおよび歪みの増大を提供し、トランジスタ構造のイオン移動性および機能改良を高めると考えられている。無ドープシリコンゲルマニウム材料の使用は、歪み生成から浅い延長接合を形成する個別要件を許容すると考えられている。ゆえに、無ドープシリコンゲルマニウム材料は更に、ソース／ドレイン領域２７０のより大きな深さを許容すると考えられている。この理解はソース／ドレイン領域２７０の成形の柔軟性を許容し、またチャネルに大きなストレスを提供するより深い領域を許容する。これによって更に、シリコンゲルマニウム領域は、接合を形成するのに使用される注入およびアニーリングプロセス中のストレス緩和の問題なくストレスを最適化することができる。付加的に、隆起および／または延長ソース／ドレイン領域の使用が更に圧縮ストレスおよび歪みを構造に付加すると考えられている。
[0046]図２Ｅは、ソース／ドレイン領域２７０の堆積されたシリコン含有材料２６０上に低抵抗シリサイド２９０を形成するサリサイドプロセスを図示している。シリサイド２９０の形成プロセスは、コバルトシリサイドを形成するためのコバルトおよび窒化チタン堆積およびアニーリングなどの当分野において従来から既知のものであってもよい。ニッケルシリサイドのニッケルなどの他の材料、およびシリサイド形成に適した他の材料がシリサイド２９０を形成するのに使用されてもよい。ゲート電極２４０（およびシリサイド２９０）およびソース／ドレイン領域２７０（およびシリサイド２９０）の上方にイオン注入またはキャッピング層（図示せず）が続くアニーリングプロセスなどの付加プロセスが必要ならば実行されてもよい。
[0047]上記は本発明の実施形態に対するものであるが、本発明の他の、およびさらなる実施形態が基本的範囲から逸脱することなく考案されてもよく、またこの範囲は以下の請求項によって判断される。
シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの一実施形態を図示している。 シリコンゲルマニウム一体化スキームの別の実施形態を図示している。 シリコンゲルマニウム一体化スキームの別の実施形態を図示している。 シリコンゲルマニウム一体化スキームの別の実施形態を図示している。 シリコンゲルマニウム一体化スキームの別の実施形態を図示している。 シリコンゲルマニウム一体化スキームの別の実施形態を図示している。
符号の説明
１００…基板、１１０…電界分離領域、１２０…ｎ型領域、１２５…チャネル、１３０…ゲート誘電層、１４０…ゲート電極、１５０…側壁スペーサ、１６０…二次ｐドープ導電領域、１７０…ｐドープ領域、１７５…導電性ｐドープ領域、１７８…縮小ドープ多結晶シリコンゲート部分、１７９…残渣ドープ多結晶シリコンゲート部分、１８０…ソース／ドレイン限定部、１８５…ストレスを含む領域、１８７…隆起ソース／ドレイン延長部、１９０…側壁スペーサ、１９７…シリサイド、２００…基板、２１０…電界分離領域、２２０…ｎ型領域、２３０…ゲート誘電層、２４０…ゲート電極、２５０…側壁スペーサ、２５５…ソース／ドレイン限定部、２６０…シリコン含有材料、２７０…ソース／ドレイン領域、２８０…側壁スペーサ、２９０…シリサイド。

Claims (18)

  1. 基板を処理する方法であって、
    第１の導電性を有する基板上にゲート誘電体を形成するステップと、
    前記ゲート誘電体上にゲート電極を形成するステップと、
    前記基板に第１のドーパントを注入して、前記ゲート電極の対向する側に第２の導電性を有する第１のソース／ドレイン領域を形成するステップと、
    前記ゲート電極の対向する側壁の外側に沿って１対の側壁スペーサを形成するステップであって、前記第１のソース／ドレイン領域の第２の部分は露出した状態にのこしたまま、前記１対の側壁スペーサが前記第１のソース／ドレイン領域の第１の部分をカバーするステップと、
    前記第１のドーパントを注入して、前記第１のソース／ドレイン領域の前記第２の部分の深さを増大させるステップと、
    前記１対の側壁スペーサの一部を除去して、前記第１のソース／ドレイン領域の前記第１の部分の１部を露出するステップと、
    前記ゲート電極の対向する側の前記第１のソース／ドレイン領域の１対のソース／ドレイン限定部分をエッチングするステップであって、前記露出された第１のソース／ドレイン領域の少なくとも一部を除去するステップと、
    前記ソース／ドレイン限定部分にシリコンゲルマニウム材料を選択的に堆積し、第２のソース／ドレイン領域を形成するステップと、
    前記１対の側壁スペーサ上に側壁材料を堆積し、前記第２のソース／ドレイン領域の第２の部分は露出された状態に残したまま、前記第２のソース／ドレイン領域の第１の部分をカバーするステップと、
    を備える方法。
  2. 第２のドーパントを前記第２のソース／ドレイン領域に注入して、前記第２の導電性とは導電率の異なる第３の導電性を有する第３のソース／ドレイン領域を形成するステップを更に備え、第２の導電性と第３の導電性は同じ型である請求項１に記載の方法。
  3. 前記第１および第２のドーパントが、ホウ素、ヒ素、リンおよびこれらの組み合わせからなる群より独立して選択される、請求項２に記載の方法。
  4. 前記第１の導電性が、ｎ型導電性を備えており、前記第２および第３の導電性がｐ型導電性を備える、請求項２に記載の方法。
  5. 前記第１の導電性が、ｐ型導電性を備えており、前記第２および第３の導電性がｎ型導電性を備える、請求項２に記載の方法。
  6. 前記第２のソース／ドレイン領域の第２の部分から金属シリサイドを形成する金属シリサイド化のステップを更に備える、請求項１に記載の方法。
  7. 前記金属シリサイドが、ニッケルシリサイドを備える、請求項６に記載の方法。
  8. 前記ドーパントの各注入に続いて前記基板をアニーリングするステップを更に備える、請求項１に記載の方法。
  9. 前記ゲート電極の上表面を越えて盛り上がる隆起部を形成するため前記シリコンゲルマニウム材料を堆積するステップを更に備える、請求項１に記載の方法。
  10. 基板を処理する方法であって、
    第１の導電性を有する基板上にゲート誘電体を形成するステップと、
    前記ゲート誘電体上にゲート電極を形成するステップと、
    前記基板に第１のドーパントを注入して、前記ゲート電極の対向する側に第２の導電性を有する第１のソース／ドレイン領域を形成するステップと、
    前記ゲート電極の対向する側壁の外側に沿って１対の側壁スペーサを形成するステップであって、前記第１のソース／ドレイン領域の第２の部分は露出した状態にのこしたまま、前記１対の側壁スペーサが前記第１のソース／ドレイン領域の第１の部分をカバーするステップと、
    前記第１のドーパントを注入して、前記第１のソース／ドレイン領域の前記第２の部分の深さを増大させるステップと、
    前記１対の側壁スペーサの一部を除去して、前記第１のソース／ドレイン領域の前記第１の部分の１部を露出するステップと、
    前記ゲート電極の対向する側の前記第１のソース／ドレイン領域の凹形限定部を備える１対のソース／ドレイン限定部分をエッチングするステップであって、前記露出された第１のソース／ドレイン領域の少なくとも一部を除去するステップと、
    前記ソース／ドレイン限定部分にシリコンゲルマニウム材料を選択的に堆積し、第２のソース／ドレイン領域を形成するステップと、
    前記１対の側壁スペーサ上に側壁材料を堆積し、前記第２のソース／ドレイン領域の第２の部分は露出された状態に残したまま、前記第２のソース／ドレイン領域の第１の部分をカバーするステップと、
    を備える方法。
  11. 第２のドーパントを前記第２のソース／ドレイン領域に注入して、前記第２の導電性とは導電率の異なる第３の導電性を有する第３のソース／ドレイン領域を形成するステップを更に備え、第２の導電性と第３の導電性は同じ型である請求項１０に記載の方法。
  12. 前記第１および第２のドーパントが、ホウ素、ヒ素、リンおよびこれらの組み合わせからなる群より独立して選択される、請求項１１に記載の方法。
  13. 前記第１の導電性が、ｎ型導電性を備えており、前記第２および第３の導電性がｐ型導電性を備える、請求項１１に記載の方法。
  14. 前記第１の導電性が、ｐ型導電性を備えており、前記第２および第３の導電性がｎ型導電性を備える、請求項１１に記載の方法。
  15. 前記第２のソース／ドレイン領域の第２の部分から金属シリサイドを形成する金属シリサイド化のステップを更に備える、請求項１０に記載の方法。
  16. 前記金属シリサイドが、ニッケルシリサイドを備える、請求項１５に記載の方法。
  17. 前記ドーパントの各注入に続いて前記基板をアニーリングするステップを更に備える、請求項１０に記載の方法。
  18. 前記ゲート電極の上表面を越えて盛り上がる隆起部を形成するため前記シリコンゲルマニウム材料を堆積するステップを更に備える、請求項１０に記載の方法。
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Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7238985B2 (en) * 2003-08-13 2007-07-03 International Rectifier Corporation Trench type mosgated device with strained layer on trench sidewall
KR100642747B1 (ko) * 2004-06-22 2006-11-10 삼성전자주식회사 Ｃｍｏｓ 트랜지스터의 제조방법 및 그에 의해 제조된ｃｍｏｓ 트랜지스터
US7413957B2 (en) * 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor
US7166897B2 (en) * 2004-08-24 2007-01-23 Freescale Semiconductor, Inc. Method and apparatus for performance enhancement in an asymmetrical semiconductor device
US7288448B2 (en) * 2004-08-24 2007-10-30 Orlowski Marius K Method and apparatus for mobility enhancement in a semiconductor device
US7179696B2 (en) * 2004-09-17 2007-02-20 Texas Instruments Incorporated Phosphorus activated NMOS using SiC process
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US20060118878A1 (en) * 2004-12-02 2006-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. CMOS device with selectively formed and backfilled semiconductor substrate areas to improve device performance
JP4369359B2 (ja) 2004-12-28 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7569443B2 (en) * 2005-06-21 2009-08-04 Intel Corporation Complementary metal oxide semiconductor integrated circuit using raised source drain and replacement metal gate
US7579617B2 (en) * 2005-06-22 2009-08-25 Fujitsu Microelectronics Limited Semiconductor device and production method thereof
JP4984665B2 (ja) * 2005-06-22 2012-07-25 富士通セミコンダクター株式会社 半導体装置およびその製造方法
US8003470B2 (en) * 2005-09-13 2011-08-23 Infineon Technologies Ag Strained semiconductor device and method of making the same
US20070090416A1 (en) 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
JP4847152B2 (ja) 2006-02-22 2011-12-28 富士通セミコンダクター株式会社 半導体装置とその製造方法
US7538002B2 (en) * 2006-02-24 2009-05-26 Freescale Semiconductor, Inc. Semiconductor process integrating source/drain stressors and interlevel dielectric layer stressors
DE602006019940D1 (de) * 2006-03-06 2011-03-17 St Microelectronics Crolles 2 Herstellung eines flachen leitenden Kanals aus SiGe
US7566605B2 (en) * 2006-03-31 2009-07-28 Intel Corporation Epitaxial silicon germanium for reduced contact resistance in field-effect transistors
DE102006019937B4 (de) * 2006-04-28 2010-11-25 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines SOI-Transistors mit eingebetteter Verformungsschicht und einem reduzierten Effekt des potentialfreien Körpers
US20070257315A1 (en) * 2006-05-04 2007-11-08 International Business Machines Corporation Ion implantation combined with in situ or ex situ heat treatment for improved field effect transistors
JP2008004776A (ja) * 2006-06-22 2008-01-10 Toshiba Corp 半導体装置およびその製造方法
US7605045B2 (en) * 2006-07-13 2009-10-20 Advanced Micro Devices, Inc. Field effect transistors and methods for fabricating the same
DE102006035665B4 (de) * 2006-07-31 2010-12-09 Advanced Micro Devices, Inc., Sunnyvale Verfahren zur Herstellung eines Feldeffekttransistors und Feldeffekttransistor
US8143646B2 (en) * 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7851780B2 (en) * 2006-08-02 2010-12-14 Intel Corporation Semiconductor buffer architecture for III-V devices on silicon substrates
JP4247257B2 (ja) * 2006-08-29 2009-04-02 株式会社東芝 半導体装置の製造方法
US7605407B2 (en) * 2006-09-06 2009-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Composite stressors with variable element atomic concentrations in MOS devices
US7625801B2 (en) * 2006-09-19 2009-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide formation with a pre-amorphous implant
KR100798814B1 (ko) 2006-09-20 2008-01-28 삼성전자주식회사 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 형성방법
EP1936696A1 (en) * 2006-12-22 2008-06-25 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) A field effect transistor device and methods of production thereof
US8138053B2 (en) * 2007-01-09 2012-03-20 International Business Machines Corporation Method of forming source and drain of field-effect-transistor and structure thereof
KR100855977B1 (ko) 2007-02-12 2008-09-02 삼성전자주식회사 반도체 소자 및 그 제조방법
KR100942952B1 (ko) * 2007-03-26 2010-02-22 주식회사 하이닉스반도체 반도체 소자의 제조방법
US20080237733A1 (en) * 2007-03-27 2008-10-02 International Business Machines Corporation Structure and method to enhance channel stress by using optimized sti stress and nitride capping layer stress
JP5166789B2 (ja) * 2007-07-20 2013-03-21 ルネサスエレクトロニクス株式会社 半導体装置
US7772097B2 (en) * 2007-11-05 2010-08-10 Asm America, Inc. Methods of selectively depositing silicon-containing films
KR100971414B1 (ko) * 2008-04-18 2010-07-21 주식회사 하이닉스반도체 스트레인드 채널을 갖는 반도체 소자 및 그 제조방법
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
KR101561059B1 (ko) * 2008-11-20 2015-10-16 삼성전자주식회사 반도체 소자 및 그 제조 방법
US7858503B2 (en) * 2009-02-06 2010-12-28 Applied Materials, Inc. Ion implanted substrate having capping layer and method
US7994015B2 (en) 2009-04-21 2011-08-09 Applied Materials, Inc. NMOS transistor devices and methods for fabricating same
US8623728B2 (en) * 2009-07-28 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming high germanium concentration SiGe stressor
US8999798B2 (en) * 2009-12-17 2015-04-07 Applied Materials, Inc. Methods for forming NMOS EPI layers
KR101574107B1 (ko) * 2010-02-11 2015-12-04 삼성전자 주식회사 반도체 장치의 제조 방법
CN102468164B (zh) * 2010-10-29 2014-10-08 中国科学院微电子研究所 晶体管及其制造方法
US8466502B2 (en) 2011-03-24 2013-06-18 United Microelectronics Corp. Metal-gate CMOS device
US8445363B2 (en) 2011-04-21 2013-05-21 United Microelectronics Corp. Method of fabricating an epitaxial layer
US8324059B2 (en) 2011-04-25 2012-12-04 United Microelectronics Corp. Method of fabricating a semiconductor structure
US8426284B2 (en) 2011-05-11 2013-04-23 United Microelectronics Corp. Manufacturing method for semiconductor structure
US8481391B2 (en) 2011-05-18 2013-07-09 United Microelectronics Corp. Process for manufacturing stress-providing structure and semiconductor device with such stress-providing structure
US8431460B2 (en) 2011-05-27 2013-04-30 United Microelectronics Corp. Method for fabricating semiconductor device
US8501569B2 (en) * 2011-06-10 2013-08-06 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having gradient doping profile
US8716750B2 (en) 2011-07-25 2014-05-06 United Microelectronics Corp. Semiconductor device having epitaxial structures
US8575043B2 (en) 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8647941B2 (en) 2011-08-17 2014-02-11 United Microelectronics Corp. Method of forming semiconductor device
US8674433B2 (en) 2011-08-24 2014-03-18 United Microelectronics Corp. Semiconductor process
US8476169B2 (en) 2011-10-17 2013-07-02 United Microelectronics Corp. Method of making strained silicon channel semiconductor structure
US8691659B2 (en) 2011-10-26 2014-04-08 United Microelectronics Corp. Method for forming void-free dielectric layer
US8754448B2 (en) 2011-11-01 2014-06-17 United Microelectronics Corp. Semiconductor device having epitaxial layer
US8647953B2 (en) 2011-11-17 2014-02-11 United Microelectronics Corp. Method for fabricating first and second epitaxial cap layers
US8709930B2 (en) 2011-11-25 2014-04-29 United Microelectronics Corp. Semiconductor process
US9136348B2 (en) 2012-03-12 2015-09-15 United Microelectronics Corp. Semiconductor structure and fabrication method thereof
US9202914B2 (en) 2012-03-14 2015-12-01 United Microelectronics Corporation Semiconductor device and method for fabricating the same
US8664069B2 (en) 2012-04-05 2014-03-04 United Microelectronics Corp. Semiconductor structure and process thereof
US8866230B2 (en) 2012-04-26 2014-10-21 United Microelectronics Corp. Semiconductor devices
US8835243B2 (en) 2012-05-04 2014-09-16 United Microelectronics Corp. Semiconductor process
US8951876B2 (en) 2012-06-20 2015-02-10 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
US8796695B2 (en) 2012-06-22 2014-08-05 United Microelectronics Corp. Multi-gate field-effect transistor and process thereof
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
US8710632B2 (en) 2012-09-07 2014-04-29 United Microelectronics Corp. Compound semiconductor epitaxial structure and method for fabricating the same
US9041126B2 (en) * 2012-09-21 2015-05-26 Mie Fujitsu Semiconductor Limited Deeply depleted MOS transistors having a screening layer and methods thereof
US9117925B2 (en) 2013-01-31 2015-08-25 United Microelectronics Corp. Epitaxial process
US8753902B1 (en) 2013-03-13 2014-06-17 United Microelectronics Corp. Method of controlling etching process for forming epitaxial structure
US9034705B2 (en) 2013-03-26 2015-05-19 United Microelectronics Corp. Method of forming semiconductor device
US9064893B2 (en) 2013-05-13 2015-06-23 United Microelectronics Corp. Gradient dopant of strained substrate manufacturing method of semiconductor device
US8853060B1 (en) 2013-05-27 2014-10-07 United Microelectronics Corp. Epitaxial process
US9076652B2 (en) 2013-05-27 2015-07-07 United Microelectronics Corp. Semiconductor process for modifying shape of recess
US8765546B1 (en) 2013-06-24 2014-07-01 United Microelectronics Corp. Method for fabricating fin-shaped field-effect transistor
US8895396B1 (en) 2013-07-11 2014-11-25 United Microelectronics Corp. Epitaxial Process of forming stress inducing epitaxial layers in source and drain regions of PMOS and NMOS structures
US8981487B2 (en) 2013-07-31 2015-03-17 United Microelectronics Corp. Fin-shaped field-effect transistor (FinFET)
US9590037B2 (en) 2014-03-19 2017-03-07 International Business Machines Corporation p-FET with strained silicon-germanium channel
CN105206530A (zh) * 2014-06-27 2015-12-30 中芯国际集成电路制造(上海)有限公司 Pmos晶体管的形成方法
US20160056261A1 (en) * 2014-08-22 2016-02-25 Globalfoundries Inc. Embedded sigma-shaped semiconductor alloys formed in transistors
EP3358626B1 (en) * 2017-02-02 2022-07-20 Nxp B.V. Method of making a semiconductor switch device

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5168072A (en) * 1990-10-12 1992-12-01 Texas Instruments Incorporated Method of fabricating an high-performance insulated-gate field-effect transistor
US6159815A (en) * 1996-09-27 2000-12-12 Siemens Aktiengesellschaft Method of producing a MOS transistor
US6518155B1 (en) * 1997-06-30 2003-02-11 Intel Corporation Device structure and method for reducing silicide encroachment
US6777759B1 (en) 1997-06-30 2004-08-17 Intel Corporation Device structure and method for reducing silicide encroachment
JP3063692B2 (ja) * 1997-08-12 2000-07-12 日本電気株式会社 半導体装置及びその製造方法
US6121100A (en) 1997-12-31 2000-09-19 Intel Corporation Method of fabricating a MOS transistor with a raised source/drain extension
JP3255134B2 (ja) * 1999-01-22 2002-02-12 日本電気株式会社 半導体装置の製造方法
US7391087B2 (en) * 1999-12-30 2008-06-24 Intel Corporation MOS transistor structure and method of fabrication
US6403482B1 (en) * 2000-06-28 2002-06-11 International Business Machines Corporation Self-aligned junction isolation
JP2002124665A (ja) * 2000-10-12 2002-04-26 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2003109969A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置及びその製造方法
US6621131B2 (en) * 2001-11-01 2003-09-16 Intel Corporation Semiconductor transistor having a stressed channel
US20040033677A1 (en) * 2002-08-14 2004-02-19 Reza Arghavani Method and apparatus to prevent lateral oxidation in a transistor utilizing an ultra thin oxygen-diffusion barrier
DE10246718A1 (de) * 2002-10-07 2004-04-22 Infineon Technologies Ag Feldeffekttransistor mit lokaler Source-/Drainisolation sowie zugehöriges Herstellungsverfahren
CN1684246B (zh) * 2004-03-30 2010-05-12 三星电子株式会社 低噪声和高性能电路以及制造方法
US7413957B2 (en) 2004-06-24 2008-08-19 Applied Materials, Inc. Methods for forming a transistor

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