JP2002124665A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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Abstract
(57)【要約】 （修正有）
【課題】 短チャンネル効果を抑制しつつ、サイドウォ
ール層厚の薄層化を図り、ＭＯＳＦＥＴの素子サイズを
縮小することを目的とする。 【解決手段】 ソース・ドレイン領域１３を、基板表面
上に形成されたエピタキシャルシリコン膜と基板中に不
純物をイオン注入、熱拡散した領域の２つの領域により
形成し、ソース・ドレイン領域１３の接合位置をエクス
テンション領域９の接合位置と同一かそれより浅く形成
する。この結果、サイドウォール１０層厚を薄層化して
も、ソース・ドレイン領域に比べて不純物濃度の低いエ
クステンション領域の空乏層１８が支配的になるため、
短チャンネル特性の劣化が生じにくくなる。
ール層厚の薄層化を図り、ＭＯＳＦＥＴの素子サイズを
縮小することを目的とする。 【解決手段】 ソース・ドレイン領域１３を、基板表面
上に形成されたエピタキシャルシリコン膜と基板中に不
純物をイオン注入、熱拡散した領域の２つの領域により
形成し、ソース・ドレイン領域１３の接合位置をエクス
テンション領域９の接合位置と同一かそれより浅く形成
する。この結果、サイドウォール１０層厚を薄層化して
も、ソース・ドレイン領域に比べて不純物濃度の低いエ
クステンション領域の空乏層１８が支配的になるため、
短チャンネル特性の劣化が生じにくくなる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳＦＥＴ等の半
導体装置の小型化に関するものである。また、本発明は
そのような半導体装置の製造方法に関するものである。
導体装置の小型化に関するものである。また、本発明は
そのような半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】図１４は例えばSilicon Processing for
the VLSI Era Volume 2、 Process Integration 354
ないし356ページに掲載された従来のエクステンション
構造のＭＯＳＦＥＴを示す断面図である。なお、文献中
ではＬＤＤ（Lightly Doped Drain）構造と呼ばれてい
るが、不純物濃度の高濃度化に伴い、近年はエクステン
ション構造と呼ばれている。図中、１はｐ型シリコン基
板、２は素子分離領域、５はゲート絶縁膜、９はエクス
テンション領域、６はｎ型ポリシリコンゲート電極、１
０はサイドウォール、１３ａはソース・ドレイン領域中
のドレイン領域、１３ｂはソース・ドレイン領域中のソ
ース領域、１４はソース・ドレイン領域の接合位置、１
５はエクステンション領域の接合位置、１６、１７はシ
リサイド領域、２４はドレイン領域から生じる空乏層、
２５はソース領域から生じる空乏層、をそれぞれ示す。
the VLSI Era Volume 2、 Process Integration 354
ないし356ページに掲載された従来のエクステンション
構造のＭＯＳＦＥＴを示す断面図である。なお、文献中
ではＬＤＤ（Lightly Doped Drain）構造と呼ばれてい
るが、不純物濃度の高濃度化に伴い、近年はエクステン
ション構造と呼ばれている。図中、１はｐ型シリコン基
板、２は素子分離領域、５はゲート絶縁膜、９はエクス
テンション領域、６はｎ型ポリシリコンゲート電極、１
０はサイドウォール、１３ａはソース・ドレイン領域中
のドレイン領域、１３ｂはソース・ドレイン領域中のソ
ース領域、１４はソース・ドレイン領域の接合位置、１
５はエクステンション領域の接合位置、１６、１７はシ
リサイド領域、２４はドレイン領域から生じる空乏層、
２５はソース領域から生じる空乏層、をそれぞれ示す。
【０００３】以下に、従来のエクステンション構造を具
備するＭＯＳＦＥＴの素子構造および製造方法について
簡単に説明する。
備するＭＯＳＦＥＴの素子構造および製造方法について
簡単に説明する。
【０００４】まず、ｐ型シリコン基板１に活性領域を他
の活性領域から分離するための素子分離領域２を形成
し、ｐ型不純物であるホウ素やＢＦ2等をイオン注入し
てウェル（図示せず）を形成後、ｐ型シリコン基板１表
面にゲート絶縁膜５、ｎ型ポリシリコン膜を堆積する。
フォトリソグラフィによりゲート電極パターンを形成
し、このパターンをマスクとしてエッチングを行い、ｎ
型ポリシリコンゲート電極６を形成する。
の活性領域から分離するための素子分離領域２を形成
し、ｐ型不純物であるホウ素やＢＦ2等をイオン注入し
てウェル（図示せず）を形成後、ｐ型シリコン基板１表
面にゲート絶縁膜５、ｎ型ポリシリコン膜を堆積する。
フォトリソグラフィによりゲート電極パターンを形成
し、このパターンをマスクとしてエッチングを行い、ｎ
型ポリシリコンゲート電極６を形成する。
【０００５】続いて、ｎ型不純物であるリンや砒素等を
イオン注入して自己整合的にエクステンション領域９を
形成する。次に、シリコン酸化膜やシリコン窒化膜等で
サイドウォール１０を形成し、ｎ型不純物であるリンや
砒素等をイオン注入し、熱処理を行ってｎ型ソース・ド
レイン領域１３を形成した後、サリサイド化して、ゲー
ト電極中のシリサイド領域１６、ソース・ドレイン領域
のシリサイド領域１７を形成することで、ＭＯＳＦＥＴ
の主要部分は完成する。
イオン注入して自己整合的にエクステンション領域９を
形成する。次に、シリコン酸化膜やシリコン窒化膜等で
サイドウォール１０を形成し、ｎ型不純物であるリンや
砒素等をイオン注入し、熱処理を行ってｎ型ソース・ド
レイン領域１３を形成した後、サリサイド化して、ゲー
ト電極中のシリサイド領域１６、ソース・ドレイン領域
のシリサイド領域１７を形成することで、ＭＯＳＦＥＴ
の主要部分は完成する。
【０００６】
【発明が解決しようとする課題】トランジスタの集積度
をより向上させるには個々のＭＯＳＦＥＴのサイズを縮
小する必要があるが、ＭＯＳＦＥＴのサイズを縮小する
１つの手段として、サイドウォール１０の層厚を薄くす
る方法が有効である。
をより向上させるには個々のＭＯＳＦＥＴのサイズを縮
小する必要があるが、ＭＯＳＦＥＴのサイズを縮小する
１つの手段として、サイドウォール１０の層厚を薄くす
る方法が有効である。
【０００７】しかしながら、従来のＭＯＳＦＥＴでは、
エクステンション領域９の接合位置１５よりソース・ド
レイン領域１３の接合位置１４の方がシリコン基板１表
面に対して深く形成されているので、サイドウォール１
０の層厚を薄くすると図１５に模式的に示すように、ソ
ース・ドレイン領域１３がエクステンション領域９全体
を覆ってしまう。この結果、ドレイン領域から生じる空
乏層２４がソース領域に影響を及ぼし、動作電圧の上昇
に伴い、ソース領域から生じる空乏層２５とドレイン領
域から生じる空乏層２４の間隔が、例えば、図１４中の
サイドウォール１０の層厚い素子構造において形成され
る空乏層間の距離１に対して図１５中の距離２へと短く
なり、この結果、短チャンネル特性が劣化してしまう問
題があった。
エクステンション領域９の接合位置１５よりソース・ド
レイン領域１３の接合位置１４の方がシリコン基板１表
面に対して深く形成されているので、サイドウォール１
０の層厚を薄くすると図１５に模式的に示すように、ソ
ース・ドレイン領域１３がエクステンション領域９全体
を覆ってしまう。この結果、ドレイン領域から生じる空
乏層２４がソース領域に影響を及ぼし、動作電圧の上昇
に伴い、ソース領域から生じる空乏層２５とドレイン領
域から生じる空乏層２４の間隔が、例えば、図１４中の
サイドウォール１０の層厚い素子構造において形成され
る空乏層間の距離１に対して図１５中の距離２へと短く
なり、この結果、短チャンネル特性が劣化してしまう問
題があった。
【０００８】そこで、この対策として、ソース・ドレイ
ン領域１３の接合位置１４を浅くすることにより、ソー
ス・ドレイン領域の接合の影響を小さくする方法が考え
られる。しかし、単に接合位置１４を浅くするだけでは
ソース・ドレイン領域１３全体の厚さが薄くなるため、
ソース・ドレイン抵抗が増加してしまう不具合が生じ
た。
ン領域１３の接合位置１４を浅くすることにより、ソー
ス・ドレイン領域の接合の影響を小さくする方法が考え
られる。しかし、単に接合位置１４を浅くするだけでは
ソース・ドレイン領域１３全体の厚さが薄くなるため、
ソース・ドレイン抵抗が増加してしまう不具合が生じ
た。
【０００９】本発明では上述の不具合を防止しつつ、サ
イドウォール層厚の薄層化を図り、素子サイズを縮小す
ることを目的とする。
イドウォール層厚の薄層化を図り、素子サイズを縮小す
ることを目的とする。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、第１の導電型の基板上に形成されたゲート電極と、
ゲート電極の両側面に設けられたサイドウォールと、基
板中でゲート電極の両側に第２の導電型の不純物を導
入、拡散して形成され基板の表面に対して所定の接合位
置を有するエクステンション領域と、基板上でゲート電
極の両側に選択的に形成された結晶成長膜および結晶成
長膜直下に第２の導電型の不純物を導入、拡散して形成
されエクステンション領域の接合位置と同一かまたはそ
れより浅い接合位置を有するソース・ドレイン領域と、
を備えるものである。
は、第１の導電型の基板上に形成されたゲート電極と、
ゲート電極の両側面に設けられたサイドウォールと、基
板中でゲート電極の両側に第２の導電型の不純物を導
入、拡散して形成され基板の表面に対して所定の接合位
置を有するエクステンション領域と、基板上でゲート電
極の両側に選択的に形成された結晶成長膜および結晶成
長膜直下に第２の導電型の不純物を導入、拡散して形成
されエクステンション領域の接合位置と同一かまたはそ
れより浅い接合位置を有するソース・ドレイン領域と、
を備えるものである。
【００１１】また、本発明に係る半導体装置は、上述の
ソース・ドレイン領域の接合位置とエクステンション領
域の接合位置間の距離が１０ｎｍ以上であることとした
ものである。
ソース・ドレイン領域の接合位置とエクステンション領
域の接合位置間の距離が１０ｎｍ以上であることとした
ものである。
【００１２】また、本発明に係る半導体装置は、上述の
結晶成長膜がシリコン、ゲルマニウム、炭素のいずれか
１つあるいは２以上の元素からなる膜またはこれらの複
数の膜からなることとしたものである。
結晶成長膜がシリコン、ゲルマニウム、炭素のいずれか
１つあるいは２以上の元素からなる膜またはこれらの複
数の膜からなることとしたものである。
【００１３】また、本発明に係る半導体装置は、上述の
結晶成長膜が、基板上に形成されたシリコン、ゲルマニ
ウム、炭素のいずれか１つあるいは２以上の元素からな
る膜またはこれらの複数の膜からなる第１の結晶成長膜
と、タングステン、コバルト、銅、アルミニウム、ニッ
ケル、モリブデンあるいはこれらのシリサイド膜または
これらの複数の膜からなる導電体膜で構成された第２の
結晶成長膜と、を備えることとしたものである。
結晶成長膜が、基板上に形成されたシリコン、ゲルマニ
ウム、炭素のいずれか１つあるいは２以上の元素からな
る膜またはこれらの複数の膜からなる第１の結晶成長膜
と、タングステン、コバルト、銅、アルミニウム、ニッ
ケル、モリブデンあるいはこれらのシリサイド膜または
これらの複数の膜からなる導電体膜で構成された第２の
結晶成長膜と、を備えることとしたものである。
【００１４】また、本発明に係る半導体装置は、上述の
結晶成長膜の表面および／あるいはゲート電極上部から
所定の深さまでシリサイド領域が形成されていることと
したものである。
結晶成長膜の表面および／あるいはゲート電極上部から
所定の深さまでシリサイド領域が形成されていることと
したものである。
【００１５】また、本発明に係る半導体装置は、上述の
ゲート電極の一部がタングステン、コバルト、銅、アル
ミニウム、ニッケル、モリブデンあるいはこれらのシリ
サイド膜またはこれらの複数の膜からなる導電体膜で構
成されていることとしたものである。
ゲート電極の一部がタングステン、コバルト、銅、アル
ミニウム、ニッケル、モリブデンあるいはこれらのシリ
サイド膜またはこれらの複数の膜からなる導電体膜で構
成されていることとしたものである。
【００１６】また、本発明に係る半導体装置は、上述の
サイドウォールで基板に接する部分の層厚が７．５ｎｍ
〜４０ｎｍとしたものである。
サイドウォールで基板に接する部分の層厚が７．５ｎｍ
〜４０ｎｍとしたものである。
【００１７】本発明に係る半導体装置の製造方法は、第
１の導電型の基板上にゲート電極を形成するように多層
膜を成膜し所定のパターンにエッチングする工程と、ゲ
ート電極の両側面にサイドウォールを形成する工程と、
基板中でゲート電極の両側に第２の導電型の不純物を導
入、拡散して基板の表面から所定の接合位置を有するエ
クステンション領域を形成するように所定の条件下に第
２の導電型の不純物のイオン注入および熱処理を行う工
程と、基板上でゲート電極の両側にソース・ドレイン領
域の一部を形成するように結晶成長法により選択的に結
晶成長膜を成膜する工程と、結晶成長膜直下の基板中に
第２の導電型の不純物を導入、拡散してエクステンショ
ン領域の接合位置と同一かまたはそれより浅い接合位置
を有するソース・ドレイン領域の他の一部を形成するよ
うに所定の条件下に第２の導電型の不純物のイオン注入
および熱処理を行う工程と、を備えたものである。
１の導電型の基板上にゲート電極を形成するように多層
膜を成膜し所定のパターンにエッチングする工程と、ゲ
ート電極の両側面にサイドウォールを形成する工程と、
基板中でゲート電極の両側に第２の導電型の不純物を導
入、拡散して基板の表面から所定の接合位置を有するエ
クステンション領域を形成するように所定の条件下に第
２の導電型の不純物のイオン注入および熱処理を行う工
程と、基板上でゲート電極の両側にソース・ドレイン領
域の一部を形成するように結晶成長法により選択的に結
晶成長膜を成膜する工程と、結晶成長膜直下の基板中に
第２の導電型の不純物を導入、拡散してエクステンショ
ン領域の接合位置と同一かまたはそれより浅い接合位置
を有するソース・ドレイン領域の他の一部を形成するよ
うに所定の条件下に第２の導電型の不純物のイオン注入
および熱処理を行う工程と、を備えたものである。
【００１８】また、本発明に係る半導体装置の製造方法
は、上述の結晶成長膜形成後、ゲート電極および／ある
いは結晶成長膜表面からそれぞれ所定の深さまでシリサ
イド領域を形成する工程を備えたものである。
は、上述の結晶成長膜形成後、ゲート電極および／ある
いは結晶成長膜表面からそれぞれ所定の深さまでシリサ
イド領域を形成する工程を備えたものである。
【００１９】また、本発明に係る半導体装置の製造方法
は、第２の導電型の不純物を含んだ領域形成後、サイド
ウォール上にさらに第２のサイドウォールを形成する工
程を備えたものである。
は、第２の導電型の不純物を含んだ領域形成後、サイド
ウォール上にさらに第２のサイドウォールを形成する工
程を備えたものである。
【００２０】
【発明の実施の形態】実施の形態１．以下、この発明の
実施の形態１を説明する。ここでは、従来例と同様ｎ型
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)を例にとる。図１〜７は本発明の実施の
形態１によるｎ型ＭＯＳＦＥＴの製造方法および素子構
造の断面図を模式的に示したものである。
実施の形態１を説明する。ここでは、従来例と同様ｎ型
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effec
t Transistor)を例にとる。図１〜７は本発明の実施の
形態１によるｎ型ＭＯＳＦＥＴの製造方法および素子構
造の断面図を模式的に示したものである。
【００２１】以下、本発明の実施の形態１によるｎ型Ｍ
ＯＳＦＥＴの作製方法及び素子構造を述べる。まず、図
１に示すように、ｐ型シリコン基板１に素子分離領域２
を形成し、シリコン基板１表面のパッド酸化膜３を通し
て、ｐ型不純物であるボロン、ＢＦ2等をイオン注入４
し、ウエルおよびチャネルカット領域、チャネル領域
（図示せず）を形成する。ウエルおよびチャネルカット
領域形成の際のイオン注入の加速電圧は注入イオン種に
依存するが１００ｋｅＶ〜５ＭｅＶの範囲内、ドーズ量
は、１０12〜１０15ｃｍ-2程度が好適である。また、チ
ャネル領域形成の際のイオン注入の加速電圧は同様に注
入イオン種に依存するが５ｋｅＶ〜５０ｋｅＶの範囲
内、ドーズ量は５×１０10〜１０12ｃｍ-2程度が好適で
ある。
ＯＳＦＥＴの作製方法及び素子構造を述べる。まず、図
１に示すように、ｐ型シリコン基板１に素子分離領域２
を形成し、シリコン基板１表面のパッド酸化膜３を通し
て、ｐ型不純物であるボロン、ＢＦ2等をイオン注入４
し、ウエルおよびチャネルカット領域、チャネル領域
（図示せず）を形成する。ウエルおよびチャネルカット
領域形成の際のイオン注入の加速電圧は注入イオン種に
依存するが１００ｋｅＶ〜５ＭｅＶの範囲内、ドーズ量
は、１０12〜１０15ｃｍ-2程度が好適である。また、チ
ャネル領域形成の際のイオン注入の加速電圧は同様に注
入イオン種に依存するが５ｋｅＶ〜５０ｋｅＶの範囲
内、ドーズ量は５×１０10〜１０12ｃｍ-2程度が好適で
ある。
【００２２】次に、パッド酸化膜３を除去した後、ゲー
ト絶縁膜５、ｎ型ポリシリコン膜、シリコン酸化膜また
は窒化膜７を順次堆積する。その後、フォトリソグラフ
ィとドライエッチングによりゲート電極パターンを形成
して、このパターンをマスクとしてシリコン酸化膜また
は窒化膜７をエッチングし、さらにｎ型ポリシリコン
膜、ゲート絶縁膜５をエッチングすることにより、図２
に示されるようなｎ型ポリシリコンゲート電極６を形成
する。続いて、イオン注入８によりエクステンション領
域９を形成する。エクステンション領域９形成の際の注
入イオン種はｎ型不純物である砒素、リン等、加速電圧
は注入イオン種に依存するが０．１ｋｅＶ〜２０ｋｅＶ
の範囲内、ドーズ量は１０13〜１０15ｃｍ-2程度が好適
である。
ト絶縁膜５、ｎ型ポリシリコン膜、シリコン酸化膜また
は窒化膜７を順次堆積する。その後、フォトリソグラフ
ィとドライエッチングによりゲート電極パターンを形成
して、このパターンをマスクとしてシリコン酸化膜また
は窒化膜７をエッチングし、さらにｎ型ポリシリコン
膜、ゲート絶縁膜５をエッチングすることにより、図２
に示されるようなｎ型ポリシリコンゲート電極６を形成
する。続いて、イオン注入８によりエクステンション領
域９を形成する。エクステンション領域９形成の際の注
入イオン種はｎ型不純物である砒素、リン等、加速電圧
は注入イオン種に依存するが０．１ｋｅＶ〜２０ｋｅＶ
の範囲内、ドーズ量は１０13〜１０15ｃｍ-2程度が好適
である。
【００２３】ウエハ全面にシリコン窒化膜を堆積した
後、エッチバックして、図３に示すようなサイドウォー
ル１０を形成する。サイドウォール１０はシリコン酸化
膜またはシリコン窒化膜、あるいはこれらの多層膜で構
成されている。
後、エッチバックして、図３に示すようなサイドウォー
ル１０を形成する。サイドウォール１０はシリコン酸化
膜またはシリコン窒化膜、あるいはこれらの多層膜で構
成されている。
【００２４】サイドウォール１０のシリコン基板１に接
する部分の層厚は、エクステンション領域９を後述する
ソース・ドレイン領域１３と分離するのに必要な最低限
の層厚、すなわち７．５ｎｍ以上で、かつ個々のＭＯＳ
ＦＥＴのサイズを縮小する観点から４０ｎｍ以下の範囲
が好適である。
する部分の層厚は、エクステンション領域９を後述する
ソース・ドレイン領域１３と分離するのに必要な最低限
の層厚、すなわち７．５ｎｍ以上で、かつ個々のＭＯＳ
ＦＥＴのサイズを縮小する観点から４０ｎｍ以下の範囲
が好適である。
【００２５】次に、選択結晶成長法を用いて、エクステ
ンション領域９が露出している表面上に選択的にエピタ
キシャルシリコン膜１１を成膜する。かかる選択結晶成
長は、公知の結晶成長方法、例えば超高真空下での化学
的気相成長法、減圧下の化学的気相成長法等により容易
に実現できる。ソース・ドレイン抵抗を増加させない観
点から、結晶成長させたエピタキシャルシリコン膜１１
の層厚は約１０ｎｍ以上であれば良い。選択結晶成長後
の素子断面図を図４に示す。
ンション領域９が露出している表面上に選択的にエピタ
キシャルシリコン膜１１を成膜する。かかる選択結晶成
長は、公知の結晶成長方法、例えば超高真空下での化学
的気相成長法、減圧下の化学的気相成長法等により容易
に実現できる。ソース・ドレイン抵抗を増加させない観
点から、結晶成長させたエピタキシャルシリコン膜１１
の層厚は約１０ｎｍ以上であれば良い。選択結晶成長後
の素子断面図を図４に示す。
【００２６】超高真空下での化学的気相成長法の場合
は、結晶成長条件として一例を挙げると、原料ガスであ
るジシランの流量は１〜１０ｓｃｃｍ、選択成長に必要
な塩素ガスの流量は１〜１０ｓｃｃｍ、基板温度として
は４００〜９００℃が好適である。
は、結晶成長条件として一例を挙げると、原料ガスであ
るジシランの流量は１〜１０ｓｃｃｍ、選択成長に必要
な塩素ガスの流量は１〜１０ｓｃｃｍ、基板温度として
は４００〜９００℃が好適である。
【００２７】図４では、ｎ型ポリシリコンゲート電極６
上にはエピタキシャルシリコン膜１１を成長させない断
面図を示しているが、ｎ型ポリシリコンゲート電極６上
のシリコン酸化膜７を除去した後、選択結晶成長し、ｎ
型ポリシリコンゲート電極６上にもエピタキシャルシリ
コン膜を成長させても良い。また、堆積したエピタキシ
ャルシリコン膜１１は不純物を含んでもあるいは含んで
なくても良い。堆積する結晶成長膜の材料としてはシリ
コンの他、シリコンゲルマニウム、シリコンゲルマニウ
ムカーボンのように他のIV族元素も構成元素の１つであ
っても良いし、さらに、これらの材料からなる多層膜で
あっても良い。かかる膜中の不純物に関してはシリコン
単一の場合と同様、含んでいてもいなくても良い。
上にはエピタキシャルシリコン膜１１を成長させない断
面図を示しているが、ｎ型ポリシリコンゲート電極６上
のシリコン酸化膜７を除去した後、選択結晶成長し、ｎ
型ポリシリコンゲート電極６上にもエピタキシャルシリ
コン膜を成長させても良い。また、堆積したエピタキシ
ャルシリコン膜１１は不純物を含んでもあるいは含んで
なくても良い。堆積する結晶成長膜の材料としてはシリ
コンの他、シリコンゲルマニウム、シリコンゲルマニウ
ムカーボンのように他のIV族元素も構成元素の１つであ
っても良いし、さらに、これらの材料からなる多層膜で
あっても良い。かかる膜中の不純物に関してはシリコン
単一の場合と同様、含んでいてもいなくても良い。
【００２８】次工程でｎ型ポリシリコンゲート電極６に
も不純物をイオン注入すべく、フッ酸によるウエットエ
ッチングでｎ型ポリシリコンゲート電極６上部のシリコ
ン酸化膜７を除去する。シリコン酸化膜７除去後の素子
断面図を図５に示す。
も不純物をイオン注入すべく、フッ酸によるウエットエ
ッチングでｎ型ポリシリコンゲート電極６上部のシリコ
ン酸化膜７を除去する。シリコン酸化膜７除去後の素子
断面図を図５に示す。
【００２９】続いて、エピタキシャルシリコン膜１１を
一部に含むソース・ドレイン領域１３を形成すべく、ｎ
型不純物をイオン注入１２する。ｎ型ＭＯＳＦＥＴにお
ける注入イオン種としてはシリコン中でｎ型不純物とな
る材料、すななち砒素、リン等を用いる。また、加速電
圧は注入イオン種に依存するが０．５ｋｅＶ〜５００ｋ
ｅＶの範囲内、ドーズ量は５×１０14〜５×１０15ｃｍ
-2程度が好適である。後述する熱処理時の不純物拡散の
影響も考慮して、シリコン基板１表面に対してソース・
ドレイン領域の接合位置１４がエクステンション領域９
の接合位置１５より同一か浅くなるようイオン注入時の
加速電圧、ドーズ量を調整する。なお、ソース・ドレイ
ン領域１３は上述したようにシリコン基板１上のエピタ
キシャルシリコン膜１１とシリコン基板１中のｎ型不純
物のイオン注入・拡散領域を併せた領域である。
一部に含むソース・ドレイン領域１３を形成すべく、ｎ
型不純物をイオン注入１２する。ｎ型ＭＯＳＦＥＴにお
ける注入イオン種としてはシリコン中でｎ型不純物とな
る材料、すななち砒素、リン等を用いる。また、加速電
圧は注入イオン種に依存するが０．５ｋｅＶ〜５００ｋ
ｅＶの範囲内、ドーズ量は５×１０14〜５×１０15ｃｍ
-2程度が好適である。後述する熱処理時の不純物拡散の
影響も考慮して、シリコン基板１表面に対してソース・
ドレイン領域の接合位置１４がエクステンション領域９
の接合位置１５より同一か浅くなるようイオン注入時の
加速電圧、ドーズ量を調整する。なお、ソース・ドレイ
ン領域１３は上述したようにシリコン基板１上のエピタ
キシャルシリコン膜１１とシリコン基板１中のｎ型不純
物のイオン注入・拡散領域を併せた領域である。
【００３０】後の工程の熱処理でエクステンション領域
９やソース・ドレイン領域１３の不純物を熱拡散させ
る。熱拡散後の素子断面図を図６に示す。なお、各接合
位置はシリコン基板１表面から不純物濃度が１０18ｃｍ
-3となる部分までの距離と定義する。
９やソース・ドレイン領域１３の不純物を熱拡散させ
る。熱拡散後の素子断面図を図６に示す。なお、各接合
位置はシリコン基板１表面から不純物濃度が１０18ｃｍ
-3となる部分までの距離と定義する。
【００３１】上述の選択結晶成長において不純物を含ん
だ半導体膜１１を結晶成長した場合は、イオン注入工程
は省略しても良い。この場合、後工程における熱処理で
不純物が拡散する距離を考慮して、拡散不純物が形成す
る接合位置１４がエクステンション領域９の接合位置１
５と同一か浅くなるよう、熱処理条件、エクステンショ
ン領域９形成時のイオン注入条件等を調整することは言
うまでもない。
だ半導体膜１１を結晶成長した場合は、イオン注入工程
は省略しても良い。この場合、後工程における熱処理で
不純物が拡散する距離を考慮して、拡散不純物が形成す
る接合位置１４がエクステンション領域９の接合位置１
５と同一か浅くなるよう、熱処理条件、エクステンショ
ン領域９形成時のイオン注入条件等を調整することは言
うまでもない。
【００３２】ウエハ全面にコバルトを堆積し、熱処理で
エピタキシャルシリコン膜１１と接触している部分、す
なわち、ｎ型ポリシリコンゲート電極６とソース・ドレ
イン領域１３にシリサイド領域を形成する。この後、未
反応のコバルトを除去するとｎ型ポリシリコンゲート電
極６にシリサイド領域１６が、ソース・ドレイン領域１
３にもシリサイド領域１７が、それぞれ選択的に形成さ
れる。図７にシリサイド領域形成後の素子断面図を示
す。
エピタキシャルシリコン膜１１と接触している部分、す
なわち、ｎ型ポリシリコンゲート電極６とソース・ドレ
イン領域１３にシリサイド領域を形成する。この後、未
反応のコバルトを除去するとｎ型ポリシリコンゲート電
極６にシリサイド領域１６が、ソース・ドレイン領域１
３にもシリサイド領域１７が、それぞれ選択的に形成さ
れる。図７にシリサイド領域形成後の素子断面図を示
す。
【００３３】かかる工程を経て作製されたｎ型ＭＯＳＦ
ＥＴは、シリコン基板１表面に対してエクステンション
領域９の接合位置１５よりソース・ドレイン領域１３の
接合位置１４の方が同一かあるいは浅く形成されるた
め、ソース・ドレイン領域１３からのびる空乏層の影響
は無視できるレベルで、エクステンション領域９から生
じる空乏層１８によって短チャネル特性は支配される。
しかしながら、エクステンション領域９の不純物濃度は
ソース・ドレイン領域１３の不純物濃度より小さいの
で、短チャネル特性はソース・ドレイン領域１３の空乏
層が支配的である場合に比べて格段に改善する。
ＥＴは、シリコン基板１表面に対してエクステンション
領域９の接合位置１５よりソース・ドレイン領域１３の
接合位置１４の方が同一かあるいは浅く形成されるた
め、ソース・ドレイン領域１３からのびる空乏層の影響
は無視できるレベルで、エクステンション領域９から生
じる空乏層１８によって短チャネル特性は支配される。
しかしながら、エクステンション領域９の不純物濃度は
ソース・ドレイン領域１３の不純物濃度より小さいの
で、短チャネル特性はソース・ドレイン領域１３の空乏
層が支配的である場合に比べて格段に改善する。
【００３４】さらに、本実施の形態の素子構造では、従
来の素子構造よりサイドウォール１０の層厚を薄くして
も、シリコン基板１表面上に形成されたエピタキシャル
シリコン膜１１の存在により、後述するソース・ドレイ
ン抵抗の問題が回避されるため、シリコン基板１表面に
対するソース・ドレイン領域１３の深さ、すなわち、ソ
ース・ドレイン領域の接合位置１４は、従来構造よりシ
リコン基板１中に浅く形成できる。したがって、ソース
・ドレイン領域１３から生じる空乏層が伸びる度合いは
従来の深いソース・ドレイン領域の構造より格段に小さ
くなる。よって、本実施の形態の素子構造では、サイド
ウォール１０の層厚が薄いにもかかわらず、従来の素子
構造に比して短チャンネル特性が劣化しないという顕著
な効果がある。
来の素子構造よりサイドウォール１０の層厚を薄くして
も、シリコン基板１表面上に形成されたエピタキシャル
シリコン膜１１の存在により、後述するソース・ドレイ
ン抵抗の問題が回避されるため、シリコン基板１表面に
対するソース・ドレイン領域１３の深さ、すなわち、ソ
ース・ドレイン領域の接合位置１４は、従来構造よりシ
リコン基板１中に浅く形成できる。したがって、ソース
・ドレイン領域１３から生じる空乏層が伸びる度合いは
従来の深いソース・ドレイン領域の構造より格段に小さ
くなる。よって、本実施の形態の素子構造では、サイド
ウォール１０の層厚が薄いにもかかわらず、従来の素子
構造に比して短チャンネル特性が劣化しないという顕著
な効果がある。
【００３５】従来の素子構造で単にソース・ドレイン領
域１３の接合位置を浅くすると、ソース・ドレイン抵抗
が高くなる問題があったが、本構造においては、シリコ
ン基板１上に結晶成長されたエピタキシャルシリコン膜
１１も実効的にソース・ドレイン領域の一部１３として
機能するので、その分ソース・ドレイン抵抗も減少す
る。よって、かかる素子構造を採用すれば、サイドウォ
ール１０層厚の薄層化が可能となり、ＭＯＳＦＥＴの微
細化に有効となる。
域１３の接合位置を浅くすると、ソース・ドレイン抵抗
が高くなる問題があったが、本構造においては、シリコ
ン基板１上に結晶成長されたエピタキシャルシリコン膜
１１も実効的にソース・ドレイン領域の一部１３として
機能するので、その分ソース・ドレイン抵抗も減少す
る。よって、かかる素子構造を採用すれば、サイドウォ
ール１０層厚の薄層化が可能となり、ＭＯＳＦＥＴの微
細化に有効となる。
【００３６】なお、上述の説明ではｎ型ＭＯＳＦＥＴを
一例としたが、ｐ型ＭＯＳＦＥＴにも同様に適用できる
ことは言うまでもない。
一例としたが、ｐ型ＭＯＳＦＥＴにも同様に適用できる
ことは言うまでもない。
【００３７】実施の形態２．実施の形態１のサリサイド
形成方法とは別に、図８〜９に示すように、エピタキシ
ャルシリコン膜１１形成後、サイドウォール１０上にさ
らに第２のサイドウォール１９を形成した後、サリサイ
ド化を行い、ｎ型ポリシリコンゲート電極６中およびエ
ピタキシャルシリコン膜１１中にそれぞれシリサイド領
域１６、１７を形成する方法も有効である。
形成方法とは別に、図８〜９に示すように、エピタキシ
ャルシリコン膜１１形成後、サイドウォール１０上にさ
らに第２のサイドウォール１９を形成した後、サリサイ
ド化を行い、ｎ型ポリシリコンゲート電極６中およびエ
ピタキシャルシリコン膜１１中にそれぞれシリサイド領
域１６、１７を形成する方法も有効である。
【００３８】以下にかかる素子構造、つまり第２のサイ
ドウォール１９を形成する利点について説明する。
ドウォール１９を形成する利点について説明する。
【００３９】選択結晶成長によってエピタキシャルシリ
コン膜１１をソース・ドレイン部分にのみ形成するが、
結晶成長条件によってはエピタキシャルシリコン膜がサ
イドウォール１０上部に一部付着する場合もある。この
ような状態でサリサイド化を行うと、サイドウォール１
０上部の付着エピタキシャルシリコン膜もシリサイド化
され、さらに、かかる付着膜が伸長してサイドウォール
１０を超えてｎ型ポリシリコンゲート電極６上部と接触
する結果、ｎ型ポリシリコンゲート電極６とソース・ド
レイン領域１３が短絡してしまう不具合が生じるおそれ
がある。
コン膜１１をソース・ドレイン部分にのみ形成するが、
結晶成長条件によってはエピタキシャルシリコン膜がサ
イドウォール１０上部に一部付着する場合もある。この
ような状態でサリサイド化を行うと、サイドウォール１
０上部の付着エピタキシャルシリコン膜もシリサイド化
され、さらに、かかる付着膜が伸長してサイドウォール
１０を超えてｎ型ポリシリコンゲート電極６上部と接触
する結果、ｎ型ポリシリコンゲート電極６とソース・ド
レイン領域１３が短絡してしまう不具合が生じるおそれ
がある。
【００４０】そこで、エピタキシャルシリコン膜１１形
成後にサイドウォール１０上にさらに第２のサイドウォ
ール１９を形成すれば、この上にさらにエピタキシャル
シリコン膜が形成されることは工程上ありえないので、
ｎ型ポリシリコンゲート電極６とソース・ドレイン領域
１３の短絡が防止でき、微細化に優れたＭＯＳＦＥＴを
安定に形成できる効果がある。
成後にサイドウォール１０上にさらに第２のサイドウォ
ール１９を形成すれば、この上にさらにエピタキシャル
シリコン膜が形成されることは工程上ありえないので、
ｎ型ポリシリコンゲート電極６とソース・ドレイン領域
１３の短絡が防止でき、微細化に優れたＭＯＳＦＥＴを
安定に形成できる効果がある。
【００４１】実施の形態３．以下に、実施の形態３によ
るＭＯＳＦＥＴの製造方法および構造について説明す
る。なお、製造方法のうち実施の形態１における図１は
同一なので、図１０〜１３を用いて、それ以降の工程を
説明する。
るＭＯＳＦＥＴの製造方法および構造について説明す
る。なお、製造方法のうち実施の形態１における図１は
同一なので、図１０〜１３を用いて、それ以降の工程を
説明する。
【００４２】ウエハのパッド酸化膜３を除去した後、ゲ
ート絶縁膜５を形成し、ｎ型ポリシリコンゲート電極用
の膜６’、金属あるいはシリサイドの導電体膜２０、窒
化膜のみまたは酸化膜および窒化膜からなる膜２１を順
次成膜し、その後フォトリソグラフィとドライエッチン
グによりゲート電極パターンを形成して、それをマスク
に窒化膜のみまたは酸化膜および窒化膜からなる膜２１
をドライエッチングし、さらに金属あるいはシリサイド
の導電体膜２０、ｎ型ポリシリコン膜をエッチングし
て、ｎ型ポリシリコンゲート電極６’を形成する。次
に、イオン注入８によりエクステンション領域９を形成
する。イオン注入条件は実施の形態１の場合と同一であ
る。
ート絶縁膜５を形成し、ｎ型ポリシリコンゲート電極用
の膜６’、金属あるいはシリサイドの導電体膜２０、窒
化膜のみまたは酸化膜および窒化膜からなる膜２１を順
次成膜し、その後フォトリソグラフィとドライエッチン
グによりゲート電極パターンを形成して、それをマスク
に窒化膜のみまたは酸化膜および窒化膜からなる膜２１
をドライエッチングし、さらに金属あるいはシリサイド
の導電体膜２０、ｎ型ポリシリコン膜をエッチングし
て、ｎ型ポリシリコンゲート電極６’を形成する。次
に、イオン注入８によりエクステンション領域９を形成
する。イオン注入条件は実施の形態１の場合と同一であ
る。
【００４３】上述のｎ型ポリシリコンゲート電極６’の
一部として用いられる金属やシリサイドの導電体膜２０
は、例えば、タングステン、コバルト、銅、アルミニウ
ム、ニッケル、モリブデンあるいはこれらのシリサイド
またはこれらの材料で構成される多層膜が挙げられる。
この他、ｎ型ポリシリコンゲート電極６’としてポリシ
リコン膜と導電体膜２０の二層構成の他に導電体膜２０
のみの構成としても、同様の効果を発揮する。
一部として用いられる金属やシリサイドの導電体膜２０
は、例えば、タングステン、コバルト、銅、アルミニウ
ム、ニッケル、モリブデンあるいはこれらのシリサイド
またはこれらの材料で構成される多層膜が挙げられる。
この他、ｎ型ポリシリコンゲート電極６’としてポリシ
リコン膜と導電体膜２０の二層構成の他に導電体膜２０
のみの構成としても、同様の効果を発揮する。
【００４４】ウエハ全面にシリコン窒化膜を堆積した
後、エッチバックすることにより、図１１に示すような
サイドウォール１０を形成する。サイドウォール１０は
シリコン酸化膜またはシリコン窒化膜、あるいはこれら
の多層膜からなる。
後、エッチバックすることにより、図１１に示すような
サイドウォール１０を形成する。サイドウォール１０は
シリコン酸化膜またはシリコン窒化膜、あるいはこれら
の多層膜からなる。
【００４５】次に、選択結晶成長方法を用いて、エクス
テンション領域９で露出した表面上に、選択的にエピタ
キシャルシリコン膜２２とタングステン膜２３を順次堆
積する。図１２に結晶成長後の素子断面図を示す。実施
の形態１と同様な公知の結晶成長方法、つまり、超高真
空下の化学的気相成長法、減圧下の化学的気相成長法等
により実現できる。エピタキシャルシリコン膜２２とタ
ングステン膜２３の膜厚はソース・ドレイン抵抗を増加
させない程度、すなわち、エピタキシャルシリコン膜２
２は膜厚５ｎｍ以上、タングステン膜２３は膜厚５ｎｍ
以上で充分その役割を果たす。エピタキシャルシリコン
膜２２に関しては実施の形態１と同様、不純物を含んで
もあるいは含んでなくても良い。また、堆積する材料は
シリコンの他にシリコンゲルマニウム、シリコンゲルマ
ニウムカーボンのように他のIV族元素を含んでも良い
し、これらの材料からなる多層膜であっても良い。これ
らの膜の不純物に関してはシリコン単一の場合と同様、
含んでもあるいは含まなくてもよい。導電体膜２３はタ
ングステンの他にコバルト、銅、アルミニウム、ニッケ
ル、モリブデンまたはこれらのシリサイドであっても同
一の効果を奏することは言うまでもない。さらに、イオ
ン注入１２を行ってシリコン基板１下のソース・ドレイ
ン領域１３を形成することにより、図１３に示す断面を
有する半導体装置が完成する。
テンション領域９で露出した表面上に、選択的にエピタ
キシャルシリコン膜２２とタングステン膜２３を順次堆
積する。図１２に結晶成長後の素子断面図を示す。実施
の形態１と同様な公知の結晶成長方法、つまり、超高真
空下の化学的気相成長法、減圧下の化学的気相成長法等
により実現できる。エピタキシャルシリコン膜２２とタ
ングステン膜２３の膜厚はソース・ドレイン抵抗を増加
させない程度、すなわち、エピタキシャルシリコン膜２
２は膜厚５ｎｍ以上、タングステン膜２３は膜厚５ｎｍ
以上で充分その役割を果たす。エピタキシャルシリコン
膜２２に関しては実施の形態１と同様、不純物を含んで
もあるいは含んでなくても良い。また、堆積する材料は
シリコンの他にシリコンゲルマニウム、シリコンゲルマ
ニウムカーボンのように他のIV族元素を含んでも良い
し、これらの材料からなる多層膜であっても良い。これ
らの膜の不純物に関してはシリコン単一の場合と同様、
含んでもあるいは含まなくてもよい。導電体膜２３はタ
ングステンの他にコバルト、銅、アルミニウム、ニッケ
ル、モリブデンまたはこれらのシリサイドであっても同
一の効果を奏することは言うまでもない。さらに、イオ
ン注入１２を行ってシリコン基板１下のソース・ドレイ
ン領域１３を形成することにより、図１３に示す断面を
有する半導体装置が完成する。
【００４６】以下、かかる構成を適用することによる利
点を説明する。ＭＯＳＦＥＴのゲート電極抵抗やソース
・ドレイン抵抗を低減するには、ゲート電極、ソース・
ドレイン領域の一部にそれぞれ金属からなる導電体膜を
用いることが望ましい。したがって、実施の形態３の素
子構造は、実施の形態１の素子構造に比して、さらに、
ゲート電極抵抗やソース・ドレイン抵抗が低減され、素
子特性が向上する利点がある。
点を説明する。ＭＯＳＦＥＴのゲート電極抵抗やソース
・ドレイン抵抗を低減するには、ゲート電極、ソース・
ドレイン領域の一部にそれぞれ金属からなる導電体膜を
用いることが望ましい。したがって、実施の形態３の素
子構造は、実施の形態１の素子構造に比して、さらに、
ゲート電極抵抗やソース・ドレイン抵抗が低減され、素
子特性が向上する利点がある。
【００４７】図９に示された実施の形態２の素子構造の
断面形状を見ると、ｎ型ポリシリコンゲート電極６上は
シリサイド領域１６が表面に露出している。これに対し
て、実施の形態３の素子構造の断面形状、つまり図1３
に示された素子構造ではｎ型ポリシリコンゲート電極６
上に窒化膜のみまたは酸化膜および窒化膜からなる膜２
１が形成されている。
断面形状を見ると、ｎ型ポリシリコンゲート電極６上は
シリサイド領域１６が表面に露出している。これに対し
て、実施の形態３の素子構造の断面形状、つまり図1３
に示された素子構造ではｎ型ポリシリコンゲート電極６
上に窒化膜のみまたは酸化膜および窒化膜からなる膜２
１が形成されている。
【００４８】ＭＯＳＦＥＴでは、一般にゲート電極形成
後、ウエハ上に層間絶縁膜を堆積し、必要に応じてコン
タクトを形成して、層間絶縁膜上の配線等と層間絶縁膜
下のトランジスタ等を電気的に接続するが、この際、自
己整合コンタクト（self-aligned contact、ＳＡＣ）と
いう構造が採用される場合がある。ＳＡＣ構造を用いれ
ば、ソース・ドレイン領域上に設けられるべきコンタク
トの位置がずれてｎ型ポリシリコンゲート電極６’側に
接触しても、エッチングを窒化膜のみまたは酸化膜およ
び窒化膜からなる膜２１で止めることが可能であるの
で、コンタクトとｎ型ポリシリコンゲート電極６’間の
電気的短絡を防止できる。これは、層間絶縁膜は一般に
酸化膜で構成されているため、酸化膜のみエッチングさ
れ窒化膜のみまたは酸化膜および窒化膜からなる膜２１
は殆ど全くエッチングされない、いわゆる選択的エッチ
ング技術が適用できるからである。
後、ウエハ上に層間絶縁膜を堆積し、必要に応じてコン
タクトを形成して、層間絶縁膜上の配線等と層間絶縁膜
下のトランジスタ等を電気的に接続するが、この際、自
己整合コンタクト（self-aligned contact、ＳＡＣ）と
いう構造が採用される場合がある。ＳＡＣ構造を用いれ
ば、ソース・ドレイン領域上に設けられるべきコンタク
トの位置がずれてｎ型ポリシリコンゲート電極６’側に
接触しても、エッチングを窒化膜のみまたは酸化膜およ
び窒化膜からなる膜２１で止めることが可能であるの
で、コンタクトとｎ型ポリシリコンゲート電極６’間の
電気的短絡を防止できる。これは、層間絶縁膜は一般に
酸化膜で構成されているため、酸化膜のみエッチングさ
れ窒化膜のみまたは酸化膜および窒化膜からなる膜２１
は殆ど全くエッチングされない、いわゆる選択的エッチ
ング技術が適用できるからである。
【００４９】かかる特徴を具備するＳＡＣ構造の実現に
は、予めｎ型ポリシリコンゲート電極６’の上部に窒化
膜のみまたは酸化膜および窒化膜からなる膜２１が形成
されている必要があり、これにはタングステン等の導電
体膜２０を使わねばならないからである。
は、予めｎ型ポリシリコンゲート電極６’の上部に窒化
膜のみまたは酸化膜および窒化膜からなる膜２１が形成
されている必要があり、これにはタングステン等の導電
体膜２０を使わねばならないからである。
【００５０】以上、ｎ型ポリシリコンゲート電極６’と
ソース・ドレイン領域の一部２３の両方にタングステン
膜に例示された導電体膜２０を使う構成について説明し
たが、ｎ型ポリシリコンゲート電極６’をタングステン
膜、ソース・ドレイン領域の一部をシリサイド領域にす
る組合せでも、ｎ型ポリシリコンゲート電極６’やソー
ス・ドレイン領域１３の電気抵抗が低減する効果自体は
何ら問題なく生じることは言うまでもない。
ソース・ドレイン領域の一部２３の両方にタングステン
膜に例示された導電体膜２０を使う構成について説明し
たが、ｎ型ポリシリコンゲート電極６’をタングステン
膜、ソース・ドレイン領域の一部をシリサイド領域にす
る組合せでも、ｎ型ポリシリコンゲート電極６’やソー
ス・ドレイン領域１３の電気抵抗が低減する効果自体は
何ら問題なく生じることは言うまでもない。
【００５１】
【発明の効果】本発明に係る半導体装置では、第１の導
電型の基板上に形成されたゲート電極と、ゲート電極の
両側面に設けられたサイドウォールと、基板中でゲート
電極の両側に第２の導電型の不純物を導入、拡散して形
成され基板の表面に対して所定の接合位置を有するエク
ステンション領域と、基板上でゲート電極の両側に選択
的に形成された結晶成長膜および結晶成長膜直下に第２
の導電型の不純物を導入、拡散して形成されエクステン
ション領域の接合位置と同一かまたはそれより浅い接合
位置を有するソース・ドレイン領域と、を備えたので、
短チャンネル特性やソース・ドレイン抵抗を良好に保ち
つつ、サイドウォール層厚を薄層化できる結果、ＭＯＳ
ＦＥＴのサイズを縮小する効果がある。
電型の基板上に形成されたゲート電極と、ゲート電極の
両側面に設けられたサイドウォールと、基板中でゲート
電極の両側に第２の導電型の不純物を導入、拡散して形
成され基板の表面に対して所定の接合位置を有するエク
ステンション領域と、基板上でゲート電極の両側に選択
的に形成された結晶成長膜および結晶成長膜直下に第２
の導電型の不純物を導入、拡散して形成されエクステン
ション領域の接合位置と同一かまたはそれより浅い接合
位置を有するソース・ドレイン領域と、を備えたので、
短チャンネル特性やソース・ドレイン抵抗を良好に保ち
つつ、サイドウォール層厚を薄層化できる結果、ＭＯＳ
ＦＥＴのサイズを縮小する効果がある。
【００５２】また、本発明に係る半導体装置は、上述の
ソース・ドレイン領域の接合位置とエクステンション領
域の接合位置間の距離が１０ｎｍ以上としたので、エク
ステンション領域の空乏層が支配的になる結果、短チャ
ンネル特性が良好に保たれる効果がある。
ソース・ドレイン領域の接合位置とエクステンション領
域の接合位置間の距離が１０ｎｍ以上としたので、エク
ステンション領域の空乏層が支配的になる結果、短チャ
ンネル特性が良好に保たれる効果がある。
【００５３】また、本発明に係る半導体装置では、上述
の結晶成長膜がシリコン、ゲルマニウム、炭素のいずれ
か１つあるいは２以上の元素からなる膜またはこれらの
複数の膜からなるので、ソース・ドレイン抵抗の上昇を
伴わずにソース・ドレイン領域の接合位置を浅くできる
効果がある。
の結晶成長膜がシリコン、ゲルマニウム、炭素のいずれ
か１つあるいは２以上の元素からなる膜またはこれらの
複数の膜からなるので、ソース・ドレイン抵抗の上昇を
伴わずにソース・ドレイン領域の接合位置を浅くできる
効果がある。
【００５４】また、本発明に係る半導体装置では、上述
の結晶成長膜が、基板上に形成されたシリコン、ゲルマ
ニウム、炭素のいずれか１つあるいは２以上の元素から
なる膜またはこれらの複数の膜からなる第１の結晶成長
膜と、タングステン、コバルト、銅、アルミニウム、ニ
ッケル、モリブデンあるいはこれらのシリサイド膜また
はこれらの複数の膜からなる導電体膜で構成された第２
の結晶成長膜と、を備えたので、より一層ソース・ドレ
イン抵抗を低減しながら、ソース・ドレイン領域の接合
位置を浅くできる効果がある。
の結晶成長膜が、基板上に形成されたシリコン、ゲルマ
ニウム、炭素のいずれか１つあるいは２以上の元素から
なる膜またはこれらの複数の膜からなる第１の結晶成長
膜と、タングステン、コバルト、銅、アルミニウム、ニ
ッケル、モリブデンあるいはこれらのシリサイド膜また
はこれらの複数の膜からなる導電体膜で構成された第２
の結晶成長膜と、を備えたので、より一層ソース・ドレ
イン抵抗を低減しながら、ソース・ドレイン領域の接合
位置を浅くできる効果がある。
【００５５】また、本発明に係る半導体装置では、上述
の結晶成長膜の表面および／あるいはゲート電極上部か
ら所定の深さまでシリサイド領域が形成されているの
で、より一層ソース・ドレイン抵抗を低減できる効果が
ある。
の結晶成長膜の表面および／あるいはゲート電極上部か
ら所定の深さまでシリサイド領域が形成されているの
で、より一層ソース・ドレイン抵抗を低減できる効果が
ある。
【００５６】また、本発明に係る半導体装置では、上述
のゲート電極の一部がタングステン、コバルト、銅、ア
ルミニウム、ニッケル、モリブデンあるいはこれらのシ
リサイド膜またはこれらの複数の膜からなる導電体膜で
構成されているので、より一層ソース・ドレイン抵抗を
低減できる効果がある。
のゲート電極の一部がタングステン、コバルト、銅、ア
ルミニウム、ニッケル、モリブデンあるいはこれらのシ
リサイド膜またはこれらの複数の膜からなる導電体膜で
構成されているので、より一層ソース・ドレイン抵抗を
低減できる効果がある。
【００５７】また、本発明に係る半導体装置では、上述
のサイドウォールで基板に接する部分の層厚が７．５ｎ
ｍ〜４０ｎｍであるので、ＭＯＳＦＥＴのサイズを縮小
できる効果がある。
のサイドウォールで基板に接する部分の層厚が７．５ｎ
ｍ〜４０ｎｍであるので、ＭＯＳＦＥＴのサイズを縮小
できる効果がある。
【００５８】本発明に係る半導体装置の製造方法では、
本発明に係る半導体装置の製造方法は、第１の導電型の
基板上にゲート電極を形成するように多層膜を成膜し所
定のパターンにエッチングする工程と、ゲート電極の両
側面にサイドウォールを形成する工程と、基板中でゲー
ト電極の両側に第２の導電型の不純物を導入、拡散して
基板の表面から所定の接合位置を有するエクステンショ
ン領域を形成するように所定の条件下に第２の導電型の
不純物のイオン注入および熱処理を行う工程と、基板上
でゲート電極の両側にソース・ドレイン領域の一部を形
成するように結晶成長法により選択的に結晶成長膜を成
膜する工程と、結晶成長膜直下の基板中に第２の導電型
の不純物を導入、拡散してエクステンション領域の接合
位置と同一かまたはそれより浅い接合位置を有するソー
ス・ドレイン領域の他の一部を形成するように所定の条
件下に第２の導電型の不純物のイオン注入および熱処理
を行う工程と、を備えたので、短チャンネル特性を良好
に維持しつつ、ＭＯＳＦＥＴのサイズの小さい半導体装
置を効率的に製造できる効果がある。
本発明に係る半導体装置の製造方法は、第１の導電型の
基板上にゲート電極を形成するように多層膜を成膜し所
定のパターンにエッチングする工程と、ゲート電極の両
側面にサイドウォールを形成する工程と、基板中でゲー
ト電極の両側に第２の導電型の不純物を導入、拡散して
基板の表面から所定の接合位置を有するエクステンショ
ン領域を形成するように所定の条件下に第２の導電型の
不純物のイオン注入および熱処理を行う工程と、基板上
でゲート電極の両側にソース・ドレイン領域の一部を形
成するように結晶成長法により選択的に結晶成長膜を成
膜する工程と、結晶成長膜直下の基板中に第２の導電型
の不純物を導入、拡散してエクステンション領域の接合
位置と同一かまたはそれより浅い接合位置を有するソー
ス・ドレイン領域の他の一部を形成するように所定の条
件下に第２の導電型の不純物のイオン注入および熱処理
を行う工程と、を備えたので、短チャンネル特性を良好
に維持しつつ、ＭＯＳＦＥＴのサイズの小さい半導体装
置を効率的に製造できる効果がある。
【００５９】また、本発明に係る半導体装置の製造方法
では、上述の結晶成長膜形成後、ゲート電極および／あ
るいは結晶成長膜表面からそれぞれ所定の深さまでシリ
サイド領域を形成する工程を備えたので、よりソース・
ドレイン抵抗が低減されたＭＯＳＦＥＴのサイズの小さ
い半導体装置を効率的に製造できる効果がある。
では、上述の結晶成長膜形成後、ゲート電極および／あ
るいは結晶成長膜表面からそれぞれ所定の深さまでシリ
サイド領域を形成する工程を備えたので、よりソース・
ドレイン抵抗が低減されたＭＯＳＦＥＴのサイズの小さ
い半導体装置を効率的に製造できる効果がある。
【００６０】また、本発明に係る半導体装置の製造方法
では、第２の導電型の不純物を含んだ領域形成後、サイ
ドウォール上にさらに第２のサイドウォールを形成する
工程を備えたので、ＭＯＳＦＥＴのサイズの小さい半導
体装置を安定に製造できる効果がある。
では、第２の導電型の不純物を含んだ領域形成後、サイ
ドウォール上にさらに第２のサイドウォールを形成する
工程を備えたので、ＭＯＳＦＥＴのサイズの小さい半導
体装置を安定に製造できる効果がある。
【図１】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図２】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図３】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図４】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図５】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図６】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図７】 本発明の実施の形態１を示す半導体装置の製
造方法および素子構造の断面図である。
造方法および素子構造の断面図である。
【図８】 本発明の実施の形態２を示す半導体装置の製
造方法の一部および素子構造の断面図である。
造方法の一部および素子構造の断面図である。
【図９】 本発明の実施の形態２を示す半導体装置の製
造方法の一部および素子構造の断面図である。
造方法の一部および素子構造の断面図である。
【図１０】 本発明の実施の形態３を示す半導体装置の
製造方法の一部および素子構造の断面図である。
製造方法の一部および素子構造の断面図である。
【図１１】 本発明の実施の形態３を示す半導体装置の
製造方法の一部および素子構造の断面図である。
製造方法の一部および素子構造の断面図である。
【図１２】 本発明の実施の形態３を示す半導体装置の
製造方法の一部および素子構造の断面図である。
製造方法の一部および素子構造の断面図である。
【図１３】 本発明の実施の形態３を示す半導体装置の
製造方法の一部および素子構造の断面図である。
製造方法の一部および素子構造の断面図である。
【図１４】 従来の半導体装置の断面図である。
【図１５】 従来の半導体装置の断面図である。
１ ｐ型シリコン基板、 ２ 素子分離領域、 ３ パ
ッド酸化膜、 ４ イオン注入、 ５ ゲート絶縁膜、
６、６’ ｎ型ポリシリコンゲート電極、 ７シリコ
ン酸化膜または窒化膜、 ８ イオン注入、 ９ エク
ステンション領域、 １０ サイドウォール、 １１
エピタキシャルシリコン膜、 １２ イオン注入、 １
３ ソース・ドレイン領域、 １４ ソース・ドレイン
領域の接合位置、 １５ エクステンション領域の接合
位置、 １６ ゲート電極中のシリサイド領域、 １７
ソース・ドレイン領域のシリサイド領域、 １８ エ
クステンション領域から生じる空乏層、 １９ 第２の
サイドウォール、 ２０タングステン等の導電体膜、
２１ 窒化膜または酸化膜および窒化膜からなる膜、
２２ エピタキシャルシリコン膜、 ２３ タングステ
ン膜、 ２４ ドレイン領域から生じる空乏層、 ２５
ソース領域から生じる空乏層。
ッド酸化膜、 ４ イオン注入、 ５ ゲート絶縁膜、
６、６’ ｎ型ポリシリコンゲート電極、 ７シリコ
ン酸化膜または窒化膜、 ８ イオン注入、 ９ エク
ステンション領域、 １０ サイドウォール、 １１
エピタキシャルシリコン膜、 １２ イオン注入、 １
３ ソース・ドレイン領域、 １４ ソース・ドレイン
領域の接合位置、 １５ エクステンション領域の接合
位置、 １６ ゲート電極中のシリサイド領域、 １７
ソース・ドレイン領域のシリサイド領域、 １８ エ
クステンション領域から生じる空乏層、 １９ 第２の
サイドウォール、 ２０タングステン等の導電体膜、
２１ 窒化膜または酸化膜および窒化膜からなる膜、
２２ エピタキシャルシリコン膜、 ２３ タングステ
ン膜、 ２４ ドレイン領域から生じる空乏層、 ２５
ソース領域から生じる空乏層。
フロントページの続き (72)発明者 三浦 成久 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 阿部 雄次 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 徳田 安紀 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 4M104 AA01 BB01 BB04 BB19 BB36 CC01 CC05 DD02 DD04 DD08 DD09 DD16 DD17 DD23 DD26 DD46 DD55 DD65 DD78 DD84 DD92 FF13 GG09 GG10 GG14 HH16 5F040 DA00 DC01 EC01 EC04 EC07 EC12 EC13 EF03 EF11 EH01 EH02 FA07 FC05 FC19
Claims (10)
- 【請求項１】 第１の導電型の基板上に形成されたゲー
ト電極と、前記ゲート電極の両側面に設けられたサイド
ウォールと、前記基板中で前記ゲート電極の両側に第２
の導電型の不純物を導入、拡散して形成され前記基板の
表面に対して所定の接合位置を有するエクステンション
領域と、前記基板上で前記ゲート電極の両側に選択的に
形成された結晶成長膜および前記結晶成長膜直下に第２
の導電型の不純物を導入、拡散して形成され、前記エク
ステンション領域の接合位置と同一かまたはそれより浅
い接合位置を有するソース・ドレイン領域と、を備える
ことを特徴とする半導体装置。 - 【請求項２】 前記ソース・ドレイン領域の接合位置と
前記エクステンション領域の接合位置間の距離が１０ｎ
ｍ以上であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 前記結晶成長膜がシリコン、ゲルマニウ
ム、炭素のいずれか１つあるいは２以上の元素からなる
膜またはこれらの複数の膜からなることを特徴とする請
求項１記載の半導体装置。 - 【請求項４】 前記結晶成長膜が、前記基板上に形成さ
れたシリコン、ゲルマニウム、炭素のいずれか１つある
いは２以上の元素からなる膜またはこれらの複数の膜か
らなる第１の結晶成長膜と、タングステン、コバルト、
銅、アルミニウム、ニッケル、モリブデンあるいはこれ
らのシリサイド膜またはこれらの複数の膜からなる導電
体膜で構成された第２の結晶成長膜と、を備えたことを
特徴とする請求項１記載の半導体装置。 - 【請求項５】 前記結晶成長膜の表面および／あるいは
前記ゲート電極上部から所定の深さまでシリサイド領域
が形成されていることを特徴とする請求項１記載の半導
体装置。 - 【請求項６】 前記ゲート電極の一部がタングステン、
コバルト、銅、アルミニウム、ニッケル、モリブデンあ
るいはこれらのシリサイド膜またはこれらの複数の膜か
らなる導電体膜で構成されていることを特徴とする請求
項１記載の半導体装置。 - 【請求項７】 前記サイドウォールで前記基板に接する
部分の層厚が７．５ｎｍ〜４０ｎｍであることを特徴と
する請求項１記載の半導体装置。 - 【請求項８】 第１の導電型の基板上にゲート電極を形
成するように、多層膜を成膜し、前記多層膜を所定のパ
ターンにエッチングする工程と、前記ゲート電極の両側
面にサイドウォールを形成する工程と、前記基板中で前
記ゲート電極の両側に第２の導電型の不純物を導入、拡
散して前記基板の表面から所定の接合位置を有するエク
ステンション領域を形成するように、所定の条件下に前
記第２の導電型の不純物のイオン注入および熱処理を行
う工程と、前記基板上で前記ゲート電極の両側にソース
・ドレイン領域の一部を形成するように、結晶成長法に
より選択的に結晶成長膜を成膜する工程と、前記結晶成
長膜直下の前記基板中に第２の導電型の不純物を導入、
拡散して前記エクステンション領域の接合位置と同一か
またはそれより浅い接合位置を有するソース・ドレイン
領域の他の一部を形成するように、所定の条件下に第２
の導電型の不純物のイオン注入および熱処理を行う工程
と、を備えたことを特徴とする半導体装置の製造方法。 - 【請求項９】 前記結晶成長膜形成後、前記ゲート電極
および／あるいは前記結晶成長膜表面からそれぞれ所定
の深さまでシリサイド領域を形成する工程を備えたこと
を特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記第２の導電型の不純物を含んだ領
域形成後、前記サイドウォール上にさらに第２のサイド
ウォールを形成する工程を備えたことを特徴とする請求
項８記載の半導体装置の製造方法。
Priority Applications (2)
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|---|---|---|---|
| JP2000312128A JP2002124665A (ja) | 2000-10-12 | 2000-10-12 | 半導体装置およびその製造方法 |
| US09/955,488 US6617654B2 (en) | 2000-10-12 | 2001-09-19 | Semiconductor device with sidewall spacers and elevated source/drain region |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000312128A JP2002124665A (ja) | 2000-10-12 | 2000-10-12 | 半導体装置およびその製造方法 |
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|---|---|
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Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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