TWI485783B - 具有封裝的壓力源區域的半導體裝置及製作方法 - Google Patents
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- TWI485783B TWI485783B TW100141006A TW100141006A TWI485783B TW I485783 B TWI485783 B TW I485783B TW 100141006 A TW100141006 A TW 100141006A TW 100141006 A TW100141006 A TW 100141006A TW I485783 B TWI485783 B TW I485783B
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- 239000004065 semiconductor Substances 0.000 title claims description 94
- 238000000034 method Methods 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000000463 material Substances 0.000 claims description 135
- 229910052732 germanium Inorganic materials 0.000 claims description 59
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 59
- 239000000758 substrate Substances 0.000 claims description 45
- 230000001939 inductive effect Effects 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 23
- 150000002500 ions Chemical class 0.000 claims description 11
- 238000000151 deposition Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 9
- 239000013078 crystal Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 3
- 239000012535 impurity Substances 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 description 16
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 16
- 239000003989 dielectric material Substances 0.000 description 10
- 239000011810 insulating material Substances 0.000 description 8
- 239000007772 electrode material Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- -1 phosphorous ions Chemical class 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- VQYPKWOGIPDGPN-UHFFFAOYSA-N [C].[Ta] Chemical compound [C].[Ta] VQYPKWOGIPDGPN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 239000000376 reactant Substances 0.000 description 2
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 2
- IXADHCVQNVXURI-UHFFFAOYSA-N 1,1-dichlorodecane Chemical compound CCCCCCCCCC(Cl)Cl IXADHCVQNVXURI-UHFFFAOYSA-N 0.000 description 1
- GOOHAUXETOMSMM-UHFFFAOYSA-N Propylene oxide Chemical compound CC1CO1 GOOHAUXETOMSMM-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- KCFIHQSTJSCCBR-UHFFFAOYSA-N [C].[Ge] Chemical compound [C].[Ge] KCFIHQSTJSCCBR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000003575 carbonaceous material Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- RSJKGSCJYJTIGS-UHFFFAOYSA-N undecane Chemical compound CCCCCCCCCCC RSJKGSCJYJTIGS-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
- H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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Description
本發明係有關於一種半導體裝置結構及製作方法，且尤其係有關於一種具有封裝的壓力源區域的半導體裝置及製作方法。
電晶體如金氧半導體場效電晶體(MOSFET)是絕大多數的半導體裝置的核心建塊。經常使用磊晶壓力源區域以增加MOS電晶體的通道內的載子移動率，及從而實現在性能上得到相應的改善。然而，壓力源區域及基板材料具有不同的化學性質(例如，蝕刻率，氧化率，擴散率，及類似者)，增加現有的製作流程整合磊晶壓力源區域的難度。
對熟習該技術領域者而言，透過以下詳述係可立即明白本發明之其他優點及特徵。所述及圖示之該實施例係提供實行本發明之最佳說明。本發明係能在不背離本發明的情況下，於各種明顯態樣中作修改。因此，隨附圖式係作例示用，而非限制本發明。
本發明為有鑑於前述之問題點所開發者，係為提供一種在半導體基板上製作半導體裝置結構之方法，包括以下步驟：形成上覆該半導體基板的閘極結構；在該半導體基板中該閘極結構附近形成凹槽；在該凹槽中形成壓力誘導半導體材料；以及在該凹槽形成上覆該壓力誘導半導體材料的矽材料。
在另一個實施例，一種在半導體基板上製作半導體裝置結構之方法，包括以下步驟：形成上覆該半導體基板的閘極結構；在該半導體基板中該閘極結構附近形成凹槽；在該凹槽中形成壓力源區域；以及在該凹槽中磊晶生長矽材料在該壓力源區域的外露表面上。
在另一個實施例，提供另一種半導體裝置。該半導體裝置包括：半導體基板；上覆該半導體基板的閘極結構；形成在該半導體基板中接近該閘極結構的壓力源區域；以及上覆且封裝該壓力源區域的矽材料。
本概要以簡化的形式提供概念選擇，下面進一步說明詳細描述。本概要並非旨在確指本發明的關鍵特徵或必要特徵，也不是擬用於確定本發明的申請專利範圍。
以下敘述將部份提出本發明之其他特徵及附加優點，而對熟習該技術領域者在審視下列敘述後或可從本發明之實行學習而使得本發明部分變為明顯。藉由附加之申請專利範圍中特別提出之處，係能實現及獲得本發明之該優點及特徵。
本文所述及的技術可用於製造MOS電晶體裝置，包括有壓力源區域，以增加在通道區域的載子移動率。雖然“MOS裝置”詞正確是指具有金屬閘極電極及氧化閘極絕緣層的裝置，該詞將被用於指任何半導體裝置，半導體裝置包括有導電閘極電極(無論是金屬或其他導電材料)，導電閘極電極是位在閘極絕緣層(無論是氧化或其他絕緣層)上，是位在半導體基板上。製作半導體裝置的各個步驟是眾所周知的，所以許多傳統的步驟，為簡潔起見，本文將只簡要地提及或將忽略而完全沒有提供眾所周知的製程的詳細資訊。
現在參考第1圖，於示範實施例中，製作製程開始於形成上覆半導體材料102的區域的閘極結構104、以及在閘極結構104的側壁附近形成間隔物112，以產生在第1圖的半導體裝置結構100。在示範實施例中，從半導體材料102的基板(或晶圓)形成半導體材料102的區域，該區域可與該基板的鄰近區域電氣隔離，該鄰近區域係用來以傳統方式(如藉由執行淺溝槽隔離)製造其他半導體裝置，如先前技藝所知。基板半導體材料102最好為單晶矽材料，及為方便起見，本文或可稱半導體材料102為矽材料。根據實施例，矽材料102基板可實現為絕緣層上覆矽(SOI)基板或晶粒底材(bulk)矽基板。在示範實施例中，摻雜矽材料102區域，以達到形成閘極結構104前在矽區域102區域上隨後形成的MOS電晶體結構的通道區域所需的摻雜分佈。例如，對PMOS電晶體，形成閘極結構104前可藉由植入N型離子(如磷離子)，形成N阱於矽材料102。
在所示實施例中，閘極結構104作為MOS電晶體結構隨後形成在矽材料102區域上的閘極電極。可以使用傳統的閘極堆疊模塊或先前製程步驟的任何組合形成閘極結構104。如第1圖所示，閘極結構104最好包括至少一層電介質材料106、至少一層導電閘極電極材料108、及至少一層電介質封蓋材料110。例如，可藉由生長或沉積一層或更多層電介質材料106(如氧化材料或高k電介質材料)形成上覆矽材料102的閘極結構104。形成閘極電介質材料106後，可藉由沉積一層或更多層導電閘極電極材料108(如金屬材料或多晶矽)繼續製作閘極結構104上覆一層或更多層的電介質材料106。形成閘極電極材料108後，可藉由沉積一層或更多層電介質材料110(如氮化物材料例如氮化矽，氮氧化矽，或類似者)繼續製作閘極結構104上覆導電材料108。然後選擇性地移除部分電介質材料106，導電材料108及封蓋材料110，最好使用各向異性蝕刻劑，以定義具有側壁的閘極結構104實質垂直(或正交)矽材料102的表面。封蓋材料110其餘部分作為閘極蓋在隨後的製程步驟保護下層(underlying)導電材料108。在這方面，在一些實施例，形成封蓋材料110前可摻雜導電材料108。應該理解在實際實施例，材料各種數量，組合及/或配置可用於閘極結構，及本文在此的描述不局限於在閘極結構的閘極材料的任何特定的數量，組合，或配置。
在示範實施例中，形成閘極結構104後，可藉由形成一層絕緣材料上覆閘極結構104在閘極結構104側壁附近形成間隔物112及選擇性地移除部分絕緣材料。絕緣材料最好是氮化物材料，如氮化矽，以已知的方式整合沉積上覆閘極結構104及周圍的矽材料102。然後藉由使用先前技藝的製程(例如，藉由使用電漿式RIE(反應離子蝕刻)及俗稱蝕刻劑化學)，各向異性蝕刻絕緣材料形成間隔物112。依據一個或更多個實施例，用於間隔物112的絕緣材料沉積至選擇厚度，使蝕刻絕緣材料形成間隔物112後，與矽材料102接觸的部分間隔物112的寬度在大約8至15納米(nm)的範圍內。
現在參考第2圖，雖然再執行一個或更多個額外的製程步驟(如源極/汲極擴展形成)，在示範的實施例中，藉由在基板矽材料102的外露部分的閘極結構104附近形成凹槽(或空孔)114，116繼續製作製程，產生在第2圖的半導體裝置結構100。以此方式，凹槽114，116垂直對齊間隔物112，也就是，自然形成凹槽114，116之內部側壁表面118，120，使在間隔物112的基底對齊間隔物112之向外面。例如，如第2圖所示，看起來像間隔物112之垂直側壁繼續向下以形成接近閘極結構104的凹槽114，116的相應的內部側壁表面118，120。以這種方式，形成凹槽114，116後，間隔物112及閘極結構104下層的部分基板矽材料102保持不變，而基板矽材料102的外露部分由蝕刻劑移除。可使用電漿式RIE(反應離子蝕刻)藉由各向異性蝕刻外露矽材料102形成凹槽114，116，使用已知蝕刻化學具有良好的選擇間隔物112的絕緣材料(例如，氮化物材料)及閘極110的蝕刻矽的優點。依據一個或更多個實施例，凹槽114，116蝕刻至大約40至60納米(nm)的範圍內的矽材料102的表面相對的深度。但是，凹槽114，116相對於矽材料102的表面的深度將取決於特定的實施例的需要，此處所描述的不限制凹槽114，116任何特定的深度。
現在參考第3圖，在示範實施例中，形成凹槽114，116後，藉由形成一層壓力誘導半導體材料122上覆第2圖的半導體裝置結構繼續製作製程，以產生第3圖之半導體裝置結構100。在示範的實施例，藉由整合沉積壓力誘導半導體材料122形成壓力誘導半導體材料層122，壓力誘導半導體材料122具有與基板矽材料102不同的晶格常數，在凹槽114，116上覆閘極結構104及矽材料102以施加壓力至閘極結構104下層的矽材料102的通道區域。壓力誘導半導體材料層122最好沉積至大於或等於凹槽114，116的深度的厚度。
例如，對於PMOS電晶體結構，壓力誘導半導體材料122可實現為矽鍺材料或其他材料，具有比基板矽材料102較大的晶格常數以施加壓縮縱向壓力至通道區域及增加通道區域的電洞的移動率。在這方面，根據一個實施例，藉由在大約700℃之溫度使用二氯矽烷(SiH2
Cl2
)及鍺(GeH4
)為反應物的化學氣相沉積(CVD)，整合沉積矽鍺層上覆閘極結構104及在凹槽114，116的基板矽材料102。在整合互補金屬氧化物半導體(或CMOS)製作製程，形成矽鍺層之前，遮罩用於製作NMOS電晶體結構之基板矽材料102的任何周圍的區域。在示範實施例，鍺濃度在整個矽鍺層實質一致。
另外，對於NMOS電晶體結構，壓力誘導半導體材料122可實現為矽碳材料或另外材料，比基板矽材料102具有較小的晶格常數以施加拉伸縱向壓力至通道區域及從而增加通道區域中的電子的移動率。對於NMOS電晶體結構，藉由在大約550℃之溫度使用丙矽烷(Si3
H8
)及甲基矽烷(CH3
SiH3
)為反應物的CVD，整合沉積矽碳層上覆閘極結構104及在凹槽114，116的基板矽材料102。在整合的CMOS製作製程，形成矽碳層之前，遮罩用於製作PMOS電晶體結構之基板矽材料102的任何周圍的區域。
現在參考第4圖，示範實施例中，藉由移除部分壓力誘導半導體材料122以在凹槽114，116形成壓力源區域124，126繼續製作製程，產生在第4圖的半導體裝置結構100。示範實施例中，藉由使用各向異性蝕刻劑各向異性蝕刻壓力誘導半導體材料122移除部分壓力誘導半導體材料122，直到壓力誘導半導體材料122從閘極結構104及/或閘極蓋110的表面完全移除以暴露閘極結構104及/或閘極蓋110。以這種方式，壓力誘導半導體材料122從第3圖的半導體裝置結構的表面均勻地移除以獲得第4圖的半導體裝置結構100。在這方面，憑藉共形沉積，壓力誘導半導體材料層122相鄰側壁間隔物112及/或第3圖所示之側壁表面118，120最厚。因此，從閘極結構104及/或閘極蓋110各向異性蝕刻壓力誘導半導體材料122後，相鄰凹槽114，116的側壁表面118，120的部分壓力誘導半導體材料122保持不變，以提供位在毗鄰凹槽114，116之側壁118，120及接近閘極結構104下層的通道區域的壓力源區域124，126。
現在參考第5圖，示範實施例中，形成壓力源區域124，126後，藉由在凹槽114，116形成矽材料128繼續製作製程。示範的實施例中，藉由在大約720℃之溫度，二氯矽烷(SiH2
Cl2
)或其他適於矽組成的材料的減少，單晶矽材料128選擇性磊晶生長在矽材料102及壓力誘導半導體材料122的外露表面上。矽材料128的磊晶成長是選擇性的，及因此，矽材料128只生長在壓力誘導半導體材料122及基板矽材料102的外露表面上，沒有生長在側壁間隔物112及閘極蓋110的絕緣材料(如氮化物材料)的外露表面上。在示範的實施例，矽材料128生長至大於或等於凹槽114，116的深度的厚度(例如，“齊平”填充或稍有溢出)，以確保凹槽114，116填充到達到或超過閘極結構104下層的基板矽材料102的表面的最低高度。在一些實施例，生長矽材料128後，藉由使用具有間隔物112及閘極蓋110的絕緣材料的良好的選擇性的蝕刻矽材料128的各向異性蝕刻劑移除(或回蝕)矽材料128繼續製作製程，直到矽材料128的上層表面實質與閘極結構104下層的矽材料102對齊。示範實施例中，磊晶生長矽材料128及基板矽材料102是同一類型的材料，表現出相同的化學性質(如蝕刻率，氧化率及類似者)。如第5圖所示，壓力源區域124，126是封裝的或以其他方式由磊晶-生長矽材料128覆蓋，使壓力源區域124，126的表面不外露。因此，與矽材料102使用配置的後續的製程步驟沒有需要交代壓力源區域124，126而修改，因為壓力源區域124，126不外露。
形成矽封裝的壓力源區域124，126後，可執行任意數量的已知製程步驟，模組，及技術以完成矽材料102上MOS電晶體裝置結構的製作。例如，參考第6圖，示範實施例中，藉由閘極結構104附近形成間隔的(spaced-apart)源極及汲極區域132，134繼續製作製程，產生在第6圖的半導體裝置結構100。在這方面，第6圖的半導體裝置結構100包括MOS電晶體結構，包括閘極結構104及間隔的源極/汲極區域132，134，其中在閘極結構104下及源極/汲極區域132，134之間的基板矽材料102提供MOS電晶體結構的通道區域。
在所示實施例中，可藉由植入決定導電性雜質類型的摻雜離子(由箭頭130所示)到矽材料128至所需的深度及/或使用閘極結構104及側壁間隔物112為植入遮罩及後續熱退火的片狀電阻率形成源極/汲極區域132，134。如第6圖所示，依據一個或更多個實施例，形成源極/汲極區域132，134時摻雜壓力源區域124，126，使各自的壓力源區域124，126在各自的源極/汲極區域132，134之內。換句話說，相對於矽材料128及/或矽材料102的表面的源極/汲極區域132，134的深度大於相對於矽材料102的表面的凹槽114，116的深度，離子130植入至大於凹槽114，116的深度的深度，確保壓力源區域124，126在源極/汲極區域132，134之內。植入離子130的電導率決定雜質類型是與基板半導體材料102的導電類型不同的導電類型。例如，當半導體材料102以N型離子摻雜以提供N阱區域，藉由植入P型離子如硼離子到磊晶生長矽材料128及矽鍺壓力源區域124，126形成源極/汲極區域132，134，以形成PMOS電晶體結構。另外，當半導體材料102以P型離子摻雜提供P阱區域，藉由植入N型離子如砷離子或磷離子到磊晶生長矽材料128及矽鍺壓力源區域124，126形成源極/汲極區域132，134以形成NMOS電晶體結構。
根據不同的實施例，執行離子植入步驟前，側壁間隔物112可被移除或可形成額外的側壁間隔(例如，偏移間隔)以定義隨後形成的源極及汲極區域之邊界。因此，雖然第6圖描述閘極結構104的側壁附近保留側壁間隔物112，存在各種替代實現，定義源極/汲極區域132，134的邊界及標的物不被限制在特定的方式定義源極/汲極區域132，134的邊界。
形成源極/汲極區域132，134後，上覆矽材料102的半導體裝置製作可使用眾所周知的最終製程步驟(如深離子注入，退火，上覆源極/汲極區域及/或閘極結構之導電接觸之形成，及/或其他後端製程步驟)完成，此處不詳細描述。憑藉磊晶生長矽材料128封裝壓力源區域124，126及展現與基板矽材料102相同的化學屬性，這些與矽材料102使用之以前配置之後續製程步驟不需要交代壓力源區域124，126而修改，因為壓力源區域124，126不外露，及因此，可進行最後的製程步驟及以傳統的方式完成MOS電晶體裝置的製作。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
100‧‧‧半導體裝置結構
102‧‧‧半導體材料、矽材料
104‧‧‧閘極結構
106‧‧‧電介質材料
108‧‧‧導電閘極電極材料、閘極電極材料
110‧‧‧電介質封蓋材料、封蓋材料、電介質材料、封蓋材料、閘極、閘極蓋
112‧‧‧間隔物
114‧‧‧凹槽
116‧‧‧凹槽
118‧‧‧內部側壁表面
120‧‧‧內部側壁表面
122‧‧‧壓力誘導半導體材料
124‧‧‧壓力源區域
126‧‧‧壓力源區域
128‧‧‧矽材料
132‧‧‧源極/汲極區域
134‧‧‧源極/汲極區域
第1至6圖係為示範實施例的半導體裝置結構及製作半導體裝置結構的方法的剖視圖。
100．．．半導體裝置結構
102．．．半導體材料
104．．．閘極結構
106．．．電介質材料
108．．．導電閘極電極材料
110．．．封蓋材料
112．．．間隔物
122．．．壓力誘導半導體材料
124．．．壓力源區域
126．．．壓力源區域
128．．．矽材料
Claims (10)
- 一種在包括矽材料之半導體基板上製作半導體裝置結構之方法，該方法包括：形成上覆該半導體基板的閘極結構；在該半導體基板中該閘極結構附近形成凹槽；在該凹槽中形成壓力誘導半導體材料；以及在該凹槽中形成上覆該壓力誘導半導體材料的該矽材料的層；其中，在該凹槽中形成該壓力誘導半導體材料包括：沉積上覆該閘極結構及該凹槽的壓力誘導半導體材料層；及移除上覆該閘極結構的該壓力誘導半導體材料及從該凹槽移除部份該壓力誘導半導體材料，其中，沉積該壓力誘導半導體材料層包括沉積該壓力誘導半導體材料層至大於或等於該凹槽的深度的第一厚度，其中：移除該壓力誘導半導體材料包括各向異性蝕刻該壓力誘導半導體材料層以暴露該閘極結構；以及各向異性蝕刻該壓力誘導半導體材料層產生壓力源區域，該壓力源區域包含接近該凹槽毗鄰該閘極結構之側壁的該壓力誘導半導體材料。
- 如申請專利範圍第1項所述之方法，其中，在該凹槽中形成該矽材料包括在該壓力源區域的外露表面上及在 該凹槽的該半導體基板的外露表面上磊晶生長該矽材料。
- 如申請專利範圍第2項所述之方法，其中，磊晶生長該矽材料包括磊晶生長該矽材料至大於或等於該凹槽的該深度的第二厚度。
- 如申請專利範圍第2項所述之方法，另包括在該凹槽中磊晶生長該矽材料後，在該閘極結構附近形成間隔的源極及汲極區域，其中，該壓力源區域係設置在該源極及汲極區域內。
- 如申請專利範圍第4項所述之方法，其中，形成間隔的源極及汲極區域包括植入離子到該矽材料至大於或等於該凹槽的該深度的深度。
- 如申請專利範圍第1項所述之方法，另包括在該凹槽中形成該矽材料後，在該閘極結構附近形成間隔的源極及汲極區域，其中，在該凹槽中的該壓力誘導半導體材料係設置在該源極及汲極區域內。
- 如申請專利範圍第6項所述之方法，其中，形成間隔的源極及汲極區域包括使用該閘極結構作為植入遮罩，以將決定導電性雜質類型的離子植入到該矽材料內，其中，該離子擴散至大於該凹槽相對於該半導體基板的表面的深度的深度。
- 一種半導體裝置，包括：半導體基板；上覆該半導體基板的閘極結構； 形成在該半導體基板中該閘極結構附近的凹槽；形成在該半導體基板接近該閘極結構的該凹槽中之壓力源區域；以及形成在該凹槽中及上覆該壓力源區域的矽材料，該矽材料封裝該壓力源區域，其中，該矽材料形成在該凹槽中的該半導體基板的外露表面上。
- 如申請專利範圍第8項所述之半導體裝置，其中，該壓力源區域係位在鄰近該半導體基板接近該閘極結構的側壁。
- 如申請專利範圍第8項所述之半導體裝置，其中，該矽材料包括設置在該壓力源區域的外露表面上的單晶矽。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US13/015,239 US8415221B2 (en) | 2011-01-27 | 2011-01-27 | Semiconductor devices having encapsulated stressor regions and related fabrication methods |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201232669A TW201232669A (en) | 2012-08-01 |
| TWI485783B true TWI485783B (zh) | 2015-05-21 |
Family
ID=46511613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW100141006A TWI485783B (zh) | 2011-01-27 | 2011-11-10 | 具有封裝的壓力源區域的半導體裝置及製作方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US8415221B2 (zh) |
| KR (1) | KR20120087069A (zh) |
| CN (1) | CN102623342B (zh) |
| DE (1) | DE102012201207B4 (zh) |
| TW (1) | TWI485783B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101459597B1 (ko) | 2013-05-03 | 2014-11-10 | (주)실리콘화일 | 관통 실리콘 비아 제조방법 |
| US9570612B2 (en) | 2014-06-27 | 2017-02-14 | Taiwan Semiconductor Manufacturing Company Limited | Method and structure for straining carrier channel in vertical gate all-around device |
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Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US7037794B2 (en) | 2004-06-09 | 2006-05-02 | International Business Machines Corporation | Raised STI process for multiple gate ox and sidewall protection on strained Si/SGOI structure with elevated source/drain |
| US8338245B2 (en) | 2006-12-14 | 2012-12-25 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing stress-engineered spacers |
| JP2008198715A (ja) * | 2007-02-09 | 2008-08-28 | Toshiba Corp | 半導体装置 |
| KR100855977B1 (ko) | 2007-02-12 | 2008-09-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
| US8273633B2 (en) | 2007-03-26 | 2012-09-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of enhancing dopant activation without suffering additional dopant diffusion |
| JP2009043916A (ja) | 2007-08-08 | 2009-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
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| US20090186457A1 (en) | 2008-01-23 | 2009-07-23 | International Business Machines Corporation | Anneal sequence integration for cmos devices |
| DE102009006884B4 (de) | 2009-01-30 | 2011-06-30 | Advanced Micro Devices, Inc., Calif. | Verfahren zur Herstellung eines Transistorbauelementes mit In-Situ erzeugten Drain- und Source-Gebieten mit einer verformungsinduzierenden Legierung und einem graduell variierenden Dotierstoffprofil und entsprechendes Transistorbauelement |
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| US8731017B2 (en) * | 2011-08-12 | 2014-05-20 | Acorn Technologies, Inc. | Tensile strained semiconductor photon emission and detection devices and integrated photonics system |
-
2011
- 2011-01-27 US US13/015,239 patent/US8415221B2/en active Active
- 2011-11-10 TW TW100141006A patent/TWI485783B/zh not_active IP Right Cessation
- 2011-11-16 KR KR1020110119680A patent/KR20120087069A/ko not_active Application Discontinuation
- 2011-12-15 CN CN201110421113.5A patent/CN102623342B/zh not_active Expired - Fee Related
-
2012
- 2012-01-27 DE DE102012201207A patent/DE102012201207B4/de active Active
-
2013
- 2013-03-05 US US13/785,480 patent/US8951873B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US20120193686A1 (en) | 2012-08-02 |
| DE102012201207A1 (de) | 2012-08-02 |
| US20130187209A1 (en) | 2013-07-25 |
| CN102623342B (zh) | 2015-03-11 |
| US8951873B2 (en) | 2015-02-10 |
| TW201232669A (en) | 2012-08-01 |
| CN102623342A (zh) | 2012-08-01 |
| DE102012201207B4 (de) | 2012-11-15 |
| KR20120087069A (ko) | 2012-08-06 |
| US8415221B2 (en) | 2013-04-09 |
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|---|---|---|---|
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