DE112004002017B4 - Verfahren zum epitaktischen Abscheiden von Source/Drain von MOSFETs - Google Patents

Verfahren zum epitaktischen Abscheiden von Source/Drain von MOSFETs Download PDF

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Abstract

Verfahren, das folgendes umfaßt:
Bilden eines Metalloxid-Halbleiterfeldeffekttransistors mit einer epitaktisch abgeschiedenen Source/Drain (50), die sich unter die Ränder einer Gate-Elektrode (16) erstreckt,
dadurch gekennzeichnet, daß das Verfahren ein Bilden eines zum Opfern vorgesehenen epitaktisch abgeschiedenen Materials (18) über einem Substrat (12) und ein Bilden der Gate-Elektrode (16) über der epitaktisch abgeschiedenen Schicht (18) umfaßt.

Description

  • Diese Erfindung betrifft im allgemeinen Metalloxid-Halbleiterfeldeffekttransistoren.
  • Metalloxid-Halbleiterfeldeffekttransistoren umfassen ein Gate, das mit einer Source/Drain ausrichtend ist. Der Source/Drain kann einen tieferen oder starker dotierten Bereich und einen flacheren und schwächer dotierten Bereich aufweisen, der manchmal als eine Spitze (tip) oder als eine Source/Drain-Erweiterung bezeichnet wird.
  • Ein Gate-Überschneiden ist der Betrag, um den das Source/Drain-Material unter das Gate nach einer Ionenimplantation und einer nachfolgenden Wärmebehandlung diffundiert. Nach der Implantation wird das Material, das implantiert ist, Wärme ausgesetzt, die eine Bewegung des Materials nach unten in das Substrat und in einem geringeren Ausmaß lateral unter das Gate bewirkt. Daher wird in einem System, das eine ionenimplantierte Source/Drain-Erweiterung verwendet, die Menge des Unterdiffundierens als eine Funktion der Sperrschichttiefe bestimmt.
  • Es ist wünschenswert, eine verhältnismäßig flache Sperrschichttiefe für die Source/Drain-Erweiterung zum erzielen kleinerer Transistorabmessungen zu haben. Üblicherweise werden bei den Implantationstechniken der Source/Dran-Erweiterung die minimalen Spitzenverbindungstiefen durch die notwendige Gate-Unterschneidung bestimmt.
  • Je flacher die Source/Drain-Erweiterung ist, um so kürzer sind im allgemeinen die Gate-Längen, die verwendet werden können, ohne die Leckströme im Sperrzustand zu erhöhen. Eine Erweiterung der Dotierung unter den Gate-Rand wird benötigt, um einen geringen Bahnwiderstand zwischen der Inversionsschicht unter dem Gate und dem stark dotierten Source/Drain-Erweiterungsbereich zu gewährleisten. Der geringe Widerstand wird für hohe Steuerströme benötigt, die für hohe Schaltgeschwindigkeiten in Schaltkreisen kritisch sind.
  • Die WO 00/30169 A1 betrifft eine Feldeffekttransistor-Struktur. Die FET-Struktur wird dadurch hergestellt, daß eine Siliziumschicht 110 auf einem Substrat 102 derart abgeschieden wird, daß sich die Siliziumschicht 110 unter die Ränder der Gate-Elektrode 106 erstreckt. Die Gate-Elektrode ist durch ein Gate-Dielektrikum 104 sowie Spacer 108 gegen die Source/Drain-Bereiche 110 isoliert.
  • Es besteht daher ein Bedarf nach besseren Wegen, Source/Drain-Gebiete von Feldeffekttransistoren herzustellen.
  • Kurze Beschreibung der Zeichnungen
  • 1 ist eine stark vergrößerte Querschnittsansicht in einem Herstellungszustand.
  • 2 ist eine vergrößerte Querschnittsansicht in einem nachfolgenden Herstellungszustand gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 3 ist eine vergrößerte Querschnittsansicht in einem weiteren nachfolgenden Herstellungszustands gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 4 ist eine vergrößerte Querschnittsansicht in einem nachfolgenden Herstellungszustand gemäß einer Ausführungsform der vorliegenden Erfindung.
  • 5 ist eine vergrößerte Querschnittsansicht in einem weiteren nachfolgenden Herstellungszustand gemäß einer Ausführungsform der vorliegenden Erfindung.
  • Detaillierte Beschreibung
  • Bezugnehmend auf 1 kann ein stark dotiertes Halbleitersubstrat 12 durch eine zum Opfern vorgesehene undotierte oder leicht dotierte epitaktische Siliziumschicht 18 bedeckt sein. Die Schicht 18 kann in einer Ausführungsform weniger als 400 Angström (40 nm) dick sein. Eine Gate-Elektrodenstruktur, die ein Gate 16 umfaßt, das über einem Gate-Dielektrikum 14 gebildet ist, kann auf der epitaktischen Siliziumschicht 18 definiert sein.
  • Die selektive Abscheidung der zur Opferung vorgesehenen epitaktischen Siliziumschicht 18 kann ausgeführt werden beispielsweise unter Verwendung einer auf Dichlorosilan beruhenden Chemie in einer chemischen Gasabscheidungsanlage für einen einzelnen Wafer.
  • Der Film kann mit einem Gasfluß von 150 bis 200 sccm Dichlorosilan, 100 bis 150 sccm HCl, 20 slm H2 bei 825°C bei einem Arbeitsdruck von 20 Torr aufgetragen werden. (Dabei bedeutet die Einheit sccm Standardkubikzentimeter und die Einheit slm Standard – Liter pro Minute und das jeweils unter Normbedingung.)
  • Unter diesen Verfahrensbedingungen kann eine Abscheidungsrate von 10 bis 15 Nanometern pro Minute für Silizium auf freiliegendem Substrat erreicht werden, während einer Selektivität gegenüber Spacer- und Oxid-Bereichen erreicht wird. Andere Abscheidungstechniken können auch benutzt werden.
  • Die Anordnung, die in 1 gezeigt ist, wird manchmal als ein Delta-dotierter Transistor bezeichnet. Da eine verhältnismäßig starke Dotierung unter der epitaktischen Schicht 18 vorliegt, tritt ein großes Delta oder Änderung in der Konzentration an der Grenzfläche zwischen dem Substrat 12 und der epitaktischen Siliziumschicht 18 auf.
  • Die Struktur, die in 1 angezeigt ist, kann durch ein Spacer-Material abgedeckt werden und anschließend anisotrop geätzt werden, um die Seitenwand-Spacer 28, die in 2 gezeigt sind, zu bilden. Ein begrenztes Ätzen des epitaktischen Siliziums 18 kann zur gleichen Zeit abhängig von der Selektivität der Spacer-Ätzung auftreten.
  • Nach dem Bilden der Spacer kann ein selektives Naßätzen die freiliegenden Bereiche der epitaktischen Siliziumschicht 18 entfernen und zu einer Ätzung unter das Gate 16 fortführen, um die hinterschnittene Struktur, die in 3 gezeigt ist, zu erlangen. Das Ausmaß der Hinterschneidung des Gates 16 kann durch Einstellen der Ätzzeit gesteuert werden.
  • Die epitaktische Siliziumschicht 18 kann zum Beispiel mit einer Auswahl von auf Hydroxid beruhenden Lösungen selektiv geätzt werden. Für eine hohe Selektivität der nicht dotierten oder leicht dotierten Schicht 18 gegenüber dem stark dotierten Substrat 12 können verhältnismäßig schonende Bearbeitungsbedingungen eingesetzt werden.
  • In einer Ausführungsform kann eine wäßrige Ammoniumhydroxidlösung in einem Konzentrationsbereich von 2 bis 10 Volumenprozent bei 20°C zusammen mit einer Schallbehandlung benutzt werden. Die Schallbehandlung kann durch einen Transducer zur Verfügung gestellt werden, der Ultra- oder Megaschallenergie mit einer Leistung von 0,5 bis 5 Watt pro Quadratzentimeter in einer Ausführungsform der vorliegenden Erfindung abgibt. Da der Deltadotierte Transistor einen stark dotierten Bereich unter dem nicht dotierten Bereich aufweist, kann sie als eine Ätz-Stopschicht für das Naßätzen dienen.
  • Nach der Naßätzhinterschneidung kann eine dotierte selektive epitaktische Siliziumschicht 50 aufgewachsen werden. Eine flache stark dotierte Source/Drain-Erweiterung 50a erstreckt sich lateral in dem gewünschten Abstand unter den Rand des Gates 16 und den Seitenwand-Spacer 28, wie in 4 gezeigt ist. Ein dickerer Source/Drain-Bereich 50b ist zu dem Rand des Spacers 28 ausgerichtet und erstreckt sich von dem Spacer 28 weg. Der Spacer 28 ermöglicht, daß die Länge der Erweiterung 50a abgestimmt wird, und ermöglicht, die Dicke der Schicht 50 zu erweitern ohne eine Verkürzung zum Gate 16. Der dickere Bereich 50b verringert den Widerstand des Bereichs 50 und bringt den Bereich des geringeren Widerstands näher zu dem Rand des Gates 16.
  • Beim Bilden des P-Typ MOS (PMOS)-Transistors kann die Source/Drain-Erweiterung 50a und der erhöhte Source/Drain 50b gebildet werden, indem epitaktisches Bor-dotiertes Silizium oder Siliziumgermanium mit einer Germaniumkonzentration von bis zu 30% als ein Beispiel, selektiv abgeschieden werden. Unter den Verfahrensbedingungen von 100 sccm Dichlorosilan, 20 slm H2, 750 bis 800°C, 20 Torr, 150 bis 200 sccm HCl, einem Diboranfluß von 150 bis 200 sccm und einem GeH4-Fluß von 150 bis 200 sccm, kann ein hochdotierter Siliziumgermaniumfilm mit einer Abscheidungsrate von 20 Nanometer pro Minute, einer Bor-Konzentration von 1E20 cm–3 und einer Germanium-Konzentration von 20% in einer Ausführungsform erreicht werden. Ein geringer Widerstand von 0,7 bis 0,9 mOhm-cm resultiert aus der hohen Bor-Konzentration des Films. Ein Torr entspricht dabei 1,33 × 10–3 hat.
  • Der geringe Widerstand liefert den Vorteil einer hohen Leitfähigkeit in der Erweiterung und den Source/Drain-Bereichen in einigen Ausführungsformen. Dieser verringerte Widerstand kann den externen Widersand reduzieren. Die größere Einheitszelle des Siliziumgermaniums, die in dem Source/Drain-Bereichen 50b vorhanden ist, kann eine Kompressionsspannung auf den Kanal ausüben, was umgekehrt zur verbesserten Mobilität und Transistorleistung in einigen Ausführungsformen führt.
  • In dem N-Typ-Transistor (NMOS) kann die Source/Drain 50b und die Source/Drain-Erweiterung 50a unter einer in situ Verwendung von phosphordotiertem Silizium, das in einer Ausführungsform abgeschieden wird, gebildet werden. Das Silizium kann selektiv unter den Verfahrensbedingungen von 100 sccm Dichlorosilan, 25 bis 50 sccm HCl, 200 bis 300 sccm von 1 Prozent PH3 mit einem H2-Gasträgerfluß von 20 slm bei 750°C und 20 Torr abgeschieden werden. Eine Phosphorkonzentration von 2E20 cm–3 mit einem Widerstand von 0,4 bis 0,6 mOhm-cm kann in dem abgeschiedenen Film in einer Ausführungsform erreicht werden.
  • Nachfolgend kann ein zweiter dünner Spacer 34 unter Verwendung herkömmlicher Techniken, wie in 5 gezeigt ist, gebildet werden. Eine tiefe Source/Drain 32 kann durch Ionenimplantierung unter Verwendung der Spacer 28 und 34 und des Gates 16 als eine Maske gebildet werden. Das Tempern der tiefen Source/Drain 32 kann in einer Weise ausgeführt werden, welche die Diffusion der Dotierungssubstanz, einschließlich der Dotierungssubstanzen in der Schicht 50, verringert oder minimiert.
  • Die Eigenschaften der flachen Source/Drain-Erweiterungen 50a und der Grad, mit denen sie das Gate 16 unterschneiden, kann unabhängig von den Eigenschaften der tiefen Source/Drain-Verbindung 32 sein. Das Ausmaß des Erweiterungsunterschneidung des Gates 16 der Source/Drain-Erweiterung 50a kann wie gewünscht gesteuert werden.

Claims (24)

  1. Verfahren, das folgendes umfaßt: Bilden eines Metalloxid-Halbleiterfeldeffekttransistors mit einer epitaktisch abgeschiedenen Source/Drain (50), die sich unter die Ränder einer Gate-Elektrode (16) erstreckt, dadurch gekennzeichnet, daß das Verfahren ein Bilden eines zum Opfern vorgesehenen epitaktisch abgeschiedenen Materials (18) über einem Substrat (12) und ein Bilden der Gate-Elektrode (16) über der epitaktisch abgeschiedenen Schicht (18) umfaßt.
  2. Verfahren nach Anspruch 1, das ein Bilden einer Source/Drain-Erweiterung umfaßt, die sich unter die Ränder einer Gate-Elektrode erstreckt.
  3. Verfahren nach Anspruch 1, wobei das Bilden eines zum Opfern vorgesehenen epitaktisch abgeschiedenen Materials ein epitaktisches Abscheiden eines Siliziummaterials umfaßt.
  4. Verfahren nach Anspruch 1, das ein selektives Ätzen des epitaktisch abgeschiedenen Materials umfaßt.
  5. Verfahren nach Anspruch 4, das die Anwendung einer Schallbehandlung umfaßt, um das Material selektiv zu ätzen.
  6. Verfahren nach Anspruch 1, das ein Bilden eines Seitenwand-Spacers auf der Gate-Elektrode und ein Ätzen unter den Seitenwand-Spacer umfaßt.
  7. Verfahren nach Anspruch 4, das ein selektives Ätzen des epitaktisch abgeschiedenen Materials umfaßt, so daß die Gate-Elektrode hinterschnitten wird.
  8. Verfahren nach Anspruch 7, das ein Abscheiden eines epitaktischen Materials auf dem Substrat und ein Erstrecken unter die Gate-Elektrode umfaßt.
  9. Verfahren nach Anspruch 8, das ein Bilden eines dotierten epitaktischen Materials umfaßt.
  10. Verfahren nach Anspruch 7, das das Bilden des epitaktischen Materials umfaßt, welches nahe der Gate-Elektrode dünner ist und von der Gate-Elektrode beabstandet dicker ist.
  11. Verfahren nach Anspruch 1, das ein Bilden eines Delta-dotierten Transistors umfaßt.
  12. Feldeffekttransistor, der folgendes aufweist: – ein Substrat (12); – eine zum Opfern vorgesehene epitaktisch abgeschiedene Schicht (18) über dem Substrat (12); – eine Gate-Elektrode (16), die über der epitaktischen Schicht (18) ausgebildet ist; – ein dotiertes epitaktisches Halbleitermaterial (50), das über dem Substrat (12) ausgebildet ist; wobei sich das dotierte epitaktische Halbleitermaterial (50) unter die Gate-Elektrode erstreckt.
  13. Transistor nach Anspruch 12, der eine Source/Drain mit einer Source/Drain-Erweiterung aufweist, wobei die Source/Drain-Erweiterung aus dem dotierten eptitaktischen Halbleitermaterial gebildet ist und sich unter die Ränder der Gate-Elektrode erstreckt.
  14. Transistor nach Anspruch 13, bei dem das Material eine erste Stärke nahe der Gate-Elektrode und eine zweite Stärke von der Gate-Elektrode beabstandet aufweist, wobei die zweite Stärke größer ist als sie erste Stärke.
  15. Transistor nach Anspruch 14, der einen Seitenwand-Spacer aufweist, wobei sich das Material unter den Seitenwand-Spacer erstreckt.
  16. Transistor nach Anspruch 15, bei dem die zweite Stärke mit dem Seitenwand-Spacer ausgerichtet ist.
  17. Transistor nach Anspruch 12, bei dem der Transistor ein Delta-dotierter Transistor ist.
  18. Transistor nach Anspruch 12, der eine ionenimplantierte Source/Drain unter dem dotierten epitaktischen Halbleitermaterial aufweist.
  19. Verfahren, das folgendes aufweist: – Bilden einer epitaktischen Halbleiterschicht (18) über einem Halbleitersubstrat (12), wobei die epitaktische Halbleiterschicht (18) eine geringerer Dotierungskonzentration aufweist als das Substrat (12); – Bilden einer Gate-Struktur (16, 28), die eine Gate-Elektrode (16) und einen Seitenwand-Spacer (28) über der epitaktischen Halbleiterschicht (18) aufweist; und – selektives Ätzen des freiliegenden Teils der epitaktischen Halbleiterschicht (18) sowie eines Teils der epitaktischen Halbleiterschicht (18) unter der Gate-Elektrode (16).
  20. Verfahren nach Anspruch 19, das ein epitaktisches Abscheiden eines dotierten Halbleitermaterials (50) über dem Substrat (12) umfaßt, um den Bereich unter der Gate-Elektrode und unter dem Seitenwand-Spacer aufzufüllen.
  21. Verfahren nach Anspruch 20, bei dem die epitaktische Halbleiterschicht eine erste Stärke unter der Gate-Elektrode und eine zweite Stärke von der Gate-Elektrode beabstandet aufweist.
  22. Verfahren nach Anspruch 21, das ein Bilden der zweiten Stärke in Ausrichtung zu dem Spacer umfaßt.
  23. Verfahren nach Anspruch 19, das ein Bilden eines tiefen Source/Drain-Bereichs durch Ionenimplantation umfaßt.
  24. Verfahren nach Anspruch 19, das ein Bilden der epitaktischen Halbleiterschicht umfaßt, die sich unter die Gate-Elektrode erstreckt und eine größere Stärke von der Gate- Elektrode auslaufend aufweist und eine geringere Stärke unter der Gate-Elektrode aufweist.
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