WO2016015501A1 - 隧穿晶体管结构及其制造方法 - Google Patents
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- the tunneling transistor when the tunneling transistor is an N-type tunneling transistor, the source-level region is heavily doped with P-type ions, and a negative bias voltage is applied during operation; the drain region is subjected to an N-type ion weight. Doping. Add forward bias voltage during operation.
- the tunneling transistor is a P-type tunneling transistor, the source region is subjected to N-type ion heavy doping, and a forward bias voltage is applied during operation; the drain region is heavily doped with P-type ions, and when operating Add a negative bias voltage.
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Abstract
一种隧穿晶体管结构，包括衬底、硅条、漏极区域、源极区域、栅电介质层及栅极，硅条形成于衬底上，漏极区域形成于硅条一侧，源级区域设第一槽，硅条部分收容于第一槽内，栅电介质层形成于源级区域上并部分包覆源级区域，栅极设第二槽，栅电介质层部分收容于第二槽内，第二槽的横截面形状与第一槽相同，隧穿时，在第二槽的作用下，第一槽发生隧穿，形成隧穿电流。另，本发明还提供一种隧穿晶体管结构的制作方法。本发明提供的隧穿晶体管结构通过改变源级区域及栅极的结构，隧穿时，在栅极作用下，源极区域的隧穿面积增大，在第一槽处发生点隧穿和线隧穿。因此，该结构不仅增大了隧穿面积，同时也增大了隧穿几率，从而提高了整个器件的开态电流。
Description
本发明涉及一种隧穿晶体管结构及其制造方法。
自第一块集成电路诞生以来，集成电路技术一直沿着“摩尔规律”的轨迹发展，半导体器件的体积不断减小。而由于传统金属氧化物半导体场效应晶体管(MOSFET)的亚阈值摆幅斜率受到热电势的限制而无法随着器件尺寸的缩小而同步缩小，使得器件的泄露电流增大，整个芯片的功耗密度增大，严重阻碍了芯片在系统集成中的应用。因此，为了提高超大规模集成电路的性能并降低成本，一种隧穿场效应晶体管(TFET)应运而生。
隧穿场效应晶体管(TFET)本质上为一个有栅控的反偏PIN二极管，其源区和漏区的掺杂类型不同。对于N型隧穿场效应晶体管(TFET)来说，其中，N型掺杂为漏区，工作时加正向偏置。P型掺杂为源端，工作时加负向偏置。与金属氧化物半导体场效应晶体管(MOSFET)相比，隧穿场效应晶体管(TFET)可以获得更小的亚阈值摆幅(SS)，因此隧穿场效应晶体管(TFET)很适合用于低功耗应用。目前隧穿场效应晶体管(TFET)一般采用垂直隧穿，源极区域和沟道区域在栅极的作用下发生垂直隧穿，尽管这种方法可以增加隧穿几率，但是并没有增大隧穿面积，因而器件的开态电流并没有增大。
发明内容
本发明的目的在于提供一种通过增加隧穿面积，从而提高器件开态电流的隧穿晶体管结构及其制造方法。
为了解决上述技术问题，本发明提供了一种隧穿晶体管结构，其包括衬底、硅条、漏极区域、以及依次叠加的源极区域、栅电介质层及栅极，所述硅条形成于所述衬底的一表面上，所述漏极区域形成于所述硅条的一端，所述源级区域朝向所述硅条的表面设有一个第一槽，所述硅条部分收容于所述第一槽内，所述源级区域与所述漏极区域不接触，所述栅电介质层形成于所述源级区域上并部分包覆所述源极区域，所述栅极朝向所述栅电介质层的表面设有一个第二槽，并且所述栅电介质层部分收容于所述第二槽内，所述第二槽的横截面形状与所述第一槽的横截面形状相同，并且所述第二槽与所述
第一槽的开口朝向相同，隧穿时，在所述第二槽的作用下，所述第一槽的槽壁上发生隧穿，形成隧穿电流。
其中，所述硅条为鳍条状结构。
其中，所述第一槽及第二槽的横截面形状均为L型。
其中，所述第一槽及第二槽的横截面形状均为U型。
其中，所述硅条为纳米线结构。
其中，所述第一槽及第二槽的横截面形状均为圆形。
其中，所述隧穿晶体管为N型隧穿晶体管，所述源级区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
其中，所述隧穿晶体管为P型隧穿晶体管，所述源级区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
其中，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
相应地，本发明还提供了一种隧穿晶体管结构的制造方法，所述制造方法包括
提供衬底；
在所述衬底的一表面上形成一硅条；
在所述硅条一侧形成漏极区域；
形成一源级区域，使得所述源级区域朝向所述硅条的表面形成有第一槽，并且所述硅条部分收容于所述第一槽内；
形成一栅电介质层，并使得形成的所述栅电介质层部分包覆所述源级区域；
形成一栅极，并使得形成的所述栅极朝向所述栅电介质层的表面形成第二槽，所述栅电介质层部分收容于所述第二槽中，所述第二槽的横截面形状与所述第一槽的横截面形状相同，且二者的开口朝向相同。
其中，在所述硅条一侧形成漏极区域的步骤中，具体包括：
在所述硅条上形成第一层硬掩膜层并对所述第一层硬掩膜层进行刻蚀，形成一第一区域，且所述第一区域位于所述硅条的一侧；
在所述第一区域上进行离子注入形成漏极区域。
其中，形成一源级区域，使得所述源级区域朝向所述硅条的表面形成有
第一槽，并且所述硅条部分收容于所述第一槽内的步骤中，具体包括：
去除余下的所述第一层硬掩膜层，在所述硅条上形成一外延层；
在所述外延层表面沉积一第二层硬掩膜层，并对所述第二层硬掩膜层进行图形化处理，形成一第二区域，并且所述第二区域位于所述硅条远离所述衬底的一端上；
在所述第二区域上进行离子注入形成一源极区域，并且形成的所述源级区域朝向所述硅条的表面上形成一个第一槽。
其中，当所述隧穿晶体管为N型隧穿晶体管时，所述源极区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂；当所述隧穿晶体管为P型隧穿晶体管时，所述源级区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
其中，形成一栅极，并使得形成的所述栅极朝向所述栅电介质层的表面形成第二槽，所述栅电介质层部分收容于所述第二槽中，所述第二槽的横截面形状与所述第一槽的横截面形状相同，且二者的开口朝向相同的步骤中，具体包括：
在所述栅电介质层远离所述源级区域的一端上沉积栅极材料，形成所述栅极，并且形成的所述栅极朝向所述栅电介质层的表面上形成一个第二槽。
其中，所述硅条为鳍条状结构。
其中，所述第一槽及第二槽的横截面形状均为L形。
其中，所述第一槽及第二槽的横截面形状均为U形。
其中，所述硅条为纳米线结构。
其中，所述第一槽及第二槽的横截面形状均为圆形。
其中，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
其中，所述外延层的材质为硅、锗或锗硅中的任意一种。
其中，所述外延层的厚度与所述漏极区域的厚度一致。
其中，所述衬底的材质为硅、锗、绝缘衬底上的硅或绝缘衬底上的锗中的任意一种。
其中，所述第一层硬掩膜层的材质为氮化硅或氮氧化硅，所述第二层硬掩膜层的材质为氮化硅或氮氧化硅。
本发明提供的隧穿晶体管结构通过改变所述源级区域及栅极的结构，在隧穿时，在栅极电场的作用下，源极区域的隧穿面积增大，并且在所述源级区域的第一槽处发生点隧穿和线隧穿，存在合电场作用。因此，该结构不仅增大了隧穿面积，同时也增大了隧穿几率，从而提高了整个器件的开态电流。
为了更清楚地说明本发明的技术方案，下面将对实施方式中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施方式，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明实施例一提供的隧穿晶体管结构的示意图；
图2是图1的II向剖面示意图；
图3是本发明实施例二提供的隧穿晶体管结构的示意图；
图4是图3的IV向剖面示意图；
图5是本发明实施例三提供的隧穿晶体管结构的示意图；
图6是图5的VI向剖面示意图；
图7是所述隧穿晶体结构的制造方法的流程图。
下面将结合本发明实施方式中的附图，对本发明实施方式中的技术方案进行清楚、完整地描述。
请一并参阅图1至图2，为本发明实施例一提供的一种隧穿晶体管结构100，其包括衬底1、硅条2、漏极区域3、源级区域4、栅电介质层5及栅极6，所述硅条2形成于所述衬底1的一表面上，所述漏极区域3形成于所述硅条2的一侧。所述源级区域4、栅电介质层5及栅极6依次叠加形成于所述硅条2上。所述源级区域4与所述漏极区域3不接触，所述源级区域4朝向所述硅条2的表面设有一个第一槽4a，所述硅条2部分收容于所述第一槽4a内。所述栅电介质层5形成于所述源级区域4上并部分包覆所述源级区域4。所述栅极6朝向所述栅电介质层5的表面设有一个第二槽6a，所述栅电介质层5部分收容于所述第二槽6a内，所述第二槽6a的横截面形状与所述第一槽4a的横截面形状相同，并且所述第二槽6a与所述第一槽4a的开口朝向相同。隧穿时，在所述第二槽6a的作用下，所述第一槽4a的槽壁发生隧穿，形成隧穿
电流。
本实施例中，当所述隧穿晶体管为N型隧穿晶体管，所述源级区域进行P型离子重掺杂，工作时加负向偏置电压；所述漏极区域进行N型离子重掺杂。工作时加正向偏置电压。当所述隧穿晶体管为P型隧穿晶体管，所述源级区域进行N型离子重掺杂，工作时加正向偏置电压；所述漏极区域进行P型离子重掺杂，工作时加负向偏置电压。所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
所述衬底1的材质为硅、锗、绝缘衬底上的硅或绝缘衬底上的锗。本实施例中，所述衬底1的材质为硅。所述衬底1呈长方形块体且掺杂浓度为轻掺杂，掺杂浓度为1014～1016cm-3。
本实施例中，所述硅条2为鳍条状结构，所述硅条2可通过Fin工艺形成于所述衬底1的一表面上，以便于后续在所述硅条2上形成所述漏极区域3及所述源级区域4时，能减少器件的整体集成面积。当然，在其他实施例中，所述硅条2也可通过直接刻蚀所述衬底1得到。此外，所述硅条2也可通过在所述衬底1上外延硅外延层并刻蚀得到。
所述漏极区域3形成于所述硅条2的一侧，并且所述漏极区域3远离所述衬底1的一表面与所述硅条2远离所述衬底1的一表面齐平。
本实施例中，所述第一槽4a的横截面形状为L型，并且所述第一槽4a沿所述源级区域4的长度方向延伸，从而使得所述源级区域4在发生隧穿时，经过所述第一槽4a处的电流可同时发生点隧穿及线隧穿，从而增大隧穿几率。
所述漏极区域3邻近所述源级区域4的一端与所述源级区域4的一端形成一个沟道区域(未图示)，并且所述沟道区域的厚度小于或等于所述漏极区域3的厚度，从而便于减小器件的整体厚度。
所述栅电介质层5的材质为二氧化硅。本实施例中，所述栅电介质层5朝向所述源级区域4的表面设有一个第三槽5a，所述源级区域4部分收容于所述第三槽5a内，且所述第三槽5a的横截面形状与所述第一槽4a的横截面形状一致，即所述第三槽5a的横截面形状也为L形。
本实施例中，由于所述第一槽4a为L形，所述第二槽6a的横截面形状与所述第一槽4a的横截面形状相同，因而所述第二槽6a的横截面形状为L形。
如图2所示，当所述源级区域4在所述栅极6的作用下，所述源级区域4上设有所述第一槽4a，并且所述第一槽4a为L型槽，从而使得所述源级区域4较于一般的源级区域4为方形块时的隧穿区域增大，即隧穿面积增大，从而增大隧穿电流。此外，由于所述第一槽4a与所述第二槽7a的横截面形状均为L型，从而使得所述栅极6对所述源级区域4的隧穿作用更强，进而使得所述第一槽4a的槽壁处存在多个电场的同时作用，并且在所述栅极6的作用下，同时发生点隧穿和线隧穿，即存在合电场作用，从而增加了隧穿几率，进而增加了隧穿电流。这样，在所述隧穿晶体管结构100工作时，只需施加较小的外部电压作用于所述隧穿晶体管100的电极，便可以使所述隧穿晶体管100获得较大的导通电流。
此外，当所述隧穿晶体管结构100的隧穿面积增大时，还可保证所述隧穿晶体管结构100的集成面积不会增大，从而保证了所述隧穿晶体管结构100的性能。
请一并参阅图3至图4，本发明实施例二提供的隧穿晶体管结构200，其包括衬底10、硅条20、漏极区域30、源级区域40、栅电介质层50及栅极60，所述硅条20形成于所述衬底10的一表面上，所述漏极区域30形成于所述硅条20的一侧。所述源级区域40、栅电介质层50及栅极60依次叠加形成所述硅条20上。所述源级区域40与所述漏极区域30不接触，所述源级区域40朝向所述硅条20的表面设有一个第一槽41，所述硅条20部分收容于所述第一槽41内。所述栅电介质层50形成于所述源级区域40上并且部分包覆所述源级区域40。所述栅极60朝向所述栅电介质层50的表面设有一个第二槽61，所述栅电介质层50部分收容于所述第二槽61内，所述第二槽61的横截面形状与所述第一槽41的横截面形状相同，并且所述第二槽61与所述第一槽41的开口朝向相同。
本发明实施例二与本发明实施例一的不同之处在于，所述第一槽41及第二槽71的横截面形状均为U型。且在本实施例二中，所述栅电介质层50朝向所述源级区域40的表面同样设有一个第三槽51，所述源级区域40部分收容于所述第三槽51内，且所述第三槽51的横截面形状与所述第一槽41的横截面形状一致，即所述第三槽51的横截面形状也为U形。
如图4所示，本发明实施例二提供的隧穿晶体管结构200，由于所述第一
槽41的横截面形状均为U型，从而使得在隧穿时，所述源级区域40的隧穿区域增大，从而使得隧穿面积更大，隧穿电流也随之增大。此外，由于所述第一槽41与所述第二槽71的横截面形状均为U型，使得所述栅极70对所述源级区域40的隧穿作用更强，进而使得所述第一槽40的槽壁处存在多个方向的电场的同时作用，并且在所述栅极70的作用下，同时发生点隧穿和线隧穿，即存在合电场作用，从而增加了隧穿几率，进而增大了隧穿电流。
这样，在所述隧穿晶体管结构200工作时，只需施加较小的外部电压作用于所述隧穿晶体管200的电极，便可以使所述隧穿晶体管200获得较大的导通电流。此外，当所述隧穿晶体管结构200的隧穿面积增大时，还可保证所述隧穿晶体管结构200的集成面积不会增大，从而保证了所述隧穿晶体管结构200的性能。
请一并参阅图5至图6，为本发明实施例三提供的隧穿晶体管结构300，其包括衬底101、硅条201、漏极区域301、源级区域401、栅电介质层501及栅极601，所述硅条201形成于所述衬底101的一表面上，所述漏极区域301形成于所述硅条201的一侧。所述源级区域401、栅电介质层501及栅极601依次叠加形成于所述硅条201上。所述源级区域401与所述漏极区域301不接触，所述源级区域401朝向所述硅条201的表面设有一个第一槽4011，所述硅条201部分收容于所述第一槽4011内。所述栅电介质层501形成于所述源级区域401上并部分包覆所述源级区域401。所述栅极601朝向所述栅电介质层501的表面设有一个第二槽6011，所述栅电介质层501部分收容于所述第二槽6011内，所述第二槽6011的横截面形状与所述第一槽4011的横截面形状相同，并且所述第二槽6011与所述第一槽4011的开口朝向相同。
本实施例三与实施例一及实施例二的不同之处在于，所述硅条201为纳米线结构。所述第一槽4011及第二槽7011的横截面形状均为圆形。所述栅电介质层501的朝向所述源级区域401的表面设有一个第三槽5011，所述源级区域401部分收容于所述第三槽5011内，且所述第三槽5011的横截面形状与所述第一槽4011相同，即所述第三槽5011的横截面形状为圆形。
本实施例提供的隧穿晶体管结构300，通过设置所述硅条201为纳米线结构，从而使得集成度较高并且可减少器件的整体体积。此外，由于所述硅条201为纳米线结构，所述源级区域401及所述栅极701均围绕着所述硅条201
设置，使得所述隧穿晶体管结构300在进行隧穿时的隧穿面积增大，从而增大隧穿电流。
请参阅图7，本发明还提供了一种隧穿晶体管结构的制造方法，具体步骤如下：
S1：提供一衬底。本实施例中，所述衬底的材质为硅。所述衬底可为矩形衬底。所述衬底的掺杂浓度为轻掺杂，掺杂浓度为1014～1016cm-3。当然，在其他实施例中，所述衬底的材质也可为其他，如锗、绝缘衬底上的硅或绝缘衬底上的锗等。
S2：在所述衬底的一表面上形成一层硅条。本实施例中，所述硅条为鳍条状结构，从而可以节省集成面积，进而减小器件的整体体积。当然，在其他实施例中，所述硅条也可为纳米线结构。
所述硅条采用鳍式场效晶体管工艺制造。本实施例中，所述硅条采用双图形工艺形成。当然，在其他实施例中，所述硅条也可通过直接刻蚀所述衬底得到。此外，所述硅条也可通过在所述衬底上外延硅外延层并刻蚀得到。
S3：在所述硅条上形成第一层硬掩膜层，并对所述第一层硬掩膜层刻蚀，形成一第一区域，且所述第一区域位于所述硅条的一侧。本实施例中，所述第一层硬掩膜层的材质为氮化硅或氮氧化硅。所述第一层硬掩膜层可通过低压化学气相沉积或物理气相沉积等工艺实现。在对所述第一层硬掩膜层进行刻蚀时，可采用干刻蚀或湿刻蚀的方式进行刻蚀。本步骤的目的是以所述第一层硬掩膜层为蚀刻板，刻蚀部分所述第一层硬掩膜层，并且在刻蚀形成所述第一区域的同时，可避免所述硅条受刻蚀液的影响，并使得所述硅条的表面平坦化。
S4：在所述第一区域上进行离子注入形成漏极区域。本步骤中，当所述隧穿晶体管为N型隧穿晶体管，所述源级区域进行P型离子重掺杂，工作时加负向偏置电压；所述漏极区域进行N型离子重掺杂。工作时加正向偏置电压。当所述隧穿晶体管为P型隧穿晶体管，所述源级区域进行N型离子重掺杂，工作时加正向偏置电压；所述漏极区域进行P型离子重掺杂，工作时加负向偏置电压。所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
本实施例中，以所述隧穿晶体管结构为N型隧穿晶体管结构为例。具体
的，所述漏极区域为N型掺杂，对所述第一区域进行离子注入浓度为(1019～1021cm-3)。所述离子注入为磷离子。
S5：去除余下的所述第一层硬掩膜层，在所述硅条上形成一外延层。本实施例中，所述外延层的材质为硅。本步骤的目的是为了保证在后续刻蚀时可保护所述硅条不受刻蚀液的影响，从而保证后续步骤的进行。
在此步骤中，所述外延层的厚度大于或等于所述漏极区域的厚度，从而便于所述源级区域的形成。在形成所述漏极区域后，进行快速退火工艺，从而激活所述漏极区域的离子。
S6：在所述外延层表面沉积一第二层硬掩膜层，并对所述第二层硬掩膜层进行图形化处理，形成一第二区域，并且所述第二区域位于所述硅条远离所述衬底的一端上。本实施例中，所述第二层硬掩膜层的材质为氮化硅或氮氧化硅。本步骤的目的是以所述第二层硬掩膜层为蚀刻板，刻蚀部分所述第二层硬掩膜层，并且在刻蚀形成所述第二区域的同时，避免因刻蚀对所述硅条及所述漏极区域带来影响，从而便于后续步骤的进行。
S7：在所述第二区域上进行离子注入形成一源极区域，并且形成的所述源级区域朝向所述硅条的表面上形成一个第一槽。本实施例中，当所述隧穿晶体管为N型隧穿晶体管时，所述源极区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂；当所述隧穿晶体管为P型隧穿晶体管时，所述源级区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
以所述隧穿晶体管结构为N型隧穿晶体管为例。本实施例中，所述源极区域为P型掺杂，对所述第二区域进行离子注入浓度为(1019～1021cm-3)。所述离子注入为硼离子。当然，在其他实施例中，所述源极区域也可为N型掺杂，所述离子注入也可为磷离子或砷离子或其他五价离子。
在形成所述源级区域后，进行快速退火工艺，从而激活所述源级区域的离子。所述源级区域与所述漏极区域之间形成一个沟道区域，并且所述漏极区域的厚度大于或等于所述沟道区域的厚度，以便于减少器件的整体厚度。
本实施例中，当所述硅条为鳍条状结构时，所述第一槽的横截面形状为L型，以便于在进行隧穿时，增大所述源级区域的隧穿区域。当然，在其他实
施例中，所述第一槽的横截面形状也可为U型。当所述第一槽的横截面形状为U型时，所述源级区域的隧穿面积进一步增大，从而增大隧穿面积，进而增大隧穿电流。此外，由于所述第一槽的横截面形状为U型，使得所述第一槽处可同时发生点隧穿和线隧穿，从而增大了隧穿电流。
当然，在其他实施例中，当所述硅条为纳米线结构时，所述第一槽的横截面形状为圆形，从而使得所述器件的整体集成度高，同时由于所述源级区域围绕着所述硅条设置，从而使得隧穿电流增大。
S8：去除余下的所述第二层硬掩膜层，在所述源级区域远离所述硅条的一端上形成一栅电介质层。本实施例中，所述栅电介质层的材质为二氧化硅或高K电解质。为了便于后续步骤的进行，所述栅电介质层朝向所述源级区域的一端设有一个第三槽，且所述第三槽的横截面形状与所述第一槽的横截面形状相同。即当所述第一槽的横截面形状为L形时，所述第三槽的横截面形状也为L形。当所述第一槽的横截面形状为U形时，所述第三槽的横截面形状也为U形。
此外，当所述硅条为纳米线结构时，所述第一槽的横截面形状为圆形，所述第三槽的横截面形状也相应的为圆形。
S9：在所述栅电介质层远离所述源级区域的一端上沉积栅极材料，形成所述栅极，并且形成的所述栅极朝向所述栅电介质层的表面上形成一个第二槽，使得形成的所述第二槽的横截面形状与所述第一槽的横截面形状相同，并且所述第二槽与所述第一槽的开口朝向相同。本实施例中，所述栅极材料可为金属、多晶硅或钛化氮等。当所述硅条为鳍条状结构时，且所述第一槽的横截面形状为L形时，所述第二槽的横截面形状为L形。当所述第一槽的横截面形状为U形时，所述第二槽的横截面形状也为U形。此外，在其他实施例中，当所述硅条为纳米线结构，且所述第一槽的横截面形状为圆形时，所述第二槽的横截面形状也为圆形。
S10：对所述栅极进行氩离子束刻蚀，在所述栅极的表面进行钴和氮化钛离子束沉淀后，进行快速退火，去除氮化钛离子束和钴离子束，然后进行沉积钝化层。此步骤为后续的金属化工艺，目的是为了形成一个完整的隧穿晶体管结构。
本发明提供的隧穿晶体管结构通过改变所述源级区域及栅极的结构，在
隧穿时，在栅极电场的作用下，源极区域的隧穿面积增大，并且在所述源级区域的第一槽处发生点隧穿和线隧穿，存在合电场作用。因此，该结构不仅增大了隧穿面积，同时也增大了隧穿几率，从而提高了整个器件的开态电流。以上所述是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明的保护范围。
Claims (24)
- 一种隧穿晶体管结构，其特征在于，其包括衬底、硅条、漏极区域、以及依次叠加的源极区域、栅电介质层及栅极，所述硅条形成于所述衬底的一表面上，所述漏极区域形成于所述硅条的一端，所述源级区域朝向所述硅条的表面设有一个第一槽，所述硅条部分收容于所述第一槽内，所述源级区域与所述漏极区域不接触，所述栅电介质层形成于所述源级区域上并部分包覆所述源极区域，所述栅极朝向所述栅电介质层的表面设有一个第二槽，并且所述栅电介质层部分收容于所述第二槽内，所述第二槽的横截面形状与所述第一槽的横截面形状相同，并且所述第二槽与所述第一槽的开口朝向相同，隧穿时，在所述第二槽的作用下，所述第一槽的槽壁上发生隧穿，形成隧穿电流。
- 根据权利要求1所述的隧穿晶体管结构，其特征在于，所述硅条为鳍条状结构。
- 根据权利要求2所述的隧穿晶体管结构，其特征在于，所述第一槽及第二槽的横截面形状均为L型。
- 根据权利要求2所述的隧穿晶体管结构，其特征在于，所述第一槽及第二槽的横截面形状均为U型。
- 根据权利要求1所述的隧穿晶体管结构，其特征在于，所述硅条为纳米线结构。
- 根据权利要求5所述的隧穿晶体管结构，其特征在于，所述第一槽及第二槽的横截面形状均为圆形。
- 根据权利要求1所述的隧穿晶体管结构，其特征在于，所述隧穿晶体管为N型隧穿晶体管，所述源级区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
- 根据权利要求1所述的隧穿晶体管结构，其特征在于，所述隧穿晶体管为P型隧穿晶体管，所述源级区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
- 根据权利要求7或8所述的隧穿晶体管结构，其特征在于，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子 或砷离子中的至少一种。
- 一种隧穿晶体管结构的制造方法，其特征在于，提供衬底；在所述衬底的一表面上形成一硅条；在所述硅条一侧形成漏极区域；形成一源级区域，使得所述源级区域朝向所述硅条的表面形成有第一槽，并且所述硅条部分收容于所述第一槽内；形成一栅电介质层，并使得形成的所述栅电介质层部分包覆所述源级区域；形成一栅极，并使得形成的所述栅极朝向所述栅电介质层的表面形成第二槽，所述栅电介质层部分收容于所述第二槽中，所述第二槽的横截面形状与所述第一槽的横截面形状相同，且二者的开口朝向相同。
- 根据权利要求10所述的隧穿晶体管结构的制造方法，其特征在于，在所述硅条一侧形成漏极区域的步骤中，具体包括：在所述硅条上形成第一层硬掩膜层并对所述第一层硬掩膜层进行刻蚀，形成一第一区域，且所述第一区域位于所述硅条的一侧；在所述第一区域上进行离子注入形成漏极区域。
- 根据权利要求11所述的隧穿晶体管结构的制造方法，其特征在于，形成一源级区域，使得所述源级区域朝向所述硅条的表面形成有第一槽，并且所述硅条部分收容于所述第一槽内的步骤中，具体包括：去除余下的所述第一层硬掩膜层，在所述硅条上形成一外延层；在所述外延层表面沉积一第二层硬掩膜层，并对所述第二层硬掩膜层进行图形化处理，形成一第二区域，并且所述第二区域位于所述硅条远离所述衬底的一端上；在所述第二区域上进行离子注入形成一源极区域，并且形成的所述源级区域朝向所述硅条的表面上形成一个第一槽。
- 根据权利要求11或12所述的隧穿晶体管结构的制造方法，其特征在于，当所述隧穿晶体管为N型隧穿晶体管时，所述源极区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂；当所述隧穿晶体管为P型隧穿晶体管时，所述源级区域进行N型离子重掺杂，所述漏极区域进行P型离子重 掺杂。
- 根据权利要求10所述的隧穿晶体管结构的制造方法，其特征在于，形成一栅极，并使得形成的所述栅极朝向所述栅电介质层的表面形成第二槽，所述栅电介质层部分收容于所述第二槽中，所述第二槽的横截面形状与所述第一槽的横截面形状相同，且二者的开口朝向相同的步骤中，具体包括：在所述栅电介质层远离所述源级区域的一端上沉积栅极材料，形成所述栅极，并且形成的所述栅极朝向所述栅电介质层的表面上形成一个第二槽。
- 根据权利要求10所述的隧穿晶体管结构的制造方法，其特征在于，所述硅条为鳍条状结构。
- 根据权利要求15所述的隧穿晶体管结构的制造方法，其特征在于，所述第一槽及第二槽的横截面形状均为L形。
- 根据权利要求15所述的隧穿晶体管结构的制造方法，其特征在于，所述第一槽及第二槽的横截面形状均为U形。
- 根据权利要求10所述的隧穿晶体管结构的制造方法，其特征在于，所述硅条为纳米线结构。
- 根据权利要求18所述的隧穿晶体管结构的制造方法，其特征在于，所述第一槽及第二槽的横截面形状均为圆形。
- 根据权利要求13所述的隧穿晶体管结构的制造方法，其特征在于，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
- 根据权利要求12所述的隧穿晶体管结构的制造方法，其特征在于，所述外延层的材质为硅、锗或锗硅中的任意一种。
- 根据权利要求12所述的隧穿晶体管结构的制造方法，其特征在于，所述外延层的厚度与所述漏极区域的厚度一致。
- 根据权利要求10所述的隧穿晶体管结构的制造方法，其特征在于，所述衬底的材质为硅、锗、绝缘衬底上的硅或绝缘衬底上的锗中的任意一种。
- 根据权利要求12所述的隧穿晶体管结构的制造方法，其特征在于，所述第一层硬掩膜层的材质为氮化硅或氮氧化硅，所述第二层硬掩膜层的材质为氮化硅或氮氧化硅。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101771050A (zh) * | 2009-12-24 | 2010-07-07 | 复旦大学 | 一种互补隧穿晶体管结构及其制备方法 |
| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| CN102142461A (zh) * | 2011-01-07 | 2011-08-03 | 清华大学 | 栅控肖特基结隧穿场效应晶体管及其形成方法 |
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