KR20130045104A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 TFET(Tunneling Field Effect Transistor) 구조를 형성함에 있어서, 비대칭(Asymmetric)으로 형성된 소자 구현 시 수반되는 공정을 단순화시키는 기술을 나타낸다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계와, 도전 패턴을 마스크로 불순물 이온을 주입하여 상기 반도체 기판 내에 제 1 접합 영역을 형성하는 단계와, 제 1 접합 영역 상부에 상기 도전 패턴과 평탄화된 제 1 절연막을 형성하는 단계와, 도전 패턴 상측을 식각하여 상기 제 1 절연막 측벽을 노출시키는 단계와, 도전 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 상기 도전 패턴을 식각하여 게이트 패턴을 형성하는 단계와, 게이트 패턴을 마스크로 상기 반도체 기판 내에 제 2 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계와, 도전 패턴을 마스크로 불순물 이온을 주입하여 상기 반도체 기판 내에 제 1 접합 영역을 형성하는 단계와, 제 1 접합 영역 상부에 상기 도전 패턴과 평탄화된 제 1 절연막을 형성하는 단계와, 도전 패턴 상측을 식각하여 상기 제 1 절연막 측벽을 노출시키는 단계와, 도전 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 상기 도전 패턴을 식각하여 게이트 패턴을 형성하는 단계와, 게이트 패턴을 마스크로 상기 반도체 기판 내에 제 2 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 자세하게는 터널링 전계 효과 트랜지스터(tunneling Field effect transistor)를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근 MOSFET의 채널 길이가 나노 크기(nano-scale)로 작아지면서, 전력 소모(power dissipation)에 대한 문제점이 크게 대두되고 있다. 그러나, 전력 소모를 감소시키기 위해서는 공급 전압(supply voltage, Vdd)을 낮추어야 한다. 그러나, 공급 전압을 낮추는 것은 문턱 전압(threshold voltage) 이하에서의 누설 전류를 급격히 증가시키게 되는 문제점이 있다. 따라서, 공급 전압을 줄이기 위한 새로운 트랜지스터 구조가 많이 연구되고 있는데, 그 대표적인 구조가 TFET(Tunneling Field Effect Transistor)이다.
도 1은 기본적인 n-channel TFET의 구조를 나타낸다. 도 1에서 볼 수 있듯이, 종래 TFET 의 구조는 MOS-gated pin 다이오드 구조이다. OFF 상태에서는 소스(source)와 채널(channel) 사이에 장벽(barrier)이 너무 넓어서 소스 쪽의 전자들이 채널 쪽으로 주입(injection)되지 못하게 된다. 즉 OFF 상태에서는 전자가 터널링(tunneling) 하지 못하기 때문에 아주 작은 누설전류만 존재하게 된다. 한편, ON 상태로 게이트(gate)에 문턱전압 이상의 전압이 인가하게 되면, 소스와 채널사이의 장벽이 전자가 충분히 터널링할 수 있을 정도로 좁아져서 전류가 흐르게 된다. 따라서 누설전류를 줄임으로써 전류의 ON/OFF 비율을 크게 할 수 있는 구조로 각광 받고 있다. 그러나, 종래 TFET의 구조는 높은 터널링 저항(tunneling resistance)으로 인해 구동 전류가 너무 낮아서 좋은 스위칭(switching) 특성을 얻지 못하는 문제점이 있다.
또한, 종래 TFET 의 구조는, 도 1과 같이, p형 기판(10) 상에 게이트 절연막(20)이 구비되며 게이트 절연막(20) 상부에 게이트(30)가 구비된다. 그리고, 게이트(30)를 사이에 두고 소스 영역(40)은 p+ 도핑층으로, 드레인 영역(50)은 n+ 도핑층으로 비대칭으로 형성해야 함에 따라 자기 정렬된 공정을 수행하기 어렵고, 소자의 크기를 줄이는데 한계가 있는 문제점이 있다.
본 발명은 TFET(Tunneling Field Effect Transistor) 구조를 형성함에 있어서, 비대칭(Asymmetric)으로 형성된 소자 구현 시 수반되는 공정을 단순화시키고자 한다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 도전 패턴을 형성하는 단계와, 도전 패턴을 마스크로 불순물 이온을 주입하여 상기 반도체 기판 내에 제 1 접합 영역을 형성하는 단계와, 제 1 접합 영역 상부에 상기 도전 패턴과 평탄화된 제 1 절연막을 형성하는 단계와, 도전 패턴 상측을 식각하여 상기 제 1 절연막 측벽을 노출시키는 단계와, 도전 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계와, 스페이서를 식각 마스크로 상기 도전 패턴을 식각하여 게이트 패턴을 형성하는 단계와, 게이트 패턴을 마스크로 상기 반도체 기판 내에 제 2 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 반도체 기판은 하부 실리콘층, 절연층 및 상부 실리콘층을 포함하는 SOI 기판인 것을 특징으로 하며, 도전 패턴을 형성하는 단계 이전에, 반도체 기판 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 도전 패턴을 형성하는 단계는 반도체 기판 상부에 폴리실리콘층을 형성하는 단계와, 폴리실리콘층을 식각하여 상기 반도체 기판을 노출시키는 단계를 더 포함하는 것을 특징으로 한다.
또한, 폴리실리콘층을 형성하는 단계에서 폴리실리콘층은 n+ 타입 불순물이 주입된 것을 특징으로 하며, 제 1 접합 영역을 형성하는 단계는 n- 타입의 이온을 주입하여 진행하는 것을 특징으로 한다. 이때, 제 1 접합 영역은 드레인 영역인 것을 특징으로 하며, 제 1 접합 영역은 상기 상부 실리콘층 내에 형성되는 것을 특징으로 한다.
나아가, 제 1 절연막을 형성하는 단계는 도전 패턴을 포함하는 상기 반도체 기판 전체 상부에 절연 물질을 형성하는 단계와, 도전 패턴이 노출될때까지 평탄화 공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 도전 패턴 상측을 식각하는 단계는 건식 식각으로 진행하는 것을 특징으로 하며, 스페이서를 형성하는 단계에서 스페이서는 실리콘 질화막(Silicon Nitride)을 포함하는 물질로 형성하는 것을 특징으로 한다.
나아가, 제 2 접합 영역을 형성하는 단계는 p+ 타입 이온을 주입하여 진행하는 것을 특징으로 하며, 제 2 접합 영역은 소스 영역인 것을 특징으로 한다. 이때, 제 2 접합 영역은 상기 상부 실리콘층 내에 형성되는 것을 특징으로 한다.
나아가, 제 2 접합 영역을 형성하는 단계 이후, 스페이서, 게이트 패턴 및 제 1 절연막을 포함하는 상기 반도체 기판 전체 상부에 제 2 절연막을 형성하는 단계와, 제 2 절연막을 평탄화시키는 단계와, 제 1 절연막 및 상기 제 2 절연막을 식각하여 각각 제 1 접합 영역 및 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀 내에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계와, 콘택 플러그와 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법은 SOI기판 상부에 n형 폴리실리콘 패턴을 형성하는 단계와, n형 폴리실리콘 패턴을 마스크로 n형 불순물을 주입하여 드레인 영역을 형성하는 단계와, 드레인 상부에 n형 폴리실리콘 패턴과 평탄화된 제 1 절연막을 형성하는 단계와, n형 폴리실리콘 패턴을 상측을 식각하는 단계와, 식각된 n형 폴리실리콘 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계와, 스페이서를 마스크로 n형 폴리실리콘 패턴을 식각하여 게이트 패턴을 형성하는 단계와, 게이트 패턴을 마스크로 p형 불순물을 주입하여 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, n형 폴리실리콘 패턴을 형성하는 단계 이전에, SOI 기판 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 스페이서, 게이트 패턴 및 제 1 절연막을 포함하는 상기 SOI 기판 전체 상부에 제 2 절연막을 형성하는 단계와, 제 2 절연막을 평탄화시키는 단계와, 제 1 절연막 및 상기 제 2 절연막을 식각하여 각각 제 1 접합 영역 및 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계와, 콘택홀 내에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계와, 콘택 플러그와 연결되는 금속 배선을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로 TFET(Tunneling Field Effect Transistor) 구조를 형성함에 있어서, 비대칭(Asymmetric)으로 형성된 소자 구현 시 수반되는 공정이 단순화되는 효과를 제공한다.
도 1은 일반적인 반도체 소자를 도시한 단면도이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들이다.
먼저, 도 2a를 참조하면 하부 실리콘층(100a), 절연층(110b) 및 상부 실리콘층(100c)을 포함하는 SOI(Silicon On Insulator) 기판(100)을 형성한다.
하부 실리콘층(100a)은 p 타입 불순물로 도핑되어 있으며, 반도체 소자의 동작시 약 -0.8V의 바디 전압이 인가된다. 또한, 절연층(100b)은 하부 실리콘층(100a)과 상부 실리콘층(100c)을 전기적으로 연결되지 않도록 하기 위해 형성하는 것이며, 상부 실리콘층(100c)은 반도체 소자들을 형성하기 위해 절연층(100b) 상에 위치하는 영역으로 약 1000Å이하의 두께를 가지도록 만든다. 여기서 절연층(100b)은 종래의 벌크(bulk) 실리콘 기판을 사용하여 반도체 소자를 제조할 때 활성 영역의 하부에 이온 주입을 통해 펀치 스루 현상 등을 방지하기 위해 형성해야 했던 장벽막 등을 불필요하게 함으로써, 기존의 반도체 소자 제조 공정보다 공정 단계가 줄어들 수 있는 장점을 가진다.
이어서, SOI 기판(100)의 상부 실리콘층(100c)에 선택적으로 두께를 얇게 하는 씨닝(thinning) 공정을 진행한다. 씨닝 공정은 SOI 기판을 열산화로 실리콘의 두께를 줄이는 공정으로 CMP 방법을 이용하여 진행될 수 있다.
도 2b를 참조하면, SOI 기판(100) 상부에 게이트 절연막(110)을 형성한다. 게이트 절연막(110)은 열산화 공정으로 형성된 산화막을 포함할 수 있다. 게이트 절연막(110) 상부에 게이트 형성을 위한 도전층(115)을 형성한다. 도전층(115)은 도프드 폴리실리콘(doped poly-silicon)을 포함하며, n+이온이 도핑된 폴리실리콘인 것이 바람직하다.
도 2c를 참조하면, 도전층(115) 상부에 접합 영역(junction region)을 정의하는 마스크 패턴(미도시)을 형성한다. 마스크 패턴(미도시)을 식각 마스크로 도전층(115)을 식각하여 접합 영역의 게이트 절연막(110)을 노출시키는 도전 패턴(115a)을 형성한다. 이후, 마스크 패턴(미도시)을 제거한다. 도전 패턴(115a)을 마스크로 n- 타입의 불순물 이온을 주입하여 SOI 기판(100)의 상부 실리콘층(100c) 내에 제 1 접합 영역(120)을 형성한다. 이때, 제 1 접합 영역(120)은 드레인(drain) 영역이 된다. 여기서, 상기 n- 타입의 불순물 이온은 n형 불순물이 저농도로 이온 주입된 것을 말하는데, 제 1 접합 영역(120)은 이에 국한되지 아니하고, p- 도핑층으로 형성될 수도 있다.
도 2d를 참조하면, 도전 패턴(115a) 및 제 1 접합 영역(120)이 형성된 SOI 기판(100) 전체 상부에 절연 물질을 형성한다. 이어서, 도전 패턴(115a) 상부가 노출될때까지 평탄화 공정을 진행하여 도전 패턴(115a)과 평탄화된 제 1 절연막(125)을 형성한다. 제 1 절연막(125)은 산화막으로 형성할 수 있으며 예컨대, TEOS막으로 형성할 수 있다. 이는 도전 패턴(115a)인 폴리실리콘 물질을 식각할 때 하드 마스크 역할을 할 수 있도록 하여야 하므로, 식각되는 폴리실리콘 물질과 식각 선택비 차이가 큰 TEOS막을 사용하는 것이 바람직하다.
도 2e를 참조하면, 도전 패턴(115b) 상측을 일부 식각하여 제 1 절연막(125) 측벽을 노출시킨다. 도전 패턴(115b)은 건식 식각(dry etch) 방법으로 식각하는 것이 바람직하다.
도 2f를 참조하면, 도전 패턴(115b) 및 제 1 절연막(125)을 포함하는 SOI 기판(100) 전체 표면에 실리콘 질화막(Si3N4)을 형성한다. 이때, 실리콘 질화막은 도전 패턴(115b)과 제 1 절연막(125)의 단차를 따라 형성되는 것이 바람직하다. 건식 식각을 진행하여 제 1 절연막(125) 측벽에 스페이서(130)을 형성한다. 스페이서(130)의 폭은 후속으로 형성될 게이트의 선폭을 고려하여 조절할 수 있다.
도 2g를 참조하면, 스페이서(130)를 식각 마스크로 도전 패턴(115b)을 식각하여 게이트 패턴(115c)을 형성한다. 게이트 패턴(115c)이 형성되면서 접합 예정 영역의 게이트 절연막(110)이 노출된다. 스페이서(130) 및 게이트 패턴(115c)을 마스크로 p+ 타입의 불순물 이온을 주입하여 SOI 기판(100)의 상부 실리콘층(100c) 내에 제 2 접합 영역(133)을 형성한다. 이때, 제 2 접합 영역(133)은 소스(source) 영역이 된다. 여기서, 상기 p+ 타입의 불순물 이온은 p형 불순물이 고농도로 이온 주입된 것을 말한다. 제 2 접합 영역(133)에 주입되는 불순물 이온은 제 1 접합 영역(120)과 반대 타입의 불순물 이온을 주입한다는 조건 하에서 p+ 타입의 불순물 이온에 국한되지 아니하고, n+ 도핑층으로 형성될 수도 있다.
도 2h를 참조하면, 게이트 패턴(115c) 및 제 1 절연막(125)을 포함하는 SOI 기판(100) 전체 상부에 제 2 절연막(135)을 형성한 후 CMP 공정으로 제 2 절연막(135)을 평탄화시킨다. 제 1 절연막(125) 및 제 2 절연막(135)을 식각하여 각각 제 1 접합 영역(120) 및 제 2 접합 영역(130)을 노출시키는 콘택홀을 형성한다. 콘택홀에 도전 물질을 매립하여 콘택플러그(137)을 형성한다. 콘택플러그(137)와 연결되는 금속 배선(140)을 형성한다.
상술한 바와 같이, 본 발명은 TFET(Tunneling Field Effect Transistor) 구조를 형성함에 있어서, 비대칭(Asymmetric)으로 형성된 소자 구현 시 수반되는 공정을 단순화되는 효과를 제공한다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
100 : SOI 기판 100a : 하부 실리콘층
100b : 절연층 100c : 상부 실리콘층
110 : 게이트 절연막 115 : 도전 물질
115a, 115b : 도전 패턴 115c : 게이트 패턴
120 : 제 1 접합 영역 125 : 제 1 절연막
130 : 스페이서 133 : 제 2 접합 영역
135 : 제 2 절연막 137 : 콘택플러그
140 : 금속 배선
100b : 절연층 100c : 상부 실리콘층
110 : 게이트 절연막 115 : 도전 물질
115a, 115b : 도전 패턴 115c : 게이트 패턴
120 : 제 1 접합 영역 125 : 제 1 절연막
130 : 스페이서 133 : 제 2 접합 영역
135 : 제 2 절연막 137 : 콘택플러그
140 : 금속 배선
Claims (18)
- 반도체 기판 상부에 도전 패턴을 형성하는 단계;
상기 도전 패턴을 마스크로 불순물 이온을 주입하여 상기 반도체 기판 내에 제 1 접합 영역을 형성하는 단계;
상기 제 1 접합 영역 상부에 상기 도전 패턴과 평탄화된 제 1 절연막을 형성하는 단계;
상기 도전 패턴 상측을 식각하여 상기 제 1 절연막 측벽을 노출시키는 단계;
상기 도전 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 식각 마스크로 상기 도전 패턴을 식각하여 게이트 패턴을 형성하는 단계; 및
상기 게이트 패턴을 마스크로 상기 반도체 기판 내에 제 2 접합 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 반도체 기판은 하부 실리콘층, 절연층 및 상부 실리콘층을 포함하는 SOI 기판인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 도전 패턴을 형성하는 단계 이전에,
상기 반도체 기판 상부에 게이트 절연막을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 도전 패턴을 형성하는 단계는
상기 반도체 기판 상부에 폴리실리콘층을 형성하는 단계; 및
상기 폴리실리콘층을 식각하여 상기 반도체 기판을 노출시키는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 4에 있어서,
상기 폴리실리콘층을 형성하는 단계에서
상기 폴리실리콘층은 n+ 타입 불순물이 주입된 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 접합 영역을 형성하는 단계는 n- 타입의 이온을 주입하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 접합 영역은 드레인 영역인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2에 있어서,
상기 제 1 접합 영역은 상기 상부 실리콘층 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 1 절연막을 형성하는 단계는
상기 도전 패턴을 포함하는 상기 반도체 기판 전체 상부에 절연 물질을 형성하는 단계; 및
상기 도전 패턴이 노출될때까지 평탄화 공정을 진행하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 도전 패턴 상측을 식각하는 단계는 건식 식각으로 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 스페이서를 형성하는 단계에서
상기 스페이서는 실리콘 질화막(Silicon Nitride)을 포함하는 물질로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 접합 영역을 형성하는 단계는 p+ 타입 이온을 주입하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 접합 영역은 소스 영역인 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 2에 있어서,
상기 제 2 접합 영역은 상기 상부 실리콘층 내에 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 1에 있어서,
상기 제 2 접합 영역을 형성하는 단계 이후,
상기 스페이서, 게이트 패턴 및 제 1 절연막을 포함하는 상기 반도체 기판 전체 상부에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막을 평탄화시키는 단계;
상기 제 1 절연막 및 상기 제 2 절연막을 식각하여 각각 제 1 접합 영역 및 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀 내에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계; 및
상기 콘택 플러그와 연결되는 금속 배선을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - SOI기판 상부에 n형 폴리실리콘 패턴을 형성하는 단계;
상기 n형 폴리실리콘 패턴을 마스크로 n형 불순물을 주입하여 드레인 영역을 형성하는 단계;
상기 드레인 상부에 n형 폴리실리콘 패턴과 평탄화된 제 1 절연막을 형성하는 단계;
상기 n형 폴리실리콘 패턴을 상측을 식각하는 단계;
상기 식각된 n형 폴리실리콘 패턴 상부의 제 1 절연막 측벽에 스페이서를 형성하는 단계;
상기 스페이서를 마스크로 n형 폴리실리콘 패턴을 식각하여 게이트 패턴을 형성하는 단계; 및
상기 게이트 패턴을 마스크로 p형 불순물을 주입하여 소스 영역을 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 16에 있어서,
상기 n형 폴리실리콘 패턴을 형성하는 단계 이전에,
상기 SOI 기판 상부에 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 청구항 16에 있어서,
상기 스페이서, 게이트 패턴 및 제 1 절연막을 포함하는 상기 SOI 기판 전체 상부에 제 2 절연막을 형성하는 단계;
상기 제 2 절연막을 평탄화시키는 단계;
상기 제 1 절연막 및 상기 제 2 절연막을 식각하여 각각 제 1 접합 영역 및 제 2 접합 영역을 노출시키는 콘택홀을 형성하는 단계;
상기 콘택홀 내에 도전 물질을 매립하여 콘택 플러그를 형성하는 단계; 및
상기 콘택 플러그와 연결되는 금속 배선을 형성하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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