CN110416080B - 隧穿场效应管及其制造方法、芯片 - Google Patents
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Abstract
本申请公开了一种隧穿场效应管及其制造方法、芯片，属于半导体技术领域。所述方法包括：在基底上形成掩膜结构，并对基底进行第一离子的第一注入处理；在基底上形成第一侧墙，并对基底进行第一离子的第二注入处理；在基底中已注入第一离子的区域上覆盖遮挡层；减薄掩膜结构；在减薄后的掩膜结构上形成第二侧墙，并刻蚀掩膜结构中第二侧墙未覆盖的部分；在基底上形成第三侧墙，并对基底进行第二离子的第三注入处理；去除基底中待形成栅区的区域上的结构；在基底上形成栅区、源电极和漏电极。本申请解决了相关技术中还无法制造出尺寸较小的TFET的问题，能够制造出尺寸较小的TFET，本申请用于TFET的制造。
Description
技术领域
本申请涉及半导体技术领域，特别涉及一种隧穿场效应管及其制造方法、芯片。
背景技术
场效应管属于电压控制型半导体器件，具有输入电阻高、噪声小、功耗低和易于集成等优点，是构成处理器芯片和内存芯片的主要器件。
常用的场效应管一般包括金属氧化物半导体场效应管(Metal-Oxide-Semiconductor Field Effect Transistor，MOSFET)和隧穿场效应管(Tunneling FieldEffect Transistor，TFET)。其中，MOSFET的亚阈值摆幅(英文：subthreshold swing；简称：SS)较大，TFET的SS较小，并且，SS越小场效应管的功耗越小，所以由TFET构成的芯片的功耗较小。相关技术中，通常采用多次光刻工艺制造TFET。
TFET中的有源层结构较复杂(如有源层包括源区、源扩展区、沟道区和漏区，且源区与漏区并非对称设置)，并且相关技术中的光刻工艺的精度有限，因此，相关技术中还无法制造出精度较高的TFET。
发明内容
本申请提供了一种隧穿场效应管及其制造方法、芯片，可以解决相关技术中还无法制造出尺寸较小的TFET的问题，所述技术方案如下：
第一方面，提供了一种隧穿场效应管的制造方法，所述方法包括：在基底中待形成漏区和沟道区的区域上形成掩膜结构；以所述掩膜结构为掩膜，对所述基底中待形成源区和源扩展区的区域进行第一离子的第一注入处理；在所述基底中待形成所述源扩展区的区域上形成第一侧墙，所述第一侧墙低于所述掩膜结构；以所述掩膜结构和所述第一侧墙为掩膜，对所述基底中待形成所述源区的区域进行所述第一离子的第二注入处理，且所述第二注入处理的注入深度大于所述第一注入处理的注入深度；在所述基底中已注入所述第一离子的区域上覆盖遮挡层；减薄所述掩膜结构，使得减薄后的所述掩膜结构低于所述第一侧墙；在减薄后的所述掩膜结构上形成第二侧墙，且所述基底上所述第一侧墙和所述第二侧墙所在的区域为所述基底中待形成栅区的区域；以所述遮挡层和所述第二侧墙为掩膜，刻蚀所述掩膜结构中所述第二侧墙未覆盖的部分；在所述基底中待形成所述沟道区的区域上形成覆盖所述第二侧墙的第三侧墙；以所述遮挡层和所述第三侧墙为掩膜，对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理；去除所述基底中待形成所述栅区的区域上的结构；在所述基底上形成栅区、源电极和漏电极，所述源电极与所述源区连接，所述漏电极与所述漏区连接。
通过在基底上形成第一侧墙、第二侧墙和第三侧墙，并以这三个侧墙的组合为掩膜进行 TFET的制造，以限制基底中的各个区域。由于形成侧墙工艺的精度较高，且在制造TFET过程中的刻蚀和离子注入时，通过侧墙进行自对准能够避免在刻蚀和离子注入过程中使用光刻工艺，因此，本申请提供的方法能够制造出精度较高的TFET。并且，该制造方法对相关技术中半导体工艺的修正较小，该制造方法具有较高的工艺兼容性，且修正的代价较低，具有成本优势。
可选的，所述掩膜结构包括：沿远离所述基底的方向依次层叠的第一膜层和第二膜层，所述第一侧墙高于所述第一膜层并低于所述第二膜层，所述第二侧墙高于所述第一侧墙，所述第二侧墙和所述遮挡层均与所述第一膜层材质不同，所述减薄所述掩膜结构，包括：对所述基底进行第一平坦化处理，使得所述第二膜层暴露；以所述遮挡层为掩膜，刻蚀所述第二膜层。也即，通过刻蚀第二膜层以实现对掩膜结构的减薄。
可选的，所述第一侧墙的材质与所述第一膜层的材质相同。这样一来，在去除基底中待形成栅区的区域上的结构时，第一侧墙与第一膜层可以一同去除。
可选的，在基底中待形成漏区和沟道区的区域上形成掩膜结构之前，所述方法还包括：在所述基底上形成覆盖所述基底的第一氧化层；所述在基底中待形成漏区和沟道区的区域上形成掩膜结构，包括：在所述第一氧化层上形成所述掩膜结构。该第一氧化层能够对基底进行保护，以防止后续刻蚀和离子注入过程中基底的损伤。
可选的，在所述对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理之后，所述方法还包括：在所述基底中待形成所述漏区的区域上覆盖填充层，所述填充层、所述第三侧墙、所述遮挡层、所述第一氧化层的材质均为低介电常数材质；在所述基底上形成栅区、源电极和漏电极，包括：在所述基底上形成所述栅区；在所述遮挡层和所述第一氧化层中形成所述源区的接触孔；在所述填充层和所述第一氧化层中形成所述漏区的接触孔；在所述源区的接触孔中形成与所述基底中待形成所述源区的区域连接的所述源电极；在所述漏区的接触孔中形成与所述基底中待形成所述漏区的区域连接的所述漏电极。
由于第一氧化层、遮挡层、第三侧墙以及填充层的材质均为低介电常数材质，因此，在这些结构上形成上述接触孔，并在上述接触孔内形成源电极和漏电极后，能够大大减少TFET 工作过程中的寄生电容。
可选的，在所述基底上形成第三侧墙之后，所述方法还包括：在所述基底中待形成所述漏区的区域上形成第二氧化层，所述第二氧化层的材质与所述第一氧化层的材质相同。需要说明的是，当第一氧化层与第三侧墙的材质相同时，在形成第三侧墙的过程中，可能会造成漏区第一氧化层的损伤，因此，可以在此重新沉积一层第二氧化层，对基底进行保护。
可选的，所述第一膜层和所述第二膜层中一个膜层的材质为多晶硅，另一个膜层的材质为氮化硅，所述填充层、所述第三侧墙、所述遮挡层、所述第一氧化层、所述第二氧化层的材质均为氧化硅。
可选的，所述去除所述基底中待形成所述栅区的区域上的结构，包括：对所述基底进行第二平坦化处理，以使所述第一侧墙暴露，去除所述第一侧墙、所述第二侧墙、所述掩膜结构中的剩余部分以及部分第一氧化层，所述部分第一氧化层设置在所述基底中待形成所述栅区的区域上；或者，对所述基底进行第三平坦化处理，以使所述第一侧墙暴露，并使所述第二侧墙去除，去除所述第一侧墙、所述掩膜结构中的剩余部分和所述部分第一氧化层。
可选的，在基底中待形成漏区和沟道区的区域上形成掩膜结构，包括：在所述基底上依次形成第一材质层、第二材质层和光刻胶；采用第二掩膜板，去除未设置在所述基底中待形成所述漏区和所述沟道区的区域上的光刻胶；以所述基底上剩余的光刻胶为掩膜，刻蚀所述第一材质层和所述第二材质层，以在所述基底上形成所述第一膜层和所述第二膜层；剥离所述基底上剩余的光刻胶。
可选的，在所述对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理之后，所述方法还包括：对所述基底进行退火，以激活所述基底中的所述第一离子和所述第二离子；其中，所述第一离子和所述第二离子中的一种离子为P型离子，另一种离子为N型离子；退火后的所述基底中，待形成所述源区的区域中第一离子的浓度为第一浓度，待形成所述源扩展区的区域中第一离子的浓度为第二浓度，待形成所述漏电极的区域中第二离子的浓度为第三浓度；所述第二浓度小于或等于所述第一浓度，所述第一浓度大于所述第三浓度。
可选的，在所述去除所述基底中待形成所述栅区的区域上的结构之后，所述方法还包括：在所述基底中待形成所述栅区的区域上形成半导体层，所述半导体层的材质与所述基底的材质相同；所述在所述基底上形成栅区、源电极和漏电极，包括：在形成有所述半导体层的所述基底上形成所述栅区；在所述基底上形成所述源电极和所述漏电极。
第二方面，提供了一种隧穿场效应管，其特征在于，所述隧穿场效应管采用如第一方面所述的方法制造形成。
第三方面，提供了一种芯片，所述芯片包括：如第二方面所述的隧穿场效应管。
附图说明
图1为本发明实施例提供的一种TFET的结构示意图；
图2为本发明实施例提供的一种隧穿场效应管的制造方法的流程图；
图3为本发明实施例提供的第一种TFET的制造过程示意图；
图4为本发明实施例提供的第二种TFET的制造过程示意图；
图5为本发明实施例提供的第三种TFET的制造过程示意图；
图6为本发明实施例提供的第四种TFET的制造过程示意图；
图7为本发明实施例提供的第五种TFET的制造过程示意图；
图8为本发明实施例提供的第六种TFET的制造过程示意图；
图9为本发明实施例提供的第七种TFET的制造过程示意图；
图10为本发明实施例提供的第八种TFET的制造过程示意图；
图11为本发明实施例提供的第九种TFET的制造过程示意图；
图12为本发明实施例提供的第十种TFET的制造过程示意图；
图13为本发明实施例提供的第十一种TFET的制造过程示意图；
图14为本发明实施例提供的第十二种TFET的制造过程示意图；
图15为本发明实施例提供的第十三种TFET的制造过程示意图；
图16为本发明实施例提供的第十四种TFET的制造过程示意图；
图17为本发明实施例提供的第十五种TFET的制造过程示意图；
图18为本发明实施例提供的第十六种TFET的制造过程示意图；
图19为本发明实施例提供的第十七种TFET的制造过程示意图；
图20为本发明实施例提供的第十八种TFET的制造过程示意图；
图21为本发明实施例提供的第十九种TFET的制造过程示意图；
图22为本发明实施例提供的第二十种TFET的制造过程示意图；
图23为本发明实施例提供的另一种TFET的结构示意图；
图24为本发明实施例提供的二十一种TFET的制造过程示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
随着半导体技术的发展，TFET由于具有较小的SS越来越受到人们的亲睐。采用TFET 制作的芯片的功耗往往较低。
图1为本发明实施例提供的一种TFET的结构示意图，如图1所示，该TFET 0包括有源层01，以及设置在有源层01上的栅区02、源电极03和漏电极04，且栅区02通常包括：依次远离有源层01的栅介质层021、功函数层022以及栅电极023。
有源层01可以由半导体材质的基底制成，该有源层01包括：源区A、源扩展区B、沟道区C和漏区D，源电极03与该源区A连接，漏电极04与该漏区D连接，栅区02形成在源扩展区B和部分沟道区C上。该源扩展区B形成TFET中的线隧穿结。
图2为本发明实施例提供的一种隧穿场效应管的制造方法的流程图，该方法可以用于制造如图1所示的TFET，如图2所示，该隧穿场效应管的制造方法可以包括：
步骤201、在基底中待形成漏区和沟道区的区域上形成掩膜结构。
示例的，该基底的材质可以为半导体材质，如硅(Silicon，Si)、绝缘体上硅(Silicon-On-Insulator，SOI)、锗硅(Germanium-silicon，SiGe)、锗(Germanium，Ge)、绝缘体上锗(Germanium-On-Insulator，GeOI)等半导体材质。基底可以用于制作图1中的有源层01。
在步骤201之前，如图3所示，还可以在基底11上形成第一氧化层12，也即在步骤201 之前需要提供覆盖有第一氧化层12的基底11。该第一氧化层12的材质可以为低介电常数材质，如氧化硅。实际应用中，第一氧化层12的材质还可以为其他氧化物，本发明实施例对此不作限定，第一氧化层12可以作为基底11的刻蚀阻挡层和界面保护层，以防止在后续的刻蚀和离子注入过程中基底的损伤。
在步骤201中，如图4所示，可以首先在基底11上依次形成第一材质层21、第二材质层22和光刻胶23；该第一材质层21和第二材质层22中的一个膜层的材质为多晶硅，另一个膜层的材质为氮化硅，本发明实施例中以第一材质层21的材质为多晶硅，且第二材质层 22的材质为氮化硅为例。
在形成光刻胶23后，可以采用第二掩膜板，去除未设置在基底中待形成图1中漏区D 和沟道区C的区域上的光刻胶23，以形成如图5所示的结构。示例的，该第二掩膜板可以具有镂空区域和非镂空区域，可以将第二掩膜板放置在光刻胶23上方，使得第二掩膜板中的非镂空区域对准基底中待形成图1中漏区D和沟道区C的区域，以及第二掩膜板中的镂空区域对准基底中除待形成图1中漏区D和沟道区C的区域之外的区域。然后，可以通过该第二掩膜板对基底中对准第二掩膜板的镂空区域的区域进行照射，以使得该区域的光刻胶变性。最后，将整个基底放入预设的溶解液中，以使得变性后的光刻胶被融化，而未变性的光刻胶保留，从而去除未设置在基底中待形成图1中漏区D和沟道区C的区域上的光刻胶23。
需要说明的是，本发明实施例中仅以该光刻胶23为正性光刻胶为例，对去除光刻胶23 的过程进行解释说明，实际应用中，光刻胶23还可以为负性光刻胶，此时，第二掩膜板中的镂空区域和非镂空区域需要互换，本发明实施例对此不作赘述。
在去除部分光刻胶23后，可以以基底11上剩余的光刻胶23为掩膜，刻蚀第一材质层 21和第二材质层22，以在基底11上形成如图6所示的第一膜层13和第二膜层14。此时，第一膜层13和第二膜层14均位于基底11上待形成图1中漏区D和沟道区C的区域上，沿远离基底11的方向依次层叠的第一膜层13和第二膜层14组成该掩膜结构。最后，可以剥离剩余的光刻胶。第一膜层13的材质与第一材质层21的材质相同，第二膜层14的材质与第二材质层22的材质相同。也即，第一膜层13和第二膜层14中一个膜层的材质为多晶硅，另一个膜层的材质为氮化硅，本发明实施例中以第一膜层13的材质为多晶硅，且第二膜层14的材质为氮化硅为例。
步骤202、以掩膜结构为掩膜，对基底中待形成源区和源扩展区的区域进行第一离子的第一注入处理。
由于掩膜结构位于基底中待形成图1所示的沟道区C和漏区D的区域上，并未覆盖基底中待形成图1所示的源区A和源扩展区B的区域，因此，在形成掩膜结构之后，可以以该掩膜结构为掩膜，对基底11上待形成图1中源区A和源扩展区B的区域(也即未被掩膜结构覆盖的区域)进行第一离子的第一注入处理，得到如图7所示的结构，此时，基底11中形成有第一注入处理对应的第一注入区域E。
第一离子可以为P型离子或N型离子，当该TFET为N型TFET时，第一离子可以为P 型离子，当TFET为P型TFET时，第一离子可以为N型离子。
步骤203、在基底中待形成源扩展区的区域上形成低于掩膜结构的第一侧墙。
如图8所示，在进行第一离子的第一注入处理后，可以在基底11上形成第一侧墙15，第一侧墙15可以位于基底11上待形成图1中源扩展区B的区域上，第一侧墙15可以高于第一膜层13并低于第二膜层14，第一侧墙15的材质可以与第一膜层13的材质相同，如第一侧墙15的材质可以为多晶硅。第一侧墙15的宽度可以为5纳米至几十纳米。
需要说明的是，本发明实施例中会多次形成侧墙，如步骤203中的第一侧墙，以及后续需要形成的其他侧墙，以下将以形成第一侧墙的过程为例，对形成侧墙的过程进行解释说明。
示例的，如图9所示，在需要形成第一侧墙时，可以首先在形成有掩膜结构的基底11上各向同性生长侧壁材质层24；之后，可以各向异性对该侧壁材质层24进行刻蚀，如在垂直于基底的方向上进行较快速率的刻蚀，而在平行于基底的方向上进行较慢速率的刻蚀或不刻蚀，从而形成如图8所示的第一侧墙15。
步骤204、以掩膜结构和第一侧墙为掩膜，对基底中待形成源区的区域进行第一离子的第二注入处理，且第二注入处理的注入深度大于第一注入处理的注入深度。
由于掩膜结构和第一侧墙所在的区域为基底中待形成图1所示的沟道区C、漏区D和源扩展区B的区域，掩膜结构和第一侧墙并未覆盖基底中待形成图1所示的源区A的区域，因此，如图10所示，在形成第一侧墙15后，可以以基底中形成的掩膜结构和第一侧墙15为掩膜向基底注入第一离子，从而实现对基底中待形成如图1所示的源区A的第二注入处理。且该第二注入处理的注入深度S2大于第一注入处理的注入深度S1。
示例的，可以通过增高注入处理过程中的离子注入能量，以实现增大离子注入深度的目的。如，该第二注入处理的离子注入能量高于该第一注入处理的离子注入能量，从而能够实现第二注入处理的注入深度大于第一注入处理的注入深度的目的。
本发明实施例中，在步骤202中通过掩膜结构的遮挡，以控制基底中待形成图1所示的源区A和源扩展区B的区域，在步骤204中通过掩膜结构和第一侧墙的遮挡，以控制基底中待形成图1所示的源区A的区域，从而能够实现对源区A和源扩展区B进行精确的控制。
步骤205、在基底中已注入第一离子的区域上覆盖遮挡层。
如图11所示，在第二注入处理后，可以在基底11上已注入第一离子的区域(也即基底中待形成如图1所示的源区A和源扩展区B的区域)中覆盖遮挡层16，此时，遮挡层16还覆盖第一侧墙。该遮挡层16的材质可以为低介电常数材质，如氧化硅，且遮挡层16的材质与第二膜层14的材质不同。
步骤206、减薄掩膜结构，使得减薄后的掩膜结构低于第一侧墙。
在覆盖遮挡层时，遮挡层有可能会设置在第二膜层上，因此，在减薄掩膜结构时，可以对基底11进行第一平坦化处理，使得第二膜层暴露。其中，对基底11进行第一平坦化处理可以为：采用化学机械抛光工艺(Chemical Mechanical Polishing，CMP)对基底表面进行打磨，直至第二膜层暴露出来。之后，可以以遮挡层16为掩膜，刻蚀第二膜层14，从而将掩膜结构减薄为仅包含第一膜层13的状态，如图12所示。在刻蚀第二膜层14时，可以采用湿法刻蚀的方式。
步骤207、在减薄后的掩膜结构上形成第二侧墙，且基底中第一侧墙和第二侧墙所在的区域为基底中待形成栅区的区域。
在减薄掩膜结构后，可以在减薄后的掩膜结构上形成如图13所示的第二侧墙17，也即，在第一膜层13上形成第二侧墙17。该第二侧墙17高于第一侧墙15，且第二侧墙17的材质与第一膜层13的材质不同，并且可以与被刻蚀掉的第二膜层14的材质相同，如第二侧墙17 的材质可以为氮化硅。
步骤208、以遮挡层和第二侧墙为掩膜，刻蚀掩膜结构中第二侧墙未覆盖的部分。
如图14所示，遮挡层16和第二侧墙17所在的区域为基底11上待形成如图1所示的源区A和栅区02的区域，在步骤208中，可以以遮挡层16和第二侧墙17为掩膜，刻蚀第一膜层13中未被第二侧墙覆盖的部分，从而去除第一膜层中设置在基底11上待形成图1中部分沟道区C和漏区D的部分。
步骤209、在基底中待形成沟道区的区域上形成覆盖第二侧墙的第三侧墙。
如图15所示，在去除第一膜层中设置在基底11上待形成部分沟道区C和漏区D的部分后，可以在基底上形成第三侧墙18，该第三侧墙18和第二侧墙17所在的区域为基底1上待形成如图1中沟道区C的区域，且形成的第三侧墙可以覆盖第二侧墙。该第三侧墙18的材质可以为低介电常数材质，如氧化硅。
另外，在形成第三侧墙18的过程中采用的刻蚀方式可以为干法刻蚀的方式，且由于遮挡层的材质也为氧化硅，因此，在刻蚀过程中，需要控制好刻蚀工艺，以防止将遮挡层的氧化硅也刻蚀掉。
步骤210、在基底中待形成漏区的区域上形成第二氧化层，第二氧化层的材质与第一氧化层的材质相同。
需要说明的是，由于第一氧化层的材质与第三侧墙18的材质相同，均为氧化硅，在形成第三侧墙的过程中采用的刻蚀步骤可能会刻蚀掉部分第一氧化层(图15中并未示出第一氧化层被刻蚀掉部分的状态)，因此，在形成该第三侧墙后，需要在基底中待形成图1所示的漏区D的区域形成与第一氧化层材质相同的第二氧化层，以使得第一氧化层和第二氧化层能够共同对基底进行保护。使得被刻蚀掉部分后的第一氧化层与第二氧化层共同起到与未被刻蚀的第一氧化层相同的作用。
步骤211、以遮挡层和第三侧墙为掩膜，对基底中待形成漏区的区域进行第二离子的第三注入处理。
由于遮挡层和第三侧墙所在的区域为基底中待形成图1所示的源区A、源扩展区B和沟道区C的区域，且遮挡层和第三侧墙并未覆盖基底中待形成图1所示的漏区D的区域，因此，如图16所示，在形成第三侧墙18后，可以以遮挡层16、第一侧墙15、第二侧墙17和第三侧墙18为掩膜，进行第二离子的注入，以实现对该基底11上待形成图1所示的漏区D的区域进行第二离子的第三注入处理。
其中，第一离子和第二离子中的一种离子为P型离子，另一种离子为N型离子。也即，当第一离子为P型离子时，第二离子为N型离子；当第一离子为N型离子时，该第二离子为P型离子。该第三注入处理的注入深度可以等于第二注入处理的注入深度，相应的，第三注入处理的离子注入能量可以等于第二注入处理的离子注入能量。
本发明实施例中，在步骤211中通过遮挡层和第三侧墙的遮挡，以控制基底中待形成图 1所示的漏区D的区域，从而能够实现对漏区D进行精确的控制。并在，在能够实现对图1 所示的源区A、源扩展区B以及漏区D的精确控制时，位于源扩展区B和漏区D之间的沟道区C也能够得到精确的控制。
步骤212、在基底中待形成漏区的区域上覆盖填充层。
如图17所示，在进行第三注入处理后，可以在基底11上待形成如图1所示的漏区D的区域上覆盖填充层19，该填充层19、第三侧墙18、遮挡层16、第一氧化层12的材质均可以相同，也即均为低介电常数材质，如均可以为氧化硅。
步骤213、去除基底中待形成栅区的区域上的结构。
示例的，本申请可以通过多种可实现方式去除基底中待形成栅区的区域上的结构，以下将对其中的两种可实现方式进行举例说明。
在一种可实现方式中，可以首先对基底进行第二平坦化处理，以使第一侧墙暴露，从而形成如图18所示的结构。对基底11进行第二平坦化处理也可以为：采用CMP对基底表面进行打磨，直至第一侧墙暴露出来。之后，可以去除第一侧墙15、第二侧墙17、掩膜结构中的剩余部分(也即第一膜层13中的剩余部分)以及部分第一氧化层12，从而形成如图19所示的结构，该部分第一氧化层12设置在基底11上待形成如图1所示的栅区02的区域上。
在另一种可实现方式中，可以首先对基底进行第三平坦化处理，以使第一侧墙暴露，并使第二侧墙去除，从而形成如图20所示的结构。之后，可以去除第一侧墙15、掩膜结构中的剩余部分(也即第一膜层13中的剩余部分)和部分第一氧化层12，从而形成如图21所示的结构，该部分第一氧化层12设置在基底11上待形成如图1所示的栅区02的区域上。
在上述去除第一侧墙15、第二侧墙17、掩膜结构中的剩余部分以及部分第一氧化层12 时，以及去除第一侧墙15、掩膜结构中的剩余部分和部分第一氧化层12时，均可以采用干法刻蚀的方式或湿法刻蚀的方式将需要去除的结构进行刻蚀。
并且，由于第一侧墙15的材质与第一膜层13的材质相同，因此，在去除设置在基底中待形成栅区的区域上的结构时，可以通过一次刻蚀将第一侧墙和第一膜层一同去除。
步骤214、在基底上形成栅区、源电极和漏电极，源电极与源区连接，漏电极与漏区连接。
如图22所示，在去除基底中待形成栅区的区域上的结构后，可以采用高介电常数金属栅区(High-K Metal Gate，HKMG)工艺在基底11上形成栅区02。需要说明的是，由于基底中的第一侧墙和第二侧墙所在的区域为基底中待形成栅区的区域，所以，在步骤213中将该第一侧墙和第二侧墙去除后，就暴露出了基底上待形成栅区的区域，因此，可以通过第一侧墙和第二侧墙，精确的控制基底中待形成栅区的区域，从而能够实现对栅区进行精确的控制。
请继续参考图22，还可以在遮挡层16和第一氧化层12中形成图1所示的源区A的接触孔K1，以及在填充层19和第一氧化层12中形成图1所示的漏区D的接触孔K2。之后可以在接触孔K1中形成与基底中待形成图1所示的源区A的区域连接的源电极03，以及在接触孔K2中形成与基底中待形成漏区D的区域连接的漏电极04。
由于本发明实施例中，第一氧化层、遮挡层、第三侧墙以及填充层的材质均为低介电常数材质，因此，在这些结构上形成上述接触孔，并在上述接触孔内形成源电极和漏电极后，能够大大减少TFET工作过程中的寄生电容。
步骤215、对基底进行退火，以激活基底中的第一离子和第二离子。
在形成如图23所示的结构后，可以对基底进行退火(如对基底进行快速退火处理)，以激活基底中的第一离子和第二离子，从而完成TFET的制造。
在退火后的基底中，待形成图1所示的源区A的区域中第一离子的浓度为第一浓度，待形成图1所示的源扩展区B的区域中第一离子的浓度为第二浓度，待形成图1所示的漏区D 的区域中第二离子的浓度为第三浓度；第二浓度小于或等于第一浓度，第一浓度大于第三浓度。示例的，第二浓度达到1020cm-3及以上，第三浓度低于1020cm-3。
综上所述，本发明实施例提供的隧穿场效应管的制造方法中，通过在基底上形成第一侧墙、第二侧墙和第三侧墙，并以这三个侧墙的组合为掩膜进行TFET的制造，以形成基底中的各个区域。由于形成侧墙工艺的精度较高，且在制造TFET过程中的刻蚀和离子注入时，通过侧墙进行自对准能够避免了分别制造源区和漏区过程中的两次光刻工艺，因此，本申请提供的方法能够制造出尺寸较小的TFET。
并且，该制造方法对相关技术中半导体工艺的修正较小，该制造方法具有较高的工艺兼容性，且修正的代价较低，具有成本优势。
图23为本发明实施例提供的另一种TFET的结构示意图，如图23所示，在图1的基础上，该TFET 0还包括位于有源层01和栅区02之间的半导体层05，半导体层05和栅区02 在有源层01上的正投影区域重叠，该有源层中的源扩展区B和半导体层05共同形成TFET 中的线隧穿结。
制造如图23所示的TFET的过程，可以基于制造如图2所示的TFET的过程，只不过在步骤213中去除基底中待形成栅区的区域上的结构之后，如图24所示，可以首先在基底中待形成栅区的区域上形成半导体层05，半导体层05的材质可以与基底11的材质相同。之后，可以在形成有半导体层05的基底11上形成栅区02，以及在基底11上形成源电极03和漏电极04，以得到如图23所示的结构。
本发明实施例提供的方法所制造的TFET可以为鳍(Fin)模式的TFET，横向纳米线(Nanowire)模式的TFET，纳米片(Nanosheet)模式的TFET，或者其他模式的TFET，本发明实施例对此不作限定。
需要说明的是，请参见图1，TFET的有源层包括源区A、源扩展区B、沟道区C和漏区D，且源区A和漏区D并不是对称设置，因此，TFET的结构较复杂。相关技术中，通常通过多次光刻工艺制造TFET，如通过一次光刻工艺在基底上形成暴露出待形成源区A的区域的遮挡图案，之后，对暴露出的待形成源区A的区域进行离子注入。然后，再通过一次构图工艺在基底上形成暴露出待形成漏区D的区域的遮挡图案，之后，对暴露出的待形成漏区D 的区域进行离子注入。最后，对这两次离子注入后的基底进行退火处理。若在退火处理过程中，源区A中注入的离子向漏区扩散，且离子在扩散后能够形成如图1所示的源扩展区B，则在退火处理后能够制造得到TFET。
但是，由于退火过程中离子的扩散运动不可控，因此，是否能够制造得到TFET不可控，且是否能够制造出具有指定长度的源扩展区B也不可控。并且，受限于光刻工艺的精度，通过两次单独的光刻工艺制造源区A和漏区D时，也无法制造出长度精确的源区A和漏区D。所以，相关技术中无法制造出具有精确长度的源区A、源扩展区B、沟道区C以及漏区D的TFET。进一步的，在相关技术中无法制造出精度较高的TFET的前提下，相关技术中更无法制造出尺寸较小且精度较高的TFET。
而本发明实施例中，通过通过侧墙工艺，结合对第一离子的两次注入(第一注入处理和第二注入处理)，从而能够精确的对基底上的源区A、源扩展区B、沟道区C以及漏区D的长度和位置进行控制，且侧墙工艺的精度较高，因此，本发明实施例能够制造得到精度较高的TFET，并且能够适用于制造尺寸较小且精度较高的TFET。
本发明实施例提供了一种隧穿场效应管，该隧穿场效应管可以如图1或图23所示，该隧穿场效应管可以采用上述制造方法制成。
本发明实施例还提供了一种芯片，该芯片可以包括：如图1或图23所示的隧穿场效应管。由于该芯片采用了SS值较低的隧穿场效应管，因此该芯片的能耗较低。
以上所述仅为本申请的可选实施例，并不用以限制本申请，凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (13)
1.一种隧穿场效应管的制造方法，其特征在于，所述方法包括：
在基底中待形成漏区和沟道区的区域上形成掩膜结构；
以所述掩膜结构为掩膜，对所述基底中待形成源区和源扩展区的区域进行第一离子的第一注入处理；
在所述基底中待形成所述源扩展区的区域上形成第一侧墙，所述第一侧墙低于所述掩膜结构；
以所述掩膜结构和所述第一侧墙为掩膜，对所述基底中待形成所述源区的区域进行所述第一离子的第二注入处理，且所述第二注入处理的注入深度大于所述第一注入处理的注入深度；
在所述基底中已注入所述第一离子的区域上覆盖遮挡层；
减薄所述掩膜结构，使得减薄后的所述掩膜结构低于所述第一侧墙；
在减薄后的所述掩膜结构上形成第二侧墙，且所述基底上所述第一侧墙和所述第二侧墙所在的区域为所述基底中待形成栅区的区域；
以所述遮挡层和所述第二侧墙为掩膜，刻蚀所述掩膜结构中所述第二侧墙未覆盖的部分；
在所述基底中待形成所述沟道区的区域上形成覆盖所述第二侧墙的第三侧墙；
以所述遮挡层和所述第三侧墙为掩膜，对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理；
去除所述基底中待形成所述栅区的区域上的结构；
在所述基底上形成栅区、源电极和漏电极，所述源电极与所述源区连接，所述漏电极与所述漏区连接。
2.根据权利要求1所述的方法，其特征在于，所述掩膜结构包括：沿远离所述基底的方向依次层叠的第一膜层和第二膜层，所述第一侧墙高于所述第一膜层并低于所述第二膜层，所述第二侧墙高于所述第一侧墙，所述第二侧墙和所述遮挡层均与所述第一膜层材质不同，所述减薄所述掩膜结构，包括：
对所述基底进行第一平坦化处理，使得所述第二膜层暴露；
以所述遮挡层为掩膜，刻蚀所述第二膜层。
3.根据权利要求2所述的方法，其特征在于，所述第一侧墙的材质与所述第一膜层的材质相同。
4.根据权利要求1所述的方法，其特征在于，在基底中待形成漏区和沟道区的区域上形成掩膜结构之前，所述方法还包括：在所述基底上形成覆盖所述基底的第一氧化层；
所述在基底中待形成漏区和沟道区的区域上形成掩膜结构，包括：在所述第一氧化层上形成所述掩膜结构。
5.根据权利要求4所述的方法，其特征在于，在所述对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理之后，所述方法还包括：
在所述基底中待形成所述漏区的区域上覆盖填充层，所述填充层、所述第三侧墙、所述遮挡层、所述第一氧化层的材质均为低介电常数材质；
在所述基底上形成栅区、源电极和漏电极，包括：
在所述基底上形成所述栅区；
在所述遮挡层和所述第一氧化层中形成所述源区的接触孔；
在所述填充层和所述第一氧化层中形成所述漏区的接触孔；
在所述源区的接触孔中形成与所述基底中待形成所述源区的区域连接的所述源电极；
在所述漏区的接触孔中形成与所述基底中待形成所述漏区的区域连接的所述漏电极。
6.根据权利要求5所述的方法，其特征在于，在所述基底上形成第三侧墙之后，所述方法还包括：
在所述基底中待形成所述漏区的区域上形成第二氧化层，所述第二氧化层的材质与所述第一氧化层的材质相同。
7.根据权利要求6所述的方法，其特征在于，所述掩膜结构包括：沿远离所述基底的方向依次层叠的第一膜层和第二膜层，所述第一膜层和所述第二膜层中一个膜层的材质为多晶硅，另一个膜层的材质为氮化硅，所述填充层、所述第三侧墙、所述遮挡层、所述第一氧化层、所述第二氧化层的材质均为氧化硅。
8.根据权利要求5至7任一所述的方法，其特征在于，所述去除所述基底中待形成所述栅区的区域上的结构，包括：
对所述基底进行第二平坦化处理，以使所述第一侧墙暴露，
去除所述第一侧墙、所述第二侧墙、所述掩膜结构中的剩余部分以及部分第一氧化层，所述部分第一氧化层设置在所述基底中待形成所述栅区的区域上；
或者，
对所述基底进行第三平坦化处理，以使所述第一侧墙暴露，并使所述第二侧墙去除，
去除所述第一侧墙、所述掩膜结构中的剩余部分和所述部分第一氧化层。
9.根据权利要求2所述的方法，其特征在于，在基底中待形成漏区和沟道区的区域上形成掩膜结构，包括：
在所述基底上依次形成第一材质层、第二材质层和光刻胶；
采用第二掩膜板，去除未设置在所述基底中待形成所述漏区和所述沟道区的区域上的光刻胶；
以所述基底上剩余的光刻胶为掩膜，刻蚀所述第一材质层和所述第二材质层，以在所述基底上形成所述第一膜层和所述第二膜层；
剥离所述基底上剩余的光刻胶。
10.根据权利要求1所述的方法，其特征在于，在所述对所述基底中待形成所述漏区的区域进行第二离子的第三注入处理之后，所述方法还包括：
对所述基底进行退火，以激活所述基底中的所述第一离子和所述第二离子；
其中，所述第一离子和所述第二离子中的一种离子为P型离子，另一种离子为N型离子；退火后的所述基底中，待形成所述源区的区域中第一离子的浓度为第一浓度，待形成所述源扩展区的区域中第一离子的浓度为第二浓度，待形成所述漏电极的区域中第二离子的浓度为第三浓度；所述第二浓度小于或等于所述第一浓度，所述第一浓度大于所述第三浓度。
11.根据权利要求1所述的方法，其特征在于，在所述去除所述基底中待形成所述栅区的区域上的结构之后，所述方法还包括：
在所述基底中待形成所述栅区的区域上形成半导体层，所述半导体层的材质与所述基底的材质相同；
所述在所述基底上形成栅区、源电极和漏电极，包括：
在形成有所述半导体层的所述基底上形成所述栅区；
在所述基底上形成所述源电极和所述漏电极。
12.一种隧穿场效应管，其特征在于，所述隧穿场效应管采用如权利要求1至11任一所述的方法制造形成。
13.一种芯片，其特征在于，所述芯片包括：如权利要求12所述的隧穿场效应管。
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Legal Events
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| GR01 | Patent grant | ||
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