CN102169900A - 基于异质栅极功函数的隧穿场效应晶体管及其形成方法 - Google Patents
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Abstract
本发明提出一种基于异质栅极功函数的隧穿场效应晶体管，包括：衬底；形成在所述衬底之中的沟道区，以及形成在所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；和形成在所述沟道区之上的栅堆叠及形成在所述栅堆叠两侧的侧墙，其中，所述栅堆叠包括第一栅介质层，所述栅堆叠至少还包括沿从所述源区到所述漏区方向分布的且形成在所述第一栅介质层之上的第一栅电极和第二栅电极，且所述第一栅电极和所述第二栅电极具有不同的功函数。由于本发明实施例在隧穿场效应晶体管中引入了横向异质栅极功函数结构，因此对沟道区的能带分布进行了调制，显著地减小了晶体管的亚阈值斜率，同时大大地提高了驱动电流。
Description
技术领域
本发明涉及半导体设计及制造技术领域，特别涉及一种基于异质栅极功函数的隧穿场效应晶体管及其形成方法。
背景技术
长期以来，为了获得更高的芯片密度、更快的工作速度以及更低的功耗，金属-氧化物-半导体场效应晶体管(MOSFET)的特征尺寸不断按比例缩小，当前已经进入到了纳米尺度的范围。然而，随之而来的一个严重的挑战是出现了短沟道效应，例如亚阈值电压下跌(Vt roll-off)、漏极引起势垒降低(DIBL)、源漏穿通(punch through)等现象，使得器件的关态泄漏电流显著增大，从而导致性能发生恶化。
当前，为了减小短沟道效应带来的负面影响，人们提出了各种各样的改进措施，其中尤为突出的是隧穿场效应晶体管(tunneling field effect transistor，TFET)。由于MOSFET器件处在亚阈值状态时，器件为弱反型，此时热电子发射为主要的导电机制，因此，在室温下MOSFET的亚阈值斜率受限于60mV/dec。相对于传统的MOSFET而言，一方面，因为隧穿晶体管器件的有源区本质上为隧穿结，因此，隧穿晶体管具有更弱的甚至没有短沟道效应；同时，隧穿晶体管的主要电流机制为带-带隧穿(band-to-band tunneling)，在亚阈值区以及饱和区漏极电流与外加的栅源电压呈指数关系，因此隧穿晶体管具有更低的亚阈值斜率，并且电流几乎不受温度的影响。
隧穿晶体管的制备工艺与传统的互补型金属-氧化物-半导体场效应晶体管(CMOSFET)工艺相兼容。TFET晶体管的结构是基于金属-氧化物-半导体栅控的p-i-n二极管，如图1所示，为现有技术中一个典型的n型沟道TFET。具体地，n型沟道TFET包含一个p型掺杂的源区1000’和一个n型掺杂的漏区2000’，源区和漏区之间被一个沟道区3000’所隔离开，栅堆叠4000’包含一个位于沟道区上方的栅介质层和一个栅电极。
在TFET器件的关闭状态，即没有施加栅压时，源区1000’和漏区2000’之间形成的结为反向偏置的二极管，而由反向偏置二极管建立的势垒大于通常互补型MOSFET所建立的势垒，因此，这就导致了即使沟道长度非常短的时候TFET器件的亚阈值泄漏电流和直接隧穿电流大大降低。当对TFET的栅极施加电压，在场效应的作用下器件的沟道区3000’产生一个电子的通道，一旦沟道中的电子浓度发生简并，那么在源区1000’和沟道区3000’之间就会形成一个隧穿结，隧穿产生的隧穿电流通过这个隧穿结。从能带的角度来看，这种基于栅控p-i-n二极管结构的隧穿场效应晶体管是通过控制栅极电压来调节源区1000’和沟道区3000’之间所形成的p-n结的隧道长度。
现有技术的缺点是TFET器件的性能还有待提高。
发明内容
本发明的目的旨在至少解决上述技术缺陷之一，特别是要解决TFET器件的性能还有待提高的缺陷。
为达到上述目的，本发明一方面提出一种基于异质栅极功函数的隧穿场效应晶体管，包括：衬底；形成在所述衬底之中的沟道区，以及形成在所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；和形成在所述沟道区之上的栅堆叠及形成在所述栅堆叠两侧的侧墙，其中，所述栅堆叠包括第一栅介质层，所述栅堆叠至少还包括沿从所述源区到所述漏区方向分布的且形成在所述第一栅介质层之上的第一栅电极和第二栅电极，且所述第一栅电极和所述第二栅电极具有不同的功函数。
在本发明的一个实施例中，所述沟道区为第一掺杂类型、第二掺杂类型或本征半导体。
在本发明的一个实施例中，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
在本发明的一个实施例中，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
在本发明的一个实施例中，还包括：形成在所述第一栅电极和第一侧墙之间的第二栅介质层；和形成在所述第二栅电极和第二侧墙之间的第三栅介质层，所述第二栅介质层和所述第三栅介质层分别与所述第一栅介质层相连。
在本发明的一个实施例中，所述第一栅电极为L型，所述第二栅电极部分地覆盖在所述第一栅电极之上。
本发明实施例另一方面还提出了一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成牺牲栅堆叠；分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；在所述牺牲栅堆叠的两侧分别形成第一和第二侧墙和层间电介质层；去除所述牺牲栅堆叠以形成凹槽窗口；并再次在所述凹槽窗口中所述半导体衬底的上方形成第一栅介质层；在所述凹槽窗口中所述第一栅介质层上、所述层间电介质层的顶表面上方和邻近的所述第一和第二侧墙，保形地沉积具有第一功函数的第一栅电极材料；各向异性地刻蚀所述第一栅电极材料，以从所述层间电介质的顶表面和从所述凹槽窗口的中心部分去除所述部分第一栅电极材料，以形成邻近所述第一侧壁的第一栅电极；以及在所述第一栅介质层上方凹槽窗口的所述邻近第二侧壁的部分，沉积具有第二功函数的第二栅电极材料，且所述第二功函数不同于第一功函数。
在本发明的一个实施例中，还包括向第一栅电极材料引入活性离子以调节所述第一功函数。
在本发明的一个实施例中，通过包括离子注入、等离子体处理、热退火激活提供或产生所述活性粒子。
在本发明的一个实施例中，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
在本发明的一个实施例中，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
在本发明的一个实施例中，还包括：在所述源区和漏区之上分别形成第一接触层和第二接触层；和在所述第一接触层和第二接触层之上分别形成层间电介质层。
在本发明的一个实施例中，所述栅堆叠还包括：形成在所述第一栅电极和第一侧墙之间的第二栅介质层；和形成在所述第二栅电极和第二侧墙之间的第三栅介质层，所述第二栅介质层和所述第三栅介质层分别与所述第一栅介质层相连。
本发明再一方面还提出了一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成第一栅介质层，并在所述第一栅介质层之上形成牺牲栅电极；分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；在所述第一栅介质层和牺牲栅电极的两侧分别形成第一和第二侧墙和层间电介质层；和去除所述牺牲栅电极以形成凹槽窗口；在所述凹槽窗口中所述第一栅介质层上、所述层间电介质层的顶表面上方和邻近的所述第一和第二侧墙，保形地沉积具有第一功函数的第一栅电极材料；各向异性地刻蚀所述第一栅电极材料，以从所述层间电介质的顶表面和从所述凹槽窗口的中心部分去除所述部分第一栅电极材料，以形成邻近所述第一侧壁的第一栅电极；以及在所述第一栅介质层上方凹槽窗口的所述邻近第二侧壁的部分，沉积具有第二功函数的第二栅电极材料，且所述第二功函数不同于第一功函数。
本发明再一方面还提出了一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，包括以下步骤：提供衬底；在所述衬底之上形成牺牲栅堆叠；分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；在所述牺牲栅堆叠的两侧分别形成侧墙和层间电介质层；和去除所述牺牲栅堆叠以形成凹槽窗口；并再次在所述凹槽窗口中的所述半导体衬底上方形成第一栅介质层；以斜角蒸发或者溅射具有第一功函数的第一栅电极材料，以形成位于所述第一栅介质层之上的第一栅电极，以及位于层间电介质之上的第一栅电极材料层；沉积具有第二功函数的第二栅电极材料，以形成位于所述第一栅介质层之上的第二栅电极，以及位于第一栅电极材料层之上的第二栅电极材料层；和去除所述第一栅电极材料层和第二栅电极材料层。
在本发明的一个实施例中，还包括向第一栅电极材料引入活性离子以调节所述第一功函数。
在本发明的一个实施例中，通过包括离子注入、等离子体处理、热退火激活提供或产生所述活性粒子。
在本发明的一个实施例中，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
在本发明的一个实施例中，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
本发明再一方面还提出了一种互补型基于异质栅极功函数的隧穿场效应晶体管结构，包括：n型基于异质栅极功函数的隧穿场效应晶体管；和p型基于异质栅极功函数的隧穿场效应晶体管，其中，所述n型基于异质栅极功函数的隧穿场效应晶体管和p型基于异质栅极功函数的隧穿场效应晶体管由以上所述的方法制备而成。
本发明再一方面还提出了一种集成电路芯片，该芯片上至少有一个半导体器件为以上所述的半导体结构，或者为以上所述的互补型基于异质栅极功函数的隧穿场效应晶体管结构。
本发明实施例具有以下优点：
1、由于本发明实施例在隧穿场效应晶体管中引入了横向异质栅极功函数结构，因此对沟道区的能带分布进行了调制，即充分利用了能带的裁剪工程，显著地减小了晶体管的亚阈值斜率，同时大大地提高了驱动电流。
2、本发明实施例中，可利用各种金属或金属合金、掺杂的多晶硅或多晶锗硅等材料作为第一栅电极或第二栅电极，从而可以通过控制金属合金的配比、杂质掺杂的类型和浓度、锗摩尔组分等工艺参数精确地调节横向异质栅极功函数，工艺窗口大，容易实现。
本发明附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为现有技术中一个典型的n型沟道TFET；
图2为本发明实施例的基于异质栅极功函数的隧穿场效应晶体管结构图；
图3为本发明另一个实施例的基于异质栅极功函数的隧穿场效应晶体管结构图；
图4-14为本发明实施例一的基于异质栅极功函数的隧穿场效应晶体管的形成方法流程图；
图15-16为本发明实施例二的基于异质栅极功函数的隧穿场效应晶体管的形成方法流程图；
图17-19为本发明实施例隧穿场效应晶体管仿真示意图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
随着TFET器件尺寸的不断缩小，为了获得更高的开态电流/关态电流(Ion/Ioff)比值和更小的亚阈值区斜率，栅电极功函数恒定分布这一特征不利于器件性能的进一步优化。因此，在本发明实施例中，选择具有不同功函数的第一栅电极和第二栅电极，从而可以对沟道区的能带分布进行了调制，即充分利用了能带的裁剪工程，显著地减小了晶体管的亚阈值斜率，同时大大地提高了驱动电流。
如图2所示，为本发明实施例的基于异质栅极功函数的隧穿场效应晶体管结构图。隧穿场效应晶体管包括衬底1100。其中，在本发明的一个实施例中，衬底1100之中可包括过渡层1200。在本发明实施例中，半导体衬底1100可以是绝缘层上单晶硅衬底或者晶圆，可以进一步减小晶体管的衬底泄漏电流。也可以是其它类型的半导体衬底，例如，单晶硅、单晶锗、单晶锗硅(Silicon Germanium)、多晶硅、多晶锗硅、绝缘层上锗衬底、碳纳米管、石墨烯(graphene)、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。在本发明实施例中，当制备n型隧穿晶体管时，可以将衬底掺杂成具有n型电阻率。当制备p型隧穿晶体管时，可以将衬底掺杂成具有p型电阻率。在本发明实施例中，当制备n型隧穿晶体管时，用磷或者砷原子将硅单晶衬底掺杂到在1013-1018cm-3之间的浓度。在本发明实施例中，当制备p型隧穿晶体管时，用硼原子将硅单晶衬底掺杂到在1013-1018cm-3之间的浓度。而事实上，隧穿场效应晶体管对衬底掺杂类型的选择并没有像传统的MOSFET那样严格限制，因为MOSFET依赖的是沟道区杂质的反型，而隧穿场效应晶体管的原理是基于栅极控制的反向偏置的p-i-n结的隧穿，其中i层既可以为轻掺杂层，亦可以为本征层。
如图2所示，该隧穿场效应晶体管还包括沟道区1300、以及形成在沟道区1300两侧的源区1500和漏区1400。其中，漏区1400为第一掺杂类型，源区1500为第二掺杂类型。例如，在本发明的一个实施例中，漏区1400为n型掺杂，源区1500为p型掺杂，沟道区1300为n型掺杂、p型掺杂或本征半导体，但沟道区1300的掺杂浓度要小于源区1400和漏区1500的掺杂浓度。该隧穿场效应晶体管还包括形成在沟道区1300之上的栅堆叠1600及形成在栅堆叠1600两侧的第一侧墙1910和第二侧墙1920。其中，栅堆叠1600包括第一栅介质层1631，栅堆叠1600至少还包括沿从源区1500到漏区1400方向分布的且形成在第一栅介质层1631之上的第一栅电极1610和第二栅电极1620，且第一栅电极1610和第二栅电极1620具有不同的功函数。在本发明的一个实施例中，第一掺杂类型可为n型掺杂，第二掺杂类型可为p型掺杂，即n型TFET。在本发明的另一个实施例中，第一掺杂类型可为p型掺杂，第二掺杂类型可为n型掺杂，即p型TFET。
在本发明的一个实施例中，第一栅电极1610位于接近源区1500的一侧，且第一栅电极1610具有第一功函数，第二栅电极1620位于接近漏区1400的一侧，且第二栅电极1620具有第二功函数，其中，第一功函数小于所述第二功函数。
在本发明的一个实施例中，该隧穿场效应晶体管还包括：形成在第一栅电极1610和第一侧墙1910之间的第二栅介质层1632；和形成在第二栅电极1620和第二侧墙1920之间的第三栅介质层1633，其中，第二栅介质层1632和第三栅介质层1633分别与第一栅介质层1631相连。
如图3所示，为本发明另一个实施例的基于异质栅极功函数的隧穿场效应晶体管结构图。其中，第一栅电极1610为L型，第二栅电极1620部分地覆盖在第一栅电极之上。
在本发明的实施例中，该隧穿场效应晶体管还包括形成在源区1500和漏区1400之上分别形成第一接触层1710和第二接触层1720，和在第一接触层1710和第二接触层1720之上分别形成层间电介质层(ILD)1810和1820。
如图4-14所示，为本发明实施例一的基于异质栅极功函数的隧穿场效应晶体管的形成方法流程图，包括以下步骤：
步骤S101，提供衬底1100。在本发明实施例中，半导体衬底1100可以是绝缘层上单晶硅衬底或者晶圆，可以进一步减小晶体管的衬底泄漏电流。也可以是其它类型的半导体衬底，例如，单晶硅、单晶锗、单晶锗硅(Silicon Germanium)、多晶硅、多晶锗硅、绝缘层上锗衬底、碳纳米管、石墨烯(graphene)、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。在本发明实施例中，当制备n型隧穿晶体管时，可以将衬底掺杂成具有n型电阻率。当制备p型隧穿晶体管时，可以将衬底掺杂成具有p型电阻率。在本发明实施例中，当制备n型隧穿晶体管时，用磷或者砷原子将硅单晶衬底掺杂到在1013-1018cm-3之间的浓度。在本发明实施例中，当制备p型隧穿晶体管时，用硼原子将硅单晶衬底掺杂到在1013-1018cm-3之间的浓度。而事实上，隧穿场效应晶体管对衬底掺杂类型的选择并没有像传统的MOSFET那样严格限制，因为MOSFET依赖的是沟道区杂质的反型，而隧穿场效应晶体管的原理是基于栅极控制的反向偏置的p-i-n结的隧穿，其中i层既可以为轻掺杂层，亦可以为本征层。
步骤S102，在衬底1100之上形成牺牲栅堆叠2000，如图4所示。具体地，先在衬底1100上方形成牺牲栅介质层，接着在牺牲栅介质层的上面形成牺牲栅电极层。在本发明的一个实施例中，牺牲栅介质层可以是二氧化硅或者氮化硅层，具体的形成方法可以是热生长、沉积或者其它任何熟知的技术。在本发明的一个实施例中，牺牲栅电极的材料可以为多晶硅、多晶锗硅(Silicon Germanium)等。其中，牺牲栅电极厚度的选择取决于晶体管的最终形成器件时所设计的厚度，因为本发明实施例是采用Gate-last工艺，牺牲栅电极在后续的工艺过程中被去除掉。进一步来讲，牺牲栅电极层将会作为源区、漏区离子注入重掺杂时的掩埋层。在本发明实施例中，牺牲栅电极层的厚度为30nm至400nm之间，优选150nm。在该实施例中，以衬底1100为N型掺杂为例。接着，将牺牲栅电极层图案化成牺牲栅电极。具体地，可以利用光刻结合刻蚀技术将牺牲栅电极图案化成晶体管的栅电极所设计的长度以及宽度。此外，在去除或者刻蚀掉牺牲栅电极材料时，优先采用具有高选择比的技术方案，没有或者没有完全刻蚀掉下方的牺牲栅介质层。
步骤S103，分别向衬底1100注入第一掺杂杂质和第二掺杂杂质以分别在衬底1100之中形成沟道区1300，以及沟道区1300两侧的源区1500和漏区1400，其中，漏区1400为第一掺杂类型，源区1500为第二掺杂类型。在形成牺牲栅堆叠之后，可以形成隧穿场效应晶体管的源区1500和漏区1400。在本发明实施例中，隧穿场效应晶体管与传统的MOSFET器件形成源区和漏区时存在极大的差别，对MOSFET而言，当形成n型器件时，源区/漏区具有n型电导率；当形成p型器件时，源区/漏区为p型电导率。但是，对于隧穿场效应晶体管，当形成n型器件时，源区为p型电导率，漏区为n型电导率，并且在晶体管工作时，源极接地，栅极和漏极施加正电压；而当形成p型器件时，源区为n型电导率，漏区为p型电导率，并且在晶体管工作时，源极接地，栅极和漏极施加负电压。
因此，在本发明的实施例中，为了形成不对称的掺杂杂质类型，需要进行两次具有一定倾角的离子注入。如图5所示，按照图示的箭头方向，对隧穿场效应晶体管进行第一次倾角离子注入，掺杂杂质类型为p型，形成p型重掺杂区域，即源区1500，掺杂浓度可以为1018-1021cm-3。如图6所示，按照图示的箭头方向，对隧穿场效应晶体管进行第二次倾角离子注入，掺杂杂质类型为n型，形成n型重掺杂区域，即漏区1400，掺杂浓度可以为1018-1021cm-3。在本发明实施例中，第一次和第二次倾角离子注入时，两次的角度可以相同也可以不相同，取决于晶体管设计时的源区和漏区的杂质浓度的横向分布。离子注入完成以后，对掺杂的杂质进行激活。具体地，可以采用熟知的激活退后技术，例如高温快速热处理，尖峰脉冲(spike)退火，激光(laser)退火等，以便激活掺杂的杂质原子并形成重掺杂的源区和漏区。应当理解到，对于隧穿场效应晶体管，源区和沟道区以及沟道区与漏区形成的p-n结的杂质浓度分布越陡峭，晶体管的性能越好，因此对杂质激活技术以及后续加工工艺的热开销提出了更高的要求，尽可能地减小源区和漏区的掺杂杂质再次扩散。
步骤S104，在牺牲栅堆叠2000的两侧分别形成侧墙1910和1920，如图7所示。在源区1500和漏区1400形成后，沿着牺牲栅电极的横向相对的侧壁形成一对栅电极的侧墙，然后通过自对准的金属化工艺，形成源区1500的第一接触层1710和漏区1400的第二接触层1720。形成侧墙的材料可以是氮化硅、氧化硅或氮氧化硅等电解质。侧墙的形成方法可以通过以下技术形成：先在衬底的上方，包括牺牲栅电极层的顶部表面和其两个侧壁、以及牺牲栅电介质层，保形(conformal)地沉积侧墙电介质材料，然后采用等离子体和/或结合湿法腐蚀的方法各向异性地进行回刻(etch-back)，从而使得与牺牲栅电极层侧壁相邻的侧墙电介质材料保留下来，而其余的部分被去除掉，即形成了牺牲栅电极层的侧墙。侧墙的垂直方向的高度基本等于牺牲栅电极层的高度，侧墙的水平方向的宽度基本等于沉积时的侧墙电介质材料的厚度。在形成侧墙和金属化物之后，可以通过结合光刻和过渡刻蚀等方法形成浅槽隔离，其目的是实现晶体管之间的隔离。
步骤S105，在衬底1100的上方，包括牺牲栅堆叠2000以侧墙1910和1920，保形地沉积层间(interlayer)电介质1810和1820，并利用熟知的化学机械抛光(CMP)或者等离子体刻蚀工艺来实现层间电介质的平坦化，如图8所示。在本发明实施例中，层间电介质层可以是氮化硅、氧化硅、或者氮氧化物等，优选二氧化硅。沉积时，层间电介质的厚度大于牺牲栅电极层的高度，从而使得在平坦化时能够将层间电介质的顶表面和牺牲栅电极层的顶表面处于同一水平面上，以利于后续的加工。
步骤S106，去除牺牲栅堆叠2000以形成凹槽窗口3000，如图9所示。在本发明的该实施例中，将牺牲栅堆叠2000全部去除。在本发明的另一个实施例中，还可保留牺牲栅堆叠2000中的栅介质层，仅仅去除所述牺牲栅堆叠2000中的牺牲栅电极。在本发明实施例中，可以利用光刻结合刻蚀技术，也可以采用刻蚀溶液的方法来形成电极凹槽。例如，如果牺牲栅电极是多晶硅或多晶锗硅，并且层间电介质是二氧化硅以及侧墙是氮化硅膜，则可以采用TMAH或NH4OH等湿法刻蚀溶液。
在本发明的其他实施例中，牺牲栅电极介质层并不需要去除，而是在晶体管制备之初以及过程中就制备好，这样，牺牲栅介质层将成为晶体管的栅电介质层，并且可以采用高温加工工艺来形成牺牲栅介质层，从而避免这个时候需要采用高温工艺来形成栅介质层而导致源区和漏区掺杂杂质的进一步扩散。在这种情况下，牺牲栅电极层将保留在电极凹槽窗口里面，并在后续的工艺中在其上方形成栅电极层。在本发明的另一个实施例中，可以利用湿法刻蚀溶液将牺牲栅介质层去除掉；注意到在刻蚀牺牲栅介质层过程中，避免湿法刻蚀溶液对层间电介质层和侧墙的损伤和腐蚀，需要采用高选择比(例如，选择比至少30∶1)的刻蚀溶液。
步骤S107，形成栅介质层，如图10所示。在该实施例中栅介质层包括第一栅介质层1631、第二栅介质层1632和第三栅介质层1633。在本发明一个实施例中，栅介质层可以是金属氧化物高介电常数(high-k)介质层，例如HfO2、TiO2、HfSiON，也可以是铁电(ferroelectric)高介电介质膜，例如BiFeO3、SrTiO3等，也可以是两者的结合；形成栅介质层的方法可以是熟知的技术，例如原子层沉积、化学汽相沉积、涂覆等，当采用类似这些技术时，栅介质层不仅形成在衬底上，而且形成在凹槽窗口的侧壁以及侧墙的顶表面上。在本发明的另一实施例中，可以采用干法氧化工艺或回旋共振等离子体辅助氧化等技术，仅仅在电极凹槽窗口暴露的衬底表面上形成栅介质层，例如二氧化硅或者氮氧化硅层。
步骤S108，将具有第一功函数的第一栅极导电薄膜4000沉积在层间电解质1810和1820上方且第一栅介质层1631上以及凹槽3000的侧墙1910和1920上，如图11所示。具有第一功函数的第一栅极导电薄膜4000可以是多晶硅、多晶锗硅、金属薄膜。在本发明的实施例中，第一栅极导电薄膜通过保形沉积的技术形成，例如原子层沉积(ALD)、等离子体增强化学气相沉积(PECVD)等技术，使得第一栅极导电薄膜4000在第一栅介质层1631上和层间电解质层1810和1820的顶表面、以及凹槽3000的侧墙1910和1920上的厚度基本相同。
步骤S109，在本发明的实施例中，可以通过将具有第一栅极导电薄膜引入活性粒子来改变第一栅极导电薄膜的功函数，如图12所示。例如，可以通过诸如等离子体工艺、离子注入、远程等离子体工艺、化学处理等方法提供活性粒子。在本发明的另一实施例中，活性粒子与第一栅极导电薄膜反应以增加或减小第一栅极导电薄膜的功函数；对于第一栅极导电薄膜为金属薄膜时，可以采用但不局限于诸如Er、Y、Pt、N、O、Cl、F等活性粒子来改变金属薄膜的功函数；对于第一栅极导电薄膜为多晶硅或多晶锗硅时，可以通过但不局限于注入B、P、As等n型或p型杂质离子以充当活性粒子来改变多晶硅或多晶锗硅的功函数。
步骤S110，利用反应离子刻蚀或等离子体刻蚀等技术对第一栅极导电薄膜4000进行各向异性回刻蚀处理以形成第一栅电极1610，如图13所示。其中，第一栅电极1610在水平方向的长度基本上等于第一栅极导电薄膜4000的沉积厚度。保形沉积工艺结合各向异性回刻蚀技术提供了一种简单有效的方法来控制源漏区/沟道区上方的重叠部分的长度。
步骤S111，沉积具有第二功函数的第二栅极导电薄膜5000，如图14所示。具有第二功函数的第二栅极导电薄膜5000也可以是多晶硅、多晶锗硅、金属薄膜。
步骤S112，通过化学机械抛光或等离子体回刻蚀等方法进行回平坦化，从而形成第一栅电极1620。随后，可以利用熟知的工艺技术来形成另一层间电介质和金属互连，从而将制备于衬底之上的隧穿晶体管连接在一起以实现功能。
如图15-16所示，为本发明实施例二的基于异质栅极功函数的隧穿场效应晶体管的形成方法流程图，包括以下步骤：
步骤S201，提供衬底1100。
步骤S202，在衬底1100之上形成牺牲栅堆叠2000。
步骤S203，分别向衬底1100注入第一掺杂杂质和第二掺杂杂质以分别在衬底1100之中形成沟道区1300，以及沟道区1300两侧的源区1500和漏区1400，其中，漏区1400为第一掺杂类型，源区1500为第二掺杂类型。
步骤S204，进行第一掺杂杂质和第二掺杂杂质进行退火处理。
步骤S205，在牺牲栅堆叠2000的两侧分别形成侧墙1910和1920。
步骤S206，在衬底1100的上方，包括牺牲栅堆叠2000以侧墙1910和1920，保形地沉积层间(interlayer)电介质1810和1820，并利用熟知的化学机械抛光(CMP)或者等离子体刻蚀工艺来实现层间电介质的平坦化。
步骤S207，去除牺牲栅堆叠2000以形成凹槽窗口。
步骤S208，再次在凹槽窗口中的所述半导体衬底上方形成第一栅介质层1631、第二栅介质层1632和第三栅介质层1633。
步骤S209，以斜角蒸发或者溅射具有第一功函数的第一栅电极材料，以形成位于所述第一栅介质层1631之上的第一栅电极1610，以及位于层间电介质1810和1820之上的第一栅电极材料层6000，如图15所示。在本发明的实施例中，采用倾角蒸发或溅射工艺沉积第一栅电极1610和第一栅电极材料层6000。在本发明的实施例中，以倾角θ1沉积第一栅电极1610和第一栅电极材料层6000，以使得仅仅在开口的一个侧壁上形成第一栅电极1610；同时，使得栅极开口的第二个侧壁被层间电介质凹槽掩蔽。在本发明的实施例中，倾角θ1可以在30度至80度之间。可以注意到的是，层间电介质厚度、凹槽的宽度、倾角角度等都决定了第一栅电极1610在水平方向上从侧壁朝着凹槽的中心延伸的距离。在本发明的实施例中，沉积第一栅电极1610以便形成侧壁部分，其覆盖或延伸与至少一部分晶体管的沟道区中，从侧壁开始延伸至沟道区的长度可以需要根据源区、漏区和沟道区的掺杂浓度分布的优化进行选择。
如图所示，在本发明的实施例中，可以通过向第一栅电极1610引入活性粒子来改变第一栅电极1610的功函数。可以通过诸如等离子体工艺、离子注入、远程等离子体工艺、化学处理等方法提供活性粒子。在本发明的另一实施例中，活性粒子与第一栅电极1610反应以增加或减小第一栅电极1610的功函数；当第一栅电极1610为金属薄膜时，可以采用但不局限于诸如Er、Y、Pt、N、O、Cl、F等活性粒子来改变金属薄膜的功函数；当第一栅电极1610为多晶硅或多晶锗硅时，可以通过但不局限于注入B、P、As等N型或P型杂质离子以充当活性粒子来改变多晶硅或多晶锗硅的功函数。
步骤S210，沉积具有第二功函数的第二栅电极材料，以形成位于所述第一栅介质层1631之上的第二栅电极1620，以及位于第一栅电极材料层6000之上的第二栅电极材料层7000，且所述第二功函数不同于第一功函数，如图16所示。其中第二栅电极材料淀积到一定厚度足以完全填充第一栅电极1610与侧墙部分之间的凹槽。在本发明的实施例中，第二栅电极1620的功函数与第一栅电极1610的功函数不同，可以通过在第二栅电极1620中引入活性粒子而调节其功函数。形成第二栅电极1620可以采用但不局限于例如等离子体增强化学气相沉积(PECVD)、原子层沉积(ALD)和化学气相沉积(CVD)等具有保形淀积的技术形成。如图所示，第二栅电极材料层7000还将沉积在层间介质之上的第一栅极导电薄膜的顶表面上。
步骤S211，去除第一栅电极材料层6000和第二栅电极材料层7000，例如可以采用化学机械抛光的方式去除第一栅电极材料层6000和第二栅电极材料层7000，如图3所示。如图所示，从层间电介质上方依次去除第二栅电极材料层7000以及第一栅电极材料层6000(如果层间电介质上方也存在栅电介质层时，也需要将栅介质层去除)，从而形成具有横向异质栅极功函数的隧穿晶体管的栅电极。层间电介质上方的第二栅电极材料层7000以及第一栅电极材料层6000和/或栅介质层可以通过诸如但不局限于化学机械抛光(CMP)或等离子体回刻蚀等技术去除，并使得栅电极的顶表面与层间电介质大体上处于同一平面上。至此，完成了具有横向异质栅极功函数的隧穿晶体管器件的制备。
本发明再一方面还提出了一种互补型基于异质栅极功函数的隧穿场效应晶体管结构，包括：n型基于异质栅极功函数的隧穿场效应晶体管；和p型基于异质栅极功函数的隧穿场效应晶体管，其中，所述n型基于异质栅极功函数的隧穿场效应晶体管和p型基于异质栅极功函数的隧穿场效应晶体管由以上所述的方法制备而成。
本发明再一方面还提出了一种集成电路芯片，该芯片上至少有一个半导体器件为以上所述的半导体结构，或者为以上所述的互补型基于异质栅极功函数的隧穿场效应晶体管结构。
在本发明的实施例中，隧穿晶体管的栅电极的功函数按照空间区域分成了靠近源区的第一功函数和靠近漏区的第二功函数，其中，第一功函数比第二功函数小。并且，在本发明的其他实施例中，用来制备具有第一栅电极或第二栅电极功函数的材料最初可以相同，也可以不同，但是通过暴露于活性粒子或选择不同的工艺参数例如杂质的类型和掺杂浓度、锗的摩尔组分等，从而实现精确地调节功函数的值以及两者之差。
需要说明的是，在本发明的其他实施例中，可参照上述步骤，不同的是牺牲栅堆叠中的栅介质层不去除，在该栅介质层之上直接形成第一栅电极和第二栅电极。
另外，在本发明的其他实施例中，第一栅电极和第二栅电极还可通过斜角蒸发或溅射形成，其中，第一栅电极为L型，第二栅电极部分地覆盖在所述第一栅电极之上，如图3所示。通过斜角蒸发或溅射可以避免过多的光刻和刻蚀步骤，从而降低制造成本。
本方法采用异质功函数的栅材料调制表面势，靠近源端采用低功函数的栅电极材料，比如Al、N型掺杂的多晶硅；而在靠近漏端处采用高功函数的栅电极材料，比如Cu、Pt、P型掺杂的多晶硅等，从而实现本发明所述的异质栅极功函数的隧道穿透场效应晶体管(HMG-TFET)。如图17-19所示，为本发明实施例的基于异质栅极功函数的隧穿场效应晶体管仿真示意图，其中，HMG对应本发明实施例的结果，SMG对应现有技术的结果。晶体管采用30nm的绝缘体上硅材料作衬底，其沟道长度为50nm，栅氧化层采用二氧化铪，其等效栅氧化层厚度为0.65nm。源区为掺杂浓度1020cm-3的硼掺杂，漏区为掺杂浓度1019cm-3的磷掺杂，沟道区采用1016cm-3的磷掺杂。模拟时采用非局域的隧穿模型，并考虑载流子产生的空间分布，模型参数经过和现有实验拟合，极大提高了模拟的准确性。
如图17所示，为本发明实施例采用数值模拟手段得到的异质金属栅电极功函数调制隧道穿透晶体管的能带示意图，由于采用了特殊的异质栅结构，靠近器件源端的能带向下弯曲，而靠近器件漏端的能带向上弯曲，从而在表面处形成一个能带的极小值。如图18所示，为本发明实施例模拟得到的异质金属栅电极功函数调制隧道穿透晶体管的转移特性，由于器件沟道区能带同时受两种栅的同时控制，关态特性按第二类栅(靠近漏区)变化，开态特性按第一类栅(靠近源区)变化，可见HMG TFET兼顾低关态电流和高开态电流的特性，器件亚阈值区的斜率(Sw)也随之大幅度减小，如图18所示。这可以由能带结构的调制来加以解释，当器件处于关态时，隧穿路径增大；随着器件栅极电压的增大，当导带极小值移动到源端价带下，则器件进入开态，此时隧穿路径迅速减小，造成隧穿电流显著提高，所以器件的Sw显著减小，如图19所示。
本发明实施例具有以下优点：
1、由于本发明实施例在隧穿场效应晶体管中引入了横向异质栅极功函数结构，因此对沟道区的能带分布进行了调制，即充分利用了能带的裁剪工程，显著地减小了晶体管的亚阈值斜率，同时大大地提高了驱动电流。
2、本发明实施例中，可利用各种金属或金属合金、掺杂的多晶硅或多晶锗硅等材料作为第一栅电极或第二栅电极，从而可以通过控制金属合金的配比、杂质掺杂的类型和浓度、锗摩尔组分等工艺参数精确地调节横向异质栅极功函数，工艺窗口大，容易实现。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (21)
1.一种基于异质栅极功函数的隧穿场效应晶体管，其特征在于，包括：
衬底；
形成在所述衬底之中的沟道区，以及形成在所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；和
形成在所述沟道区之上的栅堆叠及形成在所述栅堆叠两侧的侧墙，其中，所述栅堆叠包括第一栅介质层，所述栅堆叠至少还包括沿从所述源区到所述漏区方向分布的且形成在所述第一栅介质层之上的第一栅电极和第二栅电极，且所述第一栅电极和所述第二栅电极具有不同的功函数。
2.如权利要求1所述的基于异质栅极功函数的隧穿场效应晶体管，其特征在于，所述沟道区为第一掺杂类型、第二掺杂类型或本征半导体。
3.如权利要求1所述的基于异质栅极功函数的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
4.如权利要求1所述的基于异质栅极功函数的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
5.如权利要求1所述的基于异质栅极功函数的隧穿场效应晶体管，其特征在于，还包括：
形成在所述第一栅电极和第一侧墙之间的第二栅介质层；和
形成在所述第二栅电极和第二侧墙之间的第三栅介质层，所述第二栅介质层和所述第三栅介质层分别与所述第一栅介质层相连。
6.如权利要求1所述的基于异质栅极功函数的隧穿场效应晶体管，其特征在于，所述第一栅电极为L型，所述第二栅电极部分地覆盖在所述第一栅电极之上。
7.一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成牺牲栅堆叠；
分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；
进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；
在所述牺牲栅堆叠的两侧分别形成第一和第二侧墙和层间电介质层；和
去除所述牺牲栅堆叠以形成凹槽窗口；
并再次在所述凹槽窗口中所述半导体衬底的上方形成第一栅介质层；
在所述凹槽窗口中所述第一栅介质层上、所述层间电介质层的顶表面上方和邻近的所述第一和第二侧墙，保形地沉积具有第一功函数的第一栅电极材料；
各向异性地刻蚀所述第一栅电极材料，以从所述层间电介质的顶表面和从所述凹槽窗口的中心部分去除所述部分第一栅电极材料，以形成邻近所述第一侧壁的第一栅电极；以及
在所述第一栅介质层上方凹槽窗口的所述邻近第二侧壁的部分，沉积具有第二功函数的第二栅电极材料，且所述第二功函数不同于第一功函数。
8.如权利要求7所述的方法，其特征在于，还包括向第一栅电极材料引入活性离子以调节所述第一功函数。
9.如权利要求8所述的方法，其特征在于，通过包括离子注入、等离子体处理、热退火激活提供或产生所述活性粒子。
10.如权利要求7所述的方法，其特征在于，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
11.如权利要求7所述的方法，其特征在于，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
12.如权利要求7所述的方法，其特征在于，还包括：
在所述源区和漏区之上分别形成第一接触层和第二接触层；和
在所述第一接触层和第二接触层之上分别形成层间电介质层。
13.如权利要求7所述的方法，其特征在于，所述栅堆叠还包括：
形成在所述第一栅电极和第一侧墙之间的第二栅介质层；和
形成在所述第二栅电极和第二侧墙之间的第三栅介质层，所述第二栅介质层和所述第三栅介质层分别与所述第一栅介质层相连。
14.一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成第一栅介质层，并在所述第一栅介质层之上形成牺牲栅电极；
分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；
进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；
在所述第一栅介质层和牺牲栅电极的两侧分别形成第一和第二侧墙和层间电介质层；和
去除所述牺牲栅电极以形成凹槽窗口；
在所述凹槽窗口中所述第一栅介质层上、所述层间电介质层的顶表面上方和邻近的所述第一和第二侧墙，保形地沉积具有第一功函数的第一栅电极材料；
各向异性地刻蚀所述第一栅电极材料，以从所述层间电介质的顶表面和从所述凹槽窗口的中心部分去除所述部分第一栅电极材料，以形成邻近所述第一侧壁的第一栅电极；以及
在所述第一栅介质层上方凹槽窗口的所述邻近第二侧壁的部分，沉积具有第二功函数的第二栅电极材料，且所述第二功函数不同于第一功函数。
15.一种基于异质栅极功函数的隧穿场效应晶体管的形成方法，其特征在于，包括以下步骤：
提供衬底；
在所述衬底之上形成牺牲栅堆叠；
分别向所述衬底注入第一掺杂杂质和第二掺杂杂质以分别在所述衬底之中形成沟道区，以及所述沟道区两侧的源区和漏区，其中，所述漏区为第一掺杂类型，所述源区为第二掺杂类型；
进行所述第一掺杂杂质和所述第二掺杂杂质进行退火处理；
在所述牺牲栅堆叠的两侧分别形成侧墙和层间电介质层；和
去除所述牺牲栅堆叠以形成凹槽窗口；
并再次在所述凹槽窗口中的所述半导体衬底上方形成第一栅介质层，
以斜角蒸发或者溅射具有第一功函数的第一栅电极材料，以形成位于所述第一栅介质层之上的第一栅电极，以及位于层间电介质之上的第一栅电极材料层；
沉积具有第二功函数的第二栅电极材料，以形成位于所述第一栅介质层之上的第二栅电极，以及位于第一栅电极材料层之上的第二栅电极材料层；和
去除所述第一栅电极材料层和第二栅电极材料层。
16.如权利要求16所述的方法，其特征在于，还包括向第一栅电极材料引入活性离子以调节所述第一功函数。
17.如权利要求17所述的方法，其特征在于，通过包括离子注入、等离子体处理、热退火激活提供或产生所述活性粒子。
18.如权利要求16所述的方法，其特征在于，所述隧穿场效应晶体管为n型隧穿场效应晶体管，所述源区为p型电导率，所述漏区为n型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
19.如权利要求16所述的方法，其特征在于，所述隧穿场效应晶体管为p型隧穿场效应晶体管，所述源区为n型电导率，所述漏区为p型电导率，所述第一栅电极位于接近所述源区的一侧，且所述第一栅电极具有第一功函数，所述第二栅电极位于接近所述漏区的一侧，且所述第二栅电极具有第二功函数，其中，所述第一功函数大于所述第二功函数至少0.1eV。
20.一种互补型基于异质栅极功函数的隧穿场效应晶体管结构，其特征在于，包括：
n型基于异质栅极功函数的隧穿场效应晶体管；和
p型基于异质栅极功函数的隧穿场效应晶体管，其中，所述n型基于异质栅极功函数的隧穿场效应晶体管和p型基于异质栅极功函数的隧穿场效应晶体管由权利要求7-20任一项所述的方法制备而成。
21.一种集成电路芯片，其特征在于，该芯片上至少有一个半导体器件为权利要求1所述的半导体结构，或者为权利要求21所述的互补型基于异质栅极功函数的隧穿场效应晶体管结构。
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|---|---|
| CN (1) | CN102169900B (zh) |
| WO (1) | WO2012116529A1 (zh) |
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102593180A (zh) * | 2012-03-14 | 2012-07-18 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102610647A (zh) * | 2012-03-14 | 2012-07-25 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102629627A (zh) * | 2012-04-16 | 2012-08-08 | 清华大学 | 异质栅隧穿晶体管及其形成方法 |
| CN102956709A (zh) * | 2012-11-13 | 2013-03-06 | 北京大学深圳研究院 | 双材料栅纳米线隧穿场效应器件及其制造方法 |
| CN103489914A (zh) * | 2012-06-12 | 2014-01-01 | 香港科技大学 | 具有非对称晶体管的静态随机访问存储器及其控制方法 |
| CN103578946A (zh) * | 2012-07-26 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
| CN104900519A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| CN105870020A (zh) * | 2015-01-23 | 2016-08-17 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN106463538A (zh) * | 2014-04-24 | 2017-02-22 | 美光科技公司 | 场效应晶体管构造及将场效应晶体管编程为至少三种不同编程状态中的一者的方法 |
| CN107293492A (zh) * | 2016-04-11 | 2017-10-24 | 三星电子株式会社 | 半导体器件及其制造方法 |
| WO2018014170A1 (zh) * | 2016-07-19 | 2018-01-25 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
| CN109087943A (zh) * | 2017-06-13 | 2018-12-25 | 联华电子股份有限公司 | 隧穿场效晶体管结构与其制作方法 |
| WO2019036852A1 (zh) * | 2017-08-21 | 2019-02-28 | 华为技术有限公司 | 一种tfet及其制备方法 |
| CN110034067A (zh) * | 2018-01-12 | 2019-07-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
| WO2019205684A1 (zh) * | 2018-04-28 | 2019-10-31 | 华为技术有限公司 | 隧穿场效应管及其制造方法、芯片 |
| CN110634946A (zh) * | 2019-10-28 | 2019-12-31 | 中证博芯（重庆）半导体有限公司 | 一种增强型异质金属栅AlGaN/GaN MOS-HEMT器件及其制备方法 |
| CN110828563A (zh) * | 2018-08-13 | 2020-02-21 | 中芯国际集成电路制造(上海)有限公司 | 隧穿场效应晶体管及其形成方法 |
| CN111129126A (zh) * | 2019-12-17 | 2020-05-08 | 中国科学院微电子研究所 | 一种肖特基势垒晶体管及其制备方法 |
| CN111564498A (zh) * | 2020-05-13 | 2020-08-21 | 北京大学 | 一种隧穿晶体管的漏端负交叠区自对准制备方法 |
| CN111627818A (zh) * | 2019-02-28 | 2020-09-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN113540216A (zh) * | 2020-04-13 | 2021-10-22 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN113675266A (zh) * | 2021-07-26 | 2021-11-19 | 西安电子科技大学 | 负电容l型栅隧穿场效应晶体管及其制备方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080203488A1 (en) * | 2007-02-28 | 2008-08-28 | Samsung Electronics Co., Ltd. | CMOS semiconductor device and method of fabricating the same |
| US20080296703A1 (en) * | 2005-01-20 | 2008-12-04 | Infineon Technologies Ag | Method for Producing a Field-Effect Transistor, Field-Effect Transistor and Integrated Circuit Arrangement |
| US20100038713A1 (en) * | 2008-08-13 | 2010-02-18 | Prashant Majhi | Self-aligned tunneling pocket in field-effect transistors and processes to form same |
| CN101699617A (zh) * | 2009-10-29 | 2010-04-28 | 复旦大学 | 自对准的隧穿场效应晶体管的制备方法 |
| CN101777565A (zh) * | 2009-12-30 | 2010-07-14 | 复旦大学 | 一种自供电低功耗集成电路芯片及其制备方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7285829B2 (en) * | 2004-03-31 | 2007-10-23 | Intel Corporation | Semiconductor device having a laterally modulated gate workfunction and method of fabrication |
| US8053785B2 (en) * | 2009-05-19 | 2011-11-08 | Globalfoundries Inc. | Tunneling field effect transistor switch device |
-
2011
- 2011-03-01 CN CN 201110049183 patent/CN102169900B/zh active Active
- 2011-06-24 WO PCT/CN2011/076342 patent/WO2012116529A1/en active Application Filing
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080296703A1 (en) * | 2005-01-20 | 2008-12-04 | Infineon Technologies Ag | Method for Producing a Field-Effect Transistor, Field-Effect Transistor and Integrated Circuit Arrangement |
| US20080203488A1 (en) * | 2007-02-28 | 2008-08-28 | Samsung Electronics Co., Ltd. | CMOS semiconductor device and method of fabricating the same |
| US20100038713A1 (en) * | 2008-08-13 | 2010-02-18 | Prashant Majhi | Self-aligned tunneling pocket in field-effect transistors and processes to form same |
| CN101699617A (zh) * | 2009-10-29 | 2010-04-28 | 复旦大学 | 自对准的隧穿场效应晶体管的制备方法 |
| CN101777565A (zh) * | 2009-12-30 | 2010-07-14 | 复旦大学 | 一种自供电低功耗集成电路芯片及其制备方法 |
Cited By (37)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102610647A (zh) * | 2012-03-14 | 2012-07-25 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102593180A (zh) * | 2012-03-14 | 2012-07-18 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102593180B (zh) * | 2012-03-14 | 2014-09-10 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102629627B (zh) * | 2012-04-16 | 2014-08-06 | 清华大学 | 异质栅隧穿晶体管的形成方法 |
| CN102629627A (zh) * | 2012-04-16 | 2012-08-08 | 清华大学 | 异质栅隧穿晶体管及其形成方法 |
| CN103489914A (zh) * | 2012-06-12 | 2014-01-01 | 香港科技大学 | 具有非对称晶体管的静态随机访问存储器及其控制方法 |
| CN103578946B (zh) * | 2012-07-26 | 2016-06-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
| CN103578946A (zh) * | 2012-07-26 | 2014-02-12 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的形成方法 |
| CN102956709B (zh) * | 2012-11-13 | 2016-01-20 | 北京大学深圳研究院 | 双材料栅纳米线隧穿场效应器件及其制造方法 |
| CN102956709A (zh) * | 2012-11-13 | 2013-03-06 | 北京大学深圳研究院 | 双材料栅纳米线隧穿场效应器件及其制造方法 |
| CN104900519A (zh) * | 2014-03-04 | 2015-09-09 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
| US11769542B2 (en) | 2014-04-24 | 2023-09-26 | Micron Technology, Inc | Gate-all-around floating-gate field effect memory transistor constructions including ferroelectric gate insulator |
| CN106463538A (zh) * | 2014-04-24 | 2017-02-22 | 美光科技公司 | 场效应晶体管构造及将场效应晶体管编程为至少三种不同编程状态中的一者的方法 |
| US11170835B2 (en) | 2014-04-24 | 2021-11-09 | Micron Technology, Inc. | Field effect transistor constructions with gate insulator having local regions radially there-through that have different capacitance at different circumferential locations relative to a channel core periphery |
| CN105870020A (zh) * | 2015-01-23 | 2016-08-17 | 中国科学院微电子研究所 | 一种半导体器件及其形成方法 |
| CN107293492B (zh) * | 2016-04-11 | 2021-10-29 | 三星电子株式会社 | 半导体器件的制造方法 |
| CN107293492A (zh) * | 2016-04-11 | 2017-10-24 | 三星电子株式会社 | 半导体器件及其制造方法 |
| WO2018014170A1 (zh) * | 2016-07-19 | 2018-01-25 | 华为技术有限公司 | 隧穿场效应晶体管及其制备方法 |
| CN109087943A (zh) * | 2017-06-13 | 2018-12-25 | 联华电子股份有限公司 | 隧穿场效晶体管结构与其制作方法 |
| WO2019036852A1 (zh) * | 2017-08-21 | 2019-02-28 | 华为技术有限公司 | 一种tfet及其制备方法 |
| CN110034067A (zh) * | 2018-01-12 | 2019-07-19 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件及其形成方法 |
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| WO2019205684A1 (zh) * | 2018-04-28 | 2019-10-31 | 华为技术有限公司 | 隧穿场效应管及其制造方法、芯片 |
| CN110416080A (zh) * | 2018-04-28 | 2019-11-05 | 华为技术有限公司 | 隧穿场效应管及其制造方法、芯片 |
| CN110416080B (zh) * | 2018-04-28 | 2021-01-29 | 华为技术有限公司 | 隧穿场效应管及其制造方法、芯片 |
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| CN110828563A (zh) * | 2018-08-13 | 2020-02-21 | 中芯国际集成电路制造(上海)有限公司 | 隧穿场效应晶体管及其形成方法 |
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| CN111627818A (zh) * | 2019-02-28 | 2020-09-04 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
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| CN110634946B (zh) * | 2019-10-28 | 2023-04-28 | 中证博芯（重庆）半导体有限公司 | 一种增强型异质金属栅AlGaN/GaN MOS-HEMT器件及其制备方法 |
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