CN102629627A - 异质栅隧穿晶体管及其形成方法 - Google Patents
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Abstract
本发明提出一种后栅工艺的异质栅隧穿晶体管的结构及其形成方法，包括：衬底；形成在衬底之中的沟道区，沟道区两侧的源区和漏区，所述漏区和源区的掺杂类型相反；还包括形成在沟道区之上的栅堆叠，包括栅介质层，在栅介质层之上的第一栅电极和第二栅电极，且第一栅电极和第二栅电极具有不同的功函数；及形成在第一栅电极和第二栅电极两侧的第一真空侧墙和第二真空侧墙；由于本发明引入栅至漏区的真空侧墙，消弱栅对漏区的控制，减小栅漏电容；栅堆叠与器件的漏区之间存在一定可精准控制的距离，使得隧穿势垒路径增大，增大双极窗口；横向异质栅极功函数结构对沟道区的能带分布进行调制，显著减小晶体管的亚阈值斜率，提高驱动电流，增强器件性能。
Description
技术领域
本发明涉及半导体器件设计及制造技术领域，特别涉及一种基于后栅工艺、具有真空或空气侧墙和栅漏间隔结构的异质栅隧穿晶体管及其形成方法。
背景技术
随着特征尺寸不断按比例缩小，单个晶体管尺寸逐渐达到物理和技术的双重极限，集成电路面临诸多由材料和器件基本原理引起的小尺寸效应，导致器件性能发生恶化，为此，人们提出了改进措施，其中，尤为突出的是隧穿场效应晶体管(Tunneling Field Effect Transistor，TFET)。由于隧穿场效应晶体管的尺寸越来越小，特别是对于窄能带材料，例如Ge、InAs、InSb等材料，传统的结构并不能很好的抑制器件的Ambipolar effect效应(双极导通效应)，导致关态电流急剧上升；同时，随着特征尺寸的减小，器件的电容尤其是栅漏电容Cgd占的比重越大，使得器件的工作速度下降。目前现有技术的缺点是TFET器件的性能还有待提高。
发明内容
本发明的目的旨在解决上述技术缺陷，特别是要解决TFET器件的性能还有待提高的缺陷。本发明基于后栅工艺，在工艺中引入具有真空或空气侧墙和栅漏间隔结构的异质栅隧穿晶体管的方法，提高TFET器件的性能。
本发明实施例中异质栅隧穿晶体管包括：衬底；形成在所述衬底之中的沟道区，以及形成所述衬底之中及位于所述沟道区两侧的源区和漏区，其中，所述漏区和所述源区的掺杂类型相反；形成在所述沟道区之上的栅堆叠，其中，所述栅堆叠包括：栅介质层；沿着从所述源区到所述漏区方向分布的且形成在所述栅介质层之上的第一栅电极和第二栅电极，且第一栅电极和第二栅电极具有不同的功函数；分别位于所述第一栅电极和第二栅电极两侧的第一真空或空气侧墙和第二真空或空气侧墙；其中，所述栅介质层的边缘与漏区的边缘具有一定的距离以使所述第二真空或空气侧墙不覆盖所述漏区。在本发明的一个实施例中，当所述异质栅隧穿晶体管为n型异质栅隧穿晶体管时，所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料，所述漏区为n型重掺杂，所述源区为p型重掺杂。
在本发明的一个实施例中，当所述异质栅隧穿晶体管为p型异质栅隧穿晶体管时，所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料，所述漏区为p型重掺杂，所述源区为n型重掺杂。
在本发明实施例中，半导体衬底可以是绝缘层上单晶硅衬底或者晶圆，可以进一步减小晶体管的衬底泄漏电流；也可以是其它类型的半导体衬底，例如，单晶硅、单晶锗、单晶锗硅(Silicon Germanium)、多晶硅、多晶锗硅、绝缘层上锗衬底、碳纳米管、石墨烯(graphene)、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。
本发明实施例的技术方案包括以下工艺流程：
步骤1.形成衬底，在衬底上形成半绝缘或绝缘层，并在其上形成半导体材料；在本发明的一个实例中，当制备n型异质栅隧穿晶体管时，将衬底掺杂成具有n型高电阻率或者p型高电阻率或者为本征半导体材料，优选n型高电阻率；n型隧穿场效应晶体管的漏区可为n型重掺杂，源区为p型重掺杂；隧穿场效应晶体管对衬底掺杂类型的选择并没有像传统的金属氧化物半导体场效应晶体管那样严格限制，因为金属氧化物半导体场效应晶体管依赖的是沟道区杂质的反型，而隧穿场效应晶体管的原理是基于栅极控制的反向偏置的p-i-n结的隧穿，其中i层既可以为轻掺杂层，或可以为本征层。
步骤2.采用自对准的半导体金属化合物工艺，形成源区和漏区的欧姆接触层，并重新沉积中间介质层材料，使其平坦化，该平坦化过程要恰到好处，直至恰好暴露出Si3N4层立即中止该项操作。
步骤3.利用光刻结合刻蚀技术，将伪栅材料去除，同时保留伪栅介质材料，开出栅窗口，利用斜角蒸发或沉积技术，形成第一栅电极；在第一栅电极和伪栅介质层之上积淀形成第二栅电极；利用化学抛光技术，依次将多余的第二栅电极和第一栅电极去除，直至恰好暴露出Si3N4层立即中止该项操作；利用高选择比的湿法或干法工艺，将第一栅侧墙材料Si3N4去除；所述第一栅电极具有第一功函数，所述第二栅电极具有第二功函数，其中，所述第一功函数小于所述第二功函数至少0.1eV。
步骤4.再次沉积平坦化的中间介质层，将原来的Si3N4侧墙上方的缺口密封起来，从而最终形成真空或空气侧墙；形成栅、源、漏区的接触孔，并形成金属互连，至此，完成n型异质栅隧穿晶体管的制作。
本发明的另一个实施例中，p型异质栅隧穿晶体管的结构及其形成方法包括：当制备p型异质栅隧穿晶体管时，将衬底掺杂成具有p型高电阻率或者n型高电阻率或者为本征半导体材料，优选p型高电阻率；p型异质栅隧穿晶体管的漏区为p型重掺杂，源区为n型重掺杂。
本发明实施例中包括：在进行第3步和第4步的操作中，伪栅介质层可以保留下来，也可以在开出栅窗口的同时将其去除，然后再重新形成栅介质层。
本发明还提出了一种集成电路芯片，该芯片上至少有一个半导体器件为如上所述的半导体结构。
进一步地，异质栅隧穿晶体管的形成方法，包括以下步骤：形成衬底，并在所述衬底之上形成伪栅介质层以及伪栅电极层；对所述伪栅介质层和伪栅电极层进行图形化以形成伪栅堆叠；在所述伪栅堆叠两侧分别形成第一栅侧墙和第二栅侧墙；将伪栅堆叠一侧的第二栅侧墙去除，并利用倾角注入，分别形成漏区和源区；去除所述伪栅堆叠以形成栅窗口，并在所述栅窗口中分别形成第一栅电极和第二栅电极，其中，所述第一栅电极和第二栅电极沿着从所述源区到所述漏区方向分布，且所述第一栅电极和第二栅电极具有不同的功函数；去除所述第一栅侧墙；以及沉积平坦化的中间介质层以形成真空或空气侧墙。
在本发明的一个实施例中，所述第一栅侧墙为Si3N4，所述第二栅侧墙为SiO2。
在本发明的一个实施例中，还包括：形成所述源区和漏区之上的欧姆接触层，并沉积中间介质层。
在本发明的一个实施例中，还包括：利用高选择比的湿法或干法工艺将所述第一栅侧墙。
附图说明
图1为n型后栅工艺的异质栅隧穿晶体管的结构图。
图2至图16为n型后栅工艺的异质栅隧穿晶体管形成方法流程图。
图17为p型后栅工艺的异质栅隧穿晶体管的结构图。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
下文的公开提供了不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。
在本发明的一个实施例中，所述异质栅隧穿晶体管结构为n型异质栅隧穿晶体管，该晶体管具有真空侧墙和栅漏间隔的结构特征，如图1所示。
在本发明的另一个实施例中，所述异质栅隧穿晶体管结构为p型异质栅隧穿晶体管结构，该晶体管特征为具有真空侧墙和栅漏间隔的结构特征，如图17所示。
参照图1，本发明实施例中所述的异质栅隧穿晶体管结构，包括衬底1100，衬底之中可包括半绝缘层或绝缘层1200。该隧穿晶体管还包括形成在衬底1100中的沟道区1300、以及形成在衬底1100中的及位于沟道区1300两侧的源区1500和漏区1400。其中，漏区1400为第一掺杂类型，源区1500为第二掺杂类型。该异质栅隧穿晶体管结构还包括采用自对准的金属化物工艺形成的源区和漏区的欧姆接触层1710和1720，以及形成在沟道区1300之上的栅堆叠1600。其中，栅堆叠1600包括栅介质层1631，沿从源区1500到漏区1400方向分布的且形成在栅介质层1631之上的第一栅电极1610和第二栅电极1620，且第一栅电极1610和第二栅电极1620具有不同的功函数，以及分布形成在第一栅电极1610和第二栅电极1620两侧的第一真空或空气侧墙1910和第二真空或空气侧墙1920。该异质栅隧穿晶体管结构还包括形成栅、源、漏区的接触孔，并形成金属互连。
在本发明实施例中，半导体衬底1100可以是绝缘层上单晶硅衬底或者晶圆，可以进一步减小晶体管的衬底泄漏电流；也可以是其它类型的半导体衬底，例如，单晶硅、单晶锗、单晶锗硅(Silicon Germanium)、多晶硅、多晶锗硅、绝缘层上锗衬底、碳纳米管、石墨烯(graphene)、GaAs衬底、InAs衬底、InSb衬底、GaSb衬底等。当制备n型隧穿晶体管时，可以将衬底掺杂成具有n型高电阻率或者p型高电阻率或者为本征半导体材料，优选n型高电阻率；当制备p型隧穿晶体管时，可以将衬底掺杂成具有p型高电阻率或者n型高电阻率或者为本征半导体材料，优选p型高电阻率。在本发明的一个实施例中，n型隧穿晶体管的漏区可为n型重掺杂，源区为p型重掺杂。在本发明的另一个实施例中，p型隧穿晶体管的漏区为p型重掺杂，源区为n型重掺杂。
在本发明所述n型后栅工艺的异质栅隧穿晶体管，其形成方法包括以下步骤：
步骤一：形成衬底1100。在衬底1100上形成半绝缘或绝缘层1200，并在其上形成半导体材料；在所述衬底之上形成伪栅介质层以及伪栅电极层，如图2和图3所示。
本发明实施例是采用后栅工艺，伪栅电极层将会作为源区、漏区离子注入重掺杂时的掩埋层；在本发明实施例中，在伪栅电极层之上涂覆光刻胶，并利用光刻技术将其图形化成晶体管的栅电极所设计的长度以及宽度。
步骤二：在伪栅电极层之上涂覆光刻胶，并利用光刻技术将其图形化，如图4所示；采取刻蚀的方法，形成伪栅堆叠，并将其两侧的伪栅介质层去除，如图5所示。
在本发明实施例中，采取刻蚀的方法，形成伪栅堆叠2000，并将其两侧的伪栅介质层去除；此外，在去除或者刻蚀掉伪栅电极层时，优先采用具有高选择比的技术方案，没有或者完全刻蚀掉下方的伪栅介质层。
步骤三：在伪栅堆叠两侧分别形成第一栅侧墙和第二栅侧墙，如图6所示。
在本发明实施例中，在上述结构表面保形地淀积一层SiO2和Si3N4薄膜，利用各向异性刻蚀技术刻蚀SiO2或Si3N4薄膜，在伪栅堆叠2000两侧，同时形成第一栅侧墙2101和2103与第二栅侧墙2102和2104，其中第一栅侧墙优选Si3N4，第二栅侧墙优选SiO2。
步骤四：在本发明实施例中，涂覆光刻胶，利用光刻结合刻蚀技术将伪栅堆叠一侧的第二栅侧墙2104去除。如图7所示。
步骤五：利用倾角注入，分别形成P+重掺杂区和n+重掺杂区，即分别形成漏区和源区，如图8、如图9所示。
在本发明实施例中，隧穿场效应晶体管与传统的MOSFET器件形成源区和漏区时存在极大的差别，对MOSFET而言，当形成n型器件时，源区/漏区具有n型电导率；当形成p型器件时，源区/漏区为p型电导率。但是，对于隧穿场效应晶体管，当形成n型器件时，源区为p型电导率，漏区为n型电导率，并且在晶体管工作时，源极接地，栅极和漏极施加正电压；而当形成p型器件时，源区为n型电导率，漏区为p型电导率，并且在晶体管工作时，源极接地，栅极和漏极施加负电压。因此，在本发明的实施例中，为了形成不对称的掺杂杂质类型，需要进行两次具有一定倾角的离子注入。如图8所示，利用光刻胶保护器件右侧不注入的区域，按照图示的箭头方向，对器件进行有一定倾角的离子注入，形成p+重掺杂区；如图9所示，按照图示的箭头方向，利用光刻胶保护器件左侧不注入的区域，对器件进行第二次倾角离子注入，形成n+重掺杂区，完成注入后，利用湿法腐蚀等方法栅堆叠另一侧的第二栅侧墙2012去除。
步骤六：形成源区和漏区表面的欧姆接触层1710和1720，重新沉积中间介质层，利用工艺使其平坦化，如图10所示。
在本发明实施例中，采用自对准的半导体金属化合物工艺，形成源区和漏区表面的欧姆接触层1710和1720，并重新沉积中间介质层(InterDielectric Layer)材料1800，并利用熟知的化学机械抛光(CMP)或者等离子体刻蚀工艺来实现其平坦化，该平坦化过程要恰到好处，直至恰好暴露出Si3N4层立即中止该项操作。在本发明实施例中，层间电介质层可以是氮化硅、氧化硅、或者氮氧化物等，优选二氧化硅。沉积时，层间电介质的厚度大于伪栅电极层的高度，从而使得在平坦化时能够将层间电介质的顶表面和伪栅电极层的顶表面处于同一水平面上，以利于后续的加工。
步骤七：将伪栅堆叠去除，同时保留栅介质层，开出栅窗口，利用斜角蒸发或沉积技术，形成第一栅电极，如图11所示。当然在本发明的其他实施例中，栅介质层也可去除。
在本发明实施例中，利用光刻结合刻蚀技术，去除伪栅堆叠2000以形成凹槽窗口3000，保留伪栅堆叠2000中的伪栅介质层1631，仅仅去除所述伪栅堆叠2000中的伪栅电极。开出栅窗口，利用斜角蒸发或沉积技术，形成第一栅电极1610，层间电介质厚度、凹槽的宽度、倾角角度等都决定了第一栅电极1610在水平方向上从侧壁朝着凹槽的中心延伸的距离。在本发明的实施例中，沉积第一栅电极1610以便形成侧壁部分，其覆盖或延伸与至少一部分晶体管的沟道区中，从侧壁开始延伸至沟道区的长度可以需要根据源区、漏区和沟道区的掺杂浓度分布的优化进行选择。
步骤八：沉积具有第二功函数的第二栅电极，如图12所示。
步骤九：利用化学抛光技术，依次将多余的第二栅电极和第一栅电极去除，直至恰好暴露出Si3N4层立即中止该项操作，如图13所示。
步骤十：利用高选择比的湿法或干法工艺，将第一栅侧墙材料Si3N4去除，如图14所示。
步骤十一：再次沉积平坦化的中间介质层1800，将原来的Si3N4侧墙上方的缺口密封起来，从而最终形成真空或空气侧墙1910和1920，如图14、图15所示，最后形成栅、源、漏区的接触孔，并形成金属互连，至此，完成n型TFET制作，如图16所示。
在本发明实施例中，当制备p型隧穿晶体管时，将衬底掺杂成具有p型高电阻率或者n型高电阻率或者为本征半导体材料，优选p型高电阻率；p型异质栅隧穿晶体管的漏区为p型重掺杂，源区为n型重掺杂，其他步骤与制备n型TFET相同，如图17所示，类似于n型TFET的p型TFET结构图。
本发明实施具有以下优点：
利用基于后栅工艺，在工艺中引入栅至漏区的真空或空气侧墙，从而削弱栅对漏区的控制，显著地减小了栅漏电容，增大源至沟道区的载流子隧穿概率，加快了工作速度；
采用栅堆叠与器件的漏区之间存在一定的距离，该距离可以通过在器件制备过程中引入并得到精确控制，这样在空间上使得隧穿势垒路径增大，减小载流子的隧穿概率，从而抑制双极导通效应，增大了双极窗口(AmbipolarWindow)。
在工艺中引入栅至源区的真空或空气侧墙，有助于减小栅对源区的反型控制，加快了工作速度；在隧穿场效应晶体管中引入了横向异质栅极功函数结构，因此对沟道区的能带分布进行了调制，显著地减小了晶体管的亚阈值斜率，大大地提高了驱动电流，提高TFET器件的性能。
本发明实施例中，可利用各种金属或金属合金、掺杂的多晶硅或多晶锗硅等材料作为第一栅电极或第二栅电极，从而可以通过控制金属合金的配比、杂质掺杂的类型和浓度、锗摩尔组分等工艺参数精确地调节横向异质栅极功函数，工艺窗口大，容易实现。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同限定。
Claims (8)
1.一种异质栅隧穿晶体管，其特征在于，包括：
衬底；
形成在所述衬底之中的沟道区，以及形成所述衬底之中及位于所述沟道区两侧的源区和漏区，其中，所述漏区和所述源区的掺杂类型相反；
形成在所述沟道区之上的栅堆叠，其中，所述栅堆叠包括：
栅介质层；
沿着从所述源区到所述漏区方向分布的且形成在所述栅介质层之上的第一栅电极和第二栅电极，且第一栅电极和第二栅电极具有不同的功函数；
分别位于所述第一栅电极和第二栅电极两侧的第一真空或空气侧墙和第二真空或空气侧墙；
其中，所述栅介质层的边缘与漏区的边缘具有一定的距离以使所述第二真空或空气侧墙不覆盖所述漏区。
2.根据权利要求1所述的异质栅隧穿晶体管，其特征在于，
当所述异质栅隧穿晶体管为n型异质栅隧穿晶体管时，所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料，所述漏区为n型重掺杂，所述源区为p型重掺杂。
3.根据权利要求1所述的异质栅隧穿晶体管，其特征在于，当所述异质栅隧穿晶体管为p型异质栅隧穿晶体管时，所述衬底具有n型高电阻率、p型高电阻率或者为本征半导体材料，所述漏区为p型重掺杂，所述源区为n型重掺杂。
4.一种异质栅隧穿晶体管的形成方法，其特征在于，包括以下步骤：
形成衬底，并在所述衬底之上形成伪栅介质层以及伪栅电极层；
对所述伪栅介质层和伪栅电极层进行图形化以形成伪栅堆叠；
在所述伪栅堆叠两侧分别形成第一栅侧墙和第二栅侧墙；
将伪栅堆叠一侧的第二栅侧墙去除，并利用倾角注入，分别形成漏区和源区；
去除所述伪栅堆叠以形成栅窗口，并在所述栅窗口中分别形成第一栅电极和第二栅电极，其中，所述第一栅电极和第二栅电极沿着从所述源区到所述漏区方向分布，且所述第一栅电极和第二栅电极具有不同的功函数；
去除所述第一栅侧墙；以及
沉积平坦化的中间介质层以形成真空或空气侧墙。
5.如权利要求4所述的异质栅隧穿晶体管的形成方法，其特征在于，所述第一栅侧墙为Si3N4，所述第二栅侧墙为SiO2。
6.如权利要求1-5任一项所述的异质栅隧穿晶体管的形成方法，其特征在于，还包括：
形成所述源区和漏区之上的欧姆接触层，并沉积中间介质层。
7.如权利要求1-6任一项所述的异质栅隧穿晶体管的形成方法，其特征在于，还包括：
利用高选择比的湿法或干法工艺将所述第一栅侧墙去除。
8.一种集成电路芯片，其特征在于，所述芯片上至少有一个半导体器件为权利要求1所述的异质栅隧穿晶体管。
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