CN104900519A - 晶体管的形成方法 - Google Patents
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Abstract
一种晶体管的形成方法，包括：提供半导体衬底，半导体衬底表面具有第一类型掺杂层；在第一类型掺杂层表面形成牺牲层；对牺牲层两侧的第一类型掺杂层进行第二类型离子注入，形成第二掺杂区和位于第二掺杂区之间的第一掺杂区；在所述牺牲层侧壁表面形成牺牲侧墙；形成覆盖所述牺牲层一侧的第二掺杂区的掩膜层；以所述掩膜层、牺牲层和牺牲侧墙为掩膜，对位于牺牲层另一侧的第二掺杂区进行第一类型离子注入，使部分所述第二掺杂区转变为第三掺杂区，所述第三掺杂区的掺杂类型与第二掺杂区的掺杂类型相反；去除所述掩膜层后，在半导体衬底上形成介质层；去除所述牺牲层，形成凹槽；在所述凹槽内形成栅极结构。上述方法可以提高晶体管的性能。
Description
技术领域
本发明涉及半导体技术领域，特别涉及一种晶体管的形成方法。
背景技术
MOS晶体管是现代半导体集成电路中的核心器件之一，MOS晶体管通常包括：半导体衬底、位于半导体衬底表面的栅极结构、位于栅极结构两侧的半导体衬底内的源极和漏极，所述栅极结构包括栅介质层和位于栅介质层表面的栅极，所述源极和漏极的掺杂类型与MOS晶体管的类型一致。
随着半导体工艺技术的不断发展，工艺节点逐渐减小，MOS晶体管的尺寸也越来越小，导致晶体管的短沟道效应、栅极漏电流、寄生电容以及寄生电阻等问题加剧，使MOS晶体管的性能受到限制。
为了解决上述问题，现有技术采用了多种方法，例如：采用多栅晶体管、在晶体管的沟道区域内引入高载流子迁移率的材料、采用新的栅介质层材料来降低栅极的漏电流。
但是采用上述方法的工艺步骤较为复杂，所以需要的工艺成本较高。
发明内容
本发明解决的问题是提供一种晶体管的形成方法，较为简便的提高晶体管的性能。
为解决上述问题，本发明提供一种晶体管的形成方法，包括：提供半导体衬底，所述半导体衬底表面具有第一类型掺杂层；在所述第一类型掺杂层表面形成牺牲层，所述牺牲层覆盖部分第一类型掺杂层；对牺牲层两侧的第一类型掺杂层进行第二类型离子注入，形成第二掺杂区，第二掺杂区之间的部分第一类型掺杂层作为第一掺杂区，部分第二掺杂区位于牺牲层下方，第二掺杂区的掺杂类型与第一掺杂区的掺杂类型相反；在所述牺牲层侧壁表面形成牺牲侧墙；形成覆盖所述牺牲层一侧的第二掺杂区的掩膜层；以所述掩膜层、牺牲层和牺牲侧墙为掩膜，对位于牺牲层另一侧的第二掺杂区进行第一类型离子注入，使部分所述第二掺杂区转变为第三掺杂区，所述第三掺杂区的掺杂类型与第二掺杂区的掺杂类型相反，所述第三掺杂区与第一掺杂区之间具有未被转变的部分第二掺杂区；去除所述掩膜层后，在半导体衬底上形成介质层，所述介质层的表面与牺牲层表面齐平；去除所述牺牲层，形成凹槽；在所述凹槽内形成栅极结构。
可选的，所述第三掺杂区与第一掺杂区之间的未被转变的部分第二掺杂区的宽度小于或等于第一掺杂区的宽度。
可选的，所述第一掺杂区的掺杂类型与待形成的晶体管的类型相同。
可选的，所述第一类型掺杂层的掺杂浓度为1E17atom/cm3～8E19atom/cm3。
可选的，所述牺牲层的材料包括氧化硅、氮化硅、氮氧化硅中的一种或几种。
可选的，还包括形成牺牲层之后，在所述第一类型掺杂层表面形成缓冲层。
可选的，采用热氧化工艺或化学气相沉积工艺形成所述缓冲层。
可选的，所述缓冲层的厚度为2nm～20nm。
可选的，所述缓冲层的材料为氧化硅。
可选的，所述第二类型离子注入的剂量为1E10atom/cm2～1E16atom/cm2，形成的第二掺杂区的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
可选的，所述第一类型离子注入的剂量为第二类型离子注入的剂量的两倍以上。
可选的，所述第一类型离子注入的剂量为2E10atom/cm2～2E16atom/cm2，使形成的第三掺杂区内的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
可选的，所述牺牲侧墙的材料与牺牲层的材料不同。
可选的，所述掩膜层的材料为光刻胶。
可选的，所述介质层的材料与牺牲层材料不同。
可选的，采用湿法刻蚀工艺去除所述牺牲层。
可选的，所述栅极结构包括位于凹槽底部的栅介质层、位于所述栅介质层表面且填充满所述凹槽的栅极。
可选的，还包括：在凹槽底部形成界面层之后，再在所述界面层表面形成栅极结构。
可选的，还包括：去除所述介质层和牺牲侧墙，在所述栅极结构两侧侧壁表面形成侧墙。
可选的，所述半导体衬底为绝缘体上硅衬底。
与现有技术相比，本发明的技术方案具有以下优点：
本发明的技术方案，在半导体衬底上的第一类型掺杂层表面形成牺牲层，所述牺牲层覆盖部分第一类型掺杂层；然后以所述牺牲层作为掩膜，对第一类型掺杂层进行第二类型离子注入，形成第二掺杂区，第二掺杂区之间的部分第一类型掺杂层作为第一掺杂区；在牺牲层侧壁表面形成牺牲侧墙，然后形成覆盖位于牺牲层一侧的第二掺杂区的掩膜层；以所述牺牲侧墙、牺牲层和掩膜层为掩膜，对牺牲层另一侧的第二掺杂区进行第一类型离子注入，形成第三掺杂区。由于牺牲层侧壁表面形成有侧墙，增加了第三掺杂区与第一掺杂区之间的距离，从而使得第三掺杂区与第一掺杂区之间还具有部分第二掺杂区，所述第二掺杂区和掺杂类型与第一掺杂区、第三掺杂区的掺杂类型相反。后续，形成于牺牲层表面齐平的介质层，去除牺牲层，形成凹槽；在所述凹槽内形成栅极结构，最终形成晶体管。由于所述第三掺杂区、第二掺杂区的掺杂类型不同，在晶体管工作过程中，所述第三掺杂区的能带会向第二掺杂区的能带有较大的弯曲，使导带和价带上的部分能级相同或相近，使得导带和价带之间的距离减小，从而降低第三掺杂区的价带与第二掺杂区导带之间的隧穿距离，使得第三掺杂区的电子或空穴容易发生隧穿进入第二掺杂区的导带内成为晶体管的载流子。通过隧穿作用形成的载流子的形成效率较高，从而可以提高晶体管的亚阈值斜率，提高晶体管的开关速率，还可以减小晶体管的漏电流，改善晶体管的短沟道效应。所述方法不需要改变晶体管的结构以及形成晶体管的沟道材料，与现有技术相比，工艺步骤较为简单，工艺成本较低。
进一步的，本发明的技术方案中，所述第三掺杂区与第一掺杂区之间的第二掺杂区的宽度为小于或等于第一掺杂区宽度的1/5，使所述第三掺杂区与第一掺杂区之间的第二掺杂区具有较小的宽度。所述第二掺杂区与其两侧的第三掺杂区、第一掺杂区之间分别形成PN结，由于位于所述第三掺杂区、第一掺杂区之间的第二掺杂区的宽度较小，使得所述第二掺杂区容易成为全耗尽区，从而在晶体管工作时，施加在漏极的电压会全部或大部分降落在所述全耗尽区上，使得第三掺杂区受到较大的电场作用，使第三掺杂区的能带弯曲更大，使导带和价带之间的距离进一步降低，从而进一步降低第三掺杂区的价带与第二掺杂区的导带之间的隧穿距离，从而进一步提高第三掺杂区的价带上的电子或空穴隧穿进入第二掺杂区成为载流子的概率，从而可以进一步降低晶体管的亚阈值斜率，提高晶体管的开关速率，进一步提高晶体管的性能。
附图说明
图1至图12是本发明的晶体管的形成过程的结构示意图。
具体实施方式
如背景技术中所述，现有技术提高晶体管性能的方法工艺步骤较为复杂、对材料的要求较高，使得形成晶体管的成本较高。
本发明的实施例中，形成具有隧穿效应的晶体管源极，通过隧穿效应形成载流子，形成载流子的效率较高，可以提高晶体管的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
请参考图1，提供半导体衬底100。
所述半导体衬底100的材料包括硅、锗、锗化硅、砷化镓等半导体材料，所述半导体衬底100可以是体材料也可以是复合结构如绝缘体上硅。本领域的技术人员可以根据半导体衬底100上形成的半导体器件选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不应限制本发明的保护范围。
本实施例中，所述半导体衬底100为绝缘体上硅衬底，包括：硅基底101、绝缘层102、顶层硅层103。后续在所述顶层硅层103上形成晶体管，可以提高所述晶体管与硅基底101之间的隔离效果，减少晶体管的寄生电容，提高形成的晶体管的性能。并且，可以较好的控制后续对半导体衬底100进行离子注入时，仅对顶层硅层103进行离子注入，可以较好的控制注入深度。
请参考图2，对所述顶层硅层103（请参考图1）进行离子注入，形成第一类型掺杂层103a。
所述第一类型掺杂层103a的掺杂类型与待形成的晶体管的类型相反，所述第一类型掺杂层103a中的掺杂离子浓度为1E17atom/cm3～8E19atom/cm3。
本实施例中，待形成的晶体管为NMOS晶体管，所述第一类型掺杂层103为P型掺杂。所述离子注入采用的掺杂离包括B、Ga或In中的一种或几种。
本发明的其他实施例中，所述待形成的晶体管为PMOS晶体管，所述第一类型掺杂层103为N型掺杂。所述离子注入采用的掺杂离子包括P、As或Sb中的一种或几种。
请参考图3，在所述第一类型掺杂层103a上形成牺牲层200，所述牺牲层200覆盖部分第一类型掺杂层103a表面。
所述牺牲层200的形成方法包括：在所述第一类型掺杂层103a表面形成牺牲材料层；在所述牺牲材料层表面形成图形化掩膜层，所述图形化掩膜层定义出后续形成的栅极结构的位置和尺寸；以所述图形化掩膜层为掩膜，刻蚀牺牲材料层，形成牺牲层200；去除所述图形化掩膜层。所述图形化掩膜层的材料可以为光刻胶。
所述牺牲层200的材料为比较容易去除的介质材料，包括氧化硅、氮化硅、氮氧化硅中的一种或几种。本实施例中，所述牺牲层200的材料为氧化硅。
所述牺牲层200后续将被晶体管的栅极结构所替代。
请参考图4，在所述牺牲层200两侧的第一类型掺杂层103a表面形成缓冲层201。
可以采用热氧化工艺或化学气相沉积工艺形成所述缓冲201。
本实施例中，采用热氧化工艺形成所述缓冲层201，所述缓冲层201的材料为氧化硅。
所述缓冲层201可以修复第一类型掺杂层103a表面的缺陷，并且在后续的离子注入工艺中保护第一类型掺杂层103a，使第一类型掺杂层103a不会受到离子注入的损伤，并且还可以提高后续形成的介质层的质量。
所述缓冲层201的厚度为2nm～20nm。
本发明的其他实施例中，还可以采用化学气相沉积工艺形成所述缓冲层，所述缓冲层不仅覆盖第一掺杂层103a的表面还覆盖牺牲层200的表面。
在本发明的其他实施例中，也可以不形成所述缓冲层。
请参考图5，对牺牲层200两侧的第一类型掺杂层103a（请参考图4）内进行第二类型离子注入，形成位于牺牲层200两侧的第一类型掺杂层内的第二掺杂区104和位于第二掺杂区104之间的第一掺杂区103b，部分第二掺杂区104位于牺牲层200下方。
所述第二类型离子注入采用的掺杂离子类型与第一类型掺杂层103a中的掺杂离子类型相反，从而使得形成的第二掺杂区104内的掺杂离子类型与待形成的晶体管的类型相同。本实施例中，所述待形成的晶体管为NMOS晶体管，所述第二类型离子注入的第二类型掺杂离子为N型掺杂离子，包括P、As或Sb中的一种或几种。
在本发明的其他实施例中，所述待形成的晶体管可以为PMOS晶体管，所述第二类型离子注入的掺杂离子为P型掺杂离子，包括B、Ga或In中的一种或几种。
所述第二掺杂区104内的掺杂离子浓度大于第一掺杂区103b中的掺杂离子浓度，所述第二类型离子注入的掺杂离子剂量为1E10atom/cm2～1E16atom/cm2，形成的第二掺杂区104的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
所述第二类型离子注入的剂量较大，如果直接对第一类型掺杂层103a（请参考图4）表面进行离子注入，容易对第一类型掺杂层103a表面造成损伤；本实施例中，在所述第一类型掺杂层103a表面形成缓冲层201之后，再进行第二类型离子注入，可以避免在进行第二类型离子注入的过程中，所述第一类型掺杂层103a表面受到离子注入的损伤。
由于所述第二类型掺杂离子的扩散作用，第二掺杂区104部分位于牺牲层200下方，第二掺杂区104之间的位于牺牲层200下方未被第二类型离子注入的部分第一类型掺杂区103a（请参考图4）作为第一掺杂区103b，所述第一掺杂区103b后续作为晶体管的沟道区域。
请参考图6，在所述牺牲层200的侧壁表面形成牺牲侧墙202。
所述牺牲侧墙202的形成方法包括：在所述缓冲层201、牺牲层400表面形成牺牲侧墙材料层；采用无掩膜刻蚀工艺刻蚀所述牺牲侧墙材料层，去除位于缓冲层201表面以及牺牲层200顶部表面的牺牲侧墙材料层，形成位于牺牲层200侧壁表面的牺牲侧墙202。
所述牺牲侧墙202的材料可以是氧化硅、氮化硅等介质材料，并且与牺牲层200的材料不同。本实施例中，所述牺牲层200的材料为氧化硅，所述牺牲侧墙202的材料为氮化硅。
所述牺牲侧墙202后续作为第一类型离子注入的掩膜，从而所述牺牲侧墙202定义了后续进行第一类型离子注入形成第三掺杂区与牺牲层200以及第一掺杂区103b之间的距离。
本实施例中，所述牺牲侧墙202的厚度为第一掺杂区103b的宽度的1/5以下。
请参考图7，形成覆盖所述牺牲层200一侧的第二掺杂区104的掩膜层300。
所述掩膜层300用于在后续进行的第一类型离子注入中，保护被所述掩膜层300所覆盖的牺牲层200一侧的第二掺杂区104。
本实施例中，所述掩膜层300的材料为光刻胶，所述掩膜层400还覆盖部分牺牲层200。形成所述掩膜层300的方法包括：采用旋涂工艺在所述缓冲层201、牺牲侧墙202和牺牲层200表面形成光刻胶层；对所述光刻胶层进行曝光显影，暴露出牺牲层200一侧的第二掺杂区104，形成所述掩膜层300。
在本发明的其他实施例中，所述掩膜层300的材料还可以采用其他合适的材料。
本实施例中，所述掩膜层300覆盖1/2宽度的牺牲层200。在形成掩膜层300的过程中，会存在曝光或刻蚀误差，使得最终形成的掩膜层300的尺寸与设计尺寸有一定的误差。本实施例中，使掩膜层300覆盖1/2宽度的牺牲层200，从而即便存在工艺误差的情况下，也可以确保所述掩膜层300完全覆盖牺牲层200一侧的第二掺杂区104，并且完全暴露出牺牲层200另一侧的第二掺杂区104。
请参考图8，以所述掩膜层300、牺牲层200和牺牲侧墙202为掩膜，对位于牺牲层200另一侧的第二掺杂区104进行第一类型离子注入，使部分第二掺杂区104成为第三掺杂区105，所述第三掺杂区105的掺杂类型与第二掺杂区104的掺杂类型相反。
所述第一类型离子注入采用的掺杂离子类型与第二类型离子注入采用的掺杂离子类型相反，与待形成的MOS晶体管的类型相反。本实施例中，所述第一类型离子注入采用的掺杂离子为P型掺杂离子，包括B、Ga或In中的一种或几种，使形成第三掺杂区105为P型掺杂与第二掺杂区104的掺杂类型相反。
由于所述第一类型离子注入将部分第二类型掺杂的第二掺杂区104转变为第一类型掺杂的第三掺杂区105，所以，所述第一类型离子注入的离子剂量为形成第二掺杂区104所采用的第二类型离子注入的离子剂量的两倍以上。
所述第一类型离子注入的剂量为2E10atom/cm2～2E16atom/cm2，使形成的第三掺杂区105内的掺杂浓度为1E19atom/cm3～1E21atom/cm3。所述第三掺杂区105内的掺杂浓度与第二掺杂区104内的掺杂浓度相同或相近。
由于在进行所述第一类型离子注入之前，在牺牲层200侧壁表面形成了牺牲侧墙202，所述牺牲侧墙202作为第一类型离子注入的掩膜，限定了所述第一类型离子注入形成的第三掺杂区105与第一掺杂区103b之间的距离，使第三掺杂区105与第一掺杂区103b之间还存在部分第二掺杂区104a。本实施例中，所述第三掺杂区105和第二掺杂区104a作为晶体管的源极，第一掺杂区103b作为晶体管的沟道区，位于牺牲层200另一侧的第二掺杂区104作为晶体管的漏极。由于掺杂离子的扩散作用，部分所述部分第三掺杂区105位于牺牲侧墙202以及牺牲层200下方。
本实施例中，所述第三掺杂区105与第一掺杂区103b之间的第二掺杂区104a的宽度小于或等于第一掺杂区103b的宽度，避免所述第二掺杂区104a宽度较大，导致载流子向第一掺杂区103b内扩散的较多，而导致第一掺杂区103b的掺杂浓度发生较大变化，而影响形成的晶体管的性能。
本实施例中，所述第三掺杂区105、第二掺杂区104a、第一掺杂区103b至第二掺杂区104之间构成PNPN接触，所以势垒逐渐降低，第三掺杂区105的能带会向下弯曲。在晶体管的漏极（第二掺杂区104）外加正电压，可以使第三掺杂区105内的价带电子隧穿进入第二掺杂区104a的导带内成为载流子。
并且，由于所述第二掺杂区104a的宽度较小，小于或等于第一掺杂区103b宽度的1/5。在第三掺杂区105和第二掺杂区104a之间，所述第二掺杂区104a分别与两侧的第三掺杂区105、第一掺杂区103b之间形成PN结，又由于所述第二掺杂区104a的宽度较小，导致所述第二掺杂区104a可以形成全耗尽区。晶体管工作过程中，第二掺杂区104作为漏区，外加正电压，由于第二掺杂区104a为全耗尽区域，使得第三掺杂区105与第二掺杂区104a之间具有较大的电场强度，从而使得第三掺杂区105的能带向第二掺杂区104a的能带的弯曲程度更大，进一步降低了第三掺杂区105内的导带电子向第二掺杂区104a的价带发生隧穿的隧穿距离，提高电子发生隧穿的概率，从而可以降低亚阈值斜率，提高晶体管的开关速率、降低晶体管的漏电流、提高晶体管的驱动电流，从而改善晶体管的短沟道效应，提高晶体管的性能。
在本发明的其他所述例中，所述第三掺杂区105为N型掺杂、第二掺杂区104a和第二掺杂区104为P型掺杂区、第一掺杂区为N型掺杂区，从而使得第三掺杂区105、第二掺杂区104a、第一掺杂区103b至第二掺杂区104之间构成NPNP接触，形成PMOS晶体管。在所述PMOS晶体管工作时，在漏极（即第二掺杂区104）外接负电压，第三掺杂区105价带的空穴隧穿进入第二掺杂区104a的导带，成为载流子。所述第二掺杂区104a为全耗尽区时，进一步降低了第三掺杂区105价带内与第二掺杂区104a的导带之间的隧穿距离，从而使得位于第三掺杂区105价带内的空穴更容易隧穿到第二掺杂区104a的导带，成为载流子。
所述第三掺杂区105与第一掺杂区103b之间的第二掺杂区104a的宽度为第一掺杂区103b的宽度的1/5以下，避免所述第二掺杂区104a宽度较大，导致载流子向第一掺杂区103b内扩散的较多，而导致第一掺杂区103b的掺杂浓度发生较大变化，而影响形成的晶体管的性能。
请参考图9，去除所述掩膜层300（请参考图8）后，在缓冲层201上形成介质层400，所述介质层400的表面与牺牲层200表面齐平。
可以采用灰化工艺或湿法刻蚀工艺去除所述掩膜层300。
去除所述掩膜层300之后，在所述缓冲层201表面形成介质材料层，所述介质材料层覆盖侧墙201、牺牲层200；以所述牺牲层200为停止层，对所述介质材料层进行平坦化，形成介质层400，使所述介质层400的表面与牺牲层200的表面齐平。
所述介质层400的材料可以是氧化硅、氮化硅等介质材料，并且，所述介质层400的材料与牺牲层200的材料不同，避免在后续去除所述牺牲层200的过程中对介质层400造成损伤。本实施例中，所述介质层400的材料为氮化硅。
请参考图10，去除所述牺牲层200（请参考图9），形成凹槽401。
采用湿法刻蚀工艺去除所述牺牲层200，由于本实施例中，所述牺牲层200的材料为氧化硅，所述湿法刻蚀工艺采用的溶液为氢氟酸溶液。由于所述牺牲侧墙202和介质层400的材料与牺牲层200的材料不同，在湿法刻蚀工艺去除牺牲层200的过程中，所述牺牲侧墙202和介质层400不会受到损伤。
去除所述牺牲层200之后，形成凹槽401，所述凹槽401暴露出部分第三掺杂区105、第二掺杂区104a、第一掺杂区103b和部分第二掺杂区104的表面。
请参考图11，在所述凹槽401（请参考图10）内形成栅极结构，所述栅极结构包括栅介质层402和位于所述栅介质层402表面且填充满所述凹槽401的栅极403。
所述栅极结构的形成方法包括：采用热氧化工艺在所述凹槽401底部形成栅介质层402；在所述栅介质层402表面形成填充满凹槽401并覆盖介质层400的栅极材料；以所述介质层400为停止层，对所述栅极材料进行平坦化，形成栅极403。
本实施例中，所述栅介质层402的材料为氧化硅，所述栅极403的材料为多晶硅。
在本发明的其他所述例中，还可以采用化学气相沉积或原子层沉积工艺形成覆盖凹槽401内壁表面以及介质层4001表面的栅介质材料层之后，在所述栅介质材料层表面形成栅极材料层，再对所述栅介质材料层和栅极材料层进行平坦化，去除介质层400表面的栅介质材料层和栅极材料层，形成位于凹槽内壁表面的栅介质层402以及位于所述栅介质层402表面的栅极403。
本发明的其他实施例中，所述栅介质层402的材料还可以是氧化铪、氧化锆、硅氧化铪等高K介质材料；所述栅极403的材料可以是Al、Ti、Ta、TiN、TaN或W等金属。
在本发明的其他所述例中，还可以在所述凹槽401底部形成界面层之后，再在所述界面层表面形成栅极结构，所述界面层的材料可以是氧化硅，用于提高栅极结构的界面质量。
请参考图12，去除所述介质层400（请参考图11）、缓冲层201（请参考图11）和牺牲侧墙202（请参考图11），在所述栅极结构两侧侧壁表面形成侧墙404。
本实施例中，采用湿法刻蚀工艺去除所述介质层400、缓冲层201和牺牲侧墙202，再在所述栅介质层402和栅极403的两侧表面形成侧墙404。
在上述工艺步骤中，例如第一类型离子注入过程、湿法刻蚀过程中，所述牺牲侧墙202表面会产生缺陷，对栅极结构的保护作用减弱，所以，本实施例中，去除所述牺牲侧墙202，在栅极结构侧壁表面形成侧墙404，可以提高侧墙对栅极结构的保护作用。
本实施例中所述侧墙404的材料为氧化硅。
由于所述介质层400的材料为氮化硅，介电系数较高，作为层间介质层容易导致形成的晶体管具有较高的寄生电容，所以，需要去除所述介质层400，后续在所述半导体衬底上形成覆盖所述栅极结构的介电系数较低的材料作为层间介质层，例如氧化硅、碳氧化硅、多孔氧化硅等，可以降低形成的晶体管的寄生电容。
在本发明的其他实施例中，也可以不进行上述步骤，直接将所述牺牲侧墙202作为侧墙，将介质层400作为层间介质层。
综上所述，上述方法形成的晶体管的载流子通过隧穿效应形成，具有较高的形成效率，可以显著提高晶体管的性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种晶体管的形成方法，其特征在于，包括：
提供半导体衬底，所述半导体衬底表面具有第一类型掺杂层；
在所述第一类型掺杂层表面形成牺牲层，所述牺牲层覆盖部分第一类型掺杂层；
对牺牲层两侧的第一类型掺杂层进行第二类型离子注入，形成第二掺杂区，第二掺杂区之间的部分第一类型掺杂层作为第一掺杂区，部分第二掺杂区位于牺牲层下方，第二掺杂区的掺杂类型与第一掺杂区的掺杂类型相反；
在所述牺牲层侧壁表面形成牺牲侧墙；
形成覆盖所述牺牲层一侧的第二掺杂区的掩膜层；
以所述掩膜层、牺牲层和牺牲侧墙为掩膜，对位于牺牲层另一侧的第二掺杂区进行第一类型离子注入，使部分所述第二掺杂区转变为第三掺杂区，所述第三掺杂区的掺杂类型与第二掺杂区的掺杂类型相反，所述第三掺杂区与第一掺杂区之间具有未被转变的部分第二掺杂区；
去除所述掩膜层后，在半导体衬底上形成介质层，所述介质层的表面与牺牲层表面齐平；
去除所述牺牲层，形成凹槽；
在所述凹槽内形成栅极结构。
2.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第三掺杂区与第一掺杂区之间的未被转变的部分第二掺杂区的宽度小于或等于第一掺杂区的宽度。
3.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一掺杂区的掺杂类型与待形成的晶体管的类型相同。
4.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一类型掺杂层的掺杂浓度为1E17atom/cm3～8E19atom/cm3。
5.根据权利要求1所述的晶体管的形成方法，其特征在于，所述牺牲层的材料包括氧化硅、氮化硅、氮氧化硅中的一种或几种。
6.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括形成牺牲层之后，在所述第一类型掺杂层表面形成缓冲层。
7.根据权利要求6所述的晶体管的形成方法，其特征在于，采用热氧化工艺或化学气相沉积工艺形成所述缓冲层。
8.根据权利要求6所述的晶体管的形成方法，其特征在于，所述缓冲层的厚度为2nm～20nm。
9.根据权利要求6所述的晶体管的形成方法，其特征在于，所述缓冲层的材料为氧化硅。
10.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第二类型离子注入的剂量为1E10atom/cm2～1E16atom/cm2，形成的第二掺杂区的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
11.根据权利要求1所述的晶体管的形成方法，其特征在于，所述第一类型离子注入的剂量为第二类型离子注入的剂量的两倍以上。
12.根据权利要求11所述的晶体管的形成方法，其特征在于，所述第一类型离子注入的剂量为2E10atom/cm2～2E16atom/cm2，使形成的第三掺杂区内的掺杂浓度为1E19atom/cm3～1E21atom/cm3。
13.根据权利要求1所述的晶体管的形成方法，其特征在于，所述牺牲侧墙的材料与牺牲层的材料不同。
14.根据权利要求1所述的晶体管的形成方法，其特征在于，所述掩膜层的材料为光刻胶。
15.根据权利要求1所述的晶体管的形成方法，其特征在于，所述介质层的材料与牺牲层的材料不同。
16.根据权利要求1所述的晶体管的形成方法，其特征在于，采用湿法刻蚀工艺去除所述牺牲层。
17.根据权利要求1所述的晶体管的形成方法，其特征在于，所述栅极结构包括位于凹槽底部的栅介质层、位于所述栅介质层表面且填充满所述凹槽的栅极。
18.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括：在凹槽底部形成界面层之后，再在所述界面层表面形成栅极结构。
19.根据权利要求1所述的晶体管的形成方法，其特征在于，还包括：去除所述介质层和牺牲侧墙，在所述栅极结构两侧侧壁表面形成侧墙。
20.根据权利要求1所述的晶体管的形成方法，其特征在于，所述半导体衬底为绝缘体上硅衬底。
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| Application Number | Priority Date | Filing Date | Title |
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ID=54033112
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| CN201410076850.XA Pending CN104900519A (zh) | 2014-03-04 | 2014-03-04 | 晶体管的形成方法 |
Country Status (1)
| Country | Link |
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| CN (1) | CN104900519A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108074968A (zh) * | 2016-11-17 | 2018-05-25 | 格芯公司 | 具有自对准栅极的穿隧finfet |
| CN109478562A (zh) * | 2016-11-17 | 2019-03-15 | 华为技术有限公司 | 隧穿场效应晶体管及其制造方法 |
| CN109712892A (zh) * | 2018-12-27 | 2019-05-03 | 中国科学院微电子研究所 | Mos器件的制作方法 |
| CN116581147A (zh) * | 2023-06-06 | 2023-08-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080029781A1 (en) * | 2006-06-29 | 2008-02-07 | International Business Machines Corporation | One-transistor static random access memory with integrated vertical pnpn device |
| CN102169900A (zh) * | 2011-03-01 | 2011-08-31 | 清华大学 | 基于异质栅极功函数的隧穿场效应晶体管及其形成方法 |
| CN102593180A (zh) * | 2012-03-14 | 2012-07-18 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102983168A (zh) * | 2012-11-29 | 2013-03-20 | 北京大学 | 带双扩散的条形栅隧穿场效应晶体管及其制备方法 |
-
2014
- 2014-03-04 CN CN201410076850.XA patent/CN104900519A/zh active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080029781A1 (en) * | 2006-06-29 | 2008-02-07 | International Business Machines Corporation | One-transistor static random access memory with integrated vertical pnpn device |
| CN102169900A (zh) * | 2011-03-01 | 2011-08-31 | 清华大学 | 基于异质栅极功函数的隧穿场效应晶体管及其形成方法 |
| CN102593180A (zh) * | 2012-03-14 | 2012-07-18 | 清华大学 | 具有异质栅介质的隧穿晶体管及其形成方法 |
| CN102983168A (zh) * | 2012-11-29 | 2013-03-20 | 北京大学 | 带双扩散的条形栅隧穿场效应晶体管及其制备方法 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108074968A (zh) * | 2016-11-17 | 2018-05-25 | 格芯公司 | 具有自对准栅极的穿隧finfet |
| CN109478562A (zh) * | 2016-11-17 | 2019-03-15 | 华为技术有限公司 | 隧穿场效应晶体管及其制造方法 |
| CN109478562B (zh) * | 2016-11-17 | 2022-04-22 | 华为技术有限公司 | 隧穿场效应晶体管及其制造方法 |
| CN109712892A (zh) * | 2018-12-27 | 2019-05-03 | 中国科学院微电子研究所 | Mos器件的制作方法 |
| CN109712892B (zh) * | 2018-12-27 | 2022-02-22 | 中国科学院微电子研究所 | Mos器件的制作方法 |
| CN116581147A (zh) * | 2023-06-06 | 2023-08-11 | 长鑫存储技术有限公司 | 半导体结构及其制备方法 |
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