CN109712892B

CN109712892B - Mos器件的制作方法

Info

Publication number: CN109712892B
Application number: CN201811616180.0A
Authority: CN
Inventors: 吴振华; 郭鸿; 李俊杰
Original assignee: Institute of Microelectronics of CAS
Current assignee: Institute of Microelectronics of CAS
Priority date: 2018-12-27
Filing date: 2018-12-27
Publication date: 2022-02-22
Anticipated expiration: 2038-12-27
Also published as: CN109712892A

Abstract

本发明提供了一种MOS器件的制作方法。该制作方法包括以下步骤：在衬底上形成栅极，在衬底的第一区域和第三区域中形成第一重掺杂区，并去除位于第三区域中的部分第一重掺杂区，第三区域中剩余的第一重掺杂区构成第一源区部，第一区域中的第一重掺杂区构成漏区，衬底的第二区域构成沟道区；在被去除的第三区域中形成第二重掺杂区，第二重掺杂区与第一源区部接触，且第二重掺杂区与第一重掺杂区的掺杂类型相反；去除第一源区部中与第二重掺杂区接触的部分以形成隔离区域，剩余的第一源区部构成第二源区部，在隔离区域中形成分别与第二源区部和第二重掺杂区接触的金属区域，第二源区部、金属区域以及第二重掺杂区构成源区。

Description

MOS器件的制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种MOS器件的制作方法。

背景技术

随着器件尺寸的不断缩小，半导体器件面临诸多问题，如沟道效应严重、泄漏电流大等等，上述问题均会导致器件具有高功耗。因此，功耗是目前晶体管领域面临的主要问题，通过降低器件的工作电压或使器件保持较高的开关比都能够有效地降低功耗。

为了有效降低器件功耗，现有技术中研究出了隧穿场效应晶体管(TFET)，TFET相比于现有技术中的MOS晶体管，能够具有更低的功耗。然而，其仍具有较高的开关比，从而导致功耗无法进一步降低。

因此，现有技术中亟需提供一种能够具有低功耗的MOS晶体管。

发明内容

本发明的主要目的在于提供一种MOS器件的制作方法，以提高一种能够具有低功耗的MOS晶体管。

为了实现上述目的，根据本发明的一个方面，提供了一种MOS器件的制作方法，包括以下步骤：S1，提供衬底，并在衬底上形成栅极，衬底具有位于栅极下方且顺次连接的第一区域、第二区域和第三区域，第二区域位于与栅极对应的衬底中，第二区域和第三区域位于栅极两侧的衬底中；S2，在第一区域和第三区域中形成第一重掺杂区，并去除位于第三区域中的部分第一重掺杂区，第三区域中剩余的第一重掺杂区构成第一源区部，第一区域中的第一重掺杂区构成漏区，第二区域构成沟道区；S3，在被去除的第三区域中形成第二重掺杂区，第二重掺杂区与第一源区部接触，且第二重掺杂区与第一重掺杂区的掺杂类型相反；S4，去除第一源区部中与第二重掺杂区接触的部分以形成隔离区域，剩余的第一源区部构成第二源区部，在隔离区域中形成分别与第二源区部和第二重掺杂区接触的金属区域，第二源区部、金属区域以及第二重掺杂区构成源区。

进一步地，第一重掺杂区和第二重掺杂区的掺杂浓度独立地选自10¹⁵～10²⁰。

进一步地，沿第一区域、第二区域和第三区域顺次排列的方向上第二源区部的宽度为2～20nm。

进一步地，沿第一区域、第二区域和第三区域顺次排列的方向上金属区域的宽度为1～20nm。

进一步地，形成金属区域的材料选自Ag、Au和W中的任一种或多种。

进一步地，衬底为SOI。

进一步地，步骤S2包括以下步骤：S21，形成包裹栅极的第一侧墙，并在位于第一侧墙两侧的衬底中形成第一重掺杂区；S22，将侧墙材料包裹在第一侧墙表面形成第二侧墙，并形成覆盖第二侧墙和第一重掺杂区的第一掩膜预备层；S23，刻蚀第一掩膜预备层中与第三区域接触的部分，以使第三区域中的部分第一重掺杂区的表面裸露，得到第一裸露表面，剩余的第一掩膜预备层构成第一掩膜层；S24，从第一裸露表面开始刻蚀第一重掺杂区，以得到漏区和第一源区部。

进一步地，衬底为SOI，包括顺序层叠的顶层硅、埋氧层和底层硅，在步骤S21中，在顶层硅中形成第一重掺杂区；在步骤S22中，在衬底上沉积氮化硅以形成第一掩膜预备层；在步骤S24中，干法刻蚀第一重掺杂区，以使埋氧层的部分表面裸露。

进一步地，步骤S4包括以下步骤：S41，形成覆盖第一掩膜层和第二重掺杂区的第二掩膜预备层，位于与第一区域接触的第一掩膜层上的第二掩膜预备层中的部分为第一待刻蚀部；S42，刻蚀第一待刻蚀部，以使第一掩膜层中与第一区域接触的部分裸露，剩余的第二掩膜预备层构成第二掩膜层；S43，与第二重掺杂区之外区域对应的第二掩膜层为第二待刻蚀部,去除第二待刻蚀部以及第一掩膜层，以使第一源区部中的部分表面裸露，得到第二裸露表面；S44，从第二裸露表面开始刻蚀第一源区部，以得到隔离区域；S45，在隔离区域中形成金属区域。

进一步地，步骤S43包括以下过程：S431，刻蚀第一掩膜层中未被第二掩膜层覆盖的部分，以使漏区以及第二侧墙的部分表面裸露；S432，形成覆盖漏区和第二掩膜层的第一层间介质层并进行平坦化处理，以顺序去除位于第二侧墙的远离衬底一侧的第二掩膜层和第一掩膜层；S433，刻蚀剩余的第一掩膜层，以在第一层间介质层中形成与第一源区部连通的通孔，第一源区部具有与通孔对应的第二裸露表面。

进一步地，第一掩膜层为氮化硅，在步骤S433中，采用热磷酸进行湿法刻蚀以去除第一掩膜层。

进一步地，衬底为SOI，包括顺序层叠的顶层硅、埋氧层和底层硅，在步骤S44中，干法刻蚀第一源区部，以使埋氧层的部分表面裸露。

进一步地，步骤S45包括以下过程：S451，形成覆盖第一层间介质层的金属预备层，部分金属预备层填充于通孔和隔离区域中；S452，回刻金属预备层，以去除金属预备层中位于第一层间介质层表面以及通孔中的部分，得到金属区域。

进一步地，在步骤S4之后，制作方法还包括以下步骤：形成分别与源区、漏区以及栅极连接的导电通道。

应用本发明的技术方案，提供了一种MOS器件的制作方法，该制作方法能够形成第一重掺杂区/金属区/第二重掺杂区的注射冷源结构，从而使该器件不仅能够在关态时截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，还能够具有较高的开关比Ion/Ioff，实验证明开关比能够达到10¹⁰。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的MOS器件的制作方法中，提供衬底且衬底为SOI后的基体剖面结构示意图；

图2示出了在图1所示的衬底上形成栅极后的基体剖面结构示意图；

图3示出了形成包裹图2所示的栅极的第一侧墙后的基体剖面结构示意图；

图4示出了在位于图3所示的第一侧墙两侧的衬底中形成第一重掺杂区后的基体剖面结构示意图；

图5示出了将侧墙材料包裹在图4所示的第一侧墙表面形成第二侧墙后的基体剖面结构示意图；

图6示出了形成覆盖图5所示的第二侧墙和第一重掺杂区的第一掩膜预备层后的基体剖面结构示意图；

图7示出了刻蚀图6所示的第一掩膜预备层中与第三区域接触的部分并从第一裸露表面开始刻蚀第一重掺杂区后的基体剖面结构示意图；

图8示出了在图7所示的第三区域中形成第二重掺杂区后的基体剖面结构示意图；

图9示出了形成覆盖图8所示的第一掩膜层和第二重掺杂区的第二掩膜预备层后的基体剖面结构示意图；

图10示出了使图9所示的第一掩膜层中与第一区域接触的部分裸露后的基体剖面结构示意图；

图11示出了使图10所示的漏区以及第二侧墙的部分表面裸露后的基体剖面结构示意图；

图12示出了形成覆盖图11所示的漏区和第二掩膜层的第一层间介质层后的基体剖面结构示意图；

图13示出了对图12所示的第一层间介质层进行平坦化处理后的基体剖面结构示意图；

图14示出了刻蚀图13所示的剩余的第一掩膜层后的基体剖面结构示意图；

图15示出了从图14所示的第二裸露表面开始刻蚀第一源区部以得到隔离区域后的基体剖面结构示意图；

图16示出了形成覆盖图14所示的第一层间介质层的金属预备层后的基体剖面结构示意图；

图17示出了回刻图16所示的金属预备层后的基体剖面结构示意图；

图18示出了形成覆盖图17所示的第一层间介质层和第二侧墙的第二层间介质层后的基体剖面结构示意图；

图19示出了形成分别与图18所示的源区、漏区以及栅极连接的金导电通道后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、衬底；101、顶层硅；102、埋氧层；103、底层硅；20、栅极；30、第一侧墙；40、第一重掺杂区；410、漏区；420、第一源区部；430、第二源区部；50、沟道区；60、第二侧墙；70、第一掩膜层；710、第一掩膜预备层；80、第二重掺杂区；90、第二掩膜层；910、第二掩膜预备层；100、第一图形化光刻胶；110、第一层间介质层；121、通孔；122、隔离区域；130、金属区域；131、金属预备层；140、第二层间介质层；150、导电通道；200、第二图形化光刻胶。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中亟需提供一种能够具有低功耗的MOS晶体管。本发明的发明人针对上述问题进行研究，提出了一种MOS器件的制作方法，如图1至图19所示，包括以下步骤：S1，提供衬底10，并在衬底10上形成栅极20，衬底10具有位于栅极20下方且顺次连接的第一区域、第二区域和第三区域，第二区域位于与栅极20对应的衬底10中，第二区域和第三区域位于栅极20两侧的衬底10中；S2，在第一区域和第三区域中形成第一重掺杂区40，并去除位于第三区域中的部分第一重掺杂区40，第三区域中剩余的第一重掺杂区40构成第一源区部420，第一区域中的第一重掺杂区40构成漏区410，第二区域构成沟道区50；S3，在被去除的第三区域中形成第二重掺杂区80，第二重掺杂区80与第一源区部420接触，且第二重掺杂区80与第一重掺杂区40的掺杂类型相反；S4，去除第一源区部420中与第二重掺杂区80接触的部分以形成隔离区域122，剩余的第一源区部420构成第二源区部430，在隔离区域122中形成分别与第二源区部430和第二重掺杂区80接触的金属区域130，第二源区部430、金属区域130以及第二重掺杂区80构成源区。

上述制作方法能够形成第一重掺杂区/金属区/第二重掺杂区的注射冷源结构，从而使该器件不仅能够在关态时截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，还能够具有较高的开关比Ion/Ioff，实验证明开关比能够达到10¹⁰。

下面将更详细地描述根据本发明提供的MOS器件的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：提供衬底10，如图1所示，并在衬底10上形成栅极20，如图2所示，衬底10具有位于栅极20下方且顺次连接的第一区域、第二区域和第三区域，第二区域位于与栅极20对应的衬底10中，第二区域和第三区域位于栅极20两侧的衬底10中。

在上述步骤S1中，上述栅极20可以由多晶硅形成也可以为金属栅极，形成上述金属栅的材料可以选自TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x，MoN_x、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、Ti、Al、Cr、Au、Cu、Ag、HfRu和RuO_x中的任一种或多种，本领域技术人员可以根据现有技术对上述栅极的种类进行合理选取。并且，本领域技术人员还可以根据现有技术对形成上述栅极20的工艺步骤及工艺条件进行合理设定，在此不再赘述。

上述衬底10可以是硅基衬底，例如体硅、SOI、应变硅、GeSi中的一种，也可以采用三五族材料，优选为SOI，包括顺序层叠的顶层硅101、埋氧层102和底层硅103，如图1所示。

在执行完步骤S1之后，执行步骤S2：在第一区域和第三区域中形成第一重掺杂区40，并去除位于第三区域中的部分第一重掺杂区40，第三区域中剩余的第一重掺杂区40构成第一源区部420，第一区域中的第一重掺杂区40构成漏区410，第二区域构成沟道区50。

形成上述第一源区部420、上述漏区410以及上述沟道区50的材料可以独立地选自Si、Ge、SiC、III-V族半导体材料、石墨烯以及MoS等二维材料大，并不局限于上述材料，本领域技术人员可以根据现有技术进行合理选取。

在上述步骤S2中，可以通过对第一区域和第三区域进行离子注入，以形成所需浓度的重掺杂区域。为了提高器件性能，优选地，第一重掺杂区40的掺杂浓度满足10¹⁵～10²⁰。

在一种优选的实施方式中，上述步骤S2包括以下步骤：S21，形成包裹栅极20的第一侧墙30，如图3所示，并在位于第一侧墙30两侧的衬底10中形成第一重掺杂区40，如图4所示；S22，将侧墙材料包裹在第一侧墙30表面形成第二侧墙60，如图5所示，并形成覆盖第二侧墙60和第一重掺杂区40的第一掩膜预备层710，如图6所示；S23，刻蚀第一掩膜预备层710中与第三区域接触的部分，以使第三区域中的部分第一重掺杂区40的表面裸露，得到第一裸露表面，剩余的第一掩膜预备层710构成第一掩膜层70；S24，从第一裸露表面开始刻蚀第一重掺杂区40，以得到漏区410和第一源区部420，如图7所示。

在上述步骤S23中，可以先在第一掩膜预备层710表面形成覆盖光刻胶，并通过光刻工艺去除光刻胶中位于第二侧墙60一侧并与第三区域对应的部分，以得到第一图形化光刻胶100；然后，刻蚀去除第一掩膜预备层710中未被该第一图形化光刻胶100遮挡的部分，以使第三区域中的部分第一重掺杂区40的表面裸露；最后，去除上述第一图形化光刻胶100。此时，在上述步骤S24中，以第一掩膜层70为掩膜。刻蚀去除第一重掺杂区40中的部分，如图7所示。

在上述优选的实施方式中，衬底10可以为SOI，包括顺序层叠的顶层硅101、埋氧层102和底层硅103。此时，更为优选地，在上述步骤S21中，在顶层硅101中形成第一重掺杂区40，如图4所示；在步骤S22中，在衬底10上沉积氮化硅以形成第一掩膜预备层710，如图6所示；在步骤S24中，干法刻蚀第一重掺杂区40，以使埋氧层102的部分表面裸露，如图7所示。在上述步骤S24中，通过以埋氧层102为刻蚀停止层，以实现对第一重掺杂区40快速、有效地刻蚀。

在执行完上述步骤S2之后，执行步骤S3：在被去除的第三区域中形成第二重掺杂区80，第二重掺杂区80与第一源区部420接触，且第二重掺杂区80与第一重掺杂区40的掺杂类型相反，如图8所示。

在上述步骤S3中，可以先在被去除的第三区域中进行外延生长，以形成预掺杂区域，外延生长的材料可以为常规的半导体材料，如单晶硅；然后通过对上述预掺杂区域进行离子注入，以得到具有所需掺杂浓度的高掺杂区域；也可以直接外延生长具有高掺杂浓度的半导体材料，以直接得到上述第二重掺杂区80。为了提高器件性能，优选地，上述第二重掺杂区80的掺杂浓度满足10¹⁵～10²⁰。

在执行完上述步骤S3之后，执行步骤S4：去除第一源区部420中与第二重掺杂区80接触的部分以形成隔离区域122，剩余的第一源区部420构成第二源区部430，在隔离区域122中形成分别与第二源区部430和第二重掺杂区80接触的金属区域130，第二源区部430、金属区域130以及第二重掺杂区80构成源区。形成上述第二源区部430的材料可以选自Si、Ge、SiC、III-V族半导体材料、石墨烯以及MoS等二维材料大，并不局限于上述材料，本领域技术人员可以根据现有技术进行合理选取。

为了提高器件性能，在上述步骤S4中，优选地，沿第一区域、第二区域和第三区域顺次排列的方向上第二源区部430的宽度为2～20nm；优选地，沿第一区域、第二区域和第三区域顺次排列的方向上金属区域130的宽度为1～20nm；并且，优选地，形成金属区域130的材料选自Ag、Au和W中的任一种或多种。

在一种优选的实施方式中，上述步骤S4包括以下步骤：S41，形成覆盖第一掩膜层70和第二重掺杂区80的第二掩膜预备层910，如图9所示，位于与第一区域接触的第一掩膜层70上的第二掩膜预备层910中的部分为第一待刻蚀部；S42，刻蚀第一待刻蚀部，以使第一掩膜层70中与第一区域接触的部分裸露，剩余的第二掩膜预备层910构成第二掩膜层90，如图10所示；S43，与第二重掺杂区80之外区域对应的第二掩膜层90为第二待刻蚀部,去除第二待刻蚀部以及第一掩膜层70，以使第一源区部420中的部分表面裸露，得到第二裸露表面，如图11至图14所示；S44，从第二裸露表面开始刻蚀第一源区部420，以得到隔离区域122，如图15所示；S45，在隔离区域122中形成金属区域130，如图16至图17所示。

在上述步骤S42中，可以先在第二掩膜层90表面覆盖光刻胶，并通过光刻工艺去除光刻胶中与第一区域对应的部分得到第二图形化光刻胶200；然后，刻蚀去除第二掩膜预备层910中未被该第二图形化光刻胶200遮挡的部分，剩余的第二掩膜预备层910构成第二掩膜层90，如图10所示，优选地，采用缓冲氧化物刻蚀液(BOE)腐蚀去除上述第二掩膜预备层910中的部分；最后，将上述第二图形化光刻胶200去除。

在上述优选的实施方式中，更为优选地，上述步骤S43包括以下过程：S431，刻蚀第一掩膜层70中未被第二掩膜层90覆盖的部分，以使漏区410以及第二侧墙60的部分表面裸露，如图11所示；S432，形成覆盖漏区410和第二掩膜层90的第一层间介质层110，如图12所示，然后对该第一层间介质层110进行平坦化处理，以顺序去除位于第二侧墙60的远离衬底10一侧的第二掩膜层90和第一掩膜层70，如图13所示；S433，刻蚀剩余的第一掩膜层70，以在第一层间介质层110中形成与第一源区部420连通的通孔121，第一源区部420具有与通孔121对应的第二裸露表面，如图14所示。

形成上述第一掩膜层70的材料可以为氮化硅，此时，在上述步骤S433中，为了提高刻蚀效率，优选地，采用热磷酸进行湿法刻蚀以去除该第一掩膜层70。

上述衬底10可以为SOI，包括顺序层叠的顶层硅101、埋氧层102和底层硅103，此时，在上述步骤S44中，优选地，干法刻蚀第一源区部420，以使埋氧层102的部分表面裸露，如图15所示。通过以埋氧层102为刻蚀停止层，以实现对第一源区部420快速、有效地刻蚀。

在上述优选的实施方式中，更为优选地，上述步骤S45包括以下过程：S451，形成覆盖第一层间介质层110的金属预备层131，部分金属预备层131填充于通孔121和隔离区域122中，如图16所示；S452，回刻金属预备层131，以去除金属预备层131中位于第一层间介质层110表面以及通孔121中的部分，得到金属区域130，如图17所示。

在上述步骤S4之后，制作方法还可以包括以下步骤：形成分别与源区、漏区410以及栅极20连接的导电通道150，如图18至图19所示。

具体地，形成上述导电通道150的步骤可以包括：首先，在栅极20、源区和漏区410上形成第二层间介质层140，如图18所示；然后，在第二层间介质层140中形成分别贯穿至栅极20、源区和漏区410的通孔，在通孔中分别填充导电材料，以形成上述分别与源区、漏区410以及栅极20连接的导电通道150，如图19所示。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims

1.一种MOS器件的制作方法，其特征在于，包括以下步骤：

S1，提供衬底(10)，并在所述衬底(10)上形成栅极(20)，所述衬底(10)具有位于所述栅极(20)下方且顺次连接的第一区域、第二区域和第三区域，所述第二区域位于与所述栅极(20)对应的所述衬底(10)中，所述第一区域和所述第三区域位于所述栅极(20)两侧的所述衬底(10)中；

S2，在所述第一区域和所述第三区域中形成第一重掺杂区(40)，并去除位于所述第三区域中的部分所述第一重掺杂区(40)，所述第三区域中剩余的所述第一重掺杂区(40)构成第一源区部(420)，所述第一区域中的所述第一重掺杂区(40)构成漏区(410)，所述第二区域构成沟道区(50)；

S3，在被去除的所述第三区域中形成第二重掺杂区(80)，所述第二重掺杂区(80)与所述第一源区部(420)接触，且所述第二重掺杂区(80)与所述第一重掺杂区(40)的掺杂类型相反；

S4，去除所述第一源区部(420)中与所述第二重掺杂区(80)接触的部分以形成隔离区域(122)，剩余的所述第一源区部(420)构成第二源区部(430)，在所述隔离区域(122)中形成分别与所述第二源区部(430)和所述第二重掺杂区(80)接触的金属区域(130)，所述第二源区部(430)、所述金属区域(130)以及所述第二重掺杂区(80)构成源区，

所述步骤S2包括以下步骤：

S21，形成包裹所述栅极(20)的第一侧墙(30)，并在位于所述第一侧墙(30)两侧的所述衬底(10)中形成所述第一重掺杂区(40)；

S22，将侧墙材料包裹在所述第一侧墙(30)表面形成第二侧墙(60)，并形成覆盖所述第二侧墙(60)和所述第一重掺杂区(40)的第一掩膜预备层(710)；

S23，刻蚀所述第一掩膜预备层(710)中与所述第三区域接触的部分，以使所述第三区域中的部分所述第一重掺杂区(40)的表面裸露，得到第一裸露表面，剩余的所述第一掩膜预备层(710)构成第一掩膜层(70)；

S24，从所述第一裸露表面开始刻蚀所述第一重掺杂区(40)，以得到所述漏区(410)和所述第一源区部(420)。

2.根据权利要求1所述的制作方法，其特征在于，所述第一重掺杂区(40)和所述第二重掺杂区(80)的掺杂浓度独立地选自10¹⁵～10²⁰cm^-3。

3.根据权利要求1所述的制作方法，其特征在于，沿所述第一区域、所述第二区域和所述第三区域顺次排列的方向上所述第二源区部(430)的宽度为2～20nm。

4.根据权利要求1所述的制作方法，其特征在于，沿所述第一区域、所述第二区域和所述第三区域顺次排列的方向上所述金属区域(130)的宽度为1～20nm。

5.根据权利要求1所述的制作方法，其特征在于，形成所述金属区域(130)的材料选自Ag、Au和W中的任一种或多种。

6.根据权利要求1所述的制作方法，其特征在于，所述衬底(10)为SOI。

7.根据权利要求1所述的制作方法，其特征在于，所述衬底(10)为SOI，包括顺序层叠的顶层硅(101)、埋氧层(102)和底层硅(103)，在所述步骤S21中，在所述顶层硅(101)中形成所述第一重掺杂区(40)；在所述步骤S22中，在所述衬底(10)上沉积氮化硅以形成所述第一掩膜预备层(710)；在所述步骤S24中，干法刻蚀所述第一重掺杂区(40)，以使所述埋氧层(102)的部分表面裸露。

8.根据权利要求1所述的制作方法，其特征在于，所述步骤S4包括以下步骤：

S41，形成覆盖所述第一掩膜层(70)和所述第二重掺杂区(80)的第二掩膜预备层(910)，位于与所述第一区域接触的所述第一掩膜层(70)上的所述第二掩膜预备层(910)中的部分为第一待刻蚀部；

S42，刻蚀所述第一待刻蚀部，以使所述第一掩膜层(70)中与所述第一区域接触的部分裸露，剩余的所述第二掩膜预备层(910)构成第二掩膜层(90)；

S43，与所述第二重掺杂区(80)之外区域对应的第二掩膜层(90)为第二待刻蚀部,去除所述第二待刻蚀部以及所述第一掩膜层(70)，以使所述第一源区部(420)中的部分表面裸露，得到第二裸露表面；

S44，从所述第二裸露表面开始刻蚀所述第一源区部(420)，以得到所述隔离区域(122)；

S45，在所述隔离区域(122)中形成所述金属区域(130)。

9.根据权利要求8所述的制作方法，其特征在于，所述步骤S43包括以下过程：

S431，刻蚀所述第一掩膜层(70)中未被所述第二掩膜层(90)覆盖的部分，以使所述漏区(410)以及所述第二侧墙(60)的部分表面裸露；

S432，形成覆盖所述漏区(410)和所述第二掩膜层(90)的第一层间介质层(110)并进行平坦化处理，以顺序去除位于所述第二侧墙(60)的远离所述衬底(10)一侧的所述第二掩膜层(90)和所述第一掩膜层(70)；

S433，刻蚀剩余的所述第一掩膜层(70)，以在所述第一层间介质层(110)中形成与所述第一源区部(420)连通的通孔(121)，所述第一源区部(420)具有与所述通孔(121)对应的所述第二裸露表面。

10.根据权利要求9所述的制作方法，其特征在于，所述第一掩膜层(70)为氮化硅，在所述步骤S433中，采用热磷酸进行湿法刻蚀以去除所述第一掩膜层(70)。

11.根据权利要求8所述的制作方法，其特征在于，所述衬底(10)为SOI，包括顺序层叠的顶层硅(101)、埋氧层(102)和底层硅(103)，在所述步骤S44中，干法刻蚀所述第一源区部(420)，以使所述埋氧层(102)的部分表面裸露。

12.根据权利要求9所述的制作方法，其特征在于，所述步骤S45包括以下过程：

S451，形成覆盖所述第一层间介质层(110)的金属预备层(131)，部分所述金属预备层(131)填充于所述通孔(121)和所述隔离区域(122)中；

S452，回刻所述金属预备层(131)，以去除金属预备层(131)中位于所述第一层间介质层(110)表面以及所述通孔(121)中的部分，得到所述金属区域(130)。

13.根据权利要求1至6中任一项所述的制作方法，其特征在于，在所述步骤S4之后，所述制作方法还包括以下步骤：

形成分别与所述源区、漏区(410)以及栅极(20)连接的导电通道(150)。