CN117529818A - 半导体器件及其制作方法、电子设备 - Google Patents

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Abstract

本申请提供了一种半导体器件及其制作方法、电子设备，涉及半导体技术领域，能够降低晶体管的亚阈值摆幅。该半导体器件中包括晶体管。晶体管包括沟道、源极、漏极；源极和漏极设置在沟道的两端；源极与沟道之间设置有第一插层，且第一插层与源极、沟道均接触。沟道采用轻掺杂半导体或本征半导体。漏极采用重掺杂半导体。源极采用P型重掺杂半导体；其中，第一插层采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，源极采用N型重掺杂半导体；第一插层采用低功函数材料，且低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。

Description

半导体器件及其制作方法、电子设备 技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体器件及其制作方法、电子设备。
背景技术
金属-氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor；可简称MOSFET、MOS管)作为一种具有正向受控作用的半导体器件，具有体积小、工艺简单、器件特性便于控制的优势，是目前制造大规模集成电路的主要有源器件。
图1为现有技术中提供的一种MOS管(N+PN+)，对于该MOS管(下文简称晶体管)而言，由于受限于载流子玻尔兹曼分布，会使得晶体管因为热激发形成漏电流，从而导致晶体管的电流栅控效率在常温下无法突破60meV/dec的亚阈值摆幅，使得器件的开关效率提升、开态电流降低、能耗降低等受到限制。因此，通过改变器件材料和器件结构来降低亚阈值摆幅，成为近年来业界研究的热点。
发明内容
本申请实施例提供一种半导体器件及其制作方法、电子设备，能够降低晶体管的亚阈值摆幅。
本申请提供一种半导体器件，该半导体器件中包括晶体管。晶体管包括沟道、源极、漏极；源极和漏极设置在沟道的两端；源极与沟道之间设置有第一插层，且第一插层与源极、沟道均接触。沟道采用轻掺杂半导体或本征半导体。漏极采用重掺杂半导体。源极采用P型重掺杂半导体。其中，在一些可能实现的方式中，第一插层采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；在另一些可能实现的方式中，源极采用N型重掺杂半导体；第一插层采用低功函数材料，且低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。
本申请实施例提供的半导体器件中，通过在晶体管的源极和沟道之间设置第一插层，第一插层能够与沟道形成肖特基接触；以晶体管的源极采用的P型重掺杂半导体为例，第一插层采用高功函数材料，该高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。在此情况下，受源极采用的P型重掺杂半导体的能带结构限制，只有能量介于半导体价带顶到第一插层的费米面附近能量窗口的电子可以进入第一插层，这样一来，可以将电子能量限制在小范围内，等效于形成“冷”源(也即形成“冷”电子)。当晶体管的栅极电压不够高时，没有足够的高能态电子越过第一插层10与沟道C形成的肖特基势垒，漏电流相比于传统MOS管更小。当栅极偏压增大，沟道势垒降低，使得“冷”电子越过势垒迅速通过沟道，电流很快提升，从而表现出超低的亚阈值摆幅。
当然，在晶体管的源极采用的N型重掺杂半导体的情况下，第一插层采用低功函数材料，该低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。在此情况下，受源极采用的N型重掺杂半导体的能带结构限制，只有能量介于半导体导带底到第一插层 10的费米面附近能量窗口的空穴可以进入第一插层，这样一来，可以将空穴能量限制在小范围内，等效于形成“冷”源(也即形成“冷”空穴)。当晶体管的栅极电压(负压)不够高时，没有足够的高能态空穴越过第一插层与沟道形成的肖特基势垒，漏电流较小。当栅极负偏压增大，沟道势垒降低，使得“冷”空穴越过势垒迅速通过沟道，电流很快提升，表现出超低的亚阈值摆幅。
在一些可能实现的方式中，源极与沟道的掺杂极性相同。例如，源极采用P型重掺杂半导体，沟道采用P型轻掺杂半导体。又例如，源极采用N型重掺杂半导体，沟道采用N型轻掺杂半导体。
在一些可能实现的方式中，漏极与源极的掺杂极性相反；漏极与沟道接触；从而形成源漏不对称结构的晶体管。例如，源极采用P型重掺杂半导体，漏极采用N型重掺杂半导体，沟道采用P型轻掺杂半导体，第一插层采用高功函数材料。又例如，源极采用N型重掺杂半导体，漏极采用P型重掺杂半导体，沟道采用N型轻掺杂半导体；第一插层采用低功函数材料。
在一些可能实现的方式中，漏极与源极的掺杂极性相同；漏极与沟道之间设置有第二插层，且第二插层与漏极、沟道均接触；从而形成源漏对称结构的晶体管。例如，源极和漏极可以均采用P型重掺杂半导体，沟道采用P型轻掺杂半导体，第一插层和第二插层均采用高功函数材料。又例如，源极和漏极可以均采用N型重掺杂半导体，沟道采用N型轻掺杂半导体；第一插层和第二插层均采用低功函数材料。
在一些可能实现的方式中，高功函数材料可以包括Au、Ni、Pt、Pd、Ru、Ir中的一种或多种金属材料。
在一些可能实现的方式中，高功函数材料可以包括NiSi 2、Pt 2Si、Pd 2Si、IrSi中的一种或多种金属硅化物材料。
在沟道采用硅或者锗硅半导体的情况下，相比于第一插层采用高功函数的金属材料而言，采用高功函数的金属硅化物能够减少第一插层与沟道在界面处的缺陷，减少界面处的杂质，使得第一插层与沟道在界面处具有更好的匹配效果。
在一些可能实现的方式中，低功函数材料可以包括Al、Ta、Ti中的一种或多种金属材料。
在一些可能实现的方式中，TaN、TaSiNi中的至少一种材料。
在一些可能实现的方式中，第一插层的厚度为1～10nm；从而保证载流子在越过较薄厚度的第一插层后维持“冷”状态，保证冷源效果。
在一些可能实现的方式中，第二插层与第一插层的材料相同。
在一些可能实现的方式中，第二插层与所述第一插层的厚度相同。
本申请实施例还提供一种半导体器件的制作方法，包括：提供衬底，并在衬底表面依次沉积氧化物层、栅极层。通过刻蚀氧化物层和栅极层暴露漏端，并在漏端形成重掺杂的漏极。通过刻蚀衬底暴露源端，以在衬底表面位于源端和漏端之间的区域形成晶体管的沟道。在沟道位于源端的侧面形成第一插层；其中，第一插层采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，第一插层采用低功函数材料，且低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。在源端形成重掺杂半导体层作为晶体管的源极；其中，源极与漏极的掺杂极性相反；插层采用高功 函数材料，源极采用P型重掺杂半导体；或者，插层采用低功函数材料，源极采用N型重掺杂半导体。
本申请实施例还提供一种半导体器件的制作方法，包括：提供衬底，并在衬底表面依次沉积氧化物层、栅极层。通过刻蚀衬底暴露源端和漏端，以在衬底表面位于源端和漏端之间的区域形成晶体管的沟道。在沟道位于源端和漏端的侧面分别形成插层；其中，插层采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，插层采用低功函数材料，且低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。在源端和漏端形成重掺杂半导体层分别作为晶体管的源极和漏极；其中，插层采用高功函数材料，源极和漏极均采用P型重掺杂半导体；或者，插层采用低功函数材料，源极和漏极均采用N型重掺杂半导体。
本申请实施例还提供一种电子设备，包括印刷线路板以及如前述任一种可能实现的方式中提供的半导体器件；该半导体器件与印刷线路板电连接。
附图说明
图1为现有技术中提供的一种MOS管的结构示意图；
图2为本申请实施例提供的一种晶体管的结构示意图；
图3为本申请实施例提供的一种晶体管的开态和关态能带示意图；
图4为本申请实施例提供的一种晶体管与相关技术中提供的一种晶体管的电流电压转移特性曲线；
图5为本申请实施例提供的一种晶体管的制作方法流程图；
图6为本申请实施例提供的一种晶体管的制作过程示意图；
图7为本申请实施例提供的一种晶体管的结构示意图；
图8为本申请实施例提供的一种晶体管的结构示意图；
图9为本申请实施例提供的一种晶体管的制作方法流程图；
图10为本申请实施例提供的一种晶体管的制作过程示意图；
图11为本申请实施例提供的一种晶体管的结构示意图；
图12为本申请实施例提供的一种晶体管的结构示意图；
图13为本申请实施例提供的一种晶体管的制作方法流程图；
图14为本申请实施例提供的一种晶体管的结构示意图；
图15为本申请实施例提供的一种晶体管的制作方法流程图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书实施例和权利要求书及附图中的术语“第一”、“第二”等仅用于区分描述的目的，而不能理解为指示或暗示相对重要性，也不能理解为指示或暗示顺序。“连接”、“相连”等类似的词语，用于表达不同组件之间的互通或互相作用，可以包括直接相连或通 过其他组件间接相连。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元。方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。“上”、“下”、“左”、“右”等仅用于相对于附图中的部件的方位而言的，这些方向性术语是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中的部件所放置的方位的变化而相应地发生变化。
应当理解，在本申请中，“至少一个(项)”是指一个或者多个，“多个”是指两个或两个以上。“和/或”，用于描述关联对象的关联关系，表示可以存在三种关系，例如，“A和/或B”可以表示：只存在A，只存在B以及同时存在A和B三种情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。“以下至少一项(个)”或其类似表达，是指这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b或c中的至少一项(个)，可以表示：a，b，c，“a和b”，“a和c”，“b和c”，或“a和b和c”，其中a，b，c可以是单个，也可以是多个。
本申请实施例提供一种电子设备，该电子设备中包括印刷线路板(printed circuit board，PCB)以及与该印刷线路板连接的半导体器件，该半导体器件中设置有晶体管。本申请对于该半导体器件的设置形式不做限定。示意的，该半导体器件可以应用至逻辑、存储、模拟、传感等领域；该半导体器件可以是存储器、处理器、传感器等器件。本申请对于该电子设备的设置形式不做限制。示意的，该电子设备可以为手机、平板电脑、笔记本、车载电脑、智能手表、智能手环等电子产品。
本申请实施例提供的电子设备中，半导体器件内部的晶体管采用冷源肖特基晶体管(cold source schottky filed effect transistor)，该晶体管采用一种新型的“冷源”维持机制、沟道势垒和电流导通机制，通过冷源极和肖特基沟道势垒联合控制载流子，能够在较宽电流范围内实现超陡亚阈值摆幅，从而改善了晶体管的电流开关效率和开态电流，提升了半导体器件的性能。
可以理解的是，晶体管通常可以分为P型晶体管(即PMOS)和N型晶体管(即NMOS)，以下结合具体实施例，分别对本申请实施例提供的半导体器件中采用的P型冷源肖特基晶体管(下文简称P型晶体管)、N型冷源肖特基晶体管(下文简称N型晶体管)的具体设置进行说明。
实施例一
如图2所示，本实施例一提供一种N型晶体管01，该N型晶体管01包括沟道C以及位于沟道C(channel)两端的源极S(source)和漏极D(drain)。源极S和沟道C之间设置有第一插层10，并且该第一插层10与源极S、沟道C均接触，沟道C与漏极D接触。其中，源极S采用P型重掺杂半导体(表示为P+)。漏极D采用N型重掺杂半导体(表示为N+)。沟道C采用P型轻掺杂半导体(表示为P-)或者本征半导体(表示为i)。本实施例的下文中均是以沟道C采用P型轻掺杂半导体为例进行说明的。
当然，晶体管01中还设置有其他的部件，如栅极G以及位于栅极G与沟道C之间的栅极绝缘层等，具体可以参考相关说明，此处不作赘述。
需要说明的是，对于本申请中所涉及的重掺杂和轻掺杂而言，通常可以将掺杂浓度大于1E19/cm 3定义为重掺杂，掺杂浓度小于1E19/cm 3定义为轻掺杂。当然，实际中本领域 的技术人员，可以根据采用的本征半导体的材料(如硅、锗硅等)以及具体的掺杂元素(如三价(族)元素、五价(族)元素等)，来具体定义重掺杂和轻掺杂的掺杂浓度。本申请中对于轻掺杂和重掺杂的具体掺杂浓度大小不作限制，具体可以根据实际的需要进行设置即可。
本实施例一对于源极S、沟道C、漏极D中采用的半导体的材料，以及源极S、沟道C、漏极D采用的掺杂元素、掺杂浓度等均不作具体限制。
示意的，在一些可能实现的方式中，源极S和沟道C可以采用P型硅，P型掺杂元素可以为硼(B)；漏极D可以采用N型硅，N型掺杂元素可为磷(P)。源极S的掺杂浓度可以为1E19/cm 3～1E21/cm 3，沟道C的掺杂浓度可以为1E17/cm 3～1E19/cm 3、漏极D的掺杂浓度可以为1E19/cm 3～1E21/cm 3。
在该N型晶体管01中，源极S的掺杂极性与形成第一插层10的材料的功函数相匹配，是构成冷源的核心因素，源极S的掺杂极性和第一插层10的材料直接决定了“冷”电子的能量限制范围。实际中可以根据P型掺杂的源极S选取第一插层10采用的高功函数材料，该高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。
在此情况下，第一插层10能够与沟道C形成肖特基接触，受源极S采用的P型重掺杂半导体的能带结构限制，只有能量介于半导体价带顶到第一插层10的费米面附近能量窗口的电子可以进入第一插层10，这样一来，可以将电子能量限制在小范围内，等效于形成“冷”源(也即形成“冷”电子)。参考图3中(a)示出的晶体管的关态(off state)能带示意图所示，当晶体管的栅极电压不够高时，没有足够的高能态电子越过第一插层10与沟道C形成的肖特基势垒，漏电流相比于传统MOS管更小。参考图3中(b)示出的晶体管的开态(on state)能带示意图所示，当栅极偏压增大，沟道势垒降低，使得“冷”电子越过势垒迅速通过沟道，电流很快提升，从而表现出超低的亚阈值摆幅。
示意的，形成第一插层10的高功函数材料可以是金属材料，也可以是金属硅化物，还可以是金属材料和金属硅化物的混合物。其中，金属材料可以是Au、Ni、Pt、Pd、Ru、Ir中的一种或多种，金属硅化物可以是NiSi 2、Pt 2Si、Pd 2Si、IrSi中的一种或多种。
可以理解的是，在沟道C采用硅或者锗硅半导体的情况下，相比于第一插层10采用高功函数的金属材料而言，采用高功函数的金属硅化物能够减少第一插层10与沟道C在界面处的缺陷，减少界面处的杂质，使得第一插层10与沟道C在界面处具有更好的匹配效果。
另外，为了避免电子在越过第一插层10时变“热”，可以设置第一插层10的厚度在1nm～10nm，这样一来，可以保证电子在越过较薄厚度的第一插层10后维持“冷”状态，保证冷源效果。示意的，在一些可能实现的方式中，可以设置第一插层10的厚度为2nm～5nm。
综上所述，本实施例一中提供的晶体管01，通过设置第一插层10与沟道C直接接触形成肖特基接触，提供了一种新型的“冷源”维持机制、沟道势垒和电流导通机制，改善了晶体管的电流开关效率和开态电流，降低了驱动电压及能耗。
另外，相比于在第一插层10与沟道C之间设置其他掺杂区(如N+掺杂区)而言，本申请通过设置第一插层10与沟道C形成肖特基接触，能够使得电子在穿过第一插层10之后能够直接进入沟道C，减少了电子进入沟道C之前因各类散射机制导致热化问题，能 够更好的维持电子的“冷”状态，保证冷源效果，提供更好的超陡亚阈值摆幅方案。
图4中的s1是本实施例一提供的一种晶体管的电流电压转移特性曲线示意图，s2是现有技术中常规的晶体管(如N+PN+结构)的电流电压转移特性曲线，s3是隧穿晶体管(如P+iN+结构)的电流电压转移特性曲线。对于s1和s3可以看出，相比于隧穿晶体管，本实施例一提供的冷源肖特基晶体管的电流密度更大，从而能够克服了隧穿晶体管因驱动电流小而无法大规模应用的缺点。对比s1和s2可以看出，相比于常规的晶体管，本实施例一提供的冷源肖特基晶体管，能够更好使电子维持在“冷”状态，从而能够在较大电流范围内实现超陡亚阈值摆幅。
示意的，参考图2所示，本申请实施例一还提供一种如前述沟道C采用P型轻掺杂半导体的N型晶体管01的制作方法，如图5所示，该制作方法可以包括：
步骤11、参考图6中(a)和(b)所示，提供衬底1，并对衬底1的表面进行P型轻掺杂形成沟道层2。
示意的，衬底1可以采用半导体材料，如体硅、绝缘衬底上硅(silicon on insulator，SOI)、锗硅(SiGe)、锗(Ge)、氮化镓(GaN)、铟镓砷(InGaAs)等。
示意的，在一些可能实现的方式中，上述步骤01可以包括：提供硅衬底(1)，在硅衬底(1)上注入P型掺杂元素(如硼)，掺杂浓度可以为1E17/cm 3～1E19/cm 3；从而在硅衬底(1)的表面形成P型轻掺杂的沟道层2。
可以理解的是，通过步骤11在衬底1的表面通过轻掺杂形成沟道层2，在此情况下，位于沟道层2下方未掺杂的部分作为器件的衬底，沟道层2通过后续的制作工艺用于形成晶体管的沟道，具体可以参考后续的制作工艺。
步骤12、参考图6中(c)所示，在沟道层2表面依次沉积氧化物层3、栅极层4。
需要说明的是，上述栅极层4可以是一个膜层，也可以是多个膜层(例如可以包括多晶硅层和金属层)，该栅极层4通过后续的制作工艺用于形成晶体管的栅极，具体可以参考后续的制作工艺。
示意的，在一些可能实现的方式中，上述步骤02可以包括：在沟道层2表面原位生长氧化物层(如二氧化硅层)，然后依次沉积多晶硅层和金属层。
步骤13、参考图6中(d)所示，通过刻蚀氧化物层3和栅极层4暴露漏端，并在漏端形成N型重掺杂半导体作为晶体管的漏极D。
示意的，在一些可能实现的方式中，上述步骤13可以包括：通过对氧化物层3、栅极层4进行刻蚀，在沟道层2的表面暴露漏端，并对沟道层2位于漏端区域进行N型重掺杂，掺杂浓度可以为1E20/cm 3～1E21/cm 3，以形成晶体管的漏极D。
示意的，在另一些可能实现的方式中，上述步骤13可以包括：通过对氧化物层3、栅极层4、沟道层2进行刻蚀，在衬底1中暴露漏端，并在漏端区域沉积N型重掺杂半导体(如N型硅)，以形成晶体管的漏极D。
步骤14、参考图6中(e)和(f)所示，通过刻蚀衬底1暴露源端S’，并在沟道层2位于源端S’的侧面形成第一插层10。
其中，上述第一插层10采用高功函数材料，且高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。该高功函数材料的具体选取可以参考前述的相关说明。
此处可以理解的是，在通过步骤03暴露源端S’后，栅极层4位于源端和漏端之间 的部分形成晶体管的栅极，沟道层2位于源端和漏端之间的部分形成晶体管的沟道。
示意的，在一些可能实现的方式中，上述步骤03可以包括：通过刻蚀衬底1，当然同时对衬底1上的其他膜层(2、3、4)均进行刻蚀，以暴露源端S’；并在沟道层2位于源端S’的侧面沉积金属(如Au、Ni、Pt、Pd、Ru、Ir)或外延金属硅化物(如NiSi 2、Pt 2Si、Pd 2Si、IrSi)形成第一插层10。
步骤15、参考图6中(g)所示，在源端S’形成P型重掺杂半导体层作为晶体管的源极S。
示意的，在一些可能实现的方式中，上述步骤15可以包括：在源端S’沉积P型硅并对其进行退火，形成晶体管的源极S。
需要说明的是，在步骤14中形成的第一插层10应至少覆盖沟道层2位于源端S’的侧面，该第一插层10根据实际需要也可以延伸至源端S’区域，本申请对此不作限制。
例如，在一些可能实现的方式中，参考图6中(f)和(g)所示，通过步骤14形成的第一插层10可以仅覆盖沟道层2位于源端S’一侧的侧面，而不覆盖衬底1中暴露的源端S’区域，在此情况下，通过步骤15直接在衬底1的表面形成源极S。
又例如，在一些可能实现的方式中，参考图7所示，通过步骤15形成的第一插层10覆盖沟道层2位于源端S’的侧面，并延伸覆盖至衬底1中暴露的源端S’区域，在此情况下，通过步骤15在第一插层10位于源端S’区域的表面形成源极S。
当然，作为晶体管的整体制作，在步骤15之后还可以包括其他的制作步骤，例如可以在源极S、漏极D的表面形成金属接触层等，本申请对此不作限制，实际中可以根据需要选择合适的工艺进行制作即可。
对于本实施例中沟道C采用本征半导体的N型晶体管01的制作方法而言，可以在前述制作过程(步骤11～15)的基础上，省去步骤11中对衬底1的表面进行P型轻掺杂的过程，通过步骤12直接在衬底1表面依次沉积氧化物层3、栅极层4即可，后续的制作过程基本保持一致，此处不再赘述。
实施例二
相比于实施例一中提供的N型晶体管01为源漏不对称结构而言，如图8所示，本实施例二提供一种源漏对称结构的N型晶体管02。以下对该N型晶体管02与实施例一的N型晶体管01的区别之处进行说明。
如图8所示，在该晶体管02中，漏极D与源极S均采用P型重掺杂半导体(P+)，也即漏极D和源极S的掺杂极性相同。在源极S与沟道C之间设置第一插层10，并且漏极D与沟道C之间设置第二插层20；第一插层10与源极S、沟道C均接触，第二插层20与漏极D、沟道C均接触。
在该实施例中，第二插层20与第一插层10的设置类似，第一插层10和第二插层20均采用高功函数材料，该高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。关于该实施例二中第一插层10和第二插层20具体相关设置，如材料、厚度等，可以参考实施例一中关于第一插层10的说明，此处不再赘述。
在一些可能实现的方式中，为了简化制作工艺，降低制作成本，可以采用同一次制作工艺同时形成漏极D和源极S，也即形成漏极D与源极S的材料、掺杂浓度等均相同。
在一些可能实现的方式中，为了简化制作工艺，降低制作成本，可以采用同一次制作 工艺同时形成第二插层20与第一插层10，也即形成第二插层20与第一插层10的材料、厚度等均相同。
可以理解的是，本实施例二中，通过设置N型晶体管02的源极S和漏极D对称，在源极S、漏极D与沟道C之间均设置插层(10、20)，在此情况下，源极S和漏极D均可以作为冷源，源极S和漏极D为等效结构，从而在制作晶体管02时可以通过一次工艺同时形成源极S和漏极D，通过一次制作工艺同时形成第一插层10和第二插层20，也即能够简化制作工艺；另外，对于采用该晶体管02的集成电路而言，基于源漏对称结构的晶体管设置，可以简化电路结构。
示意的，参考图8所示，本实施例二还提供一种如前述沟道C采用P型轻掺杂的晶体管02的制作方法，如图9所示，该制作方法可以包括：
步骤21、参考图10中(a)和(b)所示，提供衬底1，并对衬底1的表面进行P型轻掺杂形成沟道层2。
步骤22、参考图10中(c)所示，在沟道层2的表面依次沉积氧化物层3、栅极层4。
上述步骤21、步骤22与前述实施例一中的步骤11、步骤12基本一致，具体可以参考前述步骤11、步骤12的相关说明，此处不再赘述。
步骤23、参考图10中(d)和(e)所示，通过刻蚀衬底1暴露源端S’和漏端D’，并在沟道层2分别位于源端S’和漏端D’的侧面形成第一插层10和第二插层20。
其中，上述第一插层10和第二插层20均采用高功函数材料，该高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。该高功函数材料的具体选取可以参考前文的相关说明，此处不再赘述。
上述第一插层10和第二插层20可以通过两次制作工艺分别形成，也可以采用同一制作工艺同时形成。当然，为了简化工艺，降低制作成本，可以同一依次工艺同时形成第一插层10和第二插层20。
步骤24、参考图10中(f)所示，在源端S’和漏端D’形成P型重掺杂半导体层分别作为晶体管的源极S和漏极D。
示意的，在一些可能实现的方式中，上述步骤15可以包括：在源端S’和漏端D’沉积P型硅并对其进行退火，以形成晶体管的源极S和漏极D。
需要说明的是，步骤23中形成的第一插层10至少覆盖沟道层2位于源端S’的侧面，如图10中(e)所示，该第一插层10可以仅覆盖沟道层2位于源端S’的侧面；根据实际的需要，参考图11所示，第一插层10也可以延伸至源端S’区域，本申请对此不作限制。类似的，如第二插层20的设置。
对于本实施例中沟道C采用本征半导体的N型晶体管02的制作方法而言，在前述制作过程(步骤21～24)的基础上，可以省去步骤21中对衬底1的表面进行P型轻掺杂的过程，通过步骤22直接在衬底1表面依次沉积氧化物层3、栅极层4即可，后续的制作过程基本保持一致，此处不再赘述。
实施例三
如图12所示，本实施例三提供一种P型晶体管03，该P型晶体管03包括沟道C以及位于沟道C两端的源极S和漏极D。源极S和沟道C之间设置有第一插层10，并且该第一插层10与源极S、沟道C均接触。其中，源极S采用N型重掺杂半导体(表示为N+)。 漏极D采用P型重掺杂半导体(表示为P+)。沟道C采用N型轻掺杂半导体(表示为N-)或者本征半导体(表示为i)。
在该P型晶体管03中，第一插层10采用低功函数材料，该低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。在此情况下，第一插层10能够与沟道C形成肖特基接触，受源极S采用的N型重掺杂半导体的能带结构限制，只有能量介于半导体导带底到第一插层10的费米面附近能量窗口的空穴可以进入第一插层10，这样一来，可以将空穴能量限制在小范围内，等效于形成“冷”源(也即形成“冷”空穴)。当晶体管的栅极电压(负压)不够高时，没有足够的高能态空穴越过第一插层10与沟道C形成的肖特基势垒，漏电流较小。当栅极负偏压增大，沟道势垒降低，使得“冷”空穴越过势垒迅速通过沟道，电流很快提升，表现出超低的亚阈值摆幅。
可以理解的是，源极S的掺杂浓度以及形成第一插层10的材料的功函数，是构成冷源的核心因素，源极S和相匹配的第一插层10直接决定了“冷”空穴的能量限制范围；实际中可以根据需要来具体设置源极S的掺杂浓度以及第一插层10采用的材料。
示意的，形成第一插层10的低功函数材料可以是Al、Ta、Ti、TaN、TaSiNi中的一种或多种。
为了避免空穴在越过第一插层10时变“热”，可以设置第一插层10的厚度在1nm～10nm，这样一来，可以保证空穴在越过较薄厚度的第一插层10后维持“冷”状态，保证冷源效果。示意的，在一些可能实现的方式中，可以设置第一插层10的厚度为2nm～5nm。
示意的，参考图12所示，本申请实施例三还提供一种如前述沟道C采用N型掺杂的晶体管03的制作方法，如图13所示，该制作方法可以包括：
步骤31、提供衬底，并对衬底的表面进行N型轻掺杂形成沟道层。
步骤32、在沟道层表面依次沉积氧化物层、栅极层。
步骤33、通过刻蚀氧化物层和栅极层暴露漏端，并在漏端形成P型重掺杂层作为晶体管的漏极。
步骤34、通过刻蚀衬底暴露源端，并在沟道层位于源端的侧面形成第一插层。
其中，上述第一插层采用低功函数材料，该低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。该低功函数材料的具体选取可以参考前文的相关说明，此处不再赘述。
步骤35、在源端形成N型重掺杂半导体层作为晶体管的源极。
对于本实施例中沟道C采用本征半导体的N型晶体管03的制作方法而言，可以在前述制作过程(步骤31～35)的基础上，省去步骤31中对衬底1的表面进行N型轻掺杂的过程，通过步骤32直接在衬底1表面依次沉积氧化物层3、栅极层4即可，后续的制作过程基本保持一致，此处不再赘述。
本实施例三中提供的P型晶体管03与实施例一中的N型晶体管01类似，均为源漏非对称结构，区别在于源极、漏极、沟道的极性不同，第一插层采用的材料不同，关于该P型晶体管03的制作方法，可以参考相关技术并结合实施例一的相关说明，此处不再赘述。
实施例四
相比于实施例三中提供的P型晶体管03为源漏不对称结构而言，如图14所示，本实施例四提供一种源漏对称结构的P型晶体管04。以下对该P型晶体管04与实施例三的N型晶体管03的区别之处进行说明。
如图14所示，在该晶体管04中，漏极D和源极S均采用N型重掺杂半导体(N+)，也即漏极D与源极S的掺杂极性相同。在源极S与沟道C之间设置第一插层10，漏极D与沟道C之间设置第二插层20；第一插层10与源极S、沟道C均接触，第二插层20与漏极D、沟道C均接触。
在该实施例中第二插层20与第一插层10(可参考实施例)的设置类似，第一插层10与第二插层20均采用低功函数材料，该低功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3。关于该实施例四中第一插层10与第二插层20具体相关设置，如材料、厚度等，可以参考实施例三中关于第一插层10的说明，此处不再赘述。
示意的，本实施例四还提供一种如前述沟道C采用N型轻掺杂的P型晶体管04的制作方法，如图15所示，该制作方法可以包括：
步骤41、提供衬底，并对衬底的表面进行N型轻掺杂形成沟道层。
步骤42、在沟道层表面依次沉积氧化物层、栅极层。
步骤43、通过刻蚀衬底暴露源端和漏端，并在沟道层分别位于源端和漏端的侧面形成第一插层和第二插层。
其中，上述第一插层和第二插层采用相同的低功函数材料，该低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。该低功函数材料的具体选取可以参考前文的相关说明，此处不再赘述。
步骤44、在源端和漏端形成N型重掺杂半导体层分别作为晶体管的源极和漏极。
对于本实施例中沟道C采用本征半导体的P型晶体管04的制作方法而言，在前述制作过程(步骤41～44)的基础上，可以省去步骤41中对衬底1的表面进行N型轻掺杂的过程，通过步骤42直接在衬底1表面依次沉积氧化物层3、栅极层4即可，后续的制作过程基本保持一致，此处不再赘述。
本实施例四中提供的P型晶体管04与实施例二中的N型晶体管02类似，均为源漏对称结构，区别在于源极、漏极、沟道的极性不同，第一插层采用的材料不同，关于该P型晶体管04的相关说明以及制作方法，可以参考相关技术并结合实施例一的相关说明，此处不再赘述。
需要说明的是，本申请前述实施例均是以平面MOSFET(metal oxide semiconductor field effect transistor，金属氧化层半导体场效晶体管)为例进行示意说明的，但本申请并不限制于此，本申请实施例提供的冷源肖特基晶体管的设置方式，同样适用于垂直场效应晶体管(vertical MOSFET)、鳍式场效应晶体管(fin field effect transistor，FinFET)、环栅场效应晶体管(gate all around field effect transistor，GAA FET)、铁电场效应晶体管(ferroelectric field effect transistor，FeFET)、浮栅场效应晶体管(floating gate FET)等各类栅控结构的晶体管。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (13)

  1. 一种半导体器件，其特征在于，包括晶体管；
    所述晶体管包括沟道、源极、漏极；所述源极和漏极设置在所述沟道的两端；
    所述源极与所述沟道之间设置有第一插层，且所述第一插层与所述源极、所述沟道均接触；
    所述沟道采用轻掺杂半导体或本征半导体，所述漏极采用重掺杂半导体；
    其中，所述源极采用P型重掺杂半导体；所述第一插层采用高功函数材料，且所述高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；
    或者，所述源极采用N型重掺杂半导体；所述第一插层采用低功函数材料，且所述低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3。
  2. 根据权利要求1所述的半导体器件，其特征在于，
    所述源极与所述沟道的掺杂极性相同。
  3. 根据权利要求1或2所述的半导体器件，其特征在于，
    所述漏极与所述源极的掺杂极性相反；
    所述漏极与所述沟道接触。
  4. 根据权利要求1或2所述的半导体器件，其特征在于，
    所述漏极与所述源极的掺杂极性相同；
    所述漏极与所述沟道之间设置有第二插层，且所述第二插层与所述漏极、所述沟道均接触。
  5. 根据权利要求1-4任一项所述的半导体器件，其特征在于，
    所述高功函数材料包括Au、Ni、Pt、Pd、Ru、Ir中的一种或多种金属材料。
  6. 根据权利要求1-5任一项所述的半导体器件，其特征在于，
    所述高功函数材料包括NiSi 2、Pt 2Si、Pd 2Si、IrSi中的一种或多种金属硅化物材料。
  7. 根据权利要求1-4任一项所述的半导体器件，其特征在于，
    所述低功函数材料包括Al、Ta、Ti、TaN、TaSiNi中的一种或多种材料。
  8. 根据权利要求1-7任一项所述的半导体器件，其特征在于，所述第一插层的厚度为1～10nm。
  9. 根据权利要求4-8任一项所述的半导体器件，其特征在于，
    所述第二插层与所述第一插层的材料相同。
  10. 根据权利要求4-9任一项所述的半导体器件，其特征在于，
    所述第二插层与所述第一插层的厚度相同。
  11. 一种半导体器件的制作方法，其特征在于，包括：
    提供衬底，并在所述衬底表面依次沉积氧化物层、栅极层；
    通过刻蚀所述氧化物层和所述栅极层暴露漏端，并在所述漏端形成重掺杂的漏极；
    通过刻蚀所述衬底暴露源端，以在所述衬底表面位于所述源端和所述漏端之间的区域形成晶体管的沟道；
    在所述沟道位于所述源端的侧面形成第一插层；其中，所述第一插层采用高功函数材料，且所述高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，所 述第一插层采用低功函数材料，且所述低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3；
    在所述源端形成重掺杂半导体层作为晶体管的源极；其中，所述源极与所述漏极的掺杂极性相反；所述插层采用所述高功函数材料，所述源极采用P型重掺杂半导体；或者，所述插层采用所述低功函数材料，所述源极采用N型重掺杂半导体。
  12. 一种半导体器件的制作方法，其特征在于，
    提供衬底，并在所述衬底表面依次沉积氧化物层、栅极层；
    通过刻蚀所述衬底暴露源端和漏端，以在所述衬底表面位于所述源端和所述漏端之间的区域形成晶体管的沟道；
    在所述沟道位于所述源端和所述漏端的侧面分别形成插层；其中，所述插层采用高功函数材料，且所述高功函数材料的费米能级距离沟道半导体价带不超过其能隙的1/3；或者，所述插层采用低功函数材料，且所述低功函数材料的费米能级距离沟道半导体导带不超过其能隙的1/3；
    在所述源端和所述漏端形成重掺杂半导体层分别作为晶体管的源极和漏极；其中，所述插层采用所述高功函数材料，所述源极和所述漏极均采用P型重掺杂半导体；或者，所述插层采用所述低功函数材料，所述源极和所述漏极均采用N型重掺杂半导体。
  13. 一种电子设备，包括印刷线路板以及如权利要求1-10任一项所述的半导体器件；
    所述半导体器件与所述印刷线路板电连接。
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