CN109920842A - 冷源结构mos晶体管及其制作方法 - Google Patents

Abstract

本发明提供了一种冷源结构MOS晶体管及其制作方法。该冷源结构MOS晶体管包括：衬底；冷源结构，包括沿远离衬底方向顺序层叠的第一源区、金属接触层和第二源区；漏区，设置于冷源结构远离衬底的一侧，漏区和第二源区的掺杂类型与第一源区的掺杂类型相反；纳米线结构，设置于冷源结构与漏区之间，且分别与冷源结构和漏区连接；栅极结构，至少部分栅极结构环绕纳米线结构设置。上述冷源结构为N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构，使冷源结构MOS晶体管能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，开关比能够达到10⁸。

Description

冷源结构MOS晶体管及其制作方法

技术领域

本发明涉及半导体技术领域，具体而言，涉及一种冷源结构MOS晶体管及其制作方法。

背景技术

随着器件尺寸的不断缩小，半导体器件面临诸多问题，如沟道效应严重、泄漏电流大等等，上述问题均会导致器件具有高功耗。因此，功耗是目前晶体管领域面临的主要问题，通过降低器件的工作电压或使器件保持较高的开关比都能够有效地降低功耗。

为了有效降低器件功耗，现有技术中研究出了隧穿场效应晶体管(TFET)，TFET相比于现有技术中的MOS晶体管，能够具有更低的功耗。然而，随着人们对晶体管性能要求的提高，TFET的开关比(I_on/I_off)和亚阈值摆幅(SS)逐渐难以满足人们的需求。

因此，现有技术中亟需提供一种能够具有更高开关比和亚阈值摆幅的MOS晶体管。

发明内容

本发明的主要目的在于提供一种冷源结构MOS晶体管及其制作方法，提供一种能够具有更高开关比和亚阈值摆幅的MOS晶体管。

为了实现上述目的，根据本发明的一个方面，提供了一种冷源结构MOS晶体管，包括：衬底；冷源结构，包括沿远离衬底方向顺序层叠的第一源区、金属接触层和第二源区；漏区，设置于冷源结构远离衬底的一侧，漏区和第二源区的掺杂类型与第一源区的掺杂类型相反；纳米线结构，设置于冷源结构与漏区之间，且分别与冷源结构和漏区连接；栅极结构，至少部分栅极结构环绕纳米线结构设置。

进一步地，第一源区、第二源区和漏区的掺杂浓度独立地满足10¹⁵～10²⁰cm^-3。

进一步地，沿远离衬底的方向上第二源区的厚度为2～20nm。

进一步地，沿远离衬底的方向上金属接触层的厚度为1～20nm。

进一步地，形成金属接触层的材料独立地选自TiN、Ti、W、石墨烯和MoS₂中的任一种或多种。

进一步地，冷源结构MOS晶体管还包括多个导电通道，各导电通道分别与第一源区、漏区和栅极结构连接。

进一步地，栅极结构包括：环栅结构，环绕纳米线结构设置；栅极引出部，设置于纳米线结构延伸方向的一侧，并沿远离纳米线结构的方向延伸，且栅极引出部分别与环栅结构和导电通道连接。

根据本发明的另一方面，提供了一种上述的冷源结构MOS晶体管的制备方法，包括以下步骤：S1，在衬底上顺序形成第一源区、金属接触层、第二源区、纳米线预备层和漏区，第一源区、金属接触层和第二源区构成冷源结构，且漏区和第二源区的掺杂类型与第一源区的掺杂类型相反；S2，刻蚀纳米线预备层，以形成连接冷源结构和漏区的纳米线结构；S3，形成环绕纳米线结构的栅极结构。

进一步地，步骤S1包括以下步骤：S11，在衬底上顺序形成第一掺杂材料层、金属材料层、第二掺杂材料层、半导体材料层和第三掺杂材料层，形成有源区预备层；S12，在第三掺杂材料层上设置图形化结构层，以图形化结构层为掩膜从第三掺杂材料层开始刻蚀有源区预备层至第一掺杂材料层表面为止，以得到金属接触层、第二源区、纳米线预备层和漏区；S13，刻蚀第一掺杂材料层，以形成第一源区，且第一源区的至少一侧突出于金属接触层设置。

进一步地，在步骤S2和步骤S3之间，制备方法还包括以下步骤：在衬底上沉积形成填充预备层，填充预备层包裹纳米线结构，且图形化结构层远离衬底的一侧表面裸露，优选形成填充预备层的材料为无定型碳；以图形化结构层为掩膜刻蚀填充预备层，以在第二源区与漏区之间形成环绕纳米线结构的填充层。

进一步地，步骤S3包括以下步骤：S31，在衬底上沉积形成第一绝缘层，第一绝缘层覆盖第二源区并环绕金属接触层设置；S32，在衬底上沉积形成栅极预备层，栅极预备层覆盖第一绝缘层并包裹纳米线结构和漏区；S33，刻蚀栅极预备层，以形成栅极结构。

进一步地，在步骤S32中，在衬底上顺序沉积形成高k介质层和栅极材料层，高k介质层覆盖第一绝缘层并包裹纳米线结构和漏区，栅极材料层覆盖高k介质层，步骤S33包括：对栅极材料层进行第一次刻蚀，以在位于纳米线一侧的高k介质层表面形成栅极引出部，栅极引出部沿远离纳米线结构的方向延伸；在衬底上沉积形成绝缘预备层，绝缘预备层覆盖栅极引出部；回刻绝缘预备层和剩余的栅极材料层，以形成第二绝缘层和环绕纳米线结构的环栅结构，环栅结构、高k介质层中环绕纳米线结构的部分以及栅极引出部构成栅极结构。

进一步地，在步骤S3之后，制备方法还包括以下步骤：在衬底上沉积形成第三绝缘层，第三绝缘层覆盖漏区和第二绝缘层，第一绝缘层、第二绝缘层和第三绝缘层构成层间介质层；在层间介质层中形成分别与第一源区、漏区和栅极引出部连接的导电通道。

应用本发明的技术方案，提供了一种冷源结构MOS晶体管，该冷源结构MOS晶体管的源端包括第一源区、金属接触层和第二源区，第一源区与第二源区的掺杂类型相反，从而使源端构成N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构(PMOS)，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构(NMOS)，以形成冷源结构。从而对于PMOS(NMOS)，关态时冷源注入载流子能量分布接近冷源N⁺⁺(P⁺⁺)的导带底(价带顶)，截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，进而能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，实验证明冷源结构MOS晶体管的开关比能够达到10⁸。

附图说明

构成本发明的一部分的说明书附图用来提供对本发明的进一步理解，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：

图1示出了在本申请实施方式所提供的一种冷源结构MOS晶体管的立体结构示意图；

图2示出了在图1所示的冷源结构MOS晶体管沿A-A＇方向的基体剖面结构示意图；

图3示出了在图1所示的冷源结构MOS晶体管沿B-B＇方向的基体剖面结构示意图；

图4示出了在本申请实施方式所提供的冷源结构MOS晶体管的制作方法中，在所述衬底上顺序形成第一掺杂材料层、金属材料层、第二掺杂材料层、半导体材料层和第三掺杂材料层并在所述第三掺杂材料层上设置图形化结构层后的基体立体结构示意图；

图5示出了在图4所示的基体的剖面结构示意图；

图6示出了以图4所示图形化结构层为掩膜从所述第三掺杂材料层开始刻蚀所述有源区预备层至所述第一掺杂材料层为止后的基体立体结构示意图；

图7示出了在图6所示的基体的剖面结构示意图；

图8示出了刻蚀图6所示的第一掺杂材料层以形成所述第一源区后的基体立体结构示意图；

图9示出了刻蚀图8所示的纳米线预备层以形成纳米线结构后的基体立体结构示意图；

图10示出了在图9所示的基体的剖面结构示意图；

图11示出了在图9所示的衬底上沉积形成填充预备层后的基体立体结构示意图；

图12示出了以图11所示的图形化结构层为掩膜刻蚀所述填充预备层以形成填充层后的基体立体结构示意图；

图13示出了在图12所示的衬底上沉积形成第一绝缘层后的基体立体结构示意图；

图14示出了去除图13所示的填充层后的基体立体结构示意图；

图15示出了在图14所示的基体的剖面结构示意图；

图16示出了在图14所示的衬底上沉积形成栅极预备层后的基体立体结构示意图；

图17示出了对图16所示的栅极材料层进行第一次刻蚀以形成栅极引出部后的基体立体结构示意图；

图18示出了在图17所示的衬底上沉积形成第二绝缘层后的基体立体结构示意图；

图19示出了回刻图18所示的栅极材料层以形成环栅结构后的基体立体结构示意图；

图20示出了在图19所示的基体的剖面结构示意图；

图21示出了在图20所示的衬底上沉积形成第三绝缘层后的基体剖面结构示意图；

图22示出了在图21所示的层间介质层中形成源漏接触孔后的基体剖面结构示意图；

图23示出了在图22所示的源漏接触孔中形成金属硅化物后的基体剖面结构示意图；

图24示出了在图23所示的层间介质层中形成栅极接触孔后的基体剖面结构示意图；

图25示出了在图24所示的层间介质层中形成导电通道后的基体剖面结构示意图。

其中，上述附图包括以下附图标记：

10、衬底；20、冷源结构；210、第一源区；211、第一掺杂材料层；220、金属接触层；221、金属材料层；230、第二源区；231、第二掺杂材料层；30、纳米线结构；301、半导体材料层；310、纳米线预备层；40、漏区；401、第三掺杂材料层；50、图形化结构层；60、填充层；610、填充预备层；70、层间介质层；701、源漏接触孔；702、栅极接触孔；710、第一绝缘层；720、第二绝缘层；80、栅极结构；801、栅极预备层；810、高k介质层；821、环栅结构；822、栅极引出部；90、金属硅化物；100、导电通道。

具体实施方式

需要说明的是，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本发明。

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

正如背景技术中所介绍的，现有技术中亟需提供一种能够具有更高开关比和亚阈值摆幅的MOS晶体管。本发明的发明人针对上述问题进行研究，提出了一种冷源结构MOS晶体管，如图1至图3所示，包括衬底10、冷源结构20、漏区40、纳米线结构30和栅极结构80，冷源结构20包括沿远离衬底10方向顺序层叠的第一源区210、金属接触层220和第二源区230；漏区40设置于冷源结构20远离衬底10的一侧，漏区40和第二源区230的掺杂类型与第一源区210的掺杂类型相反；纳米线结构30设置于冷源结构20与漏区40之间，且分别与冷源结构20和漏区40连接；栅极结构80至少部分栅极结构80环绕纳米线结构30设置。

本发明的上述冷源结构MOS晶体管中由于源端包括第一源区210、金属接触层220和第二源区230，第一源区210与第二源区230的掺杂类型相反，从而使源端构成N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构(PMOS)，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构(NMOS)，以形成冷源结构20。从而对于PMOS(NMOS)，关态时冷源注入载流子能量分布接近冷源N⁺⁺(P⁺⁺)的导带底(价带顶)，截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，进而能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，实验证明冷源结构MOS晶体管的开关比能够达到10⁸。

在本发明的上述冷源结构MOS晶体管中，衬底10可以是硅基衬底10，例如体硅、SOI、应变硅、GeSi中的一种，也可以采用三五族材料，优选为SOI，包括顺序层叠的顶层硅、埋氧层和底层硅。此时，冷源结构20中的第一源区210是通过对顶层硅掺杂并刻蚀而形成的。

在本发明的上述冷源结构MOS晶体管中，漏区40和第二源区230的掺杂类型与第一源区210的掺杂类型相反，即当第一源区210为N型掺杂时，漏区40和第二源区230为P型掺杂，得到的为PMOS器件，当第一源区210为P型掺杂时，漏区40和第二源区230为N型掺杂，得到的为NMOS器件，本领域技术人员可以根据实际需求对源漏区40的掺杂种类进行合理选取。

为了进一步提高器件的开关比(I_on/I_off)和亚阈值摆幅(SS)，优选地，上述第一源区210、上述第二源区230和上述漏区40的掺杂浓度独立地满足10¹⁵～10²⁰cm^-3。并且，优选地，沿远离衬底10的方向上第二源区230的厚度为2～20nm；更为优选地，沿远离衬底10的方向上上述金属接触层220的厚度为1～20nm。第二源区230所具有的上述优选尺寸能够有效满足弹道输运要求。

在本发明的上述冷源结构MOS晶体管中，本领域技术人员可以根据现有技术对上述金属接触层220的材料进行合理选取，优选地，形成上述金属接触层220的材料独立地选自TiN、Ti、W、石墨烯和MoS₂中的任一种或多种。

在本发明的上述冷源结构MOS晶体管中，纳米线结构30连接冷源结构20和漏区40，能够作为冷源结构MOS晶体管的沟道，本领域技术人员也可以根据现有技术对上述纳米线结构30、第一源区210、第二源区230以及漏区40的材料进行合理选取，如沟道材料和源漏材料可以独立地选自硅、锗、III-V族和碳化硅等。

如图2和图3所示，本发明的上述冷源结构MOS晶体管还可以包括多个导电通道100，各导电通道100分别与第一源区210、漏区40和栅极结构80连接，其中，与第一源区210连接的导电通道100为第一导电通道，与漏区40连接的导电通道100为第二导电通道，与栅极结构80连接的导电通道100为第三导电通道。优选地，栅极结构80包括环栅结构821和栅极引出部822，环栅结构821环绕纳米线结构30设置；栅极引出部822设置于纳米线结构30延伸方向的一侧，并沿远离纳米线结构30的方向延伸，且栅极引出部822分别与环栅结构821和导电通道100(即第三导电通道)连接。

根据本发明的另一方面，还提供了一种上述冷源结构MOS晶体管的制备方法，如图4至图25所示，该制备方法包括以下步骤：S1，在衬底10上顺序形成第一源区210、金属接触层220、第二源区230、纳米线预备层310和漏区40，第一源区210、金属接触层220和第二源区230构成冷源结构20，且漏区40和第二源区230的掺杂类型与第一源区210的掺杂类型相反；S2，刻蚀纳米线预备层310，以形成连接冷源结构20和漏区40的纳米线结构30；S3，形成环绕纳米线结构30的栅极结构80。

上述制备方法能够形成N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构(PMOS)，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构(NMOS)，从而构成冷源结构20。从而对于PMOS(NMOS)，关态时冷源注入载流子能量分布接近冷源N⁺⁺(P⁺⁺)的导带底(价带顶)，截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，进而能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，实验证明冷源结构MOS晶体管的开关比能够达到10⁸。

下面将更详细地描述根据本发明提供的冷源结构MOS晶体管的制作方法的示例性实施方式。然而，这些示例性实施方式可以由多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施方式。应当理解的是，提供这些实施方式是为了使得本申请的公开彻底且完整，并且将这些示例性实施方式的构思充分传达给本领域普通技术人员。

首先，执行步骤S1：在衬底10上顺序形成第一源区210、金属接触层220、第二源区230、纳米线预备层310和漏区40，第一源区210、金属接触层220和第二源区230构成冷源结构20，且漏区40和第二源区230的掺杂类型与第一源区210的掺杂类型相反，如图4至图8所示。

在上述步骤S1中，漏区40和第二源区230的掺杂类型与第一源区210的掺杂类型相反，即当第一源区210为N型掺杂时，漏区40和第二源区230为P型掺杂，此时制备得到的为PMOS器件，当第一源区210为P型掺杂时，漏区40和第二源区230为N型掺杂，此时制备得到的为NMOS器件，本领域技术人员可以根据实际需求对源漏区40的掺杂种类进行合理选取。

在一种优选的实施方式中，上述步骤S1包括以下步骤：S11，在衬底10上顺序形成第一掺杂材料层211、金属材料层221、第二掺杂材料层231、半导体材料层301和第三掺杂材料层401，形成有源区预备层；S12，在第三掺杂材料层401上设置图形化结构层50，如图4和图5所示，以图形化结构层50为掩膜从第三掺杂材料层401开始刻蚀有源区预备层至第一掺杂材料层211表面为止，以得到金属接触层220、第二源区230、纳米线预备层310和漏区40，如图6和图7所示；S13，刻蚀第一掺杂材料层211，以形成第一源区210，且第一源区210的至少一侧突出于金属接触层220设置，如图8所示。

为了进一步提高器件的开关比(I_on/I_off)和亚阈值摆幅(SS)，上述第一掺杂材料层211、上述第二掺杂材料层231和上述第三掺杂材料层401的掺杂浓度独立地满足10¹⁵～10²⁰cm^-3。并且，为满足弹道输运要求，优选地，沿远离衬底10的方向上第二掺杂材料层231的厚度为2～20nm；更为优选地，沿远离衬底10的方向上上述金属材料层221的厚度为1～20nm。

在上述步骤S11中，本领域技术人员可以根据现有技术对各层的沉积工艺及其工艺条件进行合理选取，在此不再赘述。本领域技术人员还可以根据现有技术对上述各层的材料进行合理选取，优选地，形成上述金属材料层221的材料独立地选自TiN、Ti、W、石墨烯和MoS₂中的任一种或多种，上述第一掺杂材料层211、上述第二掺杂材料层231、半导体材料层301和上述第三掺杂材料层401的材料可以独立地选自硅、锗、III-V族和碳化硅。

在上述步骤S13中，通过图形化结构层50刻蚀形成金属接触层220、第二源区230、纳米线预备层310和漏区40的步骤可以为现有技术中常规的图形化工艺，本领域技术人员可以根据现有技术对该图形化工艺的工艺条件进行合理设定，在此不再赘述。

在执行完步骤S1之后，执行步骤S2：刻蚀纳米线预备层310，以形成连接冷源结构20和漏区40的纳米线结构30，如图9和图10所示。上述纳米线结构30连接冷源结构20和漏区40，能够作为冷源结构MOS晶体管的沟道。形成上述纳米线结构30可以为选择性刻蚀工艺，本领域技术人员可以根据现有技术对该选择性刻蚀工艺的工艺条件进行合理设定，在此不再赘述。

在一种优选的实施方式中，在上述步骤S2之后，上述制备方法还包括以下步骤：在衬底10上沉积形成填充预备层610，填充预备层610包裹纳米线结构30，且图形化结构层50远离衬底10的一侧表面裸露，如图11所示；以图形化结构层50为掩膜刻蚀填充预备层610，以在第二源区230与漏区40之间形成环绕纳米线结构30的填充层60，如图12所示。

在上述优选的实施方式中，填充层60可以防止后续各层的材料淀积在纳米线从结构周围难以除去，上述填充层60材料可以为无定型碳(α-C，或称非晶碳膜)等，也可以采用光刻胶通过曝光显影方式获得。利用上述α-C对SiO₂的选择性刻蚀留下沟道纳米线；也可以使用正光刻胶，相应的通过曝光显影留下填充层60。

在执行完上述步骤S2之后，执行步骤S3：形成环绕纳米线结构30的栅极结构80，如图13至图20所示。

在一种优选的实施方式中，上述步骤S3包括以下步骤：S31，在衬底10上沉积形成第一绝缘层710，第一绝缘层710覆盖第二源区230并环绕金属接触层220设置，如图13所示，当上述制备方法还包括形成填充层60的步骤时，在形成上述第一绝缘层710之后，刻蚀去除上述填充层60，以使纳米线结构30表面裸露，如图14至图15所示；S32，在衬底10上沉积形成栅极预备层801，栅极预备层801覆盖第一绝缘层710并包裹纳米线结构30和漏区40，如图16所示；S33，刻蚀栅极预备层801，以形成栅极结构80，如图17至图20所示。

上述第一绝缘层710可以为现有技术中常规的绝缘材料，如SiO₂；上述栅极预备层801可以包括高k介质层和栅极材料层，此时，在上述步骤S32中，在衬底10上顺序沉积形成高k介质层和栅极材料层，高k介质层覆盖第一绝缘层710并包裹纳米线结构30和漏区40，栅极材料层覆盖高k介质层。

上述栅极材料层可以由多晶硅形成也可以为金属栅极，形成上述栅极材料层的材料可以选自TaC、TiN、TaTbN、TaErN、TaYbN、TaSiN、HfSiN、MoSiN、RuTa_x、NiTa_x，MoN_x、TiSiN、TiCN、TaAlC、TiAlN、TaN、PtSi_x、Ni₃Si、Pt、Ru、Ir、Mo、Ti、Al、Cr、Au、Cu、Ag、HfRu和RuO_x中的任一种或多种，本领域技术人员可以根据现有技术对上述栅极材料层的种类进行合理选取。

更为优选地，上述步骤S33包括：对栅极材料层进行第一次刻蚀，以在位于纳米线一侧的高k介质层(图中未示出)表面形成栅极引出部822，栅极引出部822沿远离纳米线结构30的方向延伸，如图17所示；在衬底10上沉积形成绝缘预备层，绝缘预备层覆盖栅极引出部822，如图18所示；回刻绝缘预备层和剩余的栅极材料层，以形成第二绝缘层720和环绕纳米线结构30的环栅结构821，环栅结构821、高k介质层中环绕纳米线结构30的部分以及栅极引出部822构成栅极结构80，如图19和图20所示。上述第二绝缘层720可以为现有技术中常规的绝缘材料，如SiO₂。

在步骤S3之后，制备方法还可以包括以下步骤：在衬底10上沉积形成第三绝缘层，第三绝缘层覆盖漏区40和第二绝缘层720，第一绝缘层710、第二绝缘层720和第三绝缘层构成层间介质层70，如图21所示；在层间介质层70中形成分别与第一源区210、漏区40和栅极引出部822连接的导电通道100，如图22至图25所示。

在层间介质层70中形成上述导电通道100的步骤可以具体包括：首先，在上述层间介质层70中形成源漏接触孔701，如图22所示，并在源漏接触孔701中形成金属硅化物90，如图23所示，然后在层间介质层70中形成栅极接触孔702，如图24所示，之后分别在上述源漏接触孔701和上述栅极接触孔702中填充导电材料，以形成上述导电通道100，如图25所示。

从以上的描述中，可以看出，本发明上述的实施例实现了如下技术效果：

上述冷源结构MOS晶体管的源端包括第一源区、金属接触层和第二源区，第一源区与第二源区的掺杂类型相反，从而使源端构成N⁺⁺掺杂半导体+金属+P⁺⁺掺杂半导体的三明治结构(PMOS)，或P⁺⁺掺杂半导体+金属+N⁺⁺掺杂半导体的三明治结构(NMOS)，以形成冷源结构。从而对于PMOS(NMOS)，关态时冷源注入载流子能量分布接近冷源N⁺⁺(P⁺⁺)的导带底(价带顶)，截断热电流仅通过隧穿电流，在开态时的工作电流保留热电流，进而能够具有较高的开关比(I_on/I_off)和亚阈值摆幅(SS)，实验证明冷源结构MOS晶体管的开关比能够达到10⁸。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种冷源结构MOS晶体管，其特征在于，包括：

衬底(10)；

冷源结构(20)，包括沿远离所述衬底(10)方向顺序层叠的第一源区(210)、金属接触层(220)和第二源区(230)；

漏区(40)，设置于所述冷源结构(20)远离所述衬底(10)的一侧，所述漏区(40)和所述第二源区(230)的掺杂类型与所述第一源区(210)的掺杂类型相反；

纳米线结构(30)，设置于所述冷源结构(20)与所述漏区(40)之间，且分别与所述冷源结构(20)和所述漏区(40)连接；

栅极结构(80)，至少部分所述栅极结构(80)环绕所述纳米线结构(30)设置。

2.根据权利要求1所述的冷源结构MOS晶体管，其特征在于，所述第一源区(210)、所述第二源区(230)和所述漏区(40)的掺杂浓度独立地满足10¹⁵～10²⁰cm^-3。

3.根据权利要求1所述的冷源结构MOS晶体管，其特征在于，沿远离所述衬底(10)的方向上所述第二源区(230)的厚度为2～20nm。

4.根据权利要求3所述的冷源结构MOS晶体管，其特征在于，沿远离所述衬底(10)的方向上所述金属接触层(220)的厚度为1～20nm。

5.根据权利要求4所述的冷源结构MOS晶体管，其特征在于，形成所述金属接触层(220)的材料独立地选自TiN、Ti、W、石墨烯和MoS₂中的任一种或多种。

6.根据权利要求1至5中任一项所述的冷源结构MOS晶体管，其特征在于，所述冷源结构MOS晶体管还包括多个导电通道(100)，各所述导电通道(100)分别与所述第一源区(210)、所述漏区(40)和所述栅极结构(80)连接。

7.根据权利要求6所述的冷源结构MOS晶体管，其特征在于，所述栅极结构(80)包括：

环栅结构(821)，环绕所述纳米线结构(30)设置；

栅极引出部(822)，设置于所述纳米线结构(30)延伸方向的一侧，并沿远离所述纳米线结构(30)的方向延伸，且所述栅极引出部(822)分别与所述环栅结构(821)和所述导电通道(100)连接。

8.一种权利要求1至7中任一项所述的冷源结构MOS晶体管的制备方法，其特征在于，包括以下步骤：

S1，在衬底(10)上顺序形成第一源区(210)、金属接触层(220)、第二源区(230)、纳米线预备层(310)和漏区(40)，所述第一源区(210)、所述金属接触层(220)和所述第二源区(230)构成冷源结构(20)，且所述漏区(40)和所述第二源区(230)的掺杂类型与所述第一源区(210)的掺杂类型相反；

S2，刻蚀所述纳米线预备层(310)，以形成连接所述冷源结构(20)和所述漏区(40)的纳米线结构(30)；

S3，形成环绕所述纳米线结构(30)的栅极结构(80)。

9.根据权利要求8所述的制备方法，其特征在于，所述步骤S1包括以下步骤：

S11，在所述衬底(10)上顺序形成第一掺杂材料层(211)、金属材料层(221)、第二掺杂材料层(231)、半导体材料层(301)和第三掺杂材料层(401)，形成有源区预备层；

S12，在所述第三掺杂材料层(401)上设置图形化结构层(50)，以所述图形化结构层(50)为掩膜从所述第三掺杂材料层(401)开始刻蚀所述有源区预备层至所述第一掺杂材料层(211)表面为止，以得到所述金属接触层(220)、所述第二源区(230)、所述纳米线预备层(310)和所述漏区(40)；

S13，刻蚀所述第一掺杂材料层(211)，以形成所述第一源区(210)，且所述第一源区(210)的至少一侧突出于所述金属接触层(220)设置。

10.根据权利要求9所述的制备方法，其特征在于，在所述步骤S2和所述步骤S3之间，所述制备方法还包括以下步骤：

在所述衬底(10)上沉积形成填充预备层(610)，所述填充预备层(610)包裹所述纳米线结构(30)，且所述图形化结构层(50)远离所述衬底(10)的一侧表面裸露，优选形成所述填充预备层(610)的材料为无定型碳；

以所述图形化结构层(50)为掩膜刻蚀所述填充预备层(610)，以在所述第二源区(230)与所述漏区(40)之间形成环绕所述纳米线结构(30)的填充层(60)。

11.根据权利要求8所述的制备方法，其特征在于，所述步骤S3包括以下步骤：

S31，在所述衬底(10)上沉积形成第一绝缘层(710)，所述第一绝缘层(710)覆盖所述第二源区(230)并环绕所述金属接触层(220)设置；

S32，在所述衬底(10)上沉积形成栅极预备层(801)，所述栅极预备层(801)覆盖所述第一绝缘层(710)并包裹所述纳米线结构(30)和所述漏区(40)；

S33，刻蚀所述栅极预备层(801)，以形成所述栅极结构(80)。

12.根据权利要求11所述的制备方法，其特征在于，在所述步骤S32中，在所述衬底(10)上顺序沉积形成高k介质层和栅极材料层，所述高k介质层覆盖所述第一绝缘层(710)并包裹所述纳米线结构(30)和所述漏区(40)，所述栅极材料层覆盖所述高k介质层，所述步骤S33包括：

对所述栅极材料层进行第一次刻蚀，以在位于所述纳米线一侧的所述高k介质层表面形成栅极引出部(822)，所述栅极引出部(822)沿远离所述纳米线结构(30)的方向延伸；

在所述衬底(10)上沉积形成绝缘预备层，所述绝缘预备层覆盖所述栅极引出部(822)；

回刻所述绝缘预备层和剩余的所述栅极材料层，以形成第二绝缘层(720)和环绕所述纳米线结构(30)的环栅结构(821)，所述环栅结构(821)、所述高k介质层中环绕所述纳米线结构(30)的部分以及所述栅极引出部(822)构成所述栅极结构(80)。

13.根据权利要求12所述的制备方法，其特征在于，在所述步骤S3之后，所述制备方法还包括以下步骤：

在所述衬底(10)上沉积形成第三绝缘层，所述第三绝缘层覆盖所述漏区(40)和第二绝缘层(720)，所述第一绝缘层(710)、所述第二绝缘层(720)和所述第三绝缘层构成层间介质层(70)；

在所述层间介质层(70)中形成分别与所述第一源区(210)、所述漏区(40)和所述栅极引出部(822)连接的导电通道(100)。