CN113745314A - 冷源mos晶体管及制作方法 - Google Patents
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Abstract
本发明涉及一种冷源MOS晶体管及制作方法。一种冷源MOS晶体管，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。本发明能够降低晶体管的亚阈值摆幅，同时提高开关电流比，还具有更高的集成度。
Description
技术领域
本发明涉及半导体领域，特别涉及一种冷源MOS晶体管及制作方法。
背景技术
MOS晶体管基于金属-氧化物-半导体(Metal-Oxide-Semiconductor)的一种半导体器件，有P型MOS管和N型MOS管之分。MOS管构成的集成电路称为MOS集成电路，而PMOS管和NMOS管共同构成的互补型MOS集成电路即为CMOS-IC。PMOS管和NMOS管的区别仅仅是衬底、源/漏极掺杂类型是相反的。
现有技术中MOS晶体管基本采用如下工艺及结构，以NMOS管为例，包括：
在P型掺杂的硅衬底上，制作两个N掺杂区，并用金属引出两个电极，分别作漏极d和源极s。然后在半导体表面覆盖一层很薄的二氧化硅绝缘层，在漏——源极间的绝缘层上再沉积金属或多晶硅，作为栅极g。在衬底上也引出一个电极B，这就构成了一个N沟道MOS管。
在以上结构的MOS管中，关态源端载流子高于沟道势垒的部分会形成漏电，其分布受玻尔兹曼分布限制无法在室温下完全关断，因而亚阈值区摆幅无法突破60mV/dec,开关电流比受限。
发明内容
本发明的主要目的在于提供一种冷源MOS晶体管，该晶体管用金属接触层覆盖PN结，其作为冷源结构，能够降低晶体管的亚阈值摆幅，同时提高开关电流比，还具有更高的集成度。
本发明的另一目的在于提供上述冷源MOS晶体管的制备方法，该方法流程简单，采用堆叠式分步形成各层，从而尽量减少刻蚀次数，降低工艺难度。
为了实现以上目的，本发明提供了以下技术方案。
一种冷源MOS晶体管，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。
上述冷源MOS晶体管的一种制备方法包括下列步骤：
提供设置了有源区的衬底；
在所述有源区的衬底上依次堆叠形成栅介质层、栅极层；
对所述栅介质层、栅极层进行刻蚀，形成栅极；
对所述栅极两侧的衬底进行掺杂，形成源极、漏极；
在所述栅极的侧壁形成第一侧墙，该第一侧墙遮挡部分源极；
对源区端暴露的衬底进行掺杂，该掺杂与所述源极的掺杂中，一个为P型，另一个为N型，二者交界面为PN结；
刻蚀所述第一侧墙的一部分，使所述PN结裸露；
在所述裸露的PN结表面上形成金属接触层；
之后从所述源极、漏极、栅极引出电极，形成冷源MOS晶体管。
与现有技术相比，本发明达到了以下技术效果：
(1)利用PN结上方的金属接触层作为冷源，实现陡峭的亚阈值摆幅与高开关电流比，这是因为：设置有冷源结构的源区P价带或N导带载流子通过弹道输运注入N导带或P价带载流子，截断了高能部分的带尾分布，关态下没有高于沟道势垒的热电流通过，漏电流为很小的隧穿电流；开态下势垒降低，允许源区注入热电流通过沟道；
(2)金属接触层位于PN结的上方，而没有设于P区和N区之间，这样省去了刻蚀凹槽、填充凹槽等复杂工序，仅仅需要堆叠沉积即可，降低了集成工艺难度。
附图说明
通过阅读下文优选实施方式的详细描述，各种其他的优点和益处对于本领域普通技术人员将变得清楚明了。附图仅用于示出优选实施方式的目的，而并不认为是对本发明的限制。
图1为现有技术提供的晶体管结构示意图；
图2为本发明提供的晶体管的立体结构示意图；
图3为图2中AA’方向的剖面示意图；
图4为图3中虚线框C处的局部放大示意图；
图5为图2中BB’方向的剖面示意图；
图6至18分别为本发明制备NMOS晶体管时不同步骤得到的结构示意图，且视图方向与图3相同；
图19为本发明提供的晶体管在关态下的电流/电压状态示意图；
图20为本发明提供的晶体管在开态下的电流/电压状态示意图。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
现有的NMOS晶体管具有如图1所示的结构，包括P掺杂衬底101、源极102、栅极103、漏极104，其工作时载流子的流动通路是从N型源区通过沟道反型层进入N型漏区(如图中箭头方向所示)，此时在关态下会有高于沟道势垒的热电流通过，导致晶体管的亚阈值摆幅升高，开关比电流降低，为此，本发明提出一种如图2至5所示的晶体管结构，下文结合其制备工艺介绍晶体管的结构。
首先提供一半导体衬底，该衬底可以是本领域技术人员熟知的任何用以承载半导体集成电路组成元件的底材，例如绝缘体上硅(silicon-on-insulator，SOI)、体硅(bulksilicon)、锗、锗硅、砷化镓或者绝缘体上锗等，相应的顶层半导体材料为硅、锗、锗硅或砷化镓等，以绝缘体上硅为例介绍本发明的晶体管，如图6所示，衬底包括背衬201、埋氧层202和顶层硅203。
接下来，在顶层硅203上光刻、刻蚀出有源区，得到如图7所示的结构。
然后在有源区上方形成介质层204，该介质层204可以氧化硅、氮化物、GeO2、Al2O3以及高k电介质等介质材料，其形成手段包括但不限于氧化生长、LPCVD、RTCVD或者PECVD等。介质层204的厚度可以保持在0.5～20nm之间。
继续在介质层204上方形成栅极材料层205，得到如图8所示的结构，栅极材料可以是多晶硅、金属(例如钛、钨、铜等)等，其形成手段包括但不限于LPCVD、RTCVD、PECVD、溅射、电镀等。
接下来结合光刻和刻蚀，去除多余的介质层和栅极材料层，以形成预设形状的栅极介质层204a和栅极205a，如图9所示。这一步刻蚀两层不同材料，根据材料差异选择相应的刻蚀剂、刻蚀条件等，本发明对此不作限制。
然后对栅极205a两侧的顶层硅203进行掺杂，以形成源漏区域，掺杂方向如图10中箭头所示。以NMOS为例，源漏区域对应的掺杂N型掺杂，掺杂元素可以是磷、砷等(若是PMOS晶体管，则与之相反，源漏区域掺杂P型，相应的掺杂元素可以是硼、镓等)，可直接用重掺多晶硅做栅极，也可用无定形硅做假栅，通过后栅工艺替换为金属栅。掺杂的浓度是可调的，本发明优选达到1017～1021cm-3的掺杂浓度。掺杂时采用的掺杂源可以是单质、化合物等。
之后在栅极205a两侧形成第一侧墙206，得到如图11所示的结构，其形成过程是任意的，例如典型的步骤是：先沉积一层侧墙的材料膜，然后刻蚀去除多余区域，形成第一侧墙。第一侧墙的材料类型可以氧化硅、氮化硅等介质材料，通常根据需要的介电系数选择合适的材料。
接下来对至少部分源区之外的区域进行保护，以便选择性地对源区中暴露出的衬底进行掺杂使其转化为P型掺杂，此时的掺杂浓度应当高于之前的源漏N型掺杂浓度，同样可以在1017～1021cm-3范围内选择，其区域大小也是适应性调整的，本发明优选在源端P型掺杂的长度达到2～200nm。这一步采用的保护措施是任意的，例如借助掩膜或光刻胶遮挡，具体的过程是：以光刻胶为例，如图12所示，先形成一层光刻胶207将所有区域遮挡，然后刻蚀出窗口207a，该窗口207a使部分源区暴露。同样地，掺杂源是任意的，例如典型的BF2。
之后去除光刻胶207，再进行退火以激活杂质，退火条件可以适应性调整。然后刻蚀一部分第一侧墙206，主要是位于源区的第一侧墙，刻蚀的目的是：使源区端中P区与N区的结界面(即图13中PN结处208)曝露，得到如图13所示的形貌。
接下来沉积金属并进行光刻刻蚀，如图14所示，保留下的金属仅仅覆盖PN结处208，即为金属接触层209，该结构是本发明解决技术问题的关键之一，金属接触层209的存在可以改变载流子的通路路径，如图4中箭头所示的路径，即变为P掺杂区域至金属接触层、再至N掺杂区域的路径，这样可以截断高能部分的带尾分布，关态下没有高于沟道势垒的热电流通过，漏电流为很小的隧穿电流；开态下势垒降低，允许源区注入热电流通过沟道。对于能达到上述技术效果的源区/源极结构，本发明称为“冷源”。这一步沉积的金属材料是任意的，例如典型的金、铜、钛、钨等或者其硅化物等，甚至可以采用具有金属导电属性的石墨烯等二维材料。覆盖PN结处208的金属接触层209长度宜保持在1～200nm，厚度保持在0.5～30nm之间。
然后选择性地沉积并刻蚀形成栅极的第二侧墙210，得到如图15所示的结构，第二侧墙210可以采用与第一侧墙206相同或不同的介质材料，其目的主要是遮挡金属接触层209，以减少漏电现象。这一步与第一侧墙206的沉积手段都不受限，例如LPCVD、RTCVD、PECVD等。
在一些实施方式中，也可以选择不形成第二侧墙，直接进行后续工序，但这样形成的结构漏电现象较大，因此优选选择形成第二侧墙。
之后在第二侧墙210两侧的衬底上形成硅化物层211，得到如图16所示的结构，以实现对源区和漏区的金属化处理，降低电阻。该硅化物可以是硅化钛、硅化物等金属硅化物。另外，也可以同步在栅极表面形成硅化物层，降低栅极电阻，本发明对此不做限制。
在一些实施方式中，也可以选择不形成硅化物层，直接进行后续工序。
然后在上步形成的结构上方填充氧化硅等介质材料，并进行表面光滑处理(例如CMP等)，以形成隔离介质层212，即图17所示的结构，隔离介质层212的材料还可以是氮化物、GeO2、Al2O3以及高k电介质等介质材料。
之后在隔离介质层212中光刻、刻蚀出多个接触孔213，得到如图18所示的结构，接触孔213分别通向所述源区、漏区和栅极。
然后在接触孔213内填充导电材料(金属、金属硅化物等)，以连接源极、漏极和栅极，形成电连接通路，此时完成晶体管的制作，得到如图。
本发明的晶体管还可以是PMOS晶体管，其与上述NMOS晶体管的制备工艺相同，区别仅仅在于同样的区域改变掺杂类型，即P掺杂替换为N掺杂，N掺杂替换为P掺杂。
图2至5所示结构的NMOS晶体管可以达到以下技术效果：如图19所示，关态时冷源注入载流子能量分布接近冷源N++(P++)的导带底(价带顶)，截断热电流，漏电为隧穿电流；如图20所示，开态工作电流为热电流。冷源结构由于截断高能载流子能实现快速关断，亚阈值摆幅可以低于60mV/dec，并且由于金属接触层降低了隧穿势垒，可以实现高开关电流比，Ion/Ioff可达到106。基于同样的原理，本发明提供的PMOS晶体管也可以达到与上述NMOS晶体管同样的效果。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (10)
1.一种冷源MOS晶体管，其特征在于，包括：P型或N型掺杂的衬底，所述衬底上设有栅极，所述栅极与所述衬底之间由栅介质层隔离，在所述衬底上位于栅极的两侧分别设有源极和漏极，所述源极与衬底上P型或N型掺杂区域的交界面形成有PN结，所述PN结的上表面覆盖有金属接触层，并且所述金属接触层与所述栅极通过第一侧墙隔离。
2.根据权利要求1所述的冷源MOS晶体管，其特征在于，所述源极和漏极的上方覆盖有硅化物层，所述第一侧墙外壁还设有第二侧墙，所述第二侧墙包围所述金属接触层以使其与所述硅化物层隔离。
3.根据权利要求2所述的冷源MOS晶体管，其特征在于，所述栅极的上表面也覆盖有硅化物层。
4.根据权利要求1-3任一项所述的冷源MOS晶体管，其特征在于，还包括隔离介质层，所述隔离介质层覆盖所述栅极、源极、漏极和金属接触层，所述隔离介质层中设有分别与所述栅极、源极、漏极相通的接触孔，所述接触孔内填充有导电材料。
5.根据权利要求1-3任一项所述的冷源MOS晶体管，其特征在于，所述金属接触层的长度为1～200nm，厚度优选为0.5～30nm。
6.根据权利要求1-3任一项所述的冷源MOS晶体管，其特征在于，所述源极、所述漏极的掺杂浓度在1017～1021cm-3范围内。
7.权利要求1所述的冷源MOS晶体管的制备方法，其特征在于，包括：
提供设置了有源区的衬底；
在所述有源区的衬底上依次堆叠形成栅介质层、栅极层；
对所述栅介质层、栅极层进行刻蚀，形成栅极；
对所述栅极两侧的衬底进行掺杂，形成源极、漏极；
在所述栅极的侧壁形成第一侧墙，该第一侧墙遮挡部分源极；
对源区端暴露的衬底进行掺杂，该掺杂与所述源极的掺杂中，一个为P型，另一个为N型，二者交界面为PN结；
刻蚀所述第一侧墙的一部分，使所述PN结裸露；
在所述裸露的PN结表面上形成金属接触层；
之后从所述源极、漏极、栅极引出电极，形成冷源MOS晶体管。
8.根据权利要求7所述的制备方法，其特征在于，在形成金属接触层之后和引出电极之前还包括：
在所述第一侧墙的外壁形成栅极的第二侧墙，所述第二侧墙包围所述金属接触层；
然后在所述源极和所述漏极的表面形成硅化物层，任选地同步在栅极表面形成硅化物层。
9.根据权利要求7或8所述的制备方法，其特征在于，所述电极的引出方法为：
形成隔离介质层，覆盖所述源极、漏极、栅极；
刻蚀所述隔离介质层，形成分别通向所述源区、漏区和栅极的多个接触孔；
在所述接触孔内填充导电材料，引出电极。
10.根据权利要求7所述的制备方法，其特征在于，对所述源区下方的衬底进行掺杂的方法为：
利用光刻胶遮挡源极外的其他结构；
向所述源极所在区域注入掺杂源；
进行退火。
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