WO2023092477A1 - 晶体管的制备方法、芯片和终端 - Google Patents
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Abstract
本申请实施例提供了一种晶体管的制备方法、芯片和终端，涉及半导体技术领域，可以在第一掺杂层与第二掺杂层间形成结面清晰的PN结。一种晶体管的制备方法，其特征在于，所述晶体管包括有源层，所述有源层包括冷源极，所述冷源极的制备方法包括：在衬底上形成半导体层；所述半导体层包括源区，所述源区至少包括第一注入区和与所述第一注入区邻接的第二注入区；对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂，得到第一掺杂层；对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂，得到第二掺杂层；所述第一掺杂层和所述第二掺杂层互为P型掺杂和N型掺杂。
Description
本申请涉及半导体技术领域，尤其涉及一种晶体管的制备方法、芯片和终端。
目前，常采用生长法、合金法、扩散法和离子注入法形成PN结。然而，生长法、合金法、扩散法和离子注入法很难形成结面清晰的PN结。
发明内容
为了解决上述技术问题，本申请提供一种晶体管的制备方法、芯片和终端，可以在第一掺杂层与第二掺杂层间形成结面清晰的PN结。
第一方面，本申请提供一种晶体管的制备方法，晶体管包括有源层，有源层包括冷源极，冷源极的制备方法包括：在衬底上形成半导体层。半导体层包括源区，源区至少包括第一注入区和与第一注入区邻接的第二注入区。对半导体层中位于第一注入区的部分进行第一类型的掺杂，得到第一掺杂层。对半导体层中位于第二注入区的部分进行第二类型的掺杂，得到第二掺杂层。第一掺杂层和第二掺杂层互为P型掺杂和N型掺杂。
本申请中，在对半导体层进行第一类型的掺杂时，可以单独对半导体层中位于第一注入区的部分进行掺杂，不对半导体层中位于第二注入区的部分进行掺杂。在对半导体层进行第二类型的掺杂时，对半导体层中位于第二注入区的部分进行掺杂，不对半导体层中位于第一注入区的部分进行掺杂。因此，第一掺杂层与第二掺杂层间可以构成结面清晰的PN结。避免同时露出半导体层中的第一注入区和第二注入区，并对半导体层进行第一类型的掺杂和第二类型的掺杂，导致第一类型的掺杂材料扩散至半导体层中位于第二注入区的部分，第二类型的掺杂材料扩散至半导体层中位于第一注入区的部分，从而导致第一掺杂层与第二掺杂层间形成结面不清晰的PN结。
在一些可能实现的方式中，对半导体层中位于第二注入区的部分进行第二类型的掺杂之后，冷源极的制备方法还包括：在第一掺杂层和第二掺杂层背离衬底一侧形成导电层；导电层在衬底上的正投影，与第一掺杂层和第二掺杂层的接触面在衬底上的正投影重叠，且导电层分别与第一掺杂层和第二掺杂层接触。相较于相关技术的将导电层内嵌入第一掺杂层与第二掺杂层之间，本申请通过将导电层平铺在第一掺杂层与第二掺杂层背离衬底一侧，可以降低工艺难度，避免因形成导电层的难度过大，影响晶体管的特性，可以有效提高晶体管的隧穿效率。
在一些可能实现的方式中，对半导体层中位于第二注入区的部分进行第二类型的掺杂之后，在第一掺杂层和第二掺杂层背离衬底一侧形成导电层之前，冷源极的制备方法还包括：在第一掺杂层和/或第二掺杂层背离衬底一侧形成凹槽；凹槽在衬底上的正投影与导电层在衬底上的正投影重叠；向凹槽中填充介电材料，介电材料包括氟基气体。通 过设置介电材料，可以防止来自源极的电流从第一掺杂层隧穿至第二掺杂层，形成隧穿电流。
在一些可能实现的方式中，上述形成半导体层的过程，可以包括：在衬底上依次形成半导体薄膜和第一保护层，第一保护层至少位于第一注入区和第二注入区；在第一保护层的保护下，对半导体薄膜进行刻蚀，得到半导体层。具体的，形成半导体薄膜和第一保护层的过程可以包括：在衬底上依次形成半导体薄膜和第一光刻胶；对第一光刻胶进行曝光，显影后得到第一保护层。
本申请中，可以在第一保护层保护下，对半导体薄膜进行刻蚀，以得到与有源层的图案相同的半导体层。
在一些可能实现的方式中，上述对半导体层中位于第一注入区的部分进行第一类型的掺杂，包括：在第二保护层的保护下，对半导体层中位于第一注入区的部分进行第一类型的掺杂；第二保护层至少位于第二注入区，且露出半导体层中位于第一注入区的部分。这样一来，在对半导体层进行第一类型的掺杂时，因第二保护层的存在，只会对半导体层中位于第一注入区的部分进行掺杂，不会对半导体层中位于第二注入区的部分进行掺杂。
具体的，一个可以实现的方式中，在第二保护层的保护下，对半导体层中位于第一注入区的部分进行第一类型的掺杂之前，冷源极的制备方法还包括：去除第一保护层；在半导体层背离衬底一侧形成第二光刻胶；对第二光刻胶进行曝光，显影后得到第二保护层。这样一来，通过重新形成第二光刻胶，利用第二光刻胶形成的第二保护层还可以保护衬底上除半导体层以外的区域，防止衬底上除半导体层以外的区域被误掺杂。
另一个可以实现的方式中，在第二保护层的保护下，对半导体层中位于第一注入区的部分进行第一类型的掺杂之前，冷源极的制备方法还包括：对第一保护层进行曝光，显影后得到第二保护层。这样一来，可以通过对既有的第一保护层进行进一步处理，得到第二保护层，省去形成第二光刻胶，以及对第二光刻胶进行曝光、显影的工艺，简化晶体管的制备过程。
在一些可能实现的方式中，上述对半导体层中位于第二注入区的部分进行第二类型的掺杂，包括：在半导体层背离衬底一侧形成第三保护层，第三保护层至少位于第一注入区，且至少露出半导体层位于第二注入区的部分；在第三保护层的保护下，对半导体层中位于第二注入区的部分进行第二类型的掺杂。这样一来，在对半导体层进行第一类型的掺杂时，因第二保护层的存在，只会对半导体层中位于第一注入区的部分进行掺杂，不会对半导体层中位于第二注入区的部分进行掺杂。
具体的，一个可以实现的方式中，在半导体层背离衬底一侧形成第三保护层，包括：在第二保护层背离衬底一侧形成硬掩膜；对硬掩膜进行化学机械抛光，得到第三保护层；去除第二保护层。相较于下文去除第二保护层的同时，形成第三保护层的方案，利用化学机械抛光的方式减薄硬掩膜的方案可以使得半导体层的表面更加平坦。
另一个可以实现的方式中，在半导体层背离衬底一侧形成第三保护层，包括：在第二保护层背离衬底一侧形成硬掩膜；去除第二保护层，同时去除硬掩膜中与第二保护层重叠的部分，得到第三保护层。相较于通过化学机械抛光，以及去除第二保护层的方式 得到第三保护层的方案，去除第二保护层的同时得到第三保护层的方案，可以省去化学机械抛光的工艺，简化晶体管的制备过程。
前文描述了有源层中冷源极的形成过程，在一些可能实现的方式中，上述源区还包括接触区，所述半导体层还包括漏区；所述第三保护层还露出所述半导体层中位于所述接触区的部分和所述漏区的部分；所述在所述第三保护层的保护下，对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂，包括：在所述第三保护层的保护下，对所述半导体层中位于所述第二注入区进行第二类型的掺杂，得到第二掺杂层；对所述半导体层中位于所述接触区的部分进行第二类型的掺杂，得到第三掺杂层；对所述半导体层中位于所述漏区的部分进行第二类型的掺杂，得到第四掺杂层。由于第三掺杂层和第四掺杂层的掺杂类型与第二掺杂层的掺杂类型相同，因此，在对第二注入区进行第二类型的掺杂的同时，还可以对半导体层中位于接触区和漏区的部分进行第二类型的掺杂，从而简化晶体管的制备过程。
在一些可能实现的方式中，在第三保护层的保护下，对半导体层中位于注入区、第一接触区、以及漏区的部分进行第二类型的掺杂之后，晶体管的制备方法还包括：在有源层背离衬底一侧形成源极和漏极，源极与第三掺杂层接触，漏极与第四掺杂层接触。若晶体管为P型晶体管，则第三掺杂层为N型掺杂，可以使得P型掺杂的源极与第三掺杂层接触形成PN结。第四掺杂层为N型掺杂，可以使得P型掺杂的漏极与第四掺杂层接触形成PN结。若晶体管为N型晶体管，则第三掺杂层为P型掺杂，可以使得N型掺杂的源极与P型掺杂的第三掺杂层接触形成PN结。第四掺杂层为N型掺杂，可以使得P型掺杂的漏极与N型掺杂的第四掺杂层接触形成PN结。
第二方面，本申请还提供一种芯片，该芯片包括衬底和通过第一方面所述的方法形成的晶体管，晶体管设置于衬底上；晶体管包括有源层，有源层包括源区，源区包括邻接的第一注入区和第二注入区；有源层包括位于第一注入区的冷源极；冷源极包括位于第一注入区的第一掺杂层、位于第二注入区的第二掺杂层、以及导电层；第一掺杂层与第二掺杂层互为N型掺杂和P型掺杂；其中，导电层在衬底上的正投影，与第一掺杂层和第二掺杂层的接触面在衬底上的正投影重叠，且所述导电层分别与第一掺杂层和第二掺杂层接触。
在一些可能实现的方式中，有源层还包括漏区；源区还包括与第一注入区邻接的接触区；有源层中位于接触区的第三掺杂层和有源层中位于漏区的第四掺杂层的掺杂类型，与第二掺杂层的掺杂类型相同；晶体管还包括源极和漏极，源极与第三掺杂层接触，漏极与第四掺杂层接触。
第二方面的实现方式与第一方面的任意一种实现方式相对应。第二方面的实现方式所对应的技术效果可参见上述第一方面以及第一方面的任意一种实现方式所对应的技术效果，此处不再赘述。
第三方面，本申请还提供一种终端，该终端包括第二方面所述的芯片。
第三方面的实现方式与第一方面的任意一种实现方式相对应。第三方面的实现方式所对应的技术效果可参见上述第一方面以及第一方面的任意一种实现方式所对应的技术效果，此处不再赘述。
图1为本申请实施例提供的一种终端的应用场景图；
图2为本申请实施例提供的一种芯片的俯视图；
图3a为本申请实施例提供的一种晶体管的俯视图；
图3b图3a沿A1-A2向的剖视图；
图4为本申请实施例提供的晶体管的制备流程图；
图5为本申请实施例提供的晶体管的制备过程图；
图6a为本申请实施例提供的晶体管的制备过程图；
图6b图6a沿A1-A2向的剖视图；
图7a为本申请实施例提供的晶体管的制备过程图；
图7b图7a沿A1-A2向的剖视图；
图8a为本申请实施例提供的晶体管的制备过程图；
图8b图8a沿A1-A2向的剖视图；
图9为本申请实施例提供的晶体管的制备过程图；
图10a为本申请实施例提供的晶体管的制备过程图；
图10b图10a沿A1-A2向的剖视图；
图11a为本申请实施例提供的晶体管的制备过程图；
图11b图11a沿A1-A2向的剖视图；
图12为本申请实施例提供的晶体管的制备过程图；
图13a为本申请实施例提供的晶体管的制备过程图；
图13b图13a沿A1-A2向的剖视图；
图14为本申请实施例提供的晶体管的制备过程图；
图15a为本申请实施例提供的晶体管的制备过程图；
图15b图15a沿A1-A2向的剖视图；
图15c图15a沿D1-D2向的剖视图；
图15d图15a沿E1-E2向的剖视图；
图16为本申请实施例提供的晶体管的制备过程图；
图17a为本申请实施例提供的晶体管的制备过程图；
图17b为本申请实施例提供的晶体管的制备过程图；
图18为本申请实施例提供的晶体管的制备过程图；
图19为本申请实施例提供的晶体管的制备过程图；
图20a为本申请实施例提供的晶体管的制备过程图；
图20b图20a沿A1-A2向的剖视图；
图20c图20a沿B1-B2向的剖视图；
图20d图20a沿C1-C2向的剖视图。
附图标记：
10-晶体管；1111-半导体层；111-第一掺杂层；112-第二掺杂层；113-第三掺杂层； 114-第四掺杂层；115-导电层；116-半导体薄膜；117-介电材料；12-源极；13-漏极；14-层间绝缘层；15-栅极；20-衬底；201-背衬底；202-氧化埋层；31-第一保护层；311-第一光刻胶；32-第二保护层；321-第二光刻胶；33-第三保护层；331-硬掩膜。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本文中术语“和/或”，仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。
本申请实施例的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一目标对象和第二目标对象等是用于区别不同的目标对象，而不是用于描述目标对象的特定顺序。
在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本申请实施例的描述中，除非另有说明，“多个”的含义是指两个或两个以上。例如，多个处理单元是指两个或两个以上的处理单元；多个系统是指两个或两个以上的系统。
本申请实施例提供一种终端，该终端可以为手机、电脑、平板电脑、电视、车载显示器、智能手表、服务器、存储器、雷达、基站等需要芯片的设备。当然，终端还可以是其他设备，本申请实施例不对终端的具体形式进行限定。为了方便说明，下文以终端为手机进行举例说明。
如图1所示，手机可以包括电路板、显示屏、电池、摄像头等。其中，电路板上可以集成有处理器、内部存储器、充电电路等。当然，手机还可以包括其他组成器件，电路板上还可以集成其他电路结构，本申请实施例对此不作限定。
处理器可以包括一个或多个处理单元，例如：处理器可以包括应用处理器(application processor，AP)，调制解调处理器，图形处理器(graphics processing unit，GPU)，图像信号处理器(image signal processor，ISP)，控制器，存储器，视频编解码器，数字信号处理器(digital signal processor，DSP)，基带处理器，和/或神经网络处理器(neural-network processing unit，NPU)等。其中，不同的处理单元可以是独立的器件，也可以集成在一个或多个处理器中。
GPU为图像处理的微处理器，连接显示屏和应用处理器。GPU用于执行数学和几何计算，用于图形渲染。从而使手机通过GPU、显示屏、以及应用处理器等实现显示功能。
手机的充电电路包括电源管理电路和充电管理电路。电源管理电路连接电池、充电 管理电路、以及处理器。充电管理电路可以从充电器接收充电输入，为电池充电。充电管理电路为电池充电的同时，还可以通过电源管理电路为手机供电。电源管理电路接收电池和/或充电管理模块的输入，为处理器、内部存储器、显示屏、摄像头等供电。
手机还可以通过摄像头、GPU、显示屏、以及应用处理器等实现拍摄功能。
手机中的内部存储器可以用于存储计算机可执行程序代码，可执行程序代码包括指令。处理器通过运行存储在内部存储器的指令，从而执行手机的各种功能应用以及数据处理。
上述集成在电路板上的处理器、内部存储器、充电电路等，均包括一个或多个芯片。芯片可以通过引脚与电路板耦合。芯片可以通过电路板与外部电路耦合，例如，芯片可以通过电路板与电源电路耦合，电源电路可以通过电路板为芯片提供直流电压，以实现为芯片供电。或者，以多个芯片为例，多个芯片中的部分芯片之间可以通过电路板中的走线耦合，以共同协作实现特定功能。
如图2所示，芯片1中可以集成多个晶体管10。晶体管10可以是金属氧化物半导体场效应晶体管(metal-oxide semiconductor field-effect transistor，MOSFET)、或结型场效应管(junction field-effect transistor，缩写为JFET)、或隧穿场效应晶体管(Tunneling field-effect transistor，T-FET)等。上述晶体管10可以是底栅型晶体管，也可以是顶栅型晶体管，也可以是双栅型晶体管，本申请不对不作限定。
如图3a和图3b所示，以顶栅型晶体管为例，晶体管10包括设置在衬底20上的有源层、设置于有源层背离衬底20一侧、且与有源层接触的源极12和漏极13、设置于源极12和漏极13背离衬底20一侧的层间绝缘层14和栅极15。
如图3a和图3b所示，有源层可以包括源区和漏区。在一些可能实现的方式中，如图3b所示，对于T-FET，有源层还可以包括位于源区与漏区之间的本征区。源极12可以与有源层中位于源区的部分接触，漏极13可以与有源层中位于漏区的部分接触。其中，有源层中位于源区的部分可以包括注入区和接触区。有源层中位于接触区的部分与源极12接触，有源层中位于注入区的部分可以为冷源极。通过设计来自冷源极的注入载流子的状态密度(density of states，DOS)，实现高能电子的有效能量过滤。并且，相较于普通的晶体管10，具有冷源极的晶体管10的功率更低，可以应用在更多低功率器件中。
在一些可能实现的方式中，冷源极可以包括邻接设置的第一掺杂层111、第二掺杂层112，以及设置于第一掺杂层111和第二掺杂层112背离衬底20一侧的导电层115。其中，第一掺杂层111与第二掺杂层112互为P型掺杂和N型掺杂，以使得第一掺杂层111与第二掺杂层112形成PN结。例如，第一掺杂层111为N型掺杂，第二掺杂层112为P型掺杂。又例如，第一掺杂层111为P型掺杂，第二掺杂层112为N型掺杂。
然而，现有技术利用生长法、合金法、扩散法和离子注入法形成PN结时，很难形成结面清晰的PN结。
基于此，本申请实施例提供一种晶体管的制备方法，通过将自对准工艺与离子注入法结合，在第一掺杂层111与第二掺杂层112间形成结面清晰的PN结。晶体管10可以形成在衬底20上，下面先对衬底20进行详细介绍。
本申请实施例不对衬底20的的类型进行限定。例如，衬底20可以包括背衬底201。 背衬底201的材料可以包括硅、锗、锗硅、氮化镓、铟镓砷等半导体材料中的一种或多种。在一些可能实现的方式中，背衬底201可以为弱P型掺杂，其掺杂浓度为10
15cm
-3～10
17cm
-3。例如，背衬底201的掺杂浓度为10
15cm
-3、或10
16cm
-3、或10
17cm
-3等。上述背衬底201的材料和掺杂浓度仅为示例，对于不同尺寸及应用需求的终端，背衬底201的材料和掺杂浓度也可以是其他。
在在一些可能实现的方式中，衬底20可以是SOI(silicon-on-insulator)。除了包括背衬底201以外，衬底20还可以包括依次层叠设置在背衬底201上的氧化埋层202和顶层硅。氧化埋层202的材料可以包括二氧化硅、氧化铝、氧化铪等绝缘材料中的一种或多种，厚度可以是10nm～1000nm之间。顶硅层的材料也可以包括锗硅、氮化镓、铟镓砷等半导体材料中的一种或多种，厚度可以是5nm～500nm。上述氧化埋层202和顶层硅的材料和厚度仅为示例，对于不同尺寸及应用需求的终端，氧化埋层202和顶层硅的材料和厚度也可以是其他。
在另一些可能实现的方式中，在衬底20不包括氧化埋层202和半导体层的情况下，背衬底201可以作为体硅衬底。可以利用浅槽隔离(shallow trench isolation，STI)工艺在背衬底201朝向晶体管10一侧形成第一隔离槽和第二隔离槽。晶体管10在背衬底201上的正投影在第一隔离槽与第二隔离槽之间。
具体的，形成第一隔离槽和第二隔离槽的过程可以包括：在背衬底201上形成光刻胶；对光刻胶进行曝光，显影后得到光刻胶图案；在光刻胶图案的保护下，对背衬底201进行刻蚀，得到第一隔离槽和第二隔离槽。其中，基于背衬底201的材料，可以选择干法刻蚀或者湿法刻蚀对背衬底201进行刻蚀。当然，还可以采用其他方式形成第一隔离槽和第二隔离槽，本申请实施例对此不作限定。
对于任何类型的衬底20，都可以预先对其进行清洗，以去除衬底20表面的残留物。例如，衬底20的清洗过程可以为：将衬底20放入丙酮中，在丙酮中利用棉签擦洗、在丙酮中进行竖直超声、在异丙醇中进行超声、利用氮气枪吹干。当然，还可以采用其他方式对衬底20进行清洗，本申请实施例对此不作限定。
下面结合附图，以顶栅型晶体管为例，来介绍晶体管10的制备方法。如图4所示，晶体管10的制备方法包括如下步骤：
S110，如图5-7b所示，在衬底20上形成半导体层1111。半导体层1111包括前述源区和源区，源区至少包括第一注入区和与第二注入区邻接的第二注入区。
具体的，形成半导体层1111可以包括如下步骤：
S111，如图5-图6b所示，在衬底20上依次形成半导体薄膜116和第一保护层31，第一保护层31至少位于第一注入区和第二注入区。
在一些可能实现的方式中，可以在前述衬底20上沉积半导体薄膜116。在另一些可能实现的方式中，若衬底20为SOI，则顶硅层可以复用作半导体薄膜116。在另一些可能实现的方式中，若衬底20为体硅，则背衬底201中朝向待形成的晶体管10的部分可以复用作半导体薄膜116，即，第一隔离槽与第二隔离槽之间的部分可以复用作半导体薄膜116。
在顶硅层或者背衬底201中朝向待形成的晶体管10的部分复用作半导体薄膜116的 情况下，可以直接在半导体薄膜116上形成第一保护层31即可，无需再形成半导体薄膜116。
在一些可能实现的方式中，本申请不对第一保护层31的材料进行限定，只要第一保护层31可以对半导体薄膜116起到保护作用即可。例如，第一保护层31可以是光刻胶或硬掩膜等。此外，下文中的第二保护层和第三保护层也可以是光刻胶或硬掩膜，为了方便描述，除另外说明以外，下文以第一保护层31和第二保护层为光刻胶进行举例说明，且光刻胶可以是正胶，也可以是负胶。
如图5所示，在半导体薄膜116背离衬底20一侧形成第一光刻胶311。之后，如图6a和图6b所示，对第一光刻胶311进行曝光，显影后得到第一保护层31。
S112，如图7a所示，形成第一保护层31后，可以在第一保护层31的保护下，对半导体薄膜116进行刻蚀，得到半导体层1111。
此处需要说明的是，由于第一保护层31至少位于第一注入区和第二注入区，因此，在对半导体薄膜116进行刻蚀后，保留下来的半导体层1111也至少位于第一注入区和第二注入区。其中，半导体薄膜116的刻蚀方式与半导体薄膜116的材料有关，本申请实施例对此不作限定。例如，可以采用湿法刻蚀的方式刻蚀半导体薄膜116，湿法刻蚀的刻蚀液可以包括四甲基氢氧化铵(TMAH)或氢氧化钾(KOH)等溶液。又例如，可以采用干法刻蚀的方式刻蚀半导体薄膜116，干法刻蚀的气体可以包括氟基或卤族元素气体，如六氟化硫(SF
6)、或是三氟甲烷(CHF
3)、或溴化氢(HBr)、或氯气(Cl
2)等。
当然，在一些可能实现的方式中，在形成半导体层1111位于第一注入区的部分和位于第二注入区的部分的同时，还可以形成半导体层1111中位于漏区的部分，以及半导体层1111中位于源区的接触区的部分，以使得半导体层1111的图案与待形成的有源层的图案相同。其中，漏区位于第二注入区背离第一注入区一侧，接触区可以与第一注入区邻接。
S120，如图8a-图12所示，形成半导体层1111后，可以对半导体层1111中位于第一注入区的部分进行第一类型的掺杂，得到第一掺杂层111。
本申请实施例在对半导体层1111中位于第一注入区的部分进行掺杂时，可以利用第二保护层32遮挡半导体层1111中位于第二注入区的部分，以防止第一类型的掺杂材料混入半导体层1111位于第二注入区的部分。其中，第二保护层32至少位于第二注入区，且露出半导体层1111中位于第一注入区的部分。具体的，可通过如下方式对半导体层1111中位于第一注入区的部分进行第一类型的掺杂：
在一些可能实现的方式中，如图8a和图8b所示，由于前述第一保护层31至少位于第一注入区和第二注入区，因此，还可以进一步对第一保护层31进行曝光，显影后露出半导体层1111中位于第一注入区的部分，以得到第二保护层32。之后，如图9所示，在第二保护层32的保护下，对半导体层1111中位于第一注入区的部分进行第一类型的掺杂，得到第一掺杂层111。这样一来，可以通过对既有的第一保护层进行进一步处理，得到第二保护层。相较于下文通过第二光刻胶得到第二保护层的方案，可以省去形成第二光刻胶，以及对第二光刻胶进行曝光、显影的工艺，简化晶体管10的制备过程。
在另一些可能实现的方式中，也可以在步骤S110之后，步骤S120之前，去除第一 保护层31。之后，如图10a和图10b所示，在半导体层1111背离衬底20一侧形成第二光刻胶321。如图11a和图11b所示，可以对第二光刻胶321进行曝光，显影后露出半导体层1111中位于第一注入区的部分，以得到第二保护层32。之后，如图12所示，在第二保护层32的保护下，对半导体层1111中位于第一注入区的部分进行第一类型的掺杂，得到第一掺杂层111。这样一来，通过重新形成第二光刻胶321，利用第二光刻胶321形成的第二保护层32还可以保护衬底20上除半导体层1111以外的区域，防止衬底20上除半导体层1111以外的区域被误掺杂。
需要说明的是，第一掺杂层111可以是N型掺杂，也可以是P型掺杂，第一掺杂层111的掺杂类型与晶体管10的类型有关。
例如，若晶体管10为P型晶体管，则第一掺杂层111为P型掺杂。具体的，可以通过离子注入的方式向半导体层1111中位于第一注入区的部分掺杂III族元素，如硼或者铟。其中，掺杂的III族元素的剂量可以为10
13cm
-2～10
16cm
-2，离子注入时的能量可以为1keV～100keV。例如，可以通过离子注入的方式向半导体层1111中位于第一注入区的部分掺杂硼，且掺杂浓度为10
13cm
-2。
又例如，若晶体管10为N型晶体管，则第一掺杂层111为N型掺杂。具体的，可以通过离子注入的方式向半导体层1111中位于第一注入区的部分掺杂V族元素，如砷或磷。其中，掺杂的V族元素的剂量可以为10
13cm
-2～10
16cm
-2之间，离子注入时的能量可以为1keV～100keV之间。
接着，S130，如图13a-图16所示，可以对半导体层1111中位于第二注入区的部分进行第二类型的掺杂，得到第二掺杂层112。
本申请实施例在对半导体层1111中位于第二注入区的部分进行掺杂时，可以利用第三保护层33遮挡半导体层1111中位于第一注入区的部分，以防止第二类型的掺杂材料混入半导体层1111位于第一注入区的部分。其中，第三保护层33至少位于第一注入区，且露出半导体层1111中位于第二注入区的部分。具体的，可通过如下方式对半导体层1111中位于第二注入区的部分进行第二类型的掺杂：
在一些可能实现的方式中，如图13a和图13b所示，在第二保护层32背离衬20一侧形成硬掩膜331。之后，如图14所示，对硬掩膜331进行化学机械抛光(chemical mechanical polishing，CMP)，得到第三保护层33。如图15a-图15d所示，去除第二保护层32，露出半导体层1111中位于第二注入区的部分。如图16所示，在第三保护层33的保护下，对半导体层1111中位于第二注入区的部分进行第二类型的掺杂，得到第二掺杂层112。之后，如图17a所示，还可以去除第三保护层33，并对第一掺杂层111和第二掺杂层112进行退火处理，以恢复晶体结构、消除缺陷，同时激活施主(掺杂材料)和受主杂质(半导体层)。其中，退火温度可以为900度～1200度，时间可以为1微秒～10秒。
此处需要说明的是，对硬掩膜331进行化学机械抛光后，第三保护层33之所以还位于第一注入区，是因为硬掩膜331与半导体层1111之间还设置有第二保护层32，并且，由于第二保护层32位于第二注入区、露出半导体层1111中位于第一注入区的部分，导致半导体层1111和第二保护层32构成的结构在第一注入区的部分具有凹槽，从而使得 硬掩膜331中位于第一注入区的部分的厚度大于位于第二注入区的部分的厚度。因此，利用化学机械抛光的方式，减薄半导体层1111的厚度至露出第二保护层32后，硬掩膜331中位于第一注入区的部分厚度减小，但仍有存留。硬掩膜331中存留在第一注入区的部分即为第三保护层33。
相较于下文去除第二保护层32的同时，形成第三保护层33的方案，利用化学机械抛光的方式减薄硬掩膜331的方案可以使得半导体层1111的表面更加平坦。
在另一些可能实现的方式中，如图13a和图13b所示，在第二保护层32背离衬底20一侧形成硬掩膜331。接着，如图15a和图18所示，去除第二保护层32，同时去除硬掩膜331中与第二保护层32重叠的部分，得到第三保护层33。如图16所示，在第三保护层33的保护下，对半导体层1111中位于第二注入区的部分进行第二类型的掺杂，得到第二掺杂层112。之后，如图17a所示，还可以去除第三保护层33，并对第一掺杂层111和第二掺杂层112进行退火处理，以恢复晶体结构、消除缺陷，同时激活施主(掺杂材料)和受主杂质(半导体层)。其中，退火温度可以为900度～1200度之间，时间可以为1微秒至10秒。
此处需要说明的是，由于第二保护层32至少位于第二注入区、露出第一注入区，且位于半导体层1111与硬掩膜331之间。因此，在剥离第二保护层32的同时，还可以将硬掩膜331中位于第二注入区的部分去除，保留硬掩膜331中位于第一注入区的部分，硬掩膜331中保留的部分即为第三保护层33。
相较于通过化学机械抛光，以及去除第二保护层32的方式得到第三保护层33的方案，去除第二保护层32的同时得到第三保护层33的方案，可以省去化学机械抛光的工艺，简化晶体管10的制备过程。
此外，本申请实施例不对上述两个实现方式中，形成硬掩膜331的方式进行限定。例如，可以通过热蒸镀(thermal evaporation，TE)、电子束蒸发(electron beam evaporation，EBE)、原子层沉积(atomic layer deposition，ALD)、磁控溅射、物理气相沉积(physical vapor deposition，PVD)等半导体工艺沉积硬掩膜331，硬掩膜331的材料可以包括氧化铝、氧化硅、氧化钛、氮化硅、氮化钛等氮化物和氧化物，以及金、钛、钌等金属。
在一些可能实现的方式中，上述第三保护层33还可以露出半导体层1111中位于接触区和漏区的部分。这样一来，在对半导体层1111中位于第二注入区的部分进行掺杂的同时，还可以对半导体层1111中位于接触区的部分进行第二类型的掺杂，得到第三掺杂层113；还可以对半导体层1111中位于漏区的部分进行第二类型的掺杂，得到的第四掺杂层114。
需要说明的是，第二掺杂层112可以是P型掺杂，也可以是N型掺杂。第二掺杂层112的掺杂类型与晶体管10的类型有关。
例如，若晶体管10为P型晶体管，则第二掺杂层112、第三掺杂层113和第四掺杂层114均为N型掺杂。其中，第三掺杂层113为N型掺杂，可以使得P型掺杂的源极12与第三掺杂层113接触形成PN结。第四掺杂层114为N型掺杂，可以使得P型掺杂的漏极13与第四掺杂层114接触形成PN结。
又例如，若晶体管10为N型晶体管，则第二掺杂层112、第三掺杂层113和第四掺 杂层114均为P型掺杂。其中，第三掺杂层113为P型掺杂，可以使得N型掺杂的源极12与P型掺杂的第三掺杂层113接触形成PN结。第四掺杂层114为N型掺杂，可以使得P型掺杂的漏极13与N型掺杂的第四掺杂层114接触形成PN结。
此外，如图17b所示，若晶体管10为P型晶体管，则沿源区到漏区的方向，第二掺杂层112的尺寸可以大于第一掺杂层111的尺寸，以确保有源层的N型掺杂。若晶体管10为N型晶体管，则沿源区到漏区的方向，第二掺杂层112的尺寸可以大于第一掺杂层111的尺寸，以确保有源层的P型掺杂。
本申请实施例中，在对半导体层1111进行第一类型的掺杂时，因第二保护层32的存在，只会对半导体层1111中位于第一注入区的部分进行掺杂，不会对半导体层1111中位于第二注入区的部分进行掺杂。在对半导体层1111进行第二类型的掺杂时，因第三保护层33的存在，只会对半导体层1111中位于第二注入区的部分进行掺杂，不会对半导体层1111中位于第一注入区的部分进行掺杂。因此，第一掺杂层111与第二掺杂层112间可以构成结面清晰的PN结。避免同时露出半导体层1111中的第一注入区和第二注入区，并对半导体层1111进行第一类型的掺杂和第二类型的掺杂，导致第一类型的掺杂材料扩散至半导体层1111中位于第二注入区的部分，第二类型的掺杂材料扩散至半导体层1111中位于第一注入区的部分，从而导致第一掺杂层111与第二掺杂层112间形成结面不清晰的PN结。
S140，在形成第一掺杂层111和第二掺杂层112后，如图19所示，还可以在第一掺杂层111和/或第二掺杂层112背离衬底20一侧形成凹槽，并向凹槽中填充介电材料117，介电材料117包括氟基气体。其中，凹槽在衬底20上的正投影，与第一掺杂层111和第二掺杂层112的接触面在衬底20上的正投影重叠。
在一些可能实现的方式中，本申请实施例不对介电材料117的具体材料进行限定，只要介电材料117包括氟基气体即可。例如，介电材料117的材料可以包括二氧化硅、二氧化钛、氧化铝、氧化铪等。
在一些可能实现的方式中，本申请实施例不对凹槽的深度(也可以说，介电材料117的厚度)进行限定，基于第一掺杂层111和/或第二掺杂层112的厚度，凹槽的深度可以为1nm～10nm。其中，可以利用电子束光刻胶为掩膜刻蚀形成凹槽。例如可以采用具有各向异性的干法刻蚀，刻蚀材料可以选用SF6、或CHF3、或CH3F等氟基气体。
此外，沿第一掺杂层111到衬底20的方向，凹槽还可以贯穿第一掺杂层111和/或第二掺杂层112，只要凹槽不影响第一掺杂层111与第二掺杂层112的PN结即可。
S150，如图20a-图20d所示，在第一掺杂层111和第二掺杂层112背离衬底20一侧形成导电层115。导电层115在衬底20上的正投影，与第一掺杂层111和第二掺杂层112的接触面在衬底20上的正投影重叠，且导电层115分别与第一掺杂层111和第二掺杂层112接触，以构成P(第一掺杂层)M(导电层)N(第二掺杂层)结构。
相较于相关技术的将导电层115内嵌入第一掺杂层111与第二掺杂层112之间，本申请通过将导电层115平铺在第一掺杂层111与第二掺杂层112背离衬底20一侧，可以降低工艺难度，避免因形成导电层115的难度过大，影响晶体管10的特性，可以有效提高晶体管10的隧穿效率。
在一些可能实现的方式中，本申请不对导电层115的形成方式进行限定。可选的，可以先在第一掺杂层111和第二掺杂层112背离衬底20一侧形成导电薄膜；之后，利用光刻工艺对导电薄膜进行刻蚀，得到导电层115。其中，可采用物理气相沉积或原子层沉积等方式形成导电薄膜。导电薄膜的材料可以包括金(Au)、钌(Ru)、铂(Pt)、镍(Ni)、硅化镍(NiSi
2)、硅化钛(TiSi
2)、硅化钴(CoSi
2)、氮化钛(TiN)、过渡金属硫化物(TMD)或石墨烯中的一种或几种。
至此，晶体管10的有源层制备完成。
S160，参考3a和3b，形成源极12和漏极13。之后，依次形成层间绝缘层14和栅极15。
在应用时，可以向晶体管10的栅极15输入栅极信号，使得源极12与漏极13通过有源层导通。由于源极12与第四掺杂层114接触，因此，输入源极12的数据信号可以依次经过第四掺杂层114、第一掺杂层111、导电层115、第二掺杂层112和第三掺杂层113。其中，通过设置介电材料117，可以防止数据信号的电流从第一掺杂层111隧穿至第二掺杂层112，形成隧穿电流。当然，在一些实施例中，晶体管10也可以不包括介电材料117，即，不执行步骤S140，本申请实施例对此不作限定。
上述实施例是以晶体管为顶栅型晶体管为例，介绍了晶体管10的制备过程。此外，对于底栅型晶体管，可以先依次在衬底20上形成栅极15和栅绝缘层，再执行步骤S110～150，并在有源层背离衬底20一侧形成源极12和漏极13。或者，对于双栅型晶体管，可以先依次在衬底20上形成栅极15和栅绝缘层，再执行步骤S110～S160。
本申请还提供一种通过前述实施例所述的方法形成的晶体管10，如图3a和图3b所示，该晶体管10包括有源层，有源层具有源区，源区包括邻接的第一注入区和第二注入区。有源层包括位于第一注入区的冷源极；冷源极包括位于第一注入区的第一掺杂层111、位于第二注入区的第二掺杂层112、以及导电层115；第一掺杂层111与第二掺杂层112互为N型掺杂和P型掺杂。其中，导电层115在衬底20上的正投影，与第一掺杂层111和第二掺杂层112的接触面在衬底20上的正投影重叠，且导电层115分别与第一掺杂层111和第二掺杂层112接触。
相较于相关技术的将导电层115内嵌入第一掺杂层111与第二掺杂层112之间，本申请通过将导电层115平铺在第一掺杂层111与第二掺杂层112背离衬底20一侧，可以降低工艺难度，避免因形成导电层115的难度过大，影响晶体管10的特性，可以有效提高晶体管10的隧穿效率。
在此基础上，如图3a和图3b所示，有源层还包括漏区；源区还包括与第一注入区邻接的接触区；有源层中位于接触区的第三掺杂层113和有源层中位于漏区的第四掺杂层114的掺杂类型，与第二掺杂层112的掺杂类型相同；晶体管10还包括源极12和漏极13，源极12与第三掺杂层113接触，漏极13与第四掺杂层114接触。
本申请实施例的晶体管10的解释说明以及有益效果，与前述晶体管的制备方法的解释说明以及有益效果相同，在此不再赘述。
上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实 施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。
Claims (16)
- 一种晶体管的制备方法，其特征在于，所述晶体管包括有源层，所述有源层包括冷源极，所述冷源极的制备方法包括：在衬底上形成半导体层；所述半导体层包括源区，所述源区至少包括第一注入区和与所述第一注入区邻接的第二注入区；对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂，得到第一掺杂层；对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂，得到第二掺杂层；所述第一掺杂层和所述第二掺杂层互为P型掺杂和N型掺杂。
- 根据权利要求1所述的晶体管的制备方法，其特征在于，所述对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂之后，所述冷源极的制备方法还包括：在所述第一掺杂层和所述第二掺杂层背离所述衬底一侧形成导电层；所述导电层在所述衬底上的正投影，与所述第一掺杂层和所述第二掺杂层的接触面在所述衬底上的正投影重叠，且所述导电层分别与所述第一掺杂层和所述第二掺杂层接触。
- 根据权利要求2所述的晶体管的制备方法，其特征在于，所述对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂之后，所述在所述第一掺杂层和所述第二掺杂层背离所述衬底一侧形成导电层之前，所述冷源极的制备方法还包括：在所述第一掺杂层和/或所述第二掺杂层背离所述衬底一侧形成凹槽；所述凹槽在所述衬底上的正投影与所述导电层在所述衬底上的正投影重叠；向所述凹槽中填充介电材料，所述介电材料包括氟基气体。
- 根据权利要求1-3任一项所述的晶体管的制备方法，其特征在于，所述在衬底上形成半导体层，包括：在所述衬底上依次形成半导体薄膜和第一保护层，所述第一保护层至少位于所述第一注入区和第二注入区；在所述第一保护层的保护下，对所述半导体薄膜进行刻蚀，得到所述半导体层。
- 根据权利要求4所述的晶体管的制备方法，其特征在于，所述在所述衬底上依次形成半导体薄膜和第一保护层，包括：在所述衬底上依次形成半导体薄膜和第一光刻胶；对所述第一光刻胶进行曝光，显影后得到所述第一保护层。
- 根据权利要求4或5所述的晶体管的制备方法，其特征在于，所述对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂，包括：在第二保护层的保护下，对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂；所述第二保护层至少位于所述第二注入区，且露出所述半导体层中位于第一注入区的部分。
- 根据权利要求6所述的晶体管的制备方法，其特征在于，所述在第二保护层的保护下，对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂之前，所述冷源极的制备方法还包括：去除所述第一保护层；在所述半导体层背离所述衬底一侧形成第二光刻胶；对所述第二光刻胶进行曝光，显影后得到所述第二保护层。
- 根据权利要求6所述的晶体管的制备方法，其特征在于，所述在第二保护层的保护下，对所述半导体层中位于所述第一注入区的部分进行第一类型的掺杂之前，所述冷源极的制备方法还包括：对所述第一保护层进行曝光，显影后得到第二保护层。
- 根据权利要求6-8任一项所述的晶体管的制备方法，其特征在于，所述对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂，包括：在所述半导体层背离所述衬底一侧形成第三保护层，所述第三保护层至少位于所述第一注入区，且至少露出所述半导体层位于所述第二注入区的部分；在所述第三保护层的保护下，对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂。
- 根据权利要求9所述的晶体管的制备方法，其特征在于，所述在所述半导体层背离所述衬底一侧形成第三保护层，包括：在所述第二保护层背离所述衬底一侧形成硬掩膜；对所述硬掩膜进行化学机械抛光，得到所述第三保护层；去除所述第二保护层。
- 根据权利要求9所述的晶体管的制备方法，其特征在于，所述在所述半导体层背离所述衬底一侧形成第三保护层，包括：在所述第二保护层背离所述衬底一侧形成硬掩膜；去除所述第二保护层，同时去除所述硬掩膜中与所述第二保护层重叠的部分，得到所述第三保护层。
- 根据权利要求9-11任一项所述的晶体管的制备方法，其特征在于，所述源区还包括接触区，所述半导体层还包括漏区；所述第三保护层还露出所述半导体层中位于所述接触区的部分和所述漏区的部分；所述在所述第三保护层的保护下，对所述半导体层中位于所述第二注入区的部分进行第二类型的掺杂，包括：在所述第三保护层的保护下，对所述半导体层中位于所述第二注入区进行第二类型的掺杂，得到第二掺杂层；对所述半导体层中位于所述接触区的部分进行第二类型的掺杂，得到第三掺杂层；对所述半导体层中位于所述漏区的部分进行第二类型的掺杂，得到第四掺杂层。
- 根据权利要求12所述的晶体管的制备方法，其特征在于，所述在所述第三保护层的保护下，对所述半导体层中位于所述注入区、所述第一接触区、以及所述漏区的部分进行第二类型的掺杂之后，所述晶体管的制备方法还包括：在所述有源层背离所述衬底一侧形成源极和漏极，所述源极与所述第三掺杂层接触，所述漏极与所述第四掺杂层接触。
- 一种芯片，其特征在于，包括衬底和通过权利要求1-11任一项所述的方法形成的晶体管，所述晶体管设置于所述衬底上；所述晶体管包括有源层，所述有源层包括源区，所述源区包括邻接的第一注入区和第二注入区；所述有源层包括位于所述第一注入区的冷源极；所述冷源极包括位于第一注入区的第一掺杂层、位于所述第二注入区的第二掺杂层、以及导电层；所述第一掺杂层与所述第二掺杂层互为N型掺杂和P型掺杂；其中，所述导电层在所述衬底上的正投影，与所述第一掺杂层和所述第二掺杂层的接触面在所述衬底上的正投影重叠，且所述导电层分别与所述第一掺杂层和所述第二掺杂层接触。
- 根据权利要求14所述的芯片，其特征在于，所述有源层还包括漏区；所述源区还包括与所述第一注入区邻接的接触区；所述有源层中位于所述接触区的第三掺杂层和所述有源层中位于所述漏区的第四掺杂层的掺杂类型，与所述第二掺杂层的掺杂类型相同；所述晶体管还包括源极和漏极，所述源极与所述第三掺杂层接触，所述漏极与所述第四掺杂层接触。
- 一种终端，其特征在于，包括权利要求14或15所述的芯片。
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