JP6671371B2 - トンネル電界効果トランジスタ及びその製造方法 - Google Patents

トンネル電界効果トランジスタ及びその製造方法 Download PDF

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Description

本発明は、垂直なトンネル経路を有するトンネル電界効果トランジスタ（ＴＦＥＴ）およびそのようなトンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法に関する。
ますます高性能になる携帯機器や高い能力を持ったコンピュータを開発するには、よりエネルギー効率の高いトランジスタが不可欠である。トランジスタの大きさが減少し続けるとともにパッケージング密度が増加して、トランジスタが１チップあたり１０９個を超えると、エネルギー消費が大きくなり過ぎるため、厄介な発熱につながる。通常の電界効果トランジスタ（ＭＯＳＦＥＴ）は改良され続け、それによってエネルギー消費も低減されてはいるが、そのスイッチング特性がエネルギー効率に原理的に限界を与えている。これは、トランジスタチャネルに注入される電荷キャリアの、室温における熱的に広がったエネルギー分布に関係している。スイッチング特性は、いわゆるサブスレッショルド係数（ｉｎｖｅｒｓｅ Ｕｎｔｅｒｓｃｈｗｅｌｌｅｎｓｔｅｉｇｕｎｇ）（サブスレッショルド勾配の逆数）（Ｓ）によって表すことができる。サブスレッショルド係数は、出力電流（イオン）を１桁（ｅｉｎｅ Ｄｅｋａｄｅ）（ｄｅｃ）増加させるためにゲート電圧を何ミリボルト（ｍＶ）増加させなければならないかを示すものである。室温では、最小のＳは６０ｍＶ／ｄｅｃになる。高性能プロセッサで使用されるような短チャネルトランジスタの場合、短チャネル効果は、ゲートの長さが３２ｎｍの場合でＳを約１００ｍＶ／ｄｅｃまで増加させる。これらの原理的な限界は、所定の閾値電圧における出力電流（Ｉｏｆｆ）を、つまりは損失をも増加させる。
トランジスタのエネルギー消費を低減するには、動作電圧（＝ドレイン電圧（Ｖｄｄ））とサブスレッショルド係数（Ｓ）を低減する必要がある。動的なエネルギー消費は、Ｖｄｄの２乗に比例するが、スイッチング周波数をさらに考慮するとＶｄｄの３乗にさえ比例する。Ｓを低減することが、Ｉｏｆｆを実質的に増加させることなく閾値電圧を低減することを可能にする。
これらの要求を満たすためには、新しいタイプのスイッチング素子、いわゆる“スティープスロープ・デバイス（ｓｔｅｅｐ ｓｌｏｐｅ ｄｅｖｉｃｅｓ）”が必要である。最も有望な考え方に、本明細書においてトンネルＦＥＴ（ＴＦＥＴ）と称するところのいわゆるバンド・ツー・バンド・トンネル効果（バンド間トンネル効果）（Ｂａｎｄ−ｔｏ−ｂａｎｄ ｔｕｎｎｅｌｉｎｇ）（ＢＴＢＴ）トランジスタと、エネルギー・フィルタが前置されたＭＯＳＦＥＴとが挙げられる。後者は、技術的な問題が大きいためにまだ実現化されていない。これまでに製造されたトンネル電界効果トランジスタは、出力電流が小さすぎ、さらに、Ｓが使用できない小さなゲート電圧領域（６０ｍＶ／ｄｅｃ未満）にしかないので、まだ期待に沿うものなっていないのが現状である。
図１は、従来のＭＯＳＦＥＴおよびトンネル電界効果トランジスタのスイッチング特性を概略的に示す。図示されているのは、ゲート電圧に対するドレイン側の電流（Ｉｄ）のトランスファー特性曲線（Ｔｒａｎｓｆｅｒｋｅｎｎｌｉｎｉｅ）である。破線は、６０ｍＶ／ｄｅｃのＭＯＳＦＥＴの最小のサブスレッショルド係数Ｓを示す。Ｖｔは閾値電圧を表す。シミュレーション計算によれば、トンネル電界効果トランジスタは、Ｓ＜６０ｍＶ／ｄｅｃに到達できる。さらに、トンネル電界効果トランジスタは、基本的にもっと低いゲート電圧でもスイッチを完全にオンにすることができる。こうして、ＭＯＳＦＥＴと比較して、Ｉｏｆｆを増加させることなく閾値電圧Ｖｔを（Ｓがより小さいことにより）低減できるため、より高いエネルギー効率を達成することができる。
図２は、ソース−チャネル−ドレイン構造、例えばｐ−ｉ−ｎ構造からなり、ゲート構造２０３，２０４を有するプレーナ型トンネル電界効果トランジスタの基本的な構造を示し、ゲート構造は、有利には、例えばＨｆＯ２といった、誘電率（ｋ）が大きいゲート絶縁体２０３を備えている。ゲート端子（ゲート電極）２０４は、金属層（例えば、ＴｉＮ）により構成される。ソース２０６およびドレイン２０５は、対称的に構成されたトランジスタの場合には、入れ替えることができる。トンネル接合２０２は、ソース側またはドレイン側のいずれかに選択的に設けることができる。符号２０１は真性シリコンを示している。
単純化するために、この従来技術については、ソース−チャネル接合でのトンネル接合を選ぶことにする。トランジスタは逆バイアスがかけられる。すなわち、ｐ−ＴＦＥＴについては、ｎ＋ドープされたソースがＶ＝０に設定され、ｐ＋ドープされたドレインおよびゲートに負の電圧が印加される。ｎ−ＴＦＥＴについては、同様に、ソースとドレインの極性ならびにドレイン電圧ないしゲート電圧の極性が入れ替わる。こうすることで、チャネル領域およびドレイン領域における伝導帯および価電子帯を高くする。電圧が十分に高いと、少数電荷キャリア（ここではホール）がソースの伝導帯からチャネル材料の価電子帯にトンネリングするような電子的なバンドの曲がりが生じる。ＷＫＢ近似によるトンネル確率ＴＷＫＢは：
Figure 0006671371
ここで、Λは自然長、ｍ＊は電荷キャリアの有効質量、Ｅｇはバンドギャップ、ΔΦはチャネル内の価電子帯の下端とソース内の伝導帯の上端との電位差、ｑは電子の電荷、そして
Figure 0006671371
 （ｈクロス）はプランク定数を２πで割ったものを意味する。自然長はΛは、ΛｇとΛｃｈの和である。一番目の被加数Λｇは、ゲートによるトランジスタの静電的な制御の目安であり、二番目の加数Λｃｈは、トンネル接合のシャープさ（急峻さ）を表す。
トンネル電流の電界依存性（Ｆｅｌｄａｂｈａｅｎｇｉｇｋｅｉｔ）はケーン（Ｋａｎｅ）モデルによって与えられる。それによれば、バンド・ツー・バンド‐トンネリングは、トンネル接合における電界と共に指数関数的に増加する。シミュレーション計算により、非常に高い誘電率を有するゲート絶縁体からの漏れ電場（ｅｌｅｋｔｒｉｓｃｈｅ Ｓｔｒｅｕｆｅｌｄｅｒ）（英語ではｆｒｉｎｇｉｎｇ ｆｉｅｌｄｓ（フリンジング電界））がより優れた特性につながることが算定された。
非特許文献１（Ｌ． Ｋｎｏｌｌ， Ｑ．Ｔ． Ｚｈａｏ， Ｌａｒｓ Ｋｎｏｌｌ， Ａ． Ｎｉｃｈａｕ， Ｓ． Ｔｒｅｌｌｅｎｋａｍｐ， Ｓ． Ｒｉｃｈｔｅｒ， Ａ． Ｓｃｈａｅｆｅｒ， Ｄ． Ｅｓｓｅｎｉ， Ｌ． Ｓｅｌｍｉ， Ｋ． Ｋ． Ｂｏｕｒｄｅｌｌｅ， Ｓ． Ｍａｎｔｌ， “Ｉｎｖｅｒｔｅｒｓ Ｗｉｔｈ Ｓｔｒａｉｎｅｄ Ｓｉ Ｎａｎｏｗｉｒｅ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｔｕｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ”， ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ ＶＯＬ． ３４， ＮＯ． ６， ｐｐ． ８１３−８１５， ２０１３．）。これまでに実現化されたナノワイヤ型バンド・ツー・バンド‐トンネル電界効果トランジスタは、サブシュレッショルド係数Ｓが６０ｍＶ／ｄｅｃ未満であることを示した。これは、シリサイド化された後にドーパント偏析が生じたソース領域を使用することによって、トンネル結合のシャープさが改善されたことに主に起因する。ただ、極めてドレイン電流が低い場合のみである。
ＴＦＥＴは、より小さいバンドギャップを有する半導体を用いても提案ないし製造されている。非特許文献２（Ｋ． Ｂｈｕｗａｌｋａ ｅｔ ａｌ． “Ｐ−Ｃｈａｎｎｅｌ Ｔｕｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｄｏｗｎ ｔｏ Ｓｕｂ−５０ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ” Ｊａｐ． Ｊ． ｏｆ Ａｐｐｌ． Ｐｈｙｓｉｃｓ ４５ （２００６） ３１０６ - ３１０９頁）より、シリコンゲルマニウム（Ｓｉ−Ｇｅ）によるプレーナ型ＴＦＥＴに関するシミュレーションが知られているが、それにより、より小さなバンドギャップの優位性を証明することができた。この優位性は、非特許文献３（Ｍ． Ｍ． Ｓｃｈｍｉｄｔ， Ｒ． Ａ． Ｍｉｎａｍｉｓａｗａ， Ｓ Ｒｉｃｈｔｅｒ， Ｒ． Ｌｕｐｔａｋ， Ｊ．−Ｍ． Ｈａｒｔｍａｎｎ， Ｄ． Ｂｕｃａ， Ｑ． Ｔ． Ｚｈａｏ ａｎｄ Ｓ． Ｍａｎｔｌ “Ｉｍｐａｃｔ ｏｆ ｓｔｒａｉｎ ａｎｄ Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ ｏｎ ｔｈｅ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｐｌａｎａｒ ＳｉＧｅ ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕｎｎｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒｓ”， Ｐｒｏｃ． ｏｆ ＵＬＩＳ ２０１１ Ｃｏｎｆｅｒｅｎｃｅ）の実験により確かめられたが、ただＳ＞６０ｍＶ／ｄｅｃであった。この着想では、Ｇｅを３０〜６５ａｔ％（アトミックパーセント）含有したＳｉ−Ｇｅ合金からなるソース、チャネルおよびドレインが調べられた。
また、縦型Ｉｎ０．５３Ｇａ０．４７Ａｓ０．４７バンド・ツー・バンド‐トンネル電界効果トランジスタは、不利なことにも、これまでのところ期待された結果をもたらさなかった。
さらに他の非特許文献４（Ｃ． Ｈｕ “Ｇｒｅｅｎ Ｔｒａｎｓｉｓｔｏｒ ａｓ ａ ｓｏｌｕｔｉｏｎ ｔｏ ｔｈｅ ＩＣ Ｐｏｗｅｒ Ｃｒｉｓｉｓ”， Ｐｒｏｃ． ｏｆ ＩＣＳＩＣＴ Ｃｏｎｆｅｒｅｎｃｅ， Ｐｅｋｉｎｇ， ２００８ （９７８−１−４２４４−２２１８６−２／０８ ＠２００８ ＩＥＥＥ）の着想は、複雑なヘテロ構造を使用し、この場合には、ｎ＋ドープされた歪シリコンの薄層が、ソース側におけるゲートの下側に、トランジスタの略ゲート中央まで、ｐ＋ドープされたＧｅの上に配置される。これにより、ｐ＋Ｇｅ／ｎ＋歪シリコンからなるトンネル接合ができる。この着想は、より小さなバンドギャップを有する材料をトンネル領域内に組み込む上述の長所を備えており、さらに、ゲートの下側に組み込むことでトンネル接合の面積が拡張される。この考え方の主な欠点は、これまで実現化を阻んできた困難な実装である。
また、非特許文献５（Ｂｈｕｗａｌｋａ ｅｔ ａｌ． Ｐｒｏｃ． ＥＳＳＤＥＲＣ２００４， ０−７８０３−８４７８−４／０４＠２００４ ＩＥＥＥ）の提案は、トンネル接合においてシャープな境界面を有する極薄ＳｉＧｅデルタ層を入れてトンネル電流を改善するというものだが、わずかに改善されるにしか至っていない。
特許文献１（米国特許第８２５８０３１号明細書）より、トンネル接合がゲートの電界に平行に沿ったＴＦＥＴの製造が公知とされている。カウンタドープされたポケット（ｇｅｇｅｎｄｏｔｉｅｒｔｅ Ｔａｓｃｈｅ）を有する縦型（垂直な）トンネル接合は、トンネル断面積を増加させ、したがってトンネル電流を増加させる。製造プロセスは、シリコン・オン・インシュレータ（ＳＯＩ）層から開始する。高ドープされたトンネル接合は、選択成長によって得られるが、これは、不利なことに欠陥密度が高いトンネル境界面を発生させかねない。これがまた、これらの欠陥を介したトンネリングにつながり、その結果、サブシュレッショルド係数（Ｓ）を大きくしてしまうことになる。
非特許文献６（Ｋａｎｇｈｏｏｎ Ｊｅｏｎ， Ｗｅｉ−Ｙｉｐ Ｌｏｈ， Ｐｒａｔｉｋ Ｐａｔｅｌ， Ｃｈａｎｇ Ｙｏｎｇ Ｋａｎｇ， Ｊｕｎｇｗｏｏ Ｏｈ， Ａｎｕｐａｍａ Ｂｏｗｏｎｄｅｒ， Ｃｈａｎｒｏ Ｐａｒｋ， Ｃ． Ｓ． Ｐａｒｋ， Ｃａｓｅｙ Ｓｍｉｔｈ， Ｐｒａｓｈａｎｔ Ｍａｊｈｉ， Ｈｓｉｎｇ−Ｈｕａｎｇ Ｔｓｅｎｇ， Ｒａｊ Ｊａｍｍｙ， Ｔｓｕ−Ｊａｅ Ｋｉｎｇ Ｌｉｕ， ａｎｄ Ｃｈｅｎｍｉｎｇ Ｈｕ， “Ｓｉ Ｔｕｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ａ Ｎｏｖｅｌ Ｓｉｌｉｃｉｄｅｄ Ｓｏｕｒｃｅ ａｎｄ ４６ｍＶ／ｄｅｃ Ｓｗｉｎｇ”， ２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １２１−１２２頁）の刊行物に、ホモ接合を有するＴＦＥＴで、ＮｉＳｉでシリサイド化されたソース領域を含むものについて報告されている。しかし、シリコン層の厚さまたは幅が変更されるときに、シリサイド化された領域のエッジの特殊な形状の再現性に欠ける。
米国特許第８２５８０３１号明細書
Ｌ． Ｋｎｏｌｌ， Ｑ．Ｔ． Ｚｈａｏ， Ｌａｒｓ Ｋｎｏｌｌ， Ａ． Ｎｉｃｈａｕ， Ｓ． Ｔｒｅｌｌｅｎｋａｍｐ， Ｓ． Ｒｉｃｈｔｅｒ， Ａ． Ｓｃｈａｅｆｅｒ， Ｄ． Ｅｓｓｅｎｉ， Ｌ． Ｓｅｌｍｉ， Ｋ． Ｋ． Ｂｏｕｒｄｅｌｌｅ， Ｓ． Ｍａｎｔｌ， "Ｉｎｖｅｒｔｅｒｓ Ｗｉｔｈ Ｓｔｒａｉｎｅｄ Ｓｉ Ｎａｎｏｗｉｒｅ Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｔｕｎｎｅｌ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ"， ＩＥＥＥ ＥＬＥＣＴＲＯＮ ＤＥＶＩＣＥ ＬＥＴＴＥＲＳ ＶＯＬ． ３４， ＮＯ． ６， ｐｐ． ８１３−８１５， ２０１３． Ｋ． Ｂｈｕｗａｌｋａ ｅｔ ａｌ． "Ｐ−Ｃｈａｎｎｅｌ Ｔｕｎｎｅｌ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒｓ ｄｏｗｎ ｔｏ Ｓｕｂ−５０ｎｍ Ｃｈａｎｎｅｌ Ｌｅｎｇｔｈ" Ｊａｐ． Ｊ． ｏｆ Ａｐｐｌ． Ｐｈｙｓｉｃｓ ４５ （２００６） ３１０６ - ３１０９頁 Ｍ． Ｍ． Ｓｃｈｍｉｄｔ， Ｒ． Ａ． Ｍｉｎａｍｉｓａｗａ， Ｓ Ｒｉｃｈｔｅｒ， Ｒ． Ｌｕｐｔａｋ， Ｊ．−Ｍ． Ｈａｒｔｍａｎｎ， Ｄ． Ｂｕｃａ， Ｑ． Ｔ． Ｚｈａｏ ａｎｄ Ｓ． Ｍａｎｔｌ "Ｉｍｐａｃｔ ｏｆ ｓｔｒａｉｎ ａｎｄ Ｇｅ ｃｏｎｃｅｎｔｒａｔｉｏｎ ｏｎ ｔｈｅ ｐｅｒｆｏｒｍａｎｃｅ ｏｆ ｐｌａｎａｒ ＳｉＧｅ ｂａｎｄ−ｔｏ−ｂａｎｄ−ｔｕｎｎｅｌｉｎｇ ｔｒａｎｓｉｓｔｏｒｓ"， Ｐｒｏｃ． ｏｆ ＵＬＩＳ ２０１１ Ｃｏｎｆｅｒｅｎｃｅ Ｃ． Ｈｕ "Ｇｒｅｅｎ Ｔｒａｎｓｉｓｔｏｒ ａｓ ａ ｓｏｌｕｔｉｏｎ ｔｏ ｔｈｅ ＩＣ Ｐｏｗｅｒ Ｃｒｉｓｉｓ"， Ｐｒｏｃ． ｏｆ ＩＣＳＩＣＴ Ｃｏｎｆｅｒｅｎｃｅ， Ｐｅｋｉｎｇ， ２００８ （９７８−１−４２４４−２２１８６−２／０８ ＠２００８ ＩＥＥＥ Ｂｈｕｗａｌｋａ ｅｔ ａｌ． Ｐｒｏｃ． ＥＳＳＤＥＲＣ２００４， ０−７８０３−８４７８−４／０４＠２００４ ＩＥＥＥ Ｋａｎｇｈｏｏｎ Ｊｅｏｎ， Ｗｅｉ−Ｙｉｐ Ｌｏｈ， Ｐｒａｔｉｋ Ｐａｔｅｌ， Ｃｈａｎｇ Ｙｏｎｇ Ｋａｎｇ， Ｊｕｎｇｗｏｏ Ｏｈ， Ａｎｕｐａｍａ Ｂｏｗｏｎｄｅｒ， Ｃｈａｎｒｏ Ｐａｒｋ， Ｃ． Ｓ． Ｐａｒｋ， Ｃａｓｅｙ Ｓｍｉｔｈ， Ｐｒａｓｈａｎｔ Ｍａｊｈｉ， Ｈｓｉｎｇ−Ｈｕａｎｇ Ｔｓｅｎｇ， Ｒａｊ Ｊａｍｍｙ， Ｔｓｕ−Ｊａｅ Ｋｉｎｇ Ｌｉｕ， ａｎｄ Ｃｈｅｎｍｉｎｇ Ｈｕ， "Ｓｉ Ｔｕｎｎｅｌ Ｔｒａｎｓｉｓｔｏｒｓ ｗｉｔｈ ａ Ｎｏｖｅｌ Ｓｉｌｉｃｉｄｅｄ Ｓｏｕｒｃｅ ａｎｄ ４６ｍＶ／ｄｅｃ Ｓｗｉｎｇ"， ２０１０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ， １２１−１２２頁
本発明の目的は、トンネル障壁の幅及びトンネル領域の大きさが、ゲート電極の電界に対するトンネル電流の向きによって効果的に調整できるトンネル電界効果トランジスタ（ＴＦＥＴ）を提供することである。
本発明のさらなる目的は、上述のトンネル電界効果トランジスタのための製造方法であって技術的に要求されることが少ないものを提供することである。
この課題は、本発明により、主請求項に記載のトンネル電界効果トランジスタの製造方法および従属請求項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）によって解決される。トランジスタおよび製造方法の有利な変形例は、それらにそれぞれ従属する下位請求項により与えられる。
本発明の範囲において、新規な類のトンネル電界効果トランジスタ（ＴＦＥＴ）が開発された。このトランジスタは、プレーナ型の構成によってでも、ナノワイヤを用いることによってでも、いずれでも実現化することができる。このトランジスタは、ｐ−ｉ−ｎ構造ができあがるように、湧き出し領域（Ｑｕｅｌｌｂｅｒｅｉｃｈ）（ソース（Ｓｏｕｒｃｅ））、目的領域（Ｚｉｅｌｂｅｒｅｉｃｈ）（ドレイン（Ｄｒａｉｎ））およびチャネル（Ｋａｎａｌ）から構成されている。通常は、ソースとドレインを規定するドープされた領域は、ドープされていないチャネルによって互いに空間的に分離されて存在する。チャネルに接するのは、トランジスタを制御するための制御電極（ゲート）をチャネルに対して隔てるための絶縁体（誘電体）（Ｄｉｅｌｅｋｔｒｉｋｕｍ）である。以下、全体を通して英語によるソース（Ｓｏｕｒｃｅ）、ドレイン（Ｄｒａｉｎ）、およびゲート（Ｇａｔｅ）という概念が使用される。
本発明によるトンネル電界効果トランジスタ（ＴＦＥＴ）は、特に、従来技術に対して二つの長所を有する。先ず一つには、短縮されたトンネル障壁、したがって短縮されたトンネル接合が提供される。本発明によれば、これは、一方では、ソース領域において、シリサイド化と、さらにはドーパント偏析とがなされることによって実現することができ、これらがシャープなトンネルエッジを生じさせる。
他方では、選択的で自己整合的なシリサイド化（ｓｅｌｅｋｔｉｖｅ ｕｎｄ ｓｅｌｂｓｔ ｊｕｓｔｉｅｒｅｎｄｅ Ｓｉｌｉｚｉｄｉｅｒｕｎｇ）によって、トンネル面積そのものが広げられ、本発明によるトンネル電界効果トランジスタ（ＴＦＥＴ）では、ゲートの電気力線に平行に延びるトンネル接合が形成されている。これは、文献では“直線トンネリング（Ｌｉｎｉｅｎｔｕｎｎｅｌｎ）”として知られており、いわゆる“点トンネリング（Ｐｕｎｋｔｔｕｎｎｅｌｎ）”とは対照的なものである。したがって、図３に概略的に示されているように、本発明によるトンネル電界効果トランジスタ（ＴＦＥＴ）は、バンドギャップがより狭い材料による、ゲート下側の拡張されたトンネル領域に、ゲートの電気力線に平行なトンネル接合をつなげる。
このとき、このトンネル接合は、小さなバンドギャップを有する材料において（例えば薄いＳｉＧｅ層において）実現される。この層は、シリコン層上に疑似格子整合で成長させられており、二軸性圧縮歪みによってバンドギャップが狭められている。以下に、ＳｉＧｅ層を取り上げて本発明をより詳細に説明するが、ＳｉＧｅの他にも例えばＳｉ−Ｇｅ−Ｓｎ、Ｇｅ−ＳｎまたはＧｅだけのような他の典型的な材料もまたエピタキシャル層に適していることは当業者には明らかである。
バンドギャップが小さいエピタキシャル層の材料の厚さは、このとき１０ｎｍを超えてはならない。制御電極の電界を用いたトンネルプロセスに必要な電荷キャリアの空乏化を可能にするためである。シリコン層は、例えば、絶縁体層（ＳＯＩ（英語でＳｉｌｉｃｏｎ−ｏｎ−Ｉｎｓｕｌａｔｏｒ））上のシリコンとしてもよいが、この基板に本発明が限定されることはなく、標準的なシリコン基板でも実施することができる。
ここで、本発明によれば、ドーピングは、ソース領域から出発して、ゲートの絶縁体の下側を横切る（ポケット領域）ように、そして、それにより拡大されたトンネル領域を実現するようにして行われる。この場合、ドーピングは、イオン注入による手段に限定されず、一例としてのＳｉＧｅ層の成長中におけるイン・サイチュ（ｉｎ−ｓｉｔｕ）ドーピングによっても実施することができる。ドーピングは、本発明によれば、ゲートの電気力線に平行なトンネル接合を実現するために、絶縁体の下側まで達する。
ドーピングが例えばイオン注入によって行われた場合、ドーパントの活性化は、一例としてのＳｉＧｅ層の二軸性圧縮歪みを疑似格子整合の成長を通して維持するために、低温（＜９００℃）の保護ガス雰囲気中でのアニーリングによって行うことができる。
ソース側では、エピタキシャル層のドープされた領域、例えばＳｉＧｅ層は、ゲートの縁まで除去され、その結果、相応のドープされたポケットのみがゲートの下に残る。
本発明によれば、これに続けてソース領域内にポケット領域に隣接する逆型にドープされた領域もさらに作成され、この領域によってｐ＋−ｎ＋トンネル接合と、従って、制御電極の電気力線に平行なトンネリングとが実現される。
本発明の第一の実施形態ではさらに、ゲートは、分離する層、いわゆるスペーサが側面に備えられている。このスペーサは、ドレイン側では、ドープされたＳｉＧｅ層上まで、ソース側では、シリコン層上まで達する。続いて、ソース側のシリコン層には、金属層が設けられる。
ここで、金属を選択するときに注意すべきことは、金属が、後続のシリサイド化の工程において専らシリコンとは反応するが、一例としてのＳｉＧｅ層とは反応しないことであり、それにより、自己整合的で選択的なシリサイド化が材料に関して実現して、本来のトンネリングが起きるようにするということである。ＳｉＧｅ層の場合には、自己整合的で選択的なシリサイド化のための金属として特にコバルトが適している。実際のシリサイド化の工程は、一例としてのＳｉＧｅ層の二軸性圧縮歪みを擬似格子整合の成長により得るために、低温において形成ガス下で改めて実施される。通常、シリサイド化は、できるだけ大きなトンネル面積を作り出すために、側方からゲートの下側に達するまで行われる。
その後、注入マスクを用いてシリサイドにのみ注入が行われる。低温での後続のアニール工程がこれに続き、このときに、これらドーパントがシリサイドから一例としてのＳｉＧｅ層へと外方拡散（ａｕｓｄｉｆｆｕｎｄｉｅｒｅｎ）（偏析）することで、制御電極の電気力線に平行なシャープなｐ＋−ｎ＋トンネル接合（ｐ＋−ｎ＋トンネル移行）（ｐ＋−ｎ＋−Ｔｕｎｎｅｌｕｅｂｅｒｇａｎｇ）が生成される。ここで、この工程は、シリサイドからのドーパントの外方拡散に限らず、シリコン層のドーピングを先ず行って、それに続けてシリサイド化を行うこと（第二の実施形態を参照）によっても実施することができる。ドーパント偏析のための適切な温度および対応する時間の選択は、ドーパントがシリサイドから隣接するポケット領域にどの程度拡散するかに影響を与え、必要に応じて当業者によって事前に実験的に決定することができる。
図４には、トンネル接合のバンド図が概略的に示されている。トンネル障壁の幅はＬｔで示されている。明らかなのは、従来技術から公知とされた、カウンタドープされた（ｇｅｇｅｎｄｏｔｉｅｒｔ）ポケット領域がない構成（破線）と比較すると、本発明が意図したとおりに、トンネル障壁の幅がより狭くなるということである。この幅は、逆型にドープされた（ｅｎｔｇｅｇｅｎｇｅｓｅｔｚｔ ｄｏｔｉｅｒｔ）ポケット領域が存在する場合（実線）、空乏領域がより狭いことに起因して現れるものである。
シリサイドからの自己整合的な外方拡散は、ＴＦＥＴに必要なソースドーピングを発生させる（図５の下側の曲線）。その上に載るポケットの逆型のドーピングは、トンネル接合における電界強度を増加させ、その結果、トンネル電流は上昇し続けることになる（図５における破線および点線）。ちなみに、選択的自己整合シリサイド化という概念は、金属がＳｉＧｅ層と反応しないために、特別なシリサイドが、一例としてのＳｉＧｅ層に悪影響を及ぼさない（選択的）こと及びドーピングとその後の外方拡散とにより自己整合的にトンネル接合のドーピングが生成されることを意味する。
トンネル接合を作製する際の自己整合プロセスは、本発明による製造方法の重要な長所である。これにより、数ナノメートルの精度でトンネル接合、つまり図６に示されているようなｐ−ｎ領域間の分割線を再現性良く作成することが可能となる。
トンネル接続部（Ｔｕｎｎｅｌｖｅｒｂｉｎｄｕｎｇ）が、シリサイド化およびその後の低温（＜７００℃）でのドーパントの偏析によって作製されると、この接続部は、例えば純粋にイオン注入だけといった従来の方法の場合に可能であるものよりも何倍もシャープである。このシャープなトンネル接続部は、短縮された自然長Λ、或いは方程式（１）によれば具体的にはΛｃｈにより、短縮されたトンネル障壁Ｌｔをもたらす。カウンタドープされたポケットを組入れることにより、このトンネル障壁Ｌｔはさらに短縮される。さらに、シリサイド化が行われた後のドーパントの偏析により、よりシャープな有利なトンネル接続部が実現されるだけでなく、トンネル接続部におけるより高い絶対的なドーパント濃度が可能になり、これがＴＦＥＴの線形出力特性を実現可能なものにする。
本発明による製造方法の更なる長所は、イン・サイチュ（ｉｎ−ｓｉｔｕ）ドーピングの場合とは異なり、シリサイドからの自己整合外方拡散によって、特に欠陥のないトンネル接合を作製できることである。
本発明によるトンネル接合は、プレーナ型１ゲートトランジスタならびにマルチゲートナノワイヤ（いわゆるコアシェル型ナノワイヤ電界効果トランジスタ）の両方で実施することができる。したがって、実施形態に応じて、相応に異なる製造方法が考えられ得る。
以下に、いくつかの例示的な実施形態および添付の図面に基づいて本発明をより詳細に説明するが、それにより本発明を限定するものではない。
標準的なＭＯＳＦＥＴおよびバンド・ツー・バンド‐トンネルトランジスタ（ＴＦＥＴ）のスイッチング特性をトランスファー特性曲線により概略的に示す図である。 従来技術によるトンネル電界効果トランジスタを示す図である。 本発明によるトンネル電界効果トランジスタの一実施形態を示す図である。 カウンタドープされたポケットがあるＴＦＥＴの構成と、それがないＴＦＥＴの構成に関するバンドモデルを概略的に示す図である。 プレーナ型のｐ型ＴＦＥＴのトランスファー特性（トランスファー特性曲線）を示す図であって、ｐドープされたポケットがそれぞれゲートの直ぐ下側にある本発明の二つの実施形態によるものと、ｐドープされたポケットがないものとを示し、このうちソース領域のドーピングについては、異なる二つのドーピング密度が調べられたトランスファー特性を示す図である。 ｎ＋−ｉ−ｐ＋構造を有する本発明によるトンネル電界効果トランジスタの概略的な構成を示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのプレーナ型の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。 本発明によるＴＦＥＴのナノワイヤを有する他の実施形態の製造を概略的に示す図である。
トランジスタに電流を供給する領域をソース領域と呼び、トランジスタから電流を排出する領域をドレイン領域と呼ぶ。ドレインとソース間の電流の制御または増幅は、半導体材料（基板）の導電領域および非導電領域をねらい通りに増大させたり縮小させたりすることによって行われる。通常であれば事前にｐドープされ、ｎドープされた半導体材料は、制御電極（ゲート）に印加される電圧またはそれによって生じる電界によって、電荷キャリアが増やされるか、あるいは欠乏する。
図５は、プレーナ型のｐ型ＴＦＥＴのトランスファー特性（ゲート電圧Ｖｇに対するドレイン電流Ｉｄのトランスファー特性曲線）を示し、ｐドープされたポケットがゲートの直ぐ下側にある本発明の二つの実施形態によるものと、ｐドープされたポケットがないものとを示し、このうちソース領域のドーピングについては、異なる二つのドーピング密度が調べられたトランスファー特性を示す図である。Ｇｅが５５ａｔ％のＳｉＧｅ層は、５ｎｍの初期層厚さを有する。カウンタドープされたポケットを有する実施形態の場合に流れ込む電流（ドレイン電流）は、この実験では２桁近く増加し、サブスレッショルド係数Ｓは、２００ｍＶ／ｄｅｃから１００ｍＶ／ｄｅｃに改善する。さらに改善された技術構成であれば、Ｓ＜６０ｍＶ／ｄｅｃになり、したがって、特にエネルギー効率の良いトランジスタになる。ｐドープされたポケットがないトランジスタに対して、本発明による二つの実施形態の場合のオフ電流（最小電流）が低下していることも明らかに看て取れる。つまり、本発明によるトランジスタにおいては、最小電流に対する限界電流の比は、有利にも少なくとも５０倍程度増加する。ＴＦＥＴに特有の両極性特性も、ポケットが使用されれば抑制される。というのも、ソース側では、有利な直線トンネリング（Ｌｉｎｉｅｎｔｕｎｎｅｌｎ）が起こり、ドレイン側では、点トンネリングが起きるからである。
図６は、縦型トンネル接合（垂直なトンネル接合）（ｖｅｒｔｉｋａｌｅｒ Ｔｕｎｎｅｌｕｅｂｅｒｇａｎｇ）を有する本発明によるバンド・ツー・バンド‐トンネル電界効果トランジスタ（ＴＦＥＴ）の実施形態の概略的な構造を示す。ゲート構造は、高誘電率ゲート絶縁体（ＨｆＯ２）と、ＴｉＮからなる金属ゲートとから形成される。ｉ−ＳｉＧｅからなるチャネル領域は、真性、つまり名目上ドープされておらず、ドレイン領域はこの例ではｐドープされている。ゲートの下側には、ソース側にｐドープされたポケットが配置されている。このポケットは、本発明によりカウンタドープされた（ｎドープされた）（シリサイド領域からのドーパントの外方拡散によって形成された）領域に隣接し、その場所に大体１０ｎｍ程度の範囲に亘って規則正しく拡がる縦型のトンネル接合を形成する。
以下に、本発明によるＴＦＥＴを製造するためのプロセスの個々の工程を、図７〜図１２に示されたプレーナ型ＴＦＥＴに基づき例示的に説明するが、これにより製造のバリエーションに制限が加えられるものではない。
図７には、Ｓｉ（１００）基板１０１が示されている。この基板は、その上に配置された半導体機能層（シリコンゲルマニウム層Ｓ１−ｘＧｅｘ（ここで０＜ｘ＜１））を有している。ＳｉＧｅ層は、シリコン基板１０１上に擬似格子整合で成長させた。このとき、擬似格子整合の成長によるＳｉＧｅ層内の二軸性圧縮歪みが、緩和されたＳｉＧｅに比べてバンドギャップを狭くする。
図８に記載されているように、例えば厚さ５ｎｍのＳｉＧｅ層１０２が上に配置されたシリコン基板１０１上に、標準的なＭＯＳＦＥＴの製造に従って先ずゲート１０４を作製した。これに関し、シリコンゲルマニウム層１０２上に後続の層を全面的に堆積させた。ゲート絶縁体ＨｆＯ２は、後にチャネルになる薄いＳｉＧｅ層１０２上に、原子層堆積法（英語でａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ，ＡＬＤ）によって約２〜４ｎｍの厚さで堆積させた。ＴｉＮゲート１０４は、パルス式の気相堆積法によって着設した。例えばＴｉＮおよびポリシリコンからなるゲート全体は、通常は、全体の層厚が４０〜１５０ｎｍの間にある。ゲートは、その後、反応性イオンエッチングと選択的湿式化学エッチング（Ｎａｓｓｃｈｅｍｉｅ）でパターニングした。
図９は、シリコンゲルマニウム層１０２にドーピングが施される次の工程を示す。ＳｉＧｅ層にホウ素イオンを注入して、制御電極の直ぐ下側にｐドープされたポケット（左側）とｐドープされたシンク（右側）を形成した。このとき、意識的にエネルギーは十分低く選択し、専らＳｉＧｅ層だけが注入もしくはドーピングされて、下側にあるシリコンは注入もドーピングもされないようにした。さらに、ドーパントは、ＳｉＧｅ層の二軸性圧縮歪みの緩和を避けるために、低温（＜９００℃）で活性化された。
図１０は、その後どのように、ｐドープされた領域１０６がさらにドライエッチング工程によってゲートの直ぐ下側の領域に達するまで完全に取り除かれたかを示している。ドライエッチングは、絶縁体１０３およびゲート１０４の下側までは行われなかった。したがって、ゲートの下側にはｐドープされたポケット１０６が残っている。
制御電極の電界によってＳｉＧｅ層内に電荷キャリアの空乏化を実現できるようにするのに元のＳｉＧｅ層１０２が１０ｎｍより厚くなければ、ｐドープされた領域をシリコン層１０１に達するまで除去するのにはさらに有利である。
次の、ソース領域をシリサイド化する工程（図１１参照）のために、ＳｉＯ２または窒化シリコンからなる酸化物スペーサ１０７を側方に配置した。酸化物スペーサは、ＭＯＳＦＥＴ技術の標準的な方法によって製造された。酸化物スペーサ１０７はまた、絶縁体１０３およびゲート１０４を保護する。
続いて、電子ビーム蒸着法により、エッチング後に露出したシリコン層１０１の上に金属を着設した。この場合、金属として適しているのは、Ｓｉ層のシリコンとは反応するがＳｉＧｅ層とは反応しない金属である。ここで、ＳｉＧｅ層は一例として理解されるべきものである。Ｓｉ−ＳｉＧｅの材料系に対してはコバルトが適している。これは、コバルトシリサイドの形成がＳｉ／ＳｉＧｅ境界面において有利にも自ずと止まるからである。Ｇｅはシリサイドに取り込まれない。対照的に、シリサイド化に最も一般的に使用されるＮｉは、Ｎｉ−Ｓｉ−Ｇｅ化合物を形成し、したがってＳｉＧｅチャネル層を侵食する。必要に応じて、第一の金属層を酸化から保護するために、第一の金属層にさらなる層を着設してもよい。
その後、ソース領域にシリサイド化工程を施し、金属層からの金属をシリコン層中に拡散浸入させてシリコンと金属化合物であるシリサイドを形成した。ソース側にある酸化物スペーサ１０７とポケット領域１０６の両方の下側を横切るシリサイド領域１０８が出来た。
マスキング１０９は、次のドーピングをソース領域に限定する。ドーピングは、その後の温度処理を伴うイオン注入、または別のドーパント拡散プロセスにより行うことができる。このとき、ソース側のドーピングは、ドープされたポケット１０６およびドレイン領域１０５とは逆型の、つまりこの場合はリンによるｎ型ドーピングとして行われる。
シリサイド化された領域１０８にリンイオンをドーピングした直後に、トランジスタを窒素雰囲気中で５００℃で１０秒間処理する。このときに、リンがコバルトシリサイド１０８から一方ではＳｉ基板１０１内に、さらに重要なのは側方や上方、ｐドープされたＳｉＧｅ層（ドープされたポケット）１０６内に至るまで外方拡散する。このプロセスでは、シリサイドからの例えばリンの外方拡散が、熱処理（例えば、５００℃で１０秒）により数ナノメートル精度で正確に制御でき、トンネルＦＥＴにとって重要なシャープな（境目がはっきりした）ドーピングプロファイルを生成することができ、直接的なイオン注入とは対照的に、熱的な外方拡散がＳｉＧｅ層に結晶欠陥を生じさせることがない点が有利である。このことは、トンネルＦＥＴのＳを劣化させる欠陥由来のトンネリングを最小化するために重要である。
したがって、プロセスパラメータの選択により、有利にも、逆型にドープされたポケット領域のＳｉＧｅにリンが数ナノメートルだけ拡散浸入することで、ｐｎ接合（＝トンネル接合）が好ましくもＳｉＧｅ層のほぼ真ん中に形成される。
このようにして、ＳｉＧｅ層内且つゲートの直ぐ下側に縦型のｎ＋−ｐバンド・ツー・バンド‐トンネル接合（図１３に矢印で示されている）を形成することができた。ｎ＋ソース領域１１１のドーパント密度は、シリコンの場合１０２０ｃｍ−３の範囲内にあるべきであるのに対して、カウンタドープされたポケット１０６のドーパント密度は、必要に応じて１０１８ｃｍ−３〜１０２０ｃｍ−３の間で調整することができ、これによりプレーナ型ＴＦＥＴの線形出力特性を得ることができる。
本発明によるバンド・ツー・バンド‐トンネル電界効果トランジスタ（ＴＦＥＴ）は、別の方法でも製造することができる。別の製造ルートは、先ずは図７〜１０に示されている工程のステップに従って進行する。
しかしながら、エッチング後に露出したシリコン層１０１には、今度は最初にドーピングが行われる。このドーピングは、イオン注入または他の拡散プロセスによって実行することができる。ソース側におけるドーピングは、ドープされたポケット１０６とは逆型の、そして必要があればドレイン領域１０５とは逆の、つまりこの例ではリンイオンによるｎ型ドーピングとして行われる（図１４参照）。ドーピングは、ポケットまで行われてもよいが、元のドーピングを覆いつくすことがあってはならない。その場合にはｎ＋−ｐ＋トンネル接合がもはや存在しないということになってしまうからである。活性化は、ドーピングの直後でも行うことができるが、後続のシリサイド化工程によっても後追いで行うこともできる。
続いて、今度はｎドープされたシリコン層１１０の上に電子ビーム蒸着法によって金属が着設される。金属としてこの場合適しているのは、Ｓｉ層のシリコンとは反応するが、ＳｉＧｅ層とは反応しないようなものである。場合によっては、金属層を保護するためのさらなる層を酸化前に金属層上に着設してもよい。
次いで、既にｎ−ドープされたソース領域にシリサイド化工程が施され、この工程において、金属が金属層からｎドープされたシリコン層を通って側方からＳｉ層１０１内にまで拡散浸入し、特にＳｉ−Ｇｅ境界面に至るまで拡散浸入してシリサイドを形成し、そこに本発明による有利な縦型ｎ＋−ｐ＋トンネル接合１１１を形成する。
先に例示的に述べた製造プロセスはさらに、非常に小さな構造、例えばマルチゲートを有するナノワイヤＴＦＥＴやＦｉｎ−ＴＦＥＴといったものにも適用することができる。
以下に、図１５〜２１に基づいて他の例示的な製造プロセスを具体的に示すが、これは限定としてみるべきではない。この例では、ゲートはＴＦＥＴの周りを取り囲むように設けられる。このとき、トンネル接合は、ゲートの電界とそれぞれ平行に配置されており、それぞれソース側では選択的シリサイド化と、ドーパント偏析によるドーピング析出（Ｄｏｔｉｅｒｕｎｇｓａｕｓｌａｇｅｒｕｎｇ）がなされていることで、本発明によるトンネル接合が形成される。
図１５は、例えばシリコンからなる自立型半導体ナノワイヤ１２１を示している。このナノワイヤは、絶縁層１２２の上に配置されており、この絶縁層がまた基板１０１上に配置されている。平行に整列された多重ワイヤを有するアレイは、エッチングプロセスと組み合わされたリソグラフィーにより直接的に製造されるか或いはナノワイヤ成長によって製造される。
次の工程では、ナノワイヤ１２１の周りを均一に取り囲むように、エピタキシャル層１２３を例えば化学気相成長（英語ではＣｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって成長させる。エピタキシャル層１２３は、例えば、バンドギャップが小さく、層厚が１０ｎｍ未満の高濃度にドープされた半導体層とすることができる。そのような層に適した材料として、特にＳｉＧｅ、Ｇｅ、ＧｅＳｎまたはＳｉＧｅＳｎを挙げることができるが、本発明によれば、他の半導体材料も使用することができる。
この場合、ドレイン側とチャネル領域の一部の上のエピタキシャル層を選択的に除去した後、標準的なやり方でゲート構造を本例においてはリング状に形成する。この目的のために、先ずゲート絶縁体１２４が、さらに続けてゲート金属１２５が、図１７に示されているように然るべく着設されて配置される。
続いて、ゲートに覆われていないエピタキシャル層１２３を除去することにより、図１８から分かるように、ドープされた（リング型の）周回するゲートが、ゲート絶縁体の下側に残るので、リングゲート（英語ではＧａｔｅ−Ａｌｌ−Ａｒｏｕｎｄ（ＧＡＡ））が部品の最適な静電的制御を保証する。これはトンネルＦＥＴにとって特に有利である。というのも、これにより、ゲート電圧を印加することでトンネル接合内に特に高い電界強度が得られるようになり、これがトンネル確率を高め、それに伴ってドレイン電流を増加させるからである。
ゲート構造は、ＳｉＯ２または窒化シリコンからなる側方に配置された酸化物スペーサ１２６によって保護される。
さらに、図１９による構成では、シリサイド化された領域１２８がソース側に先ず形成され、選択的自己整合シリサイド化は、ナノワイヤ１２１のみに関係し、ドープされたポケット１２３には影響を及ぼさない。場合により、シリサイド化がドレイン側でも行われてもよい。これに続いて、ポケットとは逆型の、ソース側におけるシリサイド化された領域１２８のドーピングが行われ、次いでドーパントがシリサイドから出てポケット１２３上に至るまで外方拡散し、その結果、本発明により高ドープされたシリサイド化された領域１２９ができる。
この場合においても、本発明による高ドープされたシリサイド化された領域１２９が、選択的なシリサイド化と後続のドーピングおよび外方拡散によって最初に形成されるかどうか、或いは、代替的に、領域１２９が、シリコン層の最初に行われたドーピングと後続のシリサイド化および外方拡散によって形成されるかどうかは重要ではない。
続いて、ナノワイヤ１２１のドーピングによってドープされたドレイン領域１２７がさらに形成され、ドレイン領域１２７側におけるドーピングは、高ドープされたシリサイド化された領域１２９のドーピングとは逆型に選択される。
図２１には、図２０の構成によるトランジスタが断面で示されている。切断面は図２０において破線で表されている。ゲート電圧が印加されると、ナノワイヤの中心に配置された高ドープされたシリサイド化された領域１２９と、反対ドープされた周回するポケット１２３との間の境界面でトンネリング（矢印によって表されている。）が起きる。
この最後の実施形態の特別な特徴は、このほぼ“線”トンネリング以外の何ものでもないものが、従来の“点”トンネリングによる実施形態と比較して、より高いトンネル電流、就中より小さなサブスレッショルド係数（Ｓ）を実現できる可能性を有することである。このうちサブスレッショルド係数は、トランジスタの高いエネルギー効率の前提条件である。
１０１：シリコン基板
１０２：エピタキシャル層、例えばＳｉＧｅ層
１０３：ゲート電極のための絶縁体
１０４：ゲート電極
１０５：ドープされたドレイン領域
１０６：ドープされたポケット領域
１０７：側方に配置された酸化物スペーサ、例えばＳｉＯ２または窒化シリコンからなる
１０８：シリサイド、例えばＣｏＳｉまたはＣｏＳｉ２
１０９：マスク
１１０：ドープされたシリコン
１１１：高ドープされた半導体領域、シリサイドからのドーパントの偏析により形成された領域
１２１：半導体材料からなるナノワイヤ
１２２：絶縁体
１２３：ドープされたエピタキシャル層、例えばＳｉＧｅ層の形成するポケット領域
１２４：ゲート電極のための絶縁体
１２５：ゲート電極
１２６：側方に配置された酸化物スペーサ、例えばＳｉＯ２または窒化シリコンからなる
１２７：ドープされたドレイン領域
１２８：シリコン、例えばＣｏＳｉまたはＣｏＳｉ２
１２９：高ドープされた半導体領域、シリサイドからのドーパントの偏析により形成された領域

Claims (16)

  1. ソース領域、チャネル領域及びドレイン領域を有するトンネル電界効果トランジスタ（ＴＦＥＴ）を製造する方法であって、
    −シリコン基板（１０１，１２１）上にエピタキシャル層（１０２，１２３）が配置され、
    −この層の上に、ゲート電極（１０４，１２５）を有するゲート構造が着設され、ゲート絶縁体（１０３，１２４）がゲート電極とシリコン基板との間に配置され、
    −ドープされたポケット領域（１０６，１２３）が、ゲート領域に隣接するようにゲート絶縁体（１０３，１２４）の下側に形成され
    る工程を有する方法において、
    −ソース領域には、選択的にシリサイド化された領域（１０８，１２８）がゲートの下側に至るまで形成されており、
    −ソース領域にはさらに、ポケット領域（１０６，１２８）とは逆型にドープされた領域（１１１，１２９）が、シリサイド化された領域（１０８，１２８）からのドーパントの外方拡散によってポケット領域（１０６，１２８）に隣接して形成され、これにより、トンネル接合のトンネリングがゲート電極（１０４，１２５）の電気力線に平行に実現されることを特徴とする方法。
  2. エピタキシャル層にＳｉ−Ｇｅ、Ｇｅ、Ｇｅ−ＳｎまたはＳｉ−Ｇｅ−Ｓｎが用いられる請求項１に記載の方法。
  3. ドープされた領域（１１１，１２９）は、ソース領域（１０８，１２８）の選択的なシリサイド化、続いてドーピング、さらに続いてドーパントの外方拡散によって生成される請求項１から２のいずれか一項に記載の方法。
  4. ドープされた領域（１１１，１２９）は、ソース領域（１１０）のドーピング、続いて選択的シリサイド化、さらに続いてドーパントの外方拡散によって生成される請求項１から２のいずれか一項に記載の方法。
  5. ドーパントの外方拡散は、シリサイド化された領域（１０８，１２８）からポケット領域（１０６，１２８）内に至るまで行われる請求項１から４のいずれか一項に記載の方法。
  6. ドープ領域（１１１，１２９）は、シリサイド化された領域（１０８，１２８）に対して自己整合的に形成される請求項１から５のいずれか一項に記載の方法。
  7. プレーナ型のＳｉ基板が使用され、逆型にドープされた領域（１１１）が、ドープされたポケット領域の下に形成される請求項１から６のいずれか一項に記載の方法。
  8. 逆型にドープされた領域（１２９）が、周囲のドープされたポケット領域（１２３）の中心に形成される請求項１から６のいずれか一項に記載の方法。
  9. ドレイン領域（１０５）は、ドープされたポケット領域（１０６，１２３）と同じ導電型にドープされる請求項１から８のいずれか一項に記載の方法。
  10. トンネル電界効果トランジスタ（ＴＦＥＴ）であって、
    −Ｓｉ基板（１０１，１２１）と、
    −その上に配置されたエピタキシャル層（１０２，１２３）と、
    −その上に配置された、ゲート電極（１０４，１２５）と、当該ゲート電極とＳｉ基板との間に配置されたゲート絶縁体（１０３，１２４）とを有するゲート構造と、
    −ゲート絶縁体の下側に配置されたチャネル（１０２，１２１）及び当該チャネルに隣接するドレイン領域（１０５，１２７）と、
    −ゲート絶縁体（１０３，１２４）の下側且つチャネル（１０２，１２１）に隣接して配置されたドープされたポケット領域（１０６，１２３）及び当該ポケット領域に隣接するソース領域と、
    を有するトンネル電界効果トランジスタにおいて、
    −ソース領域は、少なくとも部分的にゲート構造の下側に配置されているシリサイド化された領域（１０８，１２８）を有し、
    −ソース領域は、ポケット領域（１０６，１２３）とは逆型にドープされた第一の領域（１１１，１２９）を有し、当該領域が、カウンタドープされたポケットに隣接するとともに少なくとも部分的に当該ポケットの下側に配置され、シリサイド化された領域に隣接して配置されており、縦型トンネル接合がゲート電極（１０４，１２５）の電気力線に平行に存在し、このトンネル接合を通して、ゲート電極の電気力線に平行にトンネリングを行なうことができる
    ことを特徴とするトンネル電界効果トランジスタ。
  11. Ｓｉ−Ｇｅ、Ｇｅ、Ｇｅ−ＳｎまたはＳｉ−Ｇｅ−Ｓｎを含むエピタキシャル層を有する請求項１０に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
  12. ポケット領域（１０６，１２３）とは逆型にドープされた領域（１１１，１２９）は、３ｎｍから５ｎｍの間の層厚を有する請求項１０から１１のいずれか一項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
  13. プレーナ型のＳｉ基板（１０１）を有し、ポケット領域（１０６）とは逆型にドープされた領域（１１１）がポケット領域の下側に配置されている請求項１０から１２のいずれか一項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
  14. Ｓｉ基板としてのナノワイヤ（１２１）と、環状のポケット領域（１２３）と、環状に配置されたゲート構造（１２４，１２５）とを有し、環状のポケット領域とは逆型にドープされた領域（１２９）が、ポケット領域（１２３）の中央に配置されている請求項１０から１２のいずれか一項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
  15. ソース領域（１２８，１２９）、チャネル領域（１２１）およびドレイン領域（１２７）は、ナノワイヤの内部に形成されている請求項１１から１４のいずれか一項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
  16. 逆型にドープされたポケットは、１０１８ｃｍ−３〜１０２０ｃｍ−３の間のドーパント密度を有している請求項１１から１５のいずれか一項に記載のトンネル電界効果トランジスタ（ＴＦＥＴ）。
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