KR102370148B1 - 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법 - Google Patents

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Abstract

스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법이 개시된다. 본 발명의 일 실시예에 따른 스팁-슬롭 전계 효과 트랜지스터는 기판 상에 형성되는 소스, 채널 영역과 드레인; 상기 채널 영역 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에 형성되는 플로팅 게이트; 상기 플로팅 게이트 상부에 형성되는 전이층; 및 상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하고, 상기 스팁-슬롭 전계 효과 트랜지스터는 상기 컨트롤 게이트에 기준 전위 이상을 인가하여 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시킬 수 있다.

Description

스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법 {STEEP-SLOPE FIELD-EFFECT TRANSISTOR AND FABRICATION METHOD}
본 발명은 스팁-슬롭(steep-slope) 동작이 가능한 전계 효과 트랜지스터(Field-Effect Transistor; FET)의 구조와 그 제조 방법에 관한 것으로, 보다 상세하게는 기존 FET의 게이트(gate) 상부에 전이층(transition layer)과 컨트롤 게이트(control gate)를 가지는 트랜지스터에서, 스팁-슬롭 성능을 구현할 수 있는 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법에 관한 것이다.
4차 산업 혁명 시대를 맞아, 최근 인공지능(AI), 자율주행차, 빅데이터, 증강/가상 현실(AR/VR), 사물인터넷(IoT) 등의 관련 산업의 급격한 수요증가가 일어나고 있다. 그리고 이 모든 산업의 기반이 되는 반도체 산업의 중요성과 시장이 점점 커지고 있다. 기존에는 처리 불가능한 방대한 양의 데이터를 모바일 기기와 대형 서버 등에서 생산, 저장, 가공하기 위해서는 반도체 소자의 고성능화와 고집적화, 그리고 이로 인해 높아진 소비전력을 줄이기 위한 저전력화가 필수적이다.
반도체 산업은 1960년대 실리콘(Si) 및 실리콘 산화물(SiO2)을 이용한 금속 산화막 반도체 전계 효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor; MOSFET)가 개발된 후 급속도로 발전해오고 있다. 이러한 실리콘 기반 MOSFET의 미세화 공정과 기술의 개발은 성공적으로 반도체 산업을 이끌어 왔으나, 실리콘 반도체가 지니는 고유한 물리적, 재료적 특성 탓으로 초미세 공정을 통한 성능향상은 한계에 직면하였다. 또한, 미세화로 인해 파생되는 높은 누설전류와 상대적으로 높은 동작 전압이 초래하는 높은 전력 소비량은 현재 실리콘 기반 반도체 소자의 가장 큰 문제점 가운데 하나로 대두되고 있다.
반도체 소자의 소비전력은 동작 소비전력, 쇼트-서킷(short-circuit) 소비전력, 그리고 누설 소비전력을 합한 값으로 정의되며, 총 소비전력을 줄이기 위해서는 트랜지스터 성능 지표 중에서도 오프(off) 상태에서의 누설전류값, 그리고 온(on) 상태로 만들기 위해 필요한 구동 전압을 모두 줄여야 한다.
한편 기존의 MOSFET의 경우 채널 형성이 열적 확산(thermionic diffusion)을 통해 일어나기 때문에, 온도에 따라 온-오프(on-off) 스위칭(switching) 동작 속도의 한계치를 가지고 있다. 이 스위칭 동작은 트랜지스터 전기적 특성의 기울기값, 즉 문턱 전압 이하 기울기(subthreshold swing; SS)로 정해지는데, 이 SS값은 상온에서의 물리적 한계값인 60 mV/decade보다 작아질 수 없다. 이 한계 때문에 기존의 MOSFET에서는 구동전압을 일정 수준 이하로 낮출 수가 없었다. 특히, 동적 상태에서의 소비전력보다 정적 상태에서의 소비전력이 증가하는 현시점에서 정적 상태의 소비전력을 낮출 수 있는 신개념?신구?* 소자 개발이 요구되고 있다.
따라서, 이러한 문제점을 해결하고 구동전압과 누설전류를 모두 낮추기 위해서는 기존의 열적 확산에 의존하는 동작 기전과 완전히 다른 새로운 온-오프 스위칭 메커니즘 발굴이 절실히 필요한 실정이다. 실리콘 기반 CMOS의 60 mV/dec의 한계를 극복하는 일명 스팁-슬롭(steep-slope) 신개념 반도체 소자의 개발은 동작전압을 낮춤과 동시에 누설전류도 줄여 기존 반도체 소자의 저전압, 저전력, 집적도의 한계를 해결할 수 있어, 기존의 MOSFET 기반 반도체 소자를 대체할 뿐만 아니라, 앞으로의 4차 산업 혁명을 선도하는 기술이 될 것으로 예상된다.
MOSFET의 한계를 극복하기 위해 다양한 스팁-슬롭 전계 효과 트랜지스터가 개발되었으나, 기존의 스팁-슬롭 전계 효과 트랜지스터들은 MOSFET과 다른 구조의 동작 원리로 동작하여 온-전류(on-current)가 MOSFET에 비해 작고 소형화에 한계가 존재한다. 여기에 더해 스팁-슬롭을 보이는 드레인 전류 구간이 전체 스위칭 전류 구간 중 30% 수준에 불과하다.
따라서, 기존 스팁-슬롭 전계 효과 트랜지스터들의 한계인 온-전류, 제한된 스팁-슬롭 성능, 소형화 가능성을 모두 해결할 수 있는 구조가 필요하다.
본 발명의 실시예들은, 기존 FET의 게이트(gate) 상부에 전이층(transition layer)과 컨트롤 게이트(control gate)를 가지는 트랜지스터에서, 스팁-슬롭 성능을 구현할 수 있는 스팁-슬롭 전계 효과 트랜지스터와 그 제조 방법을 제공한다.
구체적으로, 본 발명은 기존 MOSFET의 구조 및 동작 원리를 기반으로 하여 높은 온-전류와 소형화 가능성을 충족시키는 동시에 전체 스위칭 전류 구간 중 50% 이상에서 60 mV/dec 이하 SS 성능을 보이는 신구조 스팁-슬롭 전계 효과 트랜지스터의 구조, 동작 원리 및 그 제조 방법을 제공한다.
다만, 본 발명이 해결하고자 하는 기술적 과제들은 상기 과제로 한정되는 것은 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범상부에서 다양하게 확장될 수 있다.
본 발명의 일 실시예에 따른 스팁-슬롭 전계 효과 트랜지스터는 기판 상에 형성되는 소스, 채널 영역과 드레인; 상기 채널 영역 상부에 형성되는 게이트 절연막; 상기 게이트 절연막 상부에 형성되는 플로팅 게이트; 상기 플로팅 게이트 상부에 형성되는 전이층; 및 상기 전이층 상부에 형성되는 컨트롤 게이트를 포함한다.
상기 스팁-슬롭 전계 효과 트랜지스터는 상기 컨트롤 게이트에 기준 전위 이상을 인가하여 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시킬 수 있다.
상기 채널 영역은 평면형(planar) 구조, 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조와 다중 나노와이어(multi-nanowire) 구조를 포함하는 돌출형 구조와 매립형 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 돌출형 구조의 채널 영역은 핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조 및 다중 나노와이어(multi-nanowire) 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 매립형 구조의 채널 영역은 버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 채널 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 채널 영역, 상기 소스와 상기 드레인은 실리콘(silicon), 게르마늄(germanium), 실리콘 게르마늄(silicon-germanium), 인장 실리콘(strained silicon), 인장 게르마늄(strained germanium), 인장 실리콘 게르마늄(strained silicon-germanium) 및 절연층 매몰 실리콘(silicon on insulator; SOI), 3-5족 반도체 물질들 중 적어도 하나를 포함할 수 있다.
상기 소스 및 상기 드레인은 수평형 트랜지스터의 경우에 상기 채널 영역의 좌우에 형성되고, 수직형 트랜지스터의 경우에는 상기 채널 영역의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 상기 드레인은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 적어도 하나 이상에 의해 형성될 수 있다.
상기 금속실리사이드로 형성된 상기 소스 및 상기 드레인은 텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선할 수 있다.
상기 게이트 절연막은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO2), 하프늄 지르코늄 옥사이드(HZO), 하프늄 옥시나이트라이드(HfON) 중 적어도 하나를 포함할 수 있다.
상기 플로팅 게이트는 금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘, 실리사이드 중 적어도 하나 이상의 물질을 포함할 수 있다.
상기 플로팅 게이트는 채널 구조에 따라 평면형 게이트(planar-gate), 다중 게이트(multiple-gate)와 전면 게이트(gate-all-around) 구조를 포함하는 돌출형 게이트 구조와 매립형 게이트 구조 중 적어도 하나의 구조로 형성될 수 있다.
상기 돌출형 게이트 구조의 플로팅 게이트는 핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 돌출형 게이트 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 매립형 게이트 구조의 플로팅 게이트는 버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 게이트 구조 중 어느 하나의 구조로 형성될 수 있다.
상기 전이층은 실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(carbon nanotube, MoS2, 및 그래핀 중 적어도 하나), 질화규소(Si3N4), 질화막(nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(oxide), 알루미늄 옥사이드(Al2O3), IGZO, 및 하프늄 옥사이드(HfO2), 전이 물질, 반도체 물질(SrTiO3, SrZrO3, NiO, TiO2, HfOx, AlOx, NiOx, TiOx, TaOx, TaN, CuxO, CuOx, TiN, TaN, WOx, SiNx, VO2, IrO2, ZrOx, ZnO, NbOx, IGZO, HZO, HfON), 고체 전해질 물질(상기 고체 전해질 물질은 황화물계 소재, 산화물계 소재와 이온 전도성 폴리머를 포함함) 중 적어도 하나를 포함하여 형성될 수 있다.
상기 스팁-슬롭 전계 효과 트랜지스터는 기준 전압 이상의 전위를 상기 컨트롤 게이트에 인가하여, 상기 컨트롤 게이트와 상기 플로팅 게이트 사이의 전위차를 만들고, 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시킬 수 있다.
상기 스팁-슬롭 전계 효과 트랜지스터는 상기 컨트롤 게이트에 기준 전압 이상의 전위가 인가되는 경우에, 상기 플로팅 게이트에 저장된 적어도 하나의 전하가 상기 전이층에 의한 에너지 장벽을 통과하여 상기 컨트롤 게이트로 방출 또는 반입 되는 상황에서, 상기 컨트롤 게이트가 특정 전압 영역에 도달하면, 상기 컨트롤 게이트 전압 변화 대비 상기 플로팅 게이트 전압 변화가 더 커질 수 있다.
상기 스팁-슬롭 전계 효과 트랜지스터는 상기 컨트롤 게이트를 게이트로 두고 소자를 동작 시킬 때, 상기 플로팅 게이트를 게이트로 두고 소자를 동작 시키는 것에 비해, 문턱 전압 이하 기울기 값이 더 낮아질 수 있다.
본 발명의 일 실시예에 따른 스팁-슬롭 전계 효과 트랜지스터 제조 방법은 기판 상에 소스, 채널 영역과 드레인을 형성하는 단계; 상기 채널 영역 상부에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상부에 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트 상부에 전이층을 형성하는 단계; 및 상기 전이층 상부에 컨트롤 게이트를 형성하는 단계를 포함한다.
상기 컨트롤 게이트를 형성하는 단계는 상기 전이층 상부에 층간 절연막을 형성하는 단계; 상기 층간 절연막을 식각하여 상기 전이층 상부 일부를 노출시키는 단계; 및 상기 노출된 전이층 상부에 상기 컨트롤 게이트를 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따른 스팁-슬롭 전계 효과 트랜지스터 동작 방법은 기판 상에 형성되는 소스, 채널 영역과 드레인, 상기 채널 영역 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상부에 형성되는 플로팅 게이트, 상기 플로팅 게이트 상부에 형성되는 전이층 및 상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하는 스팁-슬롭 전계 효과 트랜지스터 동작 방법에 있어서, 상기 컨트롤 게이트와 상기 플로팅 게이트 간에 기준 전압 이상의 전위차가 생기도록, 상기 컨트롤 게이트에 일정 전압을 인가하는 단계; 및 상기 컨트롤 게이트와 상기 플로팅 게이트 간에 생성된 기준 전압 이상의 전위차를 통해 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 단계를 포함한다.
본 발명의 실시예에 따르면, 기존 FET의 게이트(gate) 상부에 전이층(transition layer)과 컨트롤 게이트(control gate)를 가지는 트랜지스터에서, 스팁-슬롭 성능을 구현할 수 있다.
이러한 본 발명은 기존 MOSFET의 구조 및 동작 원리를 기반으로 하여 높은 온-전류와 소형화 가능성을 충족시키는 동시에 전체 스위칭 전류 구간 중 50% 이상에서 60 mV/dec 이하 SS 성능을 보일 수 있다. 해당 구조 및 방법으로, 기존 MOSFET의 높은 온-전류, 소형화 가능성은 그대로 확보하면서 스팁-슬롭 성능을 가지는 반도체 소자를 구현할 수 있으며, 이에 따라 반도체 소자의 저전력 동작이 가능해진다.
이러한 본 발명의 로직 소자를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서, 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 기기, 웨어러블 기기, IoT 기기, VR 기기, AR 기기 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
다만, 본 발명의 효과는 상기 효과들로 한정되는 것이 아니며, 본 발명의 기술적 사상 및 영역으로부터 벗어나지 않는 범상부에서 다양하게 확장될 수 있다.
도 1은 본 발명의 실시예들에 따른 스팁-슬롭 전계 효과 트랜지스터, Γ-FET을 나타내는 사시도이다.
도 2는 도 1의 스팁-슬롭 전계 효과 트랜지스터를 나타내는 평면도이다.
도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다.
도 4는 Γ-FET에서 전이층 밑의 하부 MOSFET으로 사용할 수 있는 다양한 돌출형 게이트 FET 구조를 나타내는 도면이다.
도 5는 Γ-FET에서 전이층 밑의 하부 MOSFET으로 사용할 수 있는 다양한 매립형 게이트 FET 구조를 나타내는 도면이다
도 6은 본 발명의 실시예들에 따른 스팁-슬롭 전계 효과 트랜지스터 제조 과정을 나타내는 도면이다.
도 7은 본 발명의 실시예에 따라 제조된 소자의 투과전자현미경 사진이다.
도 8은 본 발명의 실시예들에 따른 스팁-슬롭 전계 효과 트랜지스터의 측정 환경을 간략히 표현한 도면이다.
도 9는 본 발명의 실시예들에 따라 제조된 스팁-슬롭 전계 효과 트랜지스터의 실제 측정 결과값이다.
도 10은 본 발명의 실시예들에 따른 스팁-슬롭 전계 효과 트랜지스터의 실제 측정 결과값에서 추출해낸 2차 데이터이다.
도 11는 플로팅 게이트 전압 모델링 수식의 유도 과정을 설명하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며, 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또한, 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
본 발명의 실시예들은, 기존 FET의 게이트(gate) 상부에 전이층(transition layer)과 컨트롤 게이트(control gate)를 가지는 트랜지스터에서, 스팁-슬롭 성능을 구현하는 것을 그 요지로 한다.
본 발명에서의 반도체 소자는 전류-전압 특성 곡선에서 스팁-슬롭을 구비하여 외관상 그리스 대문자 'Γ'(gamma) 형태로 보이기 때문에, 이후 Γ-FET으로 명명하여 사용한다.
Γ-FET은 기존 MOSFET의 장점인 높은 온-전류, 소형화 가능성을 유지한 채로 스팁-슬롭 성능 구현이 가능하고, 이를 통해 소자의 저전력 동작을 가능하게 한다.
도 1은 본 발명의 실시예들에 따른 스팁-슬롭 전계 효과 트랜지스터, Γ-FET(100)을 나타내는 사시도이고, 도 2는 이를 상부에서 본 평면도이며, 도 3은 도 2의 I-I' 라인을 따라 절단한 단면도이다. 그리고, 도 4와 도 5는 Γ-FET에서 전이층 밑의 하부 MOSFET으로 사용할 수 있는 다양한 돌출형 게이트 FET 및 매립형 게이트 FET 구조를 나타내는 도면이다.
Γ-FET는 기존 MOSFET의 게이트에 전이층(102)과 컨트롤 게이트(101)를 형성한 구조로, 현업에서 쓰이는 다양한 구조의 MOSFET을 하부 MOSFET으로 사용할 수 있다. 도 1, 도 2와 도 3에서 보이는 평판 MOSFET 외에도 도 4와 도 5에서 일부 도시된 돌출형, 매립형 구조 MOSFET을 하부 MOSFET으로 삼아 Γ-FET을 제조할 수 있다.
도 1 내지 도 3 을 참조하면, Γ-FET(100)은 기판(108), 채널 영역(106), 게이트 절연막(104), 플로팅 게이트(103), 전이층(102), 컨트롤 게이트(101), 소스(105)와 드레인(107)을 포함한다.
상기 기판(108)은 실리콘(silicon), 게르마늄(germanium), 실리콘 게르마늄(silicon-germanium), 인장 실리콘(strained silicon), 인장 게르마늄(strained germanium), 인장 실리콘 게르마늄(strained silicon-germanium) 및 절연층 매몰 실리콘(silicon on insulator; SOI), 3-5족 반도체 물질들 중 적어도 하나를 포함할 수 있다.
상기 소스(105) 및 드레인(107)은 수평형 트랜지스터의 경우에 상기 채널 영역(106)의 좌우에 형성되고, 수직형 트랜지스터의 경우에는 상기 채널 영역(106)의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성될 수 있다.
상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스(105) 및 드레인(106)은 확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 적어도 하나 이상에 의해 형성될 수 있다.
상기 금속실리사이드로 형성된 상기 소스 및 드레인은 텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt), 납(Pb) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선할 수 있다.
상기 채널 영역(106)은 평면형(planar) 구조를 비롯하여 도 4에 일부 도시된 핀(fin) 구조, 채널 영역의 종횡비(높이/너비)가 0.5 이하의 형태인 나노시트(nanosheet) 구조, 채널 영역의 종횡비(높이/너비)가 0.5 이상의 형태인 나노와이어(nanowire) 구조, 다중 나노와이어(multi-nanowire) 구조 등의 돌출형 구조 또는 도 5에 일부 도시된 매립형 구조 중 어느 하나의 구조로 형성될 수 있다.
여기서, 상기 매립형 구조의 채널 영역은 버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 채널 구조 중 어느 하나의 구조로 형성될 수 있다.
게이트 절연막(104)은 채널 영역(106) 상부에 형성된다. 게이트 절연막(104)은 플로팅 게이트(103)와 채널 영역(106)을 절연시킬 수 있다. 예를 들어, 게이트 절연막(104)는 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO2), 하프늄 지르코늄 옥사이드(HZO)와 하프늄 옥시나이트라이드(HfON) 중 적어도 하나를 포함하여 형성될 수 있다. 또한, 게이트 절연막(104)은 메모리 특성을 보이지 않는 임의의 절연 물질들 중 적어도 하나를 포함하여 형성될 수 있다.
상기 플로팅 게이트(103)는 상기 게이트 절연막(104) 상부에 형성된다. 예를 들어, 플로팅 게이트(103)은 금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘, 실리사이드(예를 들어, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 니클 실리사이드(NiSi) 등) 중 적어도 하나 이상에 의해 형성될 수 있다. 플로팅 게이트(103)은 컨트롤 게이트와 채널 영역(또는 채널)사이에 위치하므로 내부 게이트(internal gate)라고 부를 수 있다.
상기 플로팅 게이트(103)는 채널 구조에 따라 평면형 게이트(planar-gate) 구조를 비롯하여 도 4에 일부 도시된 다중 게이트(multiple-gate) 구조, 전면 게이트(gate-all-around) 구조 등의 돌출형 게이트 구조 혹은 도 5에 일부 도시된 매립형 게이트 구조 중 적어도 하나의 구조로 형성될 수 있다.
이 때, 돌출형 게이트 구조의 플로팅 게이트는 핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 쓰이는(또는 사용하는) 돌출형 게이트 구조 중 어느 하나의 구조로 형성될 수 있다.
이 때, 매립형 게이트 구조의 플로팅 게이트는 버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 쓰이는 매립형 게이트 구조 중 어느 하나의 구조로 형성될 수 있다.
전이층(102)은 플로팅 게이트(103) 상부에 형성될 수 있다. 전이층(102)은 플로팅 게이트(103)와 컨트롤 게이트(101)(또는 컨트롤 게이트 구조물)를 절연시킬 수 있다. 예를 들어, 전이층(102)은 실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(carbon nanotube, MoS2, 및 그래핀 중 적어도 하나), 질화규소(Si3N4), 질화막(nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(oxide), 알루미늄 옥사이드(Al2O3), IGZO, 및 하프늄 옥사이드(HfO2), 그리고 그 외 다양한 전이 물질, 반도체 물질(SrTiO3, SrZrO3, NiO, TiO2, HfOx, AlOx, NiOx, TiOx, TaOx, TaN, CuxO, CuOx, TiN, TaN, WOx, SiNx, VO2, IrO2, ZrOx, ZnO, NbOx, IGZO, HZO, HfON), 그리고 고체 전해질 물질(황화물계 소재(예를 들어, Li10GeP2S12, Li9.54Si1.74P1.44S11.7Cl0.3, argyrodite, LPS(lithium phosphorus sulfide), LPS + LiCl), 산화물계 소재(예를 들어, perovskite, NASICON(Na1 + xZr2SixP3xO12, 0<x<3), LISICON(Li2+2xZn1xGeO4), LiPON(LixPOyNz), garnet), 이온 전도성 폴리머(예를 들어, PEO(polyethylene oxide), PEG(polyethylene glycol), PEGDMA(polyethylene glycol dimethacrylate), PTFE(polytetrafluoroethylene), PEEK(polyether ether ketone), nafion(C7HF13O5S·C2F4))) 중 적어도 하나를 포함하여 형성될 수도 있다.
이러한 전이층(102)은 단일 물질 혹은 여러 물질로 구성될 수 잇다.
일 실시예에서, 전이층(102) 혹은 컨트롤 게이트(101)가 접촉하는 플로팅 게이트(103) 면적은 플로팅 게이트 전체 면적보다 좁을 수 있다. 즉, 전이층(102)과 컨트롤 게이트(101)는 플로팅 게이트(103)의 상부 적어도 일부 영역에 형성될 수 있다.
컨트롤 게이트(101)는 전이층(102) 상부에 형성되며, 플로팅 게이트(103)와의 전위차를 만든다. 예를 들어, 컨트롤 게이트(101)는 플로팅 게이트(103)에 전류를 흘려보낼 수 있도록 플로팅 게이트(103)와 인접하여 형성될 수 있다.
일 실시예에서, 컨트롤 게이트(101)는 금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘, 실리사이드(예를 들어, 텅스텐 실리사이드(WSi), 티타늄 실리사이드(TiSi), 코발트 실리사이드(CoSi), 니클 실리사이드(NiSi) 등) 중 하나 이상으로 형성될 수 있다.
상기 전이층(102)은 컨트롤 게이트(101)에 전압 신호가 인가되면 양 단의 게이트 사이의 전압 차 즉, 플로팅 게이트(103)와 컨트롤 게이트(101) 사이의 전압 차에 따라 플로팅 게이트(103)로 전류를 흘려보낼 수 있다.
본 발명에서 채널 영역(106), 소스(105) 및 드레인(107)은 모두 기판(108) 상에 형성될 수 있다. 예를 들어, 채널 영역(106)은 나노와이어(nanowire) 구조로 형성될 수 있다. 이 경우, 도 3에 도시된 것처럼, 게이트 절연막(104), 플로팅 게이트(103), 전이층(102) 및 컨트롤 게이트(101)는 채널 영역(106)의 일부분을 순차적으로 둘러싸도록 형성될 수 있고, 채널 영역(106)의 나머지 부분(예를 들어, 상기 일부분을 제외한 나머지 부분)과 기판(108) 사이에는 빈 공간이 존재할 수 있다. 다시 말하면, 채널 영역(106)은 구성 요소들(104, 103, 102, 101)에 의해 지지되어 기판(108) 상에 교각(Bridge)처럼 떠 있을 수 있다.
이러한 구조를 가지는 본 발명의 Γ-FET(100)는 기준 전압 이상의 전위를 컨트롤 게이트(101)에 인가하여 컨트롤 게이트(101)와 플로팅 게이트(103) 사이의 전위차를 만듦으로써, 플로팅 게이트(103)에 저장된 적어도 하나의 전하를 방출 또는 반입시킬 수 있다.
이 때, Γ-FET(100)는 컨트롤 게이트(101)에 기준 전압 이상의 전위가 인가되는 경우에, 플로팅 게이트(103)에 저장된 적어도 하나의 전하가 전이층(102)에 의한 에너지 장벽을 통과하여 컨트롤 게이트(101)로 방출/반입 되는 상황에서, 컨트롤 게이트(101)가 특정 전압 영역에 도달하면, 컨트롤 게이트(101) 전압 변화 대비 플로팅 게이트(103) 전압 변화가 더 커질 수 있다.
이 때, Γ-FET(100)는 컨트롤 게이트 전극을 게이트로 두고 소자를 동작 시킬 때, 플로팅 게이트 전극을 게이트로 두고 소자를 동작 시키는 것에 비해, 문턱 전압 이하 기울기(SS) 값이 더 낮아질 수 있다.
도 6은 Γ-FET(100)의 제조 과정을 나타내는 도면이다.
도 6을 참조하면, 본 발명의 Γ-FET는 기판 상에 채널 영역, 소스와 드레인이 형성되고, 채널 영역 상부에 게이트 절연막이 형성된 후 게이트 절연막 상부에 플로팅 게이트를 형성하는 과정을 통해 기존 MOSFET 구조(internal MOSFET)를 형성한다.
그리고, 플로팅 게이트 상부에 전이층(TL)과 층간 절연막(ILD; inter-layer dielectric)을 순차적으로 형성하고, 플로팅 게이트가 일부 노출되도록 전이층과 층간 절연막 일부를 식각한다. 전이층과 층간 절연막 일부를 식각한 후 플로팅 게이트 패턴을 형성하고, 전이층 일부가 노출되도록 층간 절연막 일부를 식각한 후 컨트롤 게이트 패턴을 형성함으로써, 본 발명의 Γ-FET가 제조될 수 있다.
도 7은 본 발명의 실시예에 따라 제조된 소자 즉, Γ-FET(100)의 투과전자현미경 사진이며, 도 8은 Γ-FET(100)의 측정 환경을 간략히 표현한 도면이다. Γ-FET(100)의 전기적 특성은 컨트롤 게이트(101)에 전압을 가하여 확보할 수 있다. 또한, 이와 비교할 하부 MOSFET의 특성을 확인하기 위해서 플로팅 게이트(103)에 의도적으로 전압을 인가할 수 있으며, 실제 소자 동작에서는 플로팅 게이트에 별도로 전압을 인가할 필요가 없다.
도 9는 Γ-FET(100) 및 하부 MOSFET의 실제 측정 결과값이고, 도 10은 이로부터 추출된 2차 데이터이다. Γ-FET(100)이 하부 MOSFET에 비하여 스위칭 동작을 위해 더 작은 전압 만을 사용하고, 이는 곧 문턱 전압 이하 기울기(subthreshold slope; SS)의 차이로 나타난다. 하부 MOSFET의 경우 널리 알려진 것처럼 SS 값이 60 mV/dec 이상으로 나타난 반면, 그 상부에 전이층(102)과 컨트롤 게이트(101)를 추가하여 제조된 Γ-FET(100)의 SS는 60 mV/dec의 한계를 넘어 26 mV/dec까지 낮아지는 것을 알 수 있다. 스팁-슬롭이 구현되는 원인은 컨트롤 게이트(101)의 전압 변화량이 매우 큰 플로팅 게이트(103) 전압 변화량으로 나타나기 때문이다.
구체적인 스팁-슬롭 구현 원리는 후술할 수식을 통해 설명 가능하다. 본 발명의 소자는 형태상 기존 평면형 플로팅 게이트(103) 메모리에서 쓰이는 수식을 만족해야 한다. 플로팅 게이트(103) 메모리에서, 플로팅 게이트(103) 전압은 캐퍼시턴스 커플링(capacitance coupling) 및 플로팅 게이트(103) 내부 전하를 고려하여 일반적으로 아래 <수학식 1>과 같이 주어진다.
[수학식 1]
Figure 112020082303260-pat00001
도 11은 상기 플로팅 게이트(103) 전압 수식의 유도 과정을 설명하는 도면이다. QC, QF, QS, QB, QD는 각 지점 즉, 컨트롤 게이트(101), 플로팅 게이트(103), 소스(105), 채널(106) 표면, 드레인(107)의 전하를 의미하며, VCG, VFG, VS,
Figure 112020082303260-pat00002
, VD는 각 지점 즉, 컨트롤 게이트(101), 플로팅 게이트(103), 소스(105), 채널(106) 표면, 드레인(107)의 전압을 의미한다. 각 지점 간의 캐퍼시턴스(capacitance), 그리고 플랫 밴드 전압(flat-band voltage)은 도 9에서 도시된 것처럼 각각 영문자 C와 아랫첨자, 그리고 영문자 W와 아랫첨자로 표현될 수 있다. 그 외에 플로팅 게이트(103)가 느끼는 전체 캐퍼시턴스의 합은 CT 로 나타낼 수 있다. 도 9에서 볼 수 있듯이, 상기 플로팅 게이트(103) 전압 수식은 기본적인 C-V 수식을 사용하여 다른 가정 없이 유도된다.
컨트롤 게이트(101) 전압 변화에 따라 값이 바뀌는 변수는 컨트롤 게이트(101) 전압(VCG), 플로팅 게이트(103) 전압(VFG), 플로팅 게이트(103) 내부 전하(QF), 그리고 하부 MOSFET 채널(106)의 표면 전위(
Figure 112020082303260-pat00003
)이다.
전통적인 플로팅 게이트(103) 메모리의 경우 플로팅 게이트(103) 내부 전하가 일정하여 변수가 아니지만, 본 발명의 Γ-FET(100)에서는 전이층(102)을 통해 컨트롤 게이트(101)로부터 플로팅 게이트(103)로 전하가 공급되기 때문에, 플로팅 게이트(103) 전하 역시 변수가 된다.
상기 수학식 1을 컨트롤 게이트(101) 전압으로 미분하면 컨트롤 게이트(101) 전압 변화에 따른 플로팅 게이트(103) 전압 변화 값을 알 수 있다. 그리고 변화하지 않는 상수들은 사라지고, 컨트롤 게이트(101) 전압에 따라 변화하는 변수들만 남는다. 이를 표현하면 아래 <수학식 2>와 같이 나타낼 수 있다.
[수학식 2]
Figure 112020082303260-pat00004
상기 수학식 2를 정리하면 아래 <수학식 3>과 같이 변환될 수 있다.
[수학식 3]
Figure 112020082303260-pat00005
여기서, t는 시간을 의미할 수 있다. 상기 수학식 3의 좌항은 컨트롤 게이트 전압 변화 대비 플로팅 게이트(103) 전압 변화이며, 이 값이 1보다 커지게 되면 스팁-슬롭이 가능해진다.
시간에 따른 플로팅 게이트(103) 전하 변화량은 전이층(102)을 통해 흐르는 전류일 수 있다. 그리고 전이층(102)을 통해 흐르는 전류(=dQF/dt)는 전이층(102) 양단에 걸리는 전압, 즉 컨트롤 게이트(101) 전압과 플로팅 게이트(103) 전압 간 차이의 함수이다. 따라서, 상기 수학식 3은 아래 <수학식 4>와 같이 변화시킬 수 있다.
[수학식 4]
Figure 112020082303260-pat00006
여기서, f는 전이층을 통해 흐르는 전류를 의미하는 것으로, 이후 전이 전류 함수로 명명하여 사용한다.
전이 전류 함수는 양단에 걸리는 전압에 따라 변한다. 전이 전류 함수의 개형 및 크기는 전이층(102)의 특성을 비롯하여 컨트롤 게이트(101), 전이층(102), 플로팅 게이트(103) 구성 및 형태에 따라서 바뀔 수 있다. 이 중 하부 MOSFET의 표면 전위는 플로팅 게이트(103) 전압에 깊게 연관되어 있다. 이에 맞추어 상기 수학식 4를 재배열하면 아래 <수학식 5>와 같이 나타낼 수 있다.
[수학식 5]
Figure 112020082303260-pat00007
상기 수학식 5의 좌항에 컨트롤 게이트(101) 전압 변화 대비 플로팅 게이트(103) 전압 변화만 남도록 정리하면, 아래 <수학식 6>과 같이 나타낼 수 있다.
[수학식 6]
Figure 112020082303260-pat00008
여기서 주목할 점은 네 가지이다. 첫째, 전통적인 플로팅 게이트(103) 메모리에서는 우항 중 분자의 두 번째 항이 존재하지 않는다. 왜냐하면 컨트롤 게이트(101)에서 플로팅 게이트(103)로 흐르는 전류가 읽기 동작 중에 발생하지 않기 때문이다. 반면, 본 발명의 Γ-FET(100)에서는 전류 항이 존재하여 플로팅 게이트(103) 전압 변화량을 기존보다 훨씬 끌어올릴 수 있다. 둘째, 상술한 전류 항을 통해 우항 분자의 크기가 충분히 크게 조절되는 상황에서 분모가 1보다 작아지면, 플로팅 게이트(103) 전압 변화가 매우 커지게 되어 스팁-슬롭 구현이 가능하다. 셋째, 우항의 분모가 작아지는 상황은 플로팅 게이트(103) 전압 대비 하부 MOSFET의 표면 전위 변화량이 충분히 커지는 상황이다. 넷째, 그 상황은 하부 MOSFET의 ON/OFF가 나뉘는 약한 반전(weak inversion) 영역에서 일어난다.
결론적으로, 본 밟명의 Γ-FET(100)는 전이층(102)을 통해 흐르는 전류량을 조절하여 상기 수학식 6의 우항 분자를 크게 한 상황에서 컨트롤 게이트(101) 전압을 스윕(sweep)하면, 하부 MOSFET의 ON/OFF가 나뉘는 영역에서 우항 분모 값이 작아지게 되고, 결과적으로 컨트롤 게이트 전압 변화 대비 플로팅 게이트(103) 전압 변화량이 매우 크게 상승하여 스팁-슬롭이 구현된다.
상술한 바와 같이, 스팁-슬롭 동작은 전이 전류 함수 f, 즉 전이층을 통해 흐르는 전류 함수의 영향을 크게 받는다. 전이 전류 함수 값이 전이층 양단에 걸린 전압의 크기에 상관없이, 그리고 주변 항(CCF/CT)에 비해 너무 작으면 전류가 흐르지 않는 플로팅 게이트 메모리처럼 동작하여 오히려 슬롭이 커진다. 반면에, 전이 전류 함수 값이 너무 커서 전이층이 금속처럼 동작하는 경우, 컨트롤 게이트와 플로팅 게이트 간에 전압차가 발생할 수 없어 플로팅 게이트 전압 변화량은 컨트롤 게이트 전압 변화량과 언제나 같아 스팁-슬롭이 구현될 수 없다. 스팁-슬롭 동작을 위해서는 전이 전류 함수가 양단에 걸린 전압이 작을 경우 주변 항(CCF/CT)에 비해 작아야 하며, 양단의 전압이 클 경우 주변 항(CCF/CT)에 비해 클 필요가 있다. 즉 전이 전류 함수 값은 양단에 걸린 전압에 따라 주변 항(CCF/CT)에 비해 크거나 작아지며 변동해야 한다.
이와 같이, 본 발명의 실시예에 따른 스팁-슬롭 FET는 기존 FET의 게이트(gate) 상부에 전이층(transition layer)과 컨트롤 게이트(control gate)를 가지는 트랜지스터에서, 스팁-슬롭 성능을 구현할 수 있다.
이러한 본 발명은 기존 MOSFET의 구조 및 동작 원리를 기반으로 하여 높은 온-전류와 소형화 가능성을 충족시키는 동시에 전체 스위칭 전류 구간 중 50% 이상에서 60 mV/dec 이하 SS 성능을 보일 수 있다. 해당 구조 및 방법으로, 기존 MOSFET의 높은 온-전류, 소형화 가능성은 그대로 확보하면서 스팁-슬롭 성능을 가지는 반도체 소자를 구현할 수 있으며, 이에 따라 반도체 소자의 저전력 동작이 가능해진다.
나아가, 본 발명의 스팁-슬롭 FET는 컨트롤 게이트와 플로팅 게이트 간의 기준 전압 이상의 전위차가 생기도록, 컨트롤 게이트에 일정 전압을 인가함으로써, 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 동작을 구현할 수 있다. 즉, 본 발명의 실시예에 따른 스팁-슬롭 FET의 동작 방법은 컨트롤 게이트와 플로팅 게이트 간에 기준 전압 이상의 전위차가 생기도록, 컨트롤 게이트에 일정 전압을 인가하는 단계 및 컨트롤 게이트와 플로팅 게이트 간에 생성된 기준 전압 이상의 전위차를 통해 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 단계를 포함할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범상부에 속한다.
101 : 컨트롤 게이트
102: 전이층
103: 플로팅 게이트
104: 게이트 절연막
105: 소스
106: 채널 영역
107: 드레인
108: 기판

Claims (21)

  1. 스팁-슬롭(steep-slope) 동작이 가능한 스팁-슬롭(steep-slope) 전계 효과 트랜지스터(Field-Effect Transistor; FET)에 있어서,
    기판 상에 형성되는 소스, 채널 영역과 드레인;
    상기 채널 영역 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 플로팅 게이트;
    상기 플로팅 게이트 상부에 형성되는 전이층; 및
    상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하되,
    상기 스팁-슬롭 전계 효과 트랜지스터는
    상기 컨트롤 게이트에 기준 전위 이상을 인가하여 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  2. 삭제
  3. 제1항에 있어서,
    상기 채널 영역은
    평면형(planar) 구조, 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조와 다중 나노와이어(multi-nanowire) 구조를 포함하는 돌출형 구조와 매립형 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  4. 제3항에 있어서,
    상기 돌출형 구조의 채널 영역은
    핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조 및 다중 나노와이어(multi-nanowire) 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  5. 제 3 항에 있어서,
    상기 매립형 구조의 채널 영역은
    버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 채널 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  6. 제1항에 있어서,
    상기 채널 영역, 상기 소스와 상기 드레인은
    실리콘(silicon), 게르마늄(germanium), 실리콘 게르마늄(silicon-germanium), 인장 실리콘(strained silicon), 인장 게르마늄(strained germanium), 인장 실리콘 게르마늄(strained silicon-germanium) 및 절연층 매몰 실리콘(silicon on insulator; SOI), 3-5족 반도체 물질들 중 적어도 하나를 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  7. 제1항에 있어서,
    상기 소스 및 상기 드레인은
    수평형 트랜지스터의 경우에 상기 채널 영역의 좌우에 형성되고, 수직형 트랜지스터의 경우에는 상기 채널 영역의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  8. 제7항에 있어서,
    상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 상기 드레인은
    확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 적어도 하나 이상에 의해 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  9. 제7항에 있어서,
    상기 금속실리사이드로 형성된 상기 소스 및 상기 드레인은
    텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  10. 제1항에 있어서,
    상기 게이트 절연막은
    실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO2), 하프늄 지르코늄 옥사이드(HZO), 하프늄 옥시나이트라이드(HfON) 중 적어도 하나를 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  11. 제1항에 있어서,
    상기 플로팅 게이트는
    금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘, 실리사이드 중 적어도 하나 이상의 물질을 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  12. 제1항에 있어서,
    상기 플로팅 게이트는
    채널 구조에 따라 평면형 게이트(planar-gate), 다중 게이트(multiple-gate)와 전면 게이트(gate-all-around) 구조를 포함하는 돌출형 게이트 구조와 매립형 게이트 구조 중 적어도 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  13. 제 12 항에 있어서,
    상기 돌출형 게이트 구조의 플로팅 게이트는
    핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 돌출형 게이트 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  14. 제 12 항에 있어서,
    상기 매립형 게이트 구조의 플로팅 게이트는
    버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 게이트 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  15. 제1항에 있어서,
    상기 전이층은
    실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(carbon nanotube, MoS2, 및 그래핀 중 적어도 하나), 질화규소(Si3N4), 질화막(nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(oxide), 알루미늄 옥사이드(Al2O3), IGZO, 및 하프늄 옥사이드(HfO2), 전이 물질, 반도체 물질(SrTiO3, SrZrO3, NiO, TiO2, HfOx, AlOx, NiOx, TiOx, TaOx, TaN, CuxO, CuOx, TiN, TaN, WOx, SiNx, VO2, IrO2, ZrOx, ZnO, NbOx, IGZO, HZO, HfON), 고체 전해질 물질(상기 고체 전해질 물질은 황화물계 소재, 산화물계 소재와 이온 전도성 폴리머를 포함함) 중 적어도 하나를 포함하여 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  16. 제1항에 있어서,
    상기 스팁-슬롭 전계 효과 트랜지스터는
    상기 컨트롤 게이트에 기준 전압 이상의 전위가 인가되는 경우에, 상기 플로팅 게이트에 저장된 적어도 하나의 전하가 상기 전이층에 의한 에너지 장벽을 통과하여 상기 컨트롤 게이트로 방출 또는 반입 되는 상황에서, 상기 컨트롤 게이트가 특정 전압 영역에 도달하면, 상기 컨트롤 게이트의 전압 변화 대비 상기 플로팅 게이트의 전압 변화가 더 커지는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  17. 기판 상에 형성되는 소스, 채널 영역과 드레인;
    상기 채널 영역 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 플로팅 게이트;
    상기 플로팅 게이트 상부에 형성되는 전이층; 및
    상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하되,
    스팁-슬롭 전계 효과 트랜지스터는
    기준 전압 이상의 전위를 상기 컨트롤 게이트에 인가하여, 상기 컨트롤 게이트와 상기 플로팅 게이트 사이의 전위차를 만들고, 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  18. 기판 상에 형성되는 소스, 채널 영역과 드레인;
    상기 채널 영역 상부에 형성되는 게이트 절연막;
    상기 게이트 절연막 상부에 형성되는 플로팅 게이트;
    상기 플로팅 게이트 상부에 형성되는 전이층; 및
    상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하되,
    스팁-슬롭 전계 효과 트랜지스터는
    상기 컨트롤 게이트를 게이트로 두고 소자를 동작 시킬 때, 상기 플로팅 게이트를 게이트로 두고 소자를 동작 시키는 것에 비해, 문턱 전압 이하 기울기 값이 더 낮아지는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터.
  19. 스팁-슬롭(steep-slope) 동작이 가능한 스팁-슬롭(steep-slope) 전계 효과 트랜지스터(Field-Effect Transistor; FET) 제조 방법에 있어서,
    기판 상에 소스, 채널 영역과 드레인을 형성하는 단계;
    상기 채널 영역 상부에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트 상부에 전이층을 형성하는 단계; 및
    상기 전이층 상부에 컨트롤 게이트를 형성하는 단계를 포함하되,
    상기 스팁-슬롭 전계 효과 트랜지스터는
    상기 컨트롤 게이트에 기준 전위 이상을 인가하여 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터 제조 방법.
  20. 제19항에 있어서,
    상기 컨트롤 게이트를 형성하는 단계는
    상기 전이층 상부에 층간 절연막을 형성하는 단계;
    상기 층간 절연막을 식각하여 상기 전이층 상부 일부를 노출시키는 단계; 및
    상기 노출된 전이층 상부에 상기 컨트롤 게이트를 형성하는 단계
    를 포함하는 것을 특징으로 하는 스팁-슬롭 전계 효과 트랜지스터 제조 방법.
  21. 기판 상에 형성되는 소스, 채널 영역과 드레인, 상기 채널 영역 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상부에 형성되는 플로팅 게이트, 상기 플로팅 게이트 상부에 형성되는 전이층 및 상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하는 스팁-슬롭 전계 효과 트랜지스터 동작 방법에 있어서,
    상기 컨트롤 게이트와 상기 플로팅 게이트 간에 기준 전압 이상의 전위차가 생기도록, 상기 컨트롤 게이트에 일정 전압을 인가하는 단계; 및
    상기 컨트롤 게이트와 상기 플로팅 게이트 간에 생성된 기준 전압 이상의 전위차를 통해 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 단계
    를 포함하는 스팁-슬롭 전계 효과 트랜지스터 동작 방법.
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Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6191463B1 (en) * 1997-07-15 2001-02-20 Kabushiki Kaisha Toshiba Apparatus and method of improving an insulating film on a semiconductor device
JP2004022575A (ja) * 2002-06-12 2004-01-22 Sanyo Electric Co Ltd 半導体装置
US6762093B2 (en) 2002-08-21 2004-07-13 Micron Technology, Inc. High coupling floating gate transistor
US20060145136A1 (en) 2004-12-30 2006-07-06 Martin Verhoeven Quantum dot memory
US7402850B2 (en) * 2005-06-21 2008-07-22 Micron Technology, Inc. Back-side trapped non-volatile memory device
JP2007053171A (ja) * 2005-08-16 2007-03-01 Toshiba Corp 不揮発性半導体メモリ装置
KR100861236B1 (ko) 2007-04-10 2008-10-02 경북대학교 산학협력단 낮은 누설전류를 갖는 기둥형 전계효과트랜지스터
US9331209B2 (en) * 2008-01-09 2016-05-03 Faquir C Jain Nonvolatile memory and three-state FETs using cladded quantum dot gate structure
US7915664B2 (en) * 2008-04-17 2011-03-29 Sandisk Corporation Non-volatile memory with sidewall channels and raised source/drain regions
KR101134353B1 (ko) * 2008-12-30 2012-04-09 한국과학기술원 고집적 반도체 융합 메모리 소자 및 그 제조방법
EP2738203B1 (en) * 2012-11-29 2018-04-18 Solvay Specialty Polymers USA, LLC. Polyester compositions with improved heat and light aging
US8902663B1 (en) 2013-03-11 2014-12-02 Monolithic 3D Inc. Method of maintaining a memory state
US10262747B2 (en) * 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
KR102472875B1 (ko) 2013-12-26 2022-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI559457B (zh) * 2014-01-15 2016-11-21 林崇榮 非揮發性記憶體及其記憶胞
US9312268B2 (en) * 2014-09-02 2016-04-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with FinFET nonvolatile memory
DE102014018382B4 (de) 2014-12-15 2018-07-26 Forschungszentrum Jülich GmbH Tunnel-Feldeffekttransistor sowie Verfahren zu dessen Herstellung
JP6506095B2 (ja) * 2015-05-07 2019-04-24 エイブリック株式会社 半導体メモリ装置
JP2017050537A (ja) * 2015-08-31 2017-03-09 株式会社半導体エネルギー研究所 半導体装置
US9852801B1 (en) * 2016-12-01 2017-12-26 Commissariat A L'energie Atomique Et Aux Energies Alternatives Method for determining a leakage current through an inter-gate dielectric structure of a flash memory cell
US10741678B2 (en) * 2017-10-30 2020-08-11 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US10714634B2 (en) * 2017-12-05 2020-07-14 Silicon Storage Technology, Inc. Non-volatile split gate memory cells with integrated high K metal control gates and method of making same
US10522614B2 (en) * 2018-02-23 2019-12-31 Globalfoundries Singapore Pte. Ltd. Method to fabricate capacitance-matching FET and related device
US10702940B2 (en) * 2018-08-20 2020-07-07 Samsung Electronics Co., Ltd. Logic switching device and method of manufacturing the same
US11922988B2 (en) * 2021-02-23 2024-03-05 Korea Advanced Institute Of Science And Technology Dynamic random access memory device with long retention and operating method thereof

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
M. Wong et al., IEEE ELECTRON DEVICE LETTERS, VOL 13, 1992, pages 566~568.*
W. Cao et al., NATURE COMMUNICATIONS, January 2020, pages 1~8.*

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Publication number Publication date
US20220223705A1 (en) 2022-07-14
WO2022030884A1 (ko) 2022-02-10
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JP2022546788A (ja) 2022-11-09
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