KR20230110508A - 비휘발성 기억 장치 - Google Patents
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Abstract
비휘발성 기억 장치는 복수의 비휘발성 기억 소자들이 직렬로 배치된 3차원 적층 구조를 갖는 비휘발성 기억 장치로서, 금속 산화물을 포함하는 기둥 모양의 반도체 부재와, 산화하프늄을 포함하고, 상기 반도체 부재의 측면에 접하여 상기 반도체 부재를 둘러싸는 강유전체층과, 상기 강유전체층을 통해 상기 반도체 부재의 측면에 대향하는 것과 함께 상기 반도체 부재의 길이 방향을 따라 배치된 복수의 게이트 전극을 구비하며, 상기 반도체 부재는 외주면에서 중심축에 이르기까지 연속되는 부재이다.
Description
본 발명의 일 실시 형태는 비휘발성 기억 장치에 관한 것이다. 특히, 복수의 비휘발성 기억 소자가 직렬로 배치된 3차원 적층 구조를 갖는 비휘발성 기억 장치에 관한 것이다.
최근 반도체 시스템의 고도화에 따라 일상 생활의 다양한 경우에서 정보 통신이 필요해지고 있다. 이른바 IoT(Internet of Things)의 실현에는 컴퓨터(예를 들면 서버)와 인터넷 접속 제품(엣지 디바이스라고도 불림) 사이에서 고속이며 대용량의 정보 통신이 필요하다. 그러기 위해서는, 인터넷 접속 제품에 대해, 고속이면서 대용량인 스토리지 메모리로서의 비휘발성 메모리가 필요하다. 게다가 인터넷 접속 제품의 소형화에 수반해 비휘발성 메모리는 저소비 전력인 것이 강하게 요구되고 있다.
비휘발성 메모리 수요가 확대되는 가운데 오래전부터 알려진 강유전체 메모리가 새로운 각광을 받고 있다. 예를 들어 산화하프늄계 재료를 사용한 강유전체 메모리는 CMOS 프로세스와의 정합성이 높고 소거/프로그램 속도가 빠르며 저전압 동작으로 저소비 전력이라는 특징이 있다. 따라서, 최근에는 산화하프늄계 재료를 게이트 절연층으로 이용하는 FeFET(Ferroelectric Field Effect Transistor)의 개발이 활발하다(예를 들면, 비특허문헌 1 및 비특허문헌 2). 또한, 스토리지 메모리의 추가적인 대용량화를 위해 복수의 FeFET들을 3차원 구조로 집적화한 고밀도 저소비 전력의 메모리도 제안되고 있다(예를 들어, 비특허문헌 3 및 비특허문헌 4). 특히, 비특허문헌 4에 기재된 3차원 적층 구조를 갖는 메모리는 게이트 절연막으로서 산화하프늄계 재료를 이용하고, 채널층으로서 금속 산화물을 포함하는 반도체 재료(예를 들어 IGZO)를 이용함으로써 저소비 전력에서 높은 신뢰성을 갖는다.
[선행 기술 문헌]
[비특허 문헌]
비특허문헌 1: 김민규, 이장식, "Ferroelectric Analog Synaptic Transistors", "온라인", 2019년 1월 30일, American Chemical Society, 2019년 2월 13일 검색, 인터넷 <URL: https://pubs. acs. org/doi/abs/10.1021/acs. nanolett. 9b00180 >(2019년)
비특허문헌 2: Yuxing Li、Renrong Liang、Jiabin Wang、Ying Zhang、He Tian、Houfang Liu、Songlin Li、Weiquan Mao、Yu Pang、Yutao Li、Yi Yang、Tian-Ling Ren、"A Ferroelectric Thin Film Transistor Based on Annealing-Free HfZrO Film"、2017년 7월 26일, Electron Devices Society IEEE 저널、Volume 5, Page(s): 378-383、(2017년)
비특허문헌 3: K. Florent、M. Pesic、A. Subirats、K. Banerjee、S. Lavizzari、A. Arreghini、L. Di Piazza、G. Potoms、F. Sebaai、S. R. C. McMitchell、M. Popovici、G. Groeseneken、J. Van Houdt, "Vertical Ferroelectric HfO2 FET based on 3-D NAND Architecture: Towards Dense Low-Power Memory", 2018 IEEE International Electron Devices Meeting(IEDM), Page(s): 2. 5. 1-2. 5. 4 (2018년)
비특허문헌 4: 발행인: IEEE, 간행물명: 2019 Symposium on VLSI Technology Digest of Technical Papers, 게재 페이지: T42-43, 발행 년월일(다운로드 가능일): 2019년 6월 9일
상술한 바와 같이, 최근에는 강유전체 메모리를 고밀도로 집적화함으로써 저소비 전력으로 높은 신뢰성을 갖는 3차원 적층 구조의 메모리가 실현되고 있다. 그렇지만, 인터넷 접속 제품의 소형화는, 향후에도 급속히 진행될 것으로 예상된다. 그 때문에, 신뢰성을 해치는 일 없이, 한층 더 저소비 전력으로 동작 가능한 비휘발성 메모리의 개발이 요구되고 있다.
본 발명의 과제 중 하나는 신뢰성이 높은 비휘발성 기억 장치를 제공하는 것에 있다. 특히, 본 발명의 과제 중 하나는 저소비 전력으로 신뢰성이 높은 비휘발성 기억 장치를 제공하는 것에 있다.
본 발명의 일 실시 형태에서의 비휘발성 기억 장치는 복수의 비휘발성 기억 소자들이 직렬로 배치된 3차원 적층 구조를 갖는 비휘발성 기억 장치이다. 비휘발성 기억 장치는 금속 산화물을 포함하는 기둥 모양의 반도체 부재와, 산화하프늄을 포함하고, 상기 반도체 부재의 측면에 접하여 상기 반도체 부재를 둘러싸는 강유전체층과, 상기 강유전체층을 통해 상기 반도체 부재의 측면에 대향하는 것과 함께 상기 반도체 부재의 길이 방향을 따라 배치된 복수의 게이트 전극을 구비하며, 상기 반도체 부재는 외주면에서 중심축에 이르기까지 연속되는 부재이다. 여기서 'A를 통해 B에 대향하는 C'란 A의 적어도 일부, B의 적어도 일부 및 C의 적어도 일부가 충족해야 하는 관계이며, A의 전부, B의 전부 또는 C의 전부가 충족되어야 하는 관계로 한정되는 것은 아니다.
상기 비휘발성 기억 장치에 있어서, 복수의 비휘발성 기억 소자는 반도체 부재를 공유할 수 있다. 또한, 반도체 부재의 직경은 20nm 이하일 수 있다. 금속 산화물은 In, Ga, Zn 및 Sn으로 이루어진 군으로부터 선택되는 단수 또는 복수의 금속으로 이루어진 제1 산화물이 바람직하다. 예를 들어, 상기 금속 산화물은 IGZO(인듐, 갈륨, 아연, 산소로 구성된 금속 산화물), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), ZnO(Zinc Oxide) 또는 InO(Indium Oxide)일 수 있다. 또한, 상기 금속 산화물은 In, Al 및 Zn으로 이루어진 군으로부터 선택되는 복수의 금속으로 이루어진 제2 산화물이 바람직하다. 예를 들어 IAO(Indium Aluminum Oxide) 또는 IAZO(Indium Alminum Zinc Oxide)일 수 있다. 또한, 상기 금속 산화물은 In 및 원소 X(Si, Hf, Zr, Ti, Ta, W)로 이루어진 제3 산화물 또는 제1 산화물 또는 제2 산화물에 원소 X의 적어도 하나를 더한 금속 산화물이 바람직하다.
상기 비휘발성 기억 장치는 복수의 게이트 전극 사이에 각각 마련된 복수의 절연층을 더 구비할 수 있다.
상기 비휘발성 기억 장치에 있어서, 상기 복수의 게이트 전극 각각의 폭은 1㎛ 이하일 수 있다.
상기 비휘발성 기억 장치에 있어서, 강유전체층의 막 두께는 5nm 이상 20nm 이하일 수 있다.
[도 1] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서의 장치 구조를 나타내는 단면도이다.
[도 2] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서의 소자 구조를 나타내는 단면 사시도이다.
[도 3] 도 2에서 나타낸 비휘발성 기억 소자에 있어서의 반도체 부재 및 게이트 절연층의 구성을 나타내는 사시도이다.
[도 4] 본 발명의 일 실시 형태의 비휘발성 기억 소자에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 5] 도 4의 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이를 플롯한 도면이다.
[도 6] 도 4의 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 7] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층의 분극 전하 분포를 나타내는 도면이다.
[도 8] 비교예 1의 비휘발성 기억 소자에 있어서 게이트 절연층의 분극 전하 분포를 나타내는 도면이다.
[도 9] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층 내부의 전계 분포 시뮬레이션 모델을 나타내는 도면이다.
[도 10] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층 내부의 전계 분포 시뮬레이션 결과를 나타내는 도면이다.
[도 11] 본 발명의 일 실시 형태의 비휘발성 기억 소자에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 12] 도 11에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 직경과의 관계를 나타내는 도면이다.
[도 13] 도 11에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 14] 비교예 2의 비휘발성 기억 소자에 있어서 소자 구조를 나타내는 단면도이다.
[도 15] 비교예 2의 비휘발성 기억 소자의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 16] 도 15에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이와의 관계를 나타내는 도면이다.
[도 17] 도 15에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 18] 본 발명의 일 실시 형태의 비휘발성 기억 소자와 비교예 2의 비휘발성 기억 소자에 있어서 채널 길이에 대한 메모리 윈도우의 폭의 의존성을 비교한 도면이다.
[도 19] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서 소자 구조의 변형예를 나타내는 단면 사시도이다.
[도 20] 도 19에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 게이트 절연층 220의 막 두께와의 관계를 나타내는 도면이다.
[도 21] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서 소자 구조의 변형예를 나타내는 단면 사시도이다.
[도 22] 도 21에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 반도체 부재의 막 두께와의 관계를 나타내는 도면이다.
[도 23] 비교예 2의 비휘발성 기억 소자에 있어서의 소자 구조에 대응하는 단면도이다.
[도 2] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서의 소자 구조를 나타내는 단면 사시도이다.
[도 3] 도 2에서 나타낸 비휘발성 기억 소자에 있어서의 반도체 부재 및 게이트 절연층의 구성을 나타내는 사시도이다.
[도 4] 본 발명의 일 실시 형태의 비휘발성 기억 소자에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 5] 도 4의 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이를 플롯한 도면이다.
[도 6] 도 4의 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 7] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층의 분극 전하 분포를 나타내는 도면이다.
[도 8] 비교예 1의 비휘발성 기억 소자에 있어서 게이트 절연층의 분극 전하 분포를 나타내는 도면이다.
[도 9] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층 내부의 전계 분포 시뮬레이션 모델을 나타내는 도면이다.
[도 10] 본 발명의 일 실시 형태의 비휘발성 기억 소자에 있어서 게이트 절연층 내부의 전계 분포 시뮬레이션 결과를 나타내는 도면이다.
[도 11] 본 발명의 일 실시 형태의 비휘발성 기억 소자에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 12] 도 11에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 직경과의 관계를 나타내는 도면이다.
[도 13] 도 11에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 14] 비교예 2의 비휘발성 기억 소자에 있어서 소자 구조를 나타내는 단면도이다.
[도 15] 비교예 2의 비휘발성 기억 소자의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다.
[도 16] 도 15에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이와의 관계를 나타내는 도면이다.
[도 17] 도 15에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
[도 18] 본 발명의 일 실시 형태의 비휘발성 기억 소자와 비교예 2의 비휘발성 기억 소자에 있어서 채널 길이에 대한 메모리 윈도우의 폭의 의존성을 비교한 도면이다.
[도 19] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서 소자 구조의 변형예를 나타내는 단면 사시도이다.
[도 20] 도 19에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 게이트 절연층 220의 막 두께와의 관계를 나타내는 도면이다.
[도 21] 본 발명의 일 실시 형태의 비휘발성 기억 장치에서 소자 구조의 변형예를 나타내는 단면 사시도이다.
[도 22] 도 21에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 반도체 부재의 막 두께와의 관계를 나타내는 도면이다.
[도 23] 비교예 2의 비휘발성 기억 소자에 있어서의 소자 구조에 대응하는 단면도이다.
이하, 본 발명의 실시 형태에 대해서 도면 등을 참조하면서 설명한다. 단, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양한 양태로 실시할 수 있으며, 이하에 예시하는 실시 형태의 기재내용에 한정하여 해석되는 것은 아니다. 도면은 설명을 보다 명확하게 하기 위해 실제 양태에 비해 각 부의 폭, 두께, 형상 등에 대해 모식적으로 나타나는 경우가 있지만 어디까지나 일례일 뿐 본 발명의 해석을 한정하는 것은 아니다. 본 명세서와 각 도면에서, 먼저 나온 도면에 관해 설명한 것과 같은 기능을 갖춘 요소에는 동일한 부호를 붙여 중복되는 설명을 생략하는 경우가 있다.
이하에 설명하는 실시 형태에서 시뮬레이션의 온도 조건은 모두 실온이다.
[소자 구조]
이하, 본 발명의 일 실시 형태의 비휘발성 기억 장치 100에 대해 설명한다.
도 1은 본 발명의 일 실시 형태의 비휘발성 기억 장치 100에 있어서 장치 구조를 나타내는 단면도이다. 도 1에서 나타내는 비휘발성 기억 장치 100는 복수의 비휘발성 기억 소자 20가 입체적으로 집적화된 3차원 적층 구조를 갖는다. 복수의 비휘발성 기억 소자 20는 채널로서 기능하는 기둥 모양의 반도체 부재 210를 공통으로 하여 반도체 부재 210의 길이 방향을 따라 직렬로 배치된다. 본 실시 형태에서 비휘발성 기억 소자 20은 강유전체로 구성되는 게이트 절연층을 갖는 FeFET(Ferroelectric Field Effect Transistor)이다.
기판 110 위에는 소스 전극 120이 마련되어 있다. 기판 110으로서는 절연 표면을 갖는 실리콘 기판, 또는 금속 기판 등을 이용할 수 있다. 소스 전극 120으로서는 티타늄, 알루미늄, 텅스텐, 탄탈륨, 몰리브덴, 구리 등을 포함하는 금속 재료 또는 이들 금속 재료를 포함하는 화합물 재료를 이용할 수 있다. 기판 110으로서 n형 반도체 기판(예를 들면, n형 실리콘 기판)을 이용하여 소스로서 기능시킨 경우, 도 1에서 나타내는 소스 전극 120은 생략 가능하다.
복수의 비휘발성 기억 소자 20는 소스 전극 120과 드레인 전극 130 사이에 직렬로 배치된다. 반도체 부재 210은 소스 전극 120 및 드레인 전극 130에 대해 전기적으로 접속된다. 즉, 비휘발성 기억 장치 100에 있어서, 복수의 비휘발성 기억 소자 20는 반도체 부재 210와 더불어 소스 전극 120 및 드레인 전극 130도 공유한다.
소스 전극 120은 금속 재료로 구성되는 소스 단자(140)에 전기적으로 연결된다. 드레인 전극 130은 금속 재료로 구성되는 드레인 단자(150)에 전기적으로 접속된다. 드레인 단자(150)는 비휘발성 기억 장치 100의 비트 라인(미도시)에 접속된다. 또한, 복수의 게이트 전극 230은 각각 게이트 단자(160)에 전기적으로 접속된다. 복수의 게이트 단자(160)는 비휘발성 기억 장치 100의 워드 라인(미도시)에 접속된다. 소스 단자 140, 드레인 단자 150 및 게이트 단자 160은 패시베이션층 170 또는 각 게이트 전극 230 사이에 마련된 절연층 240에 마련된 콘택홀을 통해 각각 소스 전극 120, 드레인 전극 130 및 게이트 전극 230과 전기적으로 접속된다.
도 2는 본 발명의 일 실시 형태인 비휘발성 기억 장치 100에서의 소자 구조를 나타내는 단면 사시도이다. 구체적으로, 도 2는 비휘발성 기억 장치 100에 있어서 테두리 선 200으로 둘러싼 부분(3개의 비휘발성 기억 소자 20에 대응하는 부분)을 확대한 도면이다. 도 3은 도 2에서 나타낸 비휘발성 기억 소자 20에서의 반도체 부재 210 및 게이트 절연층 220의 구성을 나타내는 사시도이다.
도 2에서 도시된 바와 같이, 본 실시 형태의 비휘발성 기억 소자 20는 반도체 부재 210, 게이트 절연층 220 및 게이트 전극 230으로 구성되는 FeFET이다. 본 실시 형태의 비휘발성 기억 장치 100에 있어서, 복수의 비휘발성 기억 소자 20는 반도체 부재 210 및 게이트 절연층 220을 공유한다.
반도체 부재 210는 비휘발성 기억 소자 20의 채널로서 기능하는 기둥 모양의 부재이다. 도 2 및 도 3에서 도시된 바와 같이 반도체 부재 210는 내부에 중공 부분 또는 다른 부재를 실질적으로 가지고 있지 않다. 여기서, "내부에 중공 부분 또는 다른 부재를 실질적으로 가지고 있지 않다"는 것은 예를 들어 반도체 부재 210의 내부에 미소한 중공 부분 또는 다른 부재가 포함될 수 있음을 의미한다. 즉, 반도체 부재 210의 내부에 소자 특성에 큰 영향을 주지 않을 정도의 미소한 중공 부분 또는 다른 부재가 존재해도 무방하다. 반도체 부재 210는 외주면으로부터 중심축에 이르기까지 연속하는 부재이다. 즉, 반도체 부재 210는 외주면에서 중심축에 이르기까지 연속적으로 동일 재료(실질적으로 동일하다고 간주할 수 있는 재료를 포함함)로 구성된다.
본 실시 형태에서는 반도체 부재 210를 구성하는 재료로서 IGZO라고 불리는 금속 산화물을 이용한다. IGZO는 반도체 특성을 나타내는 금속 산화물로 인듐, 갈륨, 아연 및 산소로 구성되는 화합물 재료이다. 구체적으로 IGZO는 In, Ga 및 Zn을 포함하는 산화물 또는 이러한 산화물의 혼합물이다. IGZO의 조성은 바람직하게는 In2-xGaxO3(ZnO)m(0<x<2, m은 0 또는 6 미만의 자연수), 보다 바람직하게는, InGaO3(ZnO)m(m은 0 또는 6 미만의 자연수), 가장 바람직하게는 InGaO3(ZnO)이다.
본 실시 형태에 있어서, 반도체 부재 210는 원통형이다. 그러나, 이러한 예에 한정되지 않고, 반도체 부재 210는 타원 기둥 형상 또는 각기둥 모양의 부재일 수 있다. 본 실시 형태에 있어서, 반도체 부재 210의 직경(D)은 8nm이다. 반도체 부재 210의 직경은 예를 들어 30nm 이하(바람직하게는 1nm 이상 20nm 이하, 보다 바람직하게는 4nm 이상 10nm 이하) 범위에서 설정할 수 있다. 반도체 부재 210이 원통형 이외의 형상인 경우, 반도체 부재 210과 게이트 절연층 220과의 계면에 대략 직교하는 방향에서의 반도체 부재 210의 지름 또는 길이를 반도체 부재 210의 직경으로 간주하여 설정할 수 있다.
도 1 및 도 2에서 도시된 바와 같이, 본 실시 형태에서는 기판 110에 대략 직교하는 방향으로 길이 방향을 갖는 원주 모양의 반도체 부재 210를 이용한다. 이 경우 비휘발성 기억 장치 100를 제조할 때, 예를 들어 30nm 이하의 직경을 갖는 구멍에 대하여 금속 산화물 재료를 충전하여 반도체 부재 210를 형성한다. 본 실시 형태에서 반도체 부재 210은 ALD(Atomic Layer Deposition)법을 이용하여 형성한다. 그러나 이 예에 국한되지 않고 반도체 부재 210은 PLD(Pulsed Laser Deposition)법, DC 스퍼터법, RF 스퍼터법, 스핀코팅법, 딥코팅법, 미스트 CVD(Mist Chemical Vapor Deposition)법 등을 이용하여 형성하는 것도 가능하다. 특히, 스핀코팅법과 같은 용액을 이용하는 기법은 구멍부에 금속 산화물 재료를 충진하는 경우에 적합하다.
게이트 절연층 220은 본 실시 형태의 비휘발성 기억 소자 20에서의 강유전체층에 해당한다. 본 실시 형태에서는 게이트 절연층 220을 구성하는 강유전체 재료로서 지르코늄을 첨가한 산화하프늄(이하 "HZO"라 나타냄)을 이용한다. 단, 이에 국한되지 않고 게이트 절연층 220으로서 실리콘, 알루미늄, 가돌리늄, 이트륨, 란탄, 스트론튬 등을 첨가한 산화하프늄 등의 다른 강유전체층을 이용할 수도 있다. 본 실시 형태에서는 게이트 절연층 220을 ALD(Atomic Layer Deposition)법을 이용하여 10nm의 막 두께로 형성한다. 단, 게이트 절연층 220의 막 두께는 이 예에 국한되는 것이 아니라 예를 들어 5nm 이상 22nm 이하(바람직하게는 10nm 이상 18nm 이하)로 할 수 있다.
게이트 절연층 220은 반도체 부재 210의 측면에 접하여 반도체 부재 210을 둘러싸도록 마련된다. 즉, 도 3에서 도시된 바와 같이 게이트 절연층 220은 직경(D)의 원통형 반도체 부재 210를 내측에 갖는 원통형 부재라 할 수 있다. 이와 같이, 본 실시 형태의 채널 부분은 통 모양의 게이트 절연층 220의 내측 공간이 반도체 부재 210에 의해 점유된 구조로 되어 있다.
게이트 전극 230은 비휘발성 기억 소자 20의 프로그램 동작 또는 소거 동작을 제어하는 게이트로서 기능한다. 본 실시 형태에서는 게이트 전극 230으로서 질화티타늄(TiN)으로 구성되는 화합물층을 이용한다. 그러나 이에 국한되지 않고 게이트 전극 230의 재료로는 텅스텐, 탄탈륨, 몰리브덴, 알루미늄, 구리 등을 포함하는 금속 재료 또는 이들 금속 재료를 포함하는 화합물 재료를 이용할 수 있다. 게이트 전극 230은 예를 들어 스퍼터법에 의해 형성될 수 있다.
게이트 전극 230의 형성에는 게이트 퍼스트 방식 또는 게이트 라스트 방식이라 불리는 기술을 이용할 수 있다. 게이트 퍼스트 방식에서는 기판 상에 폴리실리콘층과 산화규소 등의 절연층을 교호로 적층하여 적층체를 형성하는 공정 및 해당 적층체에 수직 방향의 복수의 구멍을 형성하여 해당 복수의 구멍 내부에 강유전체층을 형성한 후에 채널층을 형성하는 공정(펀치 앤 플러그)을 수행한 후 해당 폴리실리콘층을 그대로 게이트 전극으로 이용한다. 게이트 라스트 방식에서는 우선 질화규소 등을 재료로 하는 더미층과 산화규소 등의 절연층을 교호로 적층하여 적층체를 형성하는 공정 및 펀치 앤 플러그 공정을 행한다. 그 후, 해당 더미층을 선택적으로 제거하는 공정 및 상기 제거에 의해 형성된 공간에 텅스텐 등의 금속 재료를 매립하는 공정을 수행하고, 매립된 금속 재료로 이루어진 금속층을 게이트 전극으로 이용한다. 여기서, 구멍 형성에는 리소그래피와 반응성 이온 에칭을 이용할 수 있다. 또한, 금속 재료에 의한 공간의 매립에는 CVD법이나 ALD법을 이용할 수 있다. 게이트 라스트 방식은 프로세스가 복잡한 반면 폴리실리콘 게이트보다 저항이 낮은 금속 게이트를 갖는 소자를 제조할 수 있다는 이점을 갖는다.
본 실시 형태의 비휘발성 기억 소자 20에 있어서, 게이트 전극 230의 폭은 비휘발성 기억 소자 20의 채널 길이(L)에 상당한다. 게이트 전극 230의 폭은 게이트 전극 230으로서 기능하는 질화 티타늄층의 막 두께이다. 본 실시 형태에 있어서, 게이트 전극 230의 폭(즉, 채널 길이)은 1㎛ 이하(바람직하게는 50nm 이하)로 한다. 후술하는 바와 같이, 본 실시 형태의 비휘발성 기억 소자 20는 채널 길이가 1㎛ 이하인 경우에 있어서 안정된 메모리 윈도우를 확보할 수 있다.
절연층 240은 서로 인접한 2개의 게이트 전극 230 사이를 절연 분리하기 위한 절연막이다. 절연층 240으로서는 산화실리콘막, 질화실리콘막 등의 절연막을 이용할 수 있다. 본 실시 형태에서 절연층 240의 막 두께는 10nm 이상 50nm 이하(바람직하게는 20nm 이상 40nm 이하)이지만, 이 예에 국한되는 것은 아니다. 절연층 240의 막 두께는 채널 길이(즉, 게이트 전극 230의 폭)와의 관계에 따라 적절히 결정할 수 있다. 단, 절연층 240의 막 두께가 너무 얇으면 인접한 비휘발성 기억 소자 20이 서로 영향을 미쳐 동작 불량을 일으키는 요인이 될 수 있다. 또한, 절연층 240의 막 두께가 너무 두꺼우면 인접한 비휘발성 기억 소자 20의 채널간 거리가 길어져 캐리어 이동의 장벽이 될 수 있다.
상술한 바와 같이, 본 실시 형태의 비휘발성 기억 장치 100는 복수의 비휘발성 기억 소자 20를 고밀도로 집적화한 3차원 적층 구조를 갖는다. 또한, 각 비휘발성 기억 소자 20는 채널로서 IGZO라고 불리는 금속 산화물을 이용하기 때문에 높은 신뢰성을 갖는다. IGZO는 일반적으로 FET의 채널로 이용되는 폴리실리콘에 비해 내부 결함이 적고 캐리어 이동도 저하를 초래하기 어렵다. 또한, IGZO는 강유전체층과의 계면에 유전율이 낮은 계면층(low-k층)을 형성하는 일이 없기 때문에 게이트 전극에 전압을 공급했을 때 생기는 전압 손실도 저감할 수 있다. 저품질의 low-k층이 생성되지 않는 것은 전하 트랩 등에 의한 소자 특성 열화도 저감할 수 있음을 의미한다. 이러한 이점에 더하여, IGZO는 성막한 상태(즉, 비정질(아모퍼스) 상태)에서 충분한 캐리어 이동도를 갖기 때문에, 아닐 처리에 의해 다결정으로 할 필요성이 없고, 결정립계 및 결정 결함의 영향을 받지 않는다. 또한, IGZO를 채널로 이용한 비휘발성 기억 소자는 정션리스 FET(pn 접합이 없는 트랜지스터)로서 동작시킬 수 있다. 따라서 IGZO를 채널로 하는 FET는 채널 바디(채널 중앙 부근)를 캐리어가 이동하여 계면층 부근의 전하 트랩의 영향을 받기 어렵다.
이상의 이유로, 본 실시 형태의 비휘발성 기억 소자 20은 채널로서 IGZO를 이용함으로써 높은 신뢰성을 실현할 수 있다. 더욱이, 상술한 바와 같이 본 실시 형태의 비휘발성 기억 장치 100는 개개의 비휘발성 기억 소자 20가 저소비 전력으로 동작 가능하다. 따라서, 본 실시 형태에 의하면 대용량, 저소비 전력 또한, 고신뢰성의 비휘발성 기억 장치 100를 얻을 수 있다. 이하 비휘발성 기억 소자 20의 소자 특성에 대해 시뮬레이션 결과를 이용하여 설명한다.
[소자 특성]
도 4는 본 발명의 일 실시 형태인 비휘발성 기억 소자 20에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다. 구체적으로, 도 4는 도 2 및 도 3에서 나타낸 구조를 갖는 FeFET에서의 채널 길이에 대한 Id-Vg 특성의 의존성을 나타내고 있다. 도 5는 도 4의 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이와의 관계를 나타내는 도면이다. 도 6은 도 4의 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
도 4에서 도시된 Id-Vg 특성에서 반도체 부재 210의 채널 길이(L)는 각각 10nm, 20nm, 50nm, 100nm, 200nm, 500nm 또는 1㎛로 설정하였다. 도 4에 있어서, 반도체 부재 210의 직경 및 게이트 절연층 220의 막 두께는 각각 8nm 및 10nm로 설정하였다. 잔류 분극(Pr)은 20μC/cm2로 설정했다. 소스-드레인 간 전압(Vds)은 50mV로 설정하고 소스-게이트 간 전압(이하 게이트 전압이라고 부름)(Vg)은 -5V에서 5V 범위에서 소인했다.
도 4에서 나타낸 시뮬레이션 결과에 따르면, 채널 길이가 1㎛ 이하인 범위에서는 채널 길이의 길이에 관계없이 충분한 폭의 메모리 윈도우를 얻을 수 있었다. 특히, 채널 길이가 20nm 이상 1㎛ 이하의 범위에서는 거의 동등한 안정된 Id-Vg 특성을 얻을 수 있어 메모리 윈도우의 폭에 큰 변화는 없었다. 즉, 도 4에서 나타낸 시뮬레이션 결과로부터 본 실시 형태의 비휘발성 기억 소자 20은 채널 길이가 20nm 이상 1㎛ 이하이면 충분한 메모리 윈도우를 가지며 메모리 윈도우의 폭에 거의 변화가 없는 것으로 나타났다.
이 점에 대해 도 5에서 나타내는 그래프에서 보면, 채널 길이가 20nm 이상 1㎛ 이하의 범위에서는 메모리 윈도우의 폭이 1.0V 이상 1.3V 이하(구체적으로는 1.05V 이상 1.25V 이하)의 범위에서 안정되어 있다. 바꾸어 말하면, 채널 길이가 20nm 이상 1㎛ 이하인 범위에서는 메모리 윈도우의 폭이 1.15V±1.0V 범위에 들어가 있다. 이와 같이, 본 실시 형태의 비휘발성 기억 소자 20는 채널 길이가 20nm 이상 1㎛ 이하인 범위에서 채널 길이에 의존하지 않고 안정적인 메모리 윈도우의 폭을 확보할 수 있다.
한편, 도 4에서 도시된 바와 같이 채널 길이가 10nm인 경우에는 다른 채널 길이에 비해 큰 폭을 갖는 메모리 윈도우를 얻을 수 있었다. 구체적으로는 도 5에서 나타낸 바와 같이 채널 길이가 10nm인 경우 메모리 윈도우의 폭은 약 1.4V였다. 이 요인으로는 게이트 절연층 220에 있어서의 소스측 전위와 드레인측 전위의 커플링의 영향을 생각할 수 있다.
또, 도 6에서 나타낸 바와 같이 채널 길이가 20nm 이상 1㎛ 이하의 범위에서는 이상치에 가까운 약 60mV/dec의 SS값을 얻을 수 있었다. 즉, 비휘발성 기억 소자 20은 채널 길이가 20nm 이상 1㎛ 이하의 범위에서 안정적인 메모리 윈도우의 폭을 실현할 수 있음과 아울러, 우수한 컷오프 특성을 보이는 것으로 나타났다. 이에 비해, 채널 길이가 10nm인 경우 SS값에 약간의 열화가 확인됐다. 이러한 점을 감안할 때, 본 실시 형태의 비휘발성 기억 소자 20의 경우 채널 길이가 20nm 미만이 되면 소스측 전위와 드레인측 전위의 커플링의 영향에 의해, 이른바 단채널 효과와 같은 특성 열화가 발생하고 있다고 생각된다.
더욱이, 도 4에서 도시된 바와 같이, 본 실시 형태의 비휘발성 기억 소자 20는 채널 길이가 1㎛ 이하인 범위에서 채널 길이에 관계없이 ±1.0V 이하의 저전압에서 양호한 스위칭 동작을 얻을 수 있다. 특히, 채널 길이가 20nm 이상 1㎛ 이하인 범위에서는 ±0.5V 이하의 저전압에서 양호한 스위칭 동작이 얻어지고 있다. 이와 같이, 본 실시 형태의 비휘발성 기억 소자 20은 저전압에서 동작시키는 것이 가능하기 때문에 저소비 전력이라는 특징을 갖는다.
다음으로, 도 7은 본 발명의 일 실시 형태인 비휘발성 기억 소자 20에 있어서 게이트 절연층 220의 분극 전하 분포를 나타내는 도면이다. 도 8은 비교예 1의 비휘발성 기억 소자 50에 있어서 게이트 절연층 220의 분극 전하 분포를 나타내는 도면이다. 도 7 및 도 8에서 나타내는 시뮬레이션에서는 게이트 전압은 -5V로 설정되어 있다. 게이트 절연층(강유전체층)은, 연속체 모델로서 설정되어 있다. 도 7 및 도 8은 채널 길이가 50nm인 경우에 있어서의 게이트 절연층의 유전 분극 모멘트를 0.2μC/cm2 스텝으로 나타내고 있다. 도 7 및 도 8에 있어서, 채널을 나타내는 "IGZO Channel"로 기재된 직사각형의 장변 길이가 채널 길이에 대응한다.
도 7에서 도시된 바와 같이 비휘발성 기억 소자 20에서의 게이트 절연층 220("강유전체층(Ferroelectric layer)"이라고 기재된 영역)은 채널을 따라 연속적으로 자발 분극의 반전이 발생하고 있다. 즉, 비휘발성 기억 소자 20에서의 게이트 절연층 220은 소스로부터 드레인에 걸쳐 연속적으로 자발 분극이 반전된다. 덧붙여 도 7에서는, 채널의 상측과 하측에서 자발 분극의 부호(±)가 반대로 되어 있지만, 전계의 벡터 방향이 반대인 것을 의미하고 있다. 또, 채널로부터 떨어진 위치에 자발 분극의 반전이 생기지 않은 부분이 관측되고 있는데, 이것은, 강유전체층을 연속체 모델로서 취급하고 있는 것에 기인한다고 생각된다.
이와 같이 비휘발성 기억 소자 20의 게이트 절연층 220은 소스측에서 드레인측에 걸쳐 연속적으로 자발 분극의 반전이 생기기 때문에 양호한 기입 동작(프로그램 동작 및 소거 동작)의 제어를 행하는 것이 가능하다.
한편, 도 8은 채널로서 IGZO를 이용하고 게이트 절연층으로서 강유전체층을 이용한 플레너 구조의 FeFET 시뮬레이션 결과를 나타내고 있다. 이 경우 게이트 절연층의 자발 분극의 반전은 좌측과 우측에서는 관측되지만 중앙 부근에 가까워지면 관측되지 않는다. 즉, 비교예 1의 비휘발성 기억 소자에 있어서 게이트 절연층은 소스 근방 및 드레인 근방에서는 자발 분극의 반전이 생기지만 소스 및 드레인으로부터 먼 부분에서는 자발 분극의 반전이 생기지 않는다.
본 실시 형태의 비휘발성 기억 소자 20에 있어서, 도 7과 같은 자발 분극의 반전이 관측되는 이유에 대해 이하에서 설명한다.
도 9는 본 발명의 일 실시 형태인 비휘발성 기억 소자 20에서의 게이트 절연층 220의 내부의 전계 분포 시뮬레이션 모델을 나타내는 도면이다. 구체적으로, 도 9는 도 3에서 나타낸 반도체 부재 210 및 게이트 절연층 220에 있어서의 길이 방향으로 수직인 면의 전계 분포를 나타내고 있다. 도 10은 본 발명의 일 실시 형태인 비휘발성 기억 소자 20에서의 게이트 절연층 220의 내부의 전계 분포 시뮬레이션 결과를 나타내는 도면이다. 도 10은 도 3에서 나타낸 반도체 부재 210 및 게이트 절연층 220에 있어서의 길이 방향으로 수직인 단면의 중심점을 지나는 직선에서의 전계 분포를 나타내고 있다.
도 9에 있어서, 점선은 각각 등전위선 Va 및 Vb를 모식적으로 나타내고 있다. 등전위선 Va 및 Vb에 대해서는 근사적으로는 가우스의 정리에 의해, ε*E1*S1= ε*E2*S2와 같은 크고 작은 관계가 성립한다고 생각된다. 여기서, ε, E 및 S는 각각 유전율, 전계 강도 및 표면적을 나타낸다. 즉, 게이트 절연층 220의 내부에 있어서 전계 강도(전계의 세기)는 반도체 부재 210에 가까워질수록 커진다. 도 10에는 게이트 절연층 220(HZO라고 기재된 영역)의 내부에 있어서 전계 강도가 반도체 부재 210(IGZO라고 기재된 영역)에 가까워짐에 따라 커지고 있는 모습이 나타나 있다. 게이트 절연층 220의 내부에 있어서, 채널로서 기능하는 반도체 부재 210의 근방에는 큰 전계가 형성된다. 그 때문에, 도 7에서 나타낸 것처럼, 채널을 따라서 연속적으로 자발 분극의 반전이 생긴다고 생각할 수 있다.
이상과 같이, 본 실시 형태의 비휘발성 기억 소자 20은 기둥 형상의 반도체 부재 210의 주위를 원통형 게이트 절연층 220으로 둘러싸는 구조를 가짐으로써 채널 근방에서의 게이트 절연층 220에 있어서 자발 분극의 반전이 일어나기 쉽다는 특징을 가지고 있다. 즉, 본 실시 형태에서는 3차원 구조에 있어서의 전계 집중에 의해 채널 근방의 전계가 강해지는 것을 이용하여 프로그램 동작(특히, 소거 동작)의 특성을 개선하는 것이 가능하다.
다음으로, 본 실시 형태의 비휘발성 기억 소자 20에서의 반도체 부재 210의 직경에 대한 의존성에 대해 설명한다.
도 11은 본 발명의 일 실시 형태인 비휘발성 기억 소자 20에서의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다. 구체적으로, 도 11은 도 2 및 도 3에서 나타낸 구조를 갖는 FeFET에서의 반도체 부재 210의 직경에 대한 Id-Vg 특성의 의존성을 나타내고 있다. 도 12는 도 11에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 직경과의 관계를 나타내는 도면이다. 도 13은 도 11에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
도 11에서 나타내는 Id-Vg 특성에서 반도체 부재 210의 직경(D)은 각각 8nm, 16nm 또는 24nm로 설정했다. 도 11에 있어서, 반도체 부재 210의 채널 길이 및 게이트 절연층 220의 막 두께는 각각 50nm 및 10nm로 설정하였다. 잔류 분극(Pr)은 20μC/cm2로 설정했다. 또 소스-드레인 간 전압(Vds)은 50mV로 설정하고 게이트 전압(Vg)은 -5V에서 5V 범위에서 소인했다.
도 11에서 도시된 시뮬레이션 결과에 따르면 반도체 부재 210의 직경(D), 즉 채널 직경이 작아질수록 메모리 윈도우의 폭이 커지는 것으로 나타났다. 도 12에서 도시된 바와 같이 비휘발성 기억 소자 20에서 반도체 부재 210의 직경과 메모리 윈도우의 폭은 선형 관계를 갖는다. 도 12에서 나타내는 관계를 참조하면, 예를 들어 반도체 부재 210의 직경이 20nm 이하이면 0.6V 이상인 메모리 윈도우의 폭을 확보할 수 있다. 또한, 반도체 부재 210의 직경을 16nm 이하로 하면 0.8V 이상의 메모리 윈도우의 폭을 확보할 수 있다. 더욱이, 반도체 부재 210의 직경을 10nm 이하로 하면, 1.0V 이상의 메모리 윈도우의 폭을 확보할 수 있다.
또한, 도 13에서 도시된 바와 같이 비휘발성 기억 소자 20의 SS값은 반도체 부재 210의 직경에 의존하지 않고 60mV/dec 이상 65mV/dec 이하 범위에 들어가는 것으로 나타났다. 또 비휘발성 기억 소자 20은 반도체 부재 210의 직경이 작아질수록 SS값도 작아지는 것으로 나타났다. 이상과 같은 것으로부터 비휘발성 기억 소자 20의 SS값은 반도체 부재 210의 직경에 의하지 않고 양호한 값을 나타내는 것으로 나타났다.
이상 설명한 바와 같이, 본 실시 형태의 비휘발성 기억 소자 20은 도 2 및 도 3에서 도시된 바와 같이 원통형 게이트 절연층 220의 내측이 반도체 부재 210으로 점유된 구조를 갖는다. 이러한 구조를 채용하는 것에 의해 비휘발성 기억 소자 20는 예를 들어 반도체 부재 210의 직경(D)이 20nm 이하, 또한, 채널 길이(L)가 1㎛ 이하인 범위에서 양호한 메모리 윈도우의 폭 및 SS값을 얻을 수 있다.
[비교예 2의 소자 구조]
도 14는 비교예 2의 비휘발성 기억 장치 500에서의 소자 구조를 나타내는 단면도이다. 도 14에서 도시된 바와 같이 비휘발성 기억 장치 500은 복수의 비휘발성 기억 소자 50이 입체적으로 집적화된 3차원 적층 구조를 갖는다. 복수의 비휘발성 기억 소자(50)는 채널로서 기능하는 원통형 채널층 510을 공통으로 하여 채널층 510의 길이 방향을 따라 직렬로 배치된다. 비휘발성 기억 소자 50은 채널층 510, 게이트 절연층 520 및 게이트 전극 530으로 구성되는 FeFET이다. 채널층 510 및 게이트 절연층 520은 복수의 비휘발성 기억 소자 50에 대해 공통이다. 본 실시 형태의 비휘발성 기억 소자 20과, 도 14에서 나타내는 비휘발성 기억 소자 50의 차이점은 비휘발성 기억 소자 50은 채널층 510이 원통 형상이고, 내측에 절연 재료로 구성되는 필러 부재 550을 갖는 점이다. 필러 부재 550은 원통 형상의 채널층 510의 내측을 충진하는 충전 부재로서 기능한다. 필러 부재 550으로서는 산화실리콘, 질화실리콘, 수지 등의 절연 재료를 이용할 수 있다. 본 실시 형태에서는 필러 부재 550으로서 산화실리콘으로 구성되는 직경 4nm의 부재를 이용한다.
도 15는 비교예 2의 비휘발성 기억 소자 50의 Id-Vg 특성의 시뮬레이션 결과를 나타내는 도면이다. 구체적으로, 도 15는 도 14에서 나타낸 구조를 갖는 FeFET에서의 채널 길이에 대한 Id-Vg 특성의 의존성을 나타내고 있다. 도 16은 도 15에서 나타낸 Id-Vg 특성으로부터 구한 메모리 윈도우의 폭과 채널 길이와의 관계를 나타내는 도면이다. 도 17은 도 15에서 나타낸 Id-Vg 특성으로부터 구한 SS값과 드레인 전류와의 관계를 나타내는 도면이다.
도 15에서 도시된 Id-Vg 특성에서 채널층 510의 채널 길이(L)는 각각 20nm, 50nm, 100nm, 200nm, 500nm 또는 1㎛로 설정하였다. 도 15에 있어서, 채널층 510의 막 두께 및 게이트 절연층 520의 막 두께는 각각 8nm 및 10nm로 설정하였다. 잔류 분극(Pr)은 20μC/cm2로 설정했다. 소스-드레인 간 전압(Vds)은 50mV로 설정하고 게이트 전압(Vg)은 -5V에서 5V 범위에서 소인했다.
도 15 및 도 16에서 도시된 시뮬레이션 결과에 따르면 채널 길이가 500nm 이하인 범위에서는 점차 메모리 윈도우가 열리고, 채널 길이가 짧아질수록 메모리 윈도우의 폭이 넓어지는 것을 알 수 있었다. 특히, 채널 길이가 50nm 이상 200nm 이하의 범위에서는 메모리 윈도우의 폭이 약 0.7V 이상 0.8V 이하 범위에서 안정적이다. 한편 채널 길이가 50nm 이하가 되면 메모리 윈도우의 폭이 증가했다. 이 요인으로는 소스 측 전위와 드레인 측 전위의 커플링의 영향을 생각할 수 있다.
또한, 도 17에서 도시된 바와 같이 비교예 2의 비휘발성 기억 소자 50의 SS값은 채널 길이에 의존하지 않고 거의 60mV/dec 전후에 들어가는 것으로 나타났다. 이에 비해 채널 길이가 20nm인 경우 SS값에 약간의 열화가 확인됐다. 이러한 것들을 감안할 때 비휘발성 기억 소자 50의 경우 채널 길이가 50nm 미만이 되면 소스측 전위와 드레인측 전위의 커플링의 영향에 의해 이른바 단채널 효과와 같은 특성 열화가 발생하고 있다고 생각된다.
도 18은 본 발명의 일 실시 형태의 비휘발성 기억 소자 20과 비교예 2의 비휘발성 기억 소자 50에 있어서 채널 길이에 대한 메모리 윈도우의 폭의 의존성을 비교한 도면이다. 도 18에 있어서, "실시예(Embodiment)"로 표시되는 플롯은 본 실시 형태의 비휘발성 기억 소자 20의 메모리 윈도우의 폭을 나타내고 있다. "비교예(Comparative example)"로 표시되는 플롯은 비교예 2의 비휘발성 기억 소자 50의 메모리 윈도우의 폭을 나타낸다. "비교예"에 있어서, "D_channel_20nm"는 4nm 직경의 필러 부재 주위에 막 두께가 8nm인 원통형 IGZO가 마련된 구조를 의미한다.
도 18에서 도시된 바와 같이 채널 길이가 1㎛ 이하인 범위에서는 본 발명의 일 실시 형태의 비휘발성 기억 소자 20의 메모리 윈도우의 폭은 비교예 2의 비휘발성 기억 소자 50의 메모리 윈도우의 폭보다 크다. 또한, 비교예 2의 비휘발성 기억 소자 50은 메모리 윈도우의 폭의 변동이 큰 데 비해, 본 실시 형태의 비휘발성 기억 소자 20은 메모리 윈도우의 폭이 약 1.2V 내외로 안정적이다. 이와 같이, 본 실시 형태의 비휘발성 기억 소자 20은 비교예 2의 비휘발성 기억 소자 50에 비해 큰 메모리 윈도우를 채널 길이에 구애 받지 않고 안정적으로 확보하는 것이 가능하다. 즉, 본 실시 형태의 비휘발성 기억 소자 20은 비교예 2의 비휘발성 기억 소자 50에 비해 대폭적으로 메모리 윈도우를 개선할 수 있다.
(변형예 1)
본 변형예에서는 반도체 부재 210의 외경과 게이트 절연층 220의 막 두께와의 관계에 대해 설명한다.
도 19는 본 발명의 일 실시 형태의 비휘발성 기억 장치 100에서 소자 구조의 변형예를 나타내는 단면 사시도이다. 구체적으로는 도 19는 도 1에서 나타낸 비휘발성 기억 장치 100에 있어서 테두리 200으로 둘러싼 부분을 확대한 도면에 대응한다.
도 19에서 도시된 예에서는 반도체 부재 210의 외경 D1(즉, 반도체 부재 210의 직경)에 비해 강유전체로 구성되는 게이트 절연층 220의 막 두께 D2가 더 크다. 구체적으로는 반도체 부재 210의 외경을 D1로 하고, 게이트 절연층 220의 막 두께를 D2라고 하면, D1≤D2의 관계가 성립한다. 이러한 관계는 다음에 설명하는 시뮬레이션 결과로부터 도출된다.
도 20은 도 19에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 게이트 절연층 220의 막 두께(도 20에서는 "Thzo"라고 기재함)와의 관계를 나타내는 도면이다. 도 20에 있어서, 반도체 부재 210의 채널 길이 및 직경은 각각 50nm 및 8nm로 설정하였다. 또 기입 전압은 5V, 7.5V 및 10V로 했다.
도 20에서 도시된 바와 같이 게이트 절연층 220의 막 두께 D2가 10nm 이상 18nm 이하인 범위에서는 기입 전압에 의존하지 않고, 게이트 절연층 220의 막 두께 D2가 증가함에 따라 점차 메모리 윈도우의 폭이 커지는 경향이 관측되었다. 한편 게이트 절연층 220의 막 두께 D2가 18nm를 넘으면 기입 전압이 5V인 경우에는 메모리 윈도우의 폭이 저하되고 기입 전압이 7.5V인 경우에는 메모리 윈도우의 폭에 거의 변화가 나타나지 않았다.
기입 전압이 5V인 경우 게이트 절연층 220의 막 두께 D2가 18nm를 초과한 경우 관측되는 경향은, 게이트 절연층 220의 막 두께가 증가함에 따라 비휘발성 기억 소자에 인가되는 기입 전압이 부족했기 때문으로 생각된다. 따라서, 기입 전압이 10V인 경우에는 게이트 절연층 220의 막 두께 D2가 18nm를 초과하더라도 메모리 윈도우의 폭이 증가하고 있다. 즉, 기입 전압을 높일수록 메모리 윈도우가 극대에 달하는 게이트 절연층 220의 막 두께는 커진다고 생각할 수 있다. 단, 기입 전압의 증가는 비휘발성 기억 장치 100의 소비 전력 증가를 초래하므로 기입 전압은 7.5V 이하로 하는 것이 바람직하다.
이상과 같이 기입 전압이 7.5V 이하인 경우 게이트 절연층 220의 막 두께 D2가 적어도 10nm 이상 18nm 이하의 범위에서는 기입 전압에 의존하지 않고 선형적으로 메모리 윈도우의 폭이 증가하고, 또한, 적어도 1.3V 이상의 폭을 갖는 메모리 윈도우를 확보할 수 있음이 확인되었다. 또한, 도 20에서 도시된 결과에 따르면, 막 두께 D2가 10nm 이하인 범위까지 각 그래프를 외삽하면, 적어도 게이트 절연층 220의 막 두께 D2가 8nm 이상인 범위에서는 1.3V 이상의 폭을 갖는 메모리 윈도우를 확보할 수 있을 것으로 예상된다.
이러한 결과로부터, 게이트 절연층 220의 막 두께 D2가 반도체 부재 210의 외경 D1(여기서는, 8nm) 이상인 경우, 충분한 폭의 메모리 윈도우를 확보할 수 있다고 말할 수 있다. 보다 바람직하게는 게이트 절연층 220의 막 두께 D2가 반도체 부재 210의 외경 D1의 1.4배 이상이다. 즉, 도 20에서 나타내는 예의 경우 게이트 절연층 220의 막 두께 D2는 8nm 이상(바람직하게는 12nm 이상, 더 바람직하게는 16nm 이상)인 것이 바람직하다.
이상과 같이, 도 19에서 나타낸 소자 구조에 있어서, 게이트 절연층 220의 막 두께 D2를 반도체 부재 210의 외경 D1과 같게 하거나, 또는, 반도체 부재 210의 외경 D1보다 크게 함으로써 충분한 메모리 윈도우의 폭을 확보할 수 있다.
본 변형예에서 나타낸 소자 구조는 특히, 메모리 홀(도 19에서 D3를 직경으로 하는 원통 형상의 구멍)의 직경이 50nm 정도의 집적도인 경우에 유효한 구조이다. 도 12를 이용하여 설명한 바와 같이, 도 2에서 나타낸 내부에 중공 부분 또는 다른 부재를 실질적으로 갖고 있지 않은 소자 구조는 반도체 부재 210의 외경이 작아질수록 양호한 메모리 윈도우의 폭을 얻을 수 있다. 그렇지만, 메모리 홀의 직경이 클 경우 필연적으로 반도체 부재 210의 외경도 커지므로 메모리 윈도우 확보라는 관점에서는 바람직한 것이 아니다. 이에 비해, 본 변형 예의 소자 구조는 반도체 부재 210의 외경 D1을 작게 하면서 게이트 절연층 220의 막 두께 D2를 크게 함으로써, 충분한 폭의 메모리 윈도우를 확보하면서 직경 50nm 정도의 메모리 홀에도 충분히 대응할 수 있다. 구체적으로는 메모리 홀 직경이 30nm 이상 60nm 이하의 범위라고 가정하면 반도체 부재 210의 외경은 1nm 이상 12nm 이하, 게이트 절연층 220의 막 두께는 15nm 이상 22nm 이하인 것이 바람직하다.
(변형예 2)
본 변형예에서는 반도체 부재의 중심에 반도체 부재의 외경보다도 충분히 지름이 작은 중공 부분이 존재하는 예에 대해 설명한다.
도 21은 본 발명의 일 실시 형태의 비휘발성 기억 장치 100에서 소자 구조의 변형예를 나타내는 단면 사시도이다. 구체적으로는 도 21은 도 1에서 나타낸 비휘발성 기억 장치 100에 있어서 테두리 200으로 둘러싼 부분을 확대한 도면에 대응한다.
도 21에서 도시된 예에서 반도체 부재 210a는 원통 형상이다. 즉, 반도체 부재 210a는 중심에 중공 부분을 가지고 있다. 본 변형예에서는 반도체 부재 210a의 중공 부분이 절연 재료로 구성되는 필러 부재 250a로 충전되어 있다. 단, 이 예에 한정되는 것이 아니라 반도체 부재 210a의 중공 부분은 아무것도 없는 공극일 수도 있다. 이 때, 본 변형예에서는 반도체 부재 210a의 외경 D1(즉, 반도체 부재 210a의 직경)에 비해 반도체 부재 210a의 내경 D5(즉, 필러 부재 250a의 외경)가 충분히 작다. 구체적으로는 반도체 부재 210a의 외경 D1에 대한 반도체 부재 210a의 내경 D5 비율은 15% 이하(바람직하게는 10% 이하)이다. 이러한 관계는 다음에 설명하는 시뮬레이션 결과로부터 도출된다.
도 22는 도 21에서 나타낸 소자 구조의 비휘발성 기억 소자에 있어서의 메모리 윈도우의 폭과 반도체 부재의 막 두께 D4(도 22에서는 "Tigzo"라 기재함)와의 관계를 나타내는 도면이다. 여기서, 반도체 부재의 막 두께란 도 21을 예로 들면 필러 부재 250a와 게이트 절연층 220a 사이의 거리에 상당한다. 즉, 도 21에서 나타내는 예에서는, D1=2×D4+D5의 관계가 성립한다. 덧붙여 도 22에 있어서, 반도체 부재의 채널 길이는 50nm, 게이트 절연층의 막 두께는 10nm로 설정하고, 기입 전압은 5V로 설정했다. 또, 반도체 부재의 외경 D1(도 22에서는, 단순히 "D"라고 기술함)은, 8nm, 16nm 및 24nm로 했다.
도 22에서 나타내는 각 그래프에 있어서, 우측 끝에 위치하는 플롯(Tigzo가 가장 큰 플롯)은 반도체 부재에 중공 부분이 없는 소자 구조 즉, 도 2에서 나타낸 소자 구조에 대응한다. 예를 들면, D1=24nm에 대응하는 그래프의 경우, 오른쪽 끝에 위치하는 플롯에서의 막 두께 D4(Tigzo)는 12nm로, 중공 부분이 없는(D5=0) 반도체 부재의 반경에 상당한다. 한편, 우단에 위치하는 플롯 이외의 플롯은 모두 도 21에서 나타낸 바와 같이 반도체 부재에 중공 부분이 존재한다(D5>0) 소자 구조에 대응한다.
도 22에서 도시된 결과에 따르면, 각 그래프에서 오른쪽 끝에 위치하는 플롯 근방에서는 반도체 부재의 막 두께(Tigzo) 변화에 대한 메모리 윈도우의 폭 변화율이 작다. 예를 들면, D1=8nm에 대응하는 그래프의 경우, 오른쪽 끝의 플롯(Tigzo=4nm)과 인접하는 플롯(Tigzo=3nm)과에서 메모리 윈도우의 폭(약 1.35V)은 대략 동일하다. 이는 D1=8nm의 경우 중공 부분이 없는 반도체 부재를 갖는 소자 구조(도 2에서 도시된 소자 구조)에서의 메모리 윈도우의 폭과 2nm의 중공 부분을 갖는 반도체 부재를 포함하는 소자 구조(즉, 도 21에서 도시된 소자 구조)에서의 메모리 윈도우의 폭 사이에 거의 변화가 없음을 보여준다.
이와 같이, D1=8nm의 경우 도 21에서 나타내는 소자 구조에 있어서도, 중공 부분의 체적이 충분히 작을 경우 도 2에서 나타낸 소자 구조와 실질적으로 동등한 메모리 윈도우의 폭을 확보할 수 있는 것으로 나타났다. 이에 따라 외경 D5가 2nm 이하(바람직하게는 1nm 이하)인 중공 부분을 갖는 반도체 부재를 포함하는 소자 구조라면 중공 부분이 없는 반도체 부재를 갖는 소자 구조(D5=0)와 실질적으로 동등한 메모리 윈도우의 폭을 확보할 수 있다고 할 수 있다. 예를 들어 D1=16nm의 경우 Tigzo=7nm(즉, 중공 부분의 외경이 2nm)일 때의 메모리 윈도우의 폭은 약 0.9V이며, 우측단 플롯에서의 메모리 윈도우의 폭(약 0.85V)과 실질적인 차이는 없다. 또한, D=24nm의 경우 Tigzo=11nm(즉, 중공 부분 외경이 2nm)일 때의 메모리 윈도우의 폭은 약 0.55V이며, 우측단 플롯에서의 메모리 윈도우의 폭(약 0.5V)과 실질적인 차이는 없다.
이상의 결과로부터 반도체 부재의 외경 D1에 대한 반도체 부재의 내경 D5 비율이 15% 이하(바람직하게는 10% 이하)이면 도 21에서 나타낸 소자 구조의 경우에도, 도 2에서 나타낸 중공 부분이 없는 반도체 부재를 포함하는 소자 구조와 실질적으로 동등한 메모리 윈도우의 폭을 실현할 수 있어 실용상 문제가 없는 것으로 나타났다.
상술한 결과는 도 2에서 나타낸 소자 구조의 프로세스 마진이 높음을 의미한다. 예를 들어, 도 2에서 나타낸 소자 구조의 경우 30~50nm 정도의 직경을 갖는 구멍(트렌치)을 금속 산화물 재료로 충진하는 것에 의해 반도체 부재 210을 형성하는데, 이 때 트렌치의 내벽측으로부터 충진이 진행되므로 반도체 부재 210의 중심근방에 충진할 수 없는 공극이 형성되는 경우가 있다. 그러나 이러한 경우에도 공극의 체적이 충분히 작을 경우에는 공극이 없는 경우와 실질적으로 동등한 메모리 윈도우를 확보할 수 있다고 생각된다.
그런데 도 22에서 나타내는 결과에 있어서, 예를 들어 D=16nm, Tigzo=4nm의 경우 메모리 윈도우의 폭은 약 1.25V이다. 이 때, 게이트 절연층의 막 두께는 10nm이므로 메모리 홀(도 23의 D3를 직경으로 하는 원통 형상의 구멍) 직경은 36nm이다. 이러한 소자 구조는 도 14에서 나타낸 비교예 2의 소자 구조에 대응한다. 구체적으로는, 도 23을 참조하면, 반도체 부재(510)의 외경 D1이 16nm, 게이트 절연층 520의 막 두께 D2가 10nm, 메모리 홀 직경 D3가 36nm, 반도체 부재(510)의 막 두께 D4가 4nm, 필러 부재 550의 외경 D5가 8nm이다.
이에 비해, 도 19에서 반도체 부재 210의 막 두께(반도체 부재 210의 외경 D1의 절반에 상당함)와 메모리 홀 직경 D3이 도 23에서 도시된 소자 구조와 동일한 소자 구조는 반도체 부재 210의 외경 D1이 8nm, 게이트 절연층 220의 막 두께 D2가 14nm, 메모리 홀 직경 D3이 36nm이다. 이러한 소자 구조의 메모리 윈도우의 폭은 도 20에서 나타낸 결과에 따르면 약 1.45V이다. 즉, 도 23에서 나타내는 소자 구조에 있어서의 메모리 윈도우의 폭(약 1.25V)보다도 크다.
이상과 같이 메모리 홀 직경 D3에서 점유하는 반도체 부재의 막 두께 합계(도 19에서 나타내는 소자 구조의 경우 D1이며, 도 23에서 나타내는 소자 구조의 경우에는 D4의 2배임)의 비율이 같은 조건으로 비교하면, 도 23에 나타난 소자 구조에 비해 도 19에서 나타낸 소자 구조가 메모리 윈도우의 폭이 크다고 할 수 있다.
본 발명의 실시 형태인 비휘발성 기억 장치를 기초로 하여, 당업자가 적절히 구성요소의 추가, 삭제 또는 설계 변경을 수행한 것 또는 공정의 추가, 생략 혹은 조건 변경을 수행한 것도 본 발명의 요지를 구비하고 있는 한 본 발명의 범위에 포함된다.
또한, 상술한 실시 형태의 양태에 의해 초래되는 작용 효과와는 다른 상이한 작용 효과더라도 본 명세서의 기재로부터 명백하거나 당업자에서 용이하게 예측할 수 있는 것에 대해서는 당연히 본 발명에 의해 초래되는 것으로 해석된다.
10.. . 비휘발성 기억 소자, 110.. . 기판, 120.. . 소스 전극, 130.. . 드레인 전극, 140.. . 소스 단자, 150.. . 드레인 단자, 160.. . 게이트 단자, 170.. . 패시베이션층, 210.. . 반도체 부재, 220.. . 게이트 절연층, 230.. . 게이트 전극, 240.. . 절연층
Claims (9)
- 복수의 비휘발성 기억 소자가 직렬로 배치된 3차원 적층 구조를 갖는 비휘발성 기억 장치에 있어서,
금속 산화물을 포함하는 기둥 모양의 반도체 부재와,
산화하프늄을 포함하고, 상기 반도체 부재의 측면에 접하여 상기 반도체 부재를 둘러싸는 강유전체층과,
상기 강유전체층을 통해 상기 반도체 부재의 측면에 대향하는 것과 함께 상기 반도체 부재의 길이 방향을 따라 배치되는 복수의 게이트 전극
을 구비하고,
상기 반도체 부재는 외주면에서 중심축에 이르기까지 연속하는 부재인, 비휘발성 기억 장치. - 제1항에 있어서,
상기 복수의 비휘발성 기억 소자는 상기 반도체 부재를 공유하는, 비휘발성 기억 장치. - 제1항 또는 제2항에 있어서,
상기 반도체 부재의 직경이 20nm 이하인, 비휘발성 기억 장치. - 제1항 내지 제3항 중 어느 한 항에 있어서,
상기 금속 산화물이 IGZO, ITO, IZO 또는 ITZO인, 비휘발성 기억 장치. - 제1항 내지 제4항 중 어느 한 항에 있어서,
상기 복수의 게이트 전극 사이에 각각 마련된 복수의 절연층을 더 구비하는, 비휘발성 기억 장치. - 제1항 내지 제5항 중 어느 한 항에 있어서,
상기 복수의 게이트 전극 각각의 폭이 1㎛ 이하인, 비휘발성 기억 장치. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 강유전체층의 막 두께가 5nm 이상 20nm 이하인, 비휘발성 기억 장치. - 제1항 내지 제6항 중 어느 한 항에 있어서,
상기 강유전체층의 막 두께가 상기 반도체 부재의 외경 이상인, 비휘발성 기억 장치. - 복수의 비휘발성 기억 소자가 직렬로 배치된 3차원 적층 구조를 갖는 비휘발성 기억 장치에 있어서,
금속 산화물을 포함하는 원통형 반도체 부재와,
산화하프늄을 포함하고, 상기 반도체 부재의 측면에 접하여 상기 반도체 부재를 둘러싸는 강유전체층과,
상기 강유전체층을 통해 상기 반도체 부재의 측면에 대향하는 것과 함께 상기 반도체 부재의 길이 방향을 따라 배치되는 복수의 게이트 전극
을 구비하고,
상기 반도체 부재의 외경에 대한 상기 반도체 부재의 내경 비율이 15% 이하인, 비휘발성 기억 장치.
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