KR20220130242A - 반도체 구조 및 그 제조 방법 - Google Patents

반도체 구조 및 그 제조 방법 Download PDF

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KR20220130242A
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더위안 샤오
릭샤 장
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 발명의 실시예는 반도체 구조 및 그 제조 방법을 제공하고, 반도체 구조는, 기판 및 기판 위에 위치한 저장 유닛을 포함하고, 상기 저장 유닛은 제1 유전층, 제1 유전층 내에 위치한 금속 비트 라인, 반도체 채널, 워드 라인, 제2 유전층, 제1 하부 전극층，제2 하부 전극층, 상부 전극층 및 커패시터 유전층을 포함하며; 반도체 채널은 금속 비트 라인의 일부 표면에 위치하며; 워드 라인은 반도체 채널의 일부 영역을 둘러싸여 설치되며; 제2 유전층은 금속 비트 라인과 워드 라인 사이 및 워드 라인이 기판으로부터 멀리 떨어진 일측에 위치하고; 제1 하부 전극층 및 제2 하부 전극층은 반도체 채널이 금속 비트 라인으로부터 멀리 떨어진 상단 표면에서 적층되어 설치되고, 제1 하부 전극층과 반도체 채널의 상단 표면은 서로 접촉되며; 상부 전극층은 제2 하부 전극층의 상단 표면에 위치하고, 제1 하부 전극층 및 제2 하부 전극층을 둘러싸며; 커패시터 유전층은 상부 전극층과 제1 하부 전극층 사이에 위치하고, 또한 상부 전극층과 제2 하부 전극층 사이에 위치한다.

Description

반도체 구조 및 그 제조 방법
관련 출원의 상호 참조
본 발명은 출원번호가 202110807121.7이고, 출원일자가 2021년 07월 16일이며, 출원 명칭이 “반도체 구조 및 제조 방법”인 중국 특허 출원에 기반하여 제출하였고, 상기 중국 특허 출원의 우선권을 주장하는 바, 상기 중국 특허 출원의 전부 내용은 참조로서 본 발명에 인용된다.
본 발명의 실시예는 반도체 구조 및 그 제조 방법에 관한 것이다.
반도체 소자가 고성능과 저비용을 구비할 것에 대한 수요의 증가에 따라, 반도체 소자의 높은 집적 밀도 및 높은 저장 용량에 대한 수요도 증가된다.
그러나, 반도체 소자의 집적 밀도의 증가에 따라, 반도체 소자 중 커패시턴스를 향상시키는 동시에, 커패시터의 종횡비도 점점 더 높아진다. 공정 기기 및 반도체 소자 크기의 한정으로 인해, 종횡비가 높은 커패시터의 크기 정밀도는 높지 않아, 커패시터의 전기학적 성능에 영향을 미친다.
따라서, 반도체 구조의 집적 밀도를 향상시키는 동시에, 커패시턴스를 향상시킬 수 있으면서, 커패시터의 크기 정밀도를 향상시킬 수도 있는 반도체 소자를 설계해야 한다.
본 발명의 실시예는 반도체 구조 및 그 제조 방법을 제공한다.
본 발명의 실시예는 반도체 구조를 제공하고, 상기 반도체 구조는, 기판 및 상기 기판 위에 위치한 저장 유닛을 포함하고, 상기 저장 유닛은 제1 유전층, 상기 제1 유전층 내에 위치한 금속 비트 라인, 반도체 채널, 워드 라인, 제2 유전층, 제1 하부 전극층, 제2 하부 전극층, 상부 전극층 및 커패시터 유전층을 포함하며; 상기 제1 유전층은 상기 금속 비트 라인 표면을 노출시키며; 상기 반도체 채널은 상기 금속 비트 라인의 일부 표면에 위치하고, 상기 반도체 채널은 상기 금속 비트 라인의 바닥면을 향해 상기 금속 비트 라인과 전기적으로 연결되고; 상기 워드 라인은 상기 반도체 채널의 일부 영역을 둘러싸여 설치되고; 상기 제2 유전층은 상기 금속 비트 라인과 상기 워드 라인 사이에 위치하며, 또한 상기 워드 라인이 상기 기판으로부터 멀리 떨어진 일측에 위치하고; 상기 제1 하부 전극층 및 상기 제2 하부 전극층은 상기 반도체 채널이 상기 금속 비트 라인으로부터 멀리 떨어진 상단 표면에서 적층되어 설치되고, 상기 제1 하부 전극층과 상기 반도체 채널의 상단 표면은 서로 접촉되며; 상기 상부 전극층은 상기 제2 하부 전극층의 상단 표면에 위치하고, 상기 제1 하부 전극층 및 상기 제2 하부 전극층을 둘러싸며; 상기 커패시터 유전층은 상기 상부 전극층과 상기 제1 하부 전극층 사이에 위치하고, 또한 상기 상부 전극층과 상기 제2 하부 전극층 사이에 위치한다.
상응하게, 본 발명의 실시예는 반도체 구조의 제조 방법을 더 제공하고, 상기 반도체 구조의 제조 방법은, 기판을 제공하는 단계; 및 상기 기판 위에 저장 유닛을 형성하는 단계를 포함하고; 상기 저장 유닛을 형성하는 공정 단계는, 제1 유전층 및 상기 유전층 내에 위치한 금속 비트 라인을 제공하는 단계; 반도체 채널을 형성하는 단계; 워드 라인을 형성하는 단계; 제2 유전층을 형성하는 단계; 제1 하부 전극층을 형성하는 단계; 제2 하부 전극층을 형성하는 단계; 상부 전극층을 형성하는 단계; 및 커패시터 유전층을 형성하는 단계를 포함하며, 상기 제1 유전층은 상기 금속 비트 라인 표면을 노출시키며, 상기 반도체 채널은 상기 금속 비트 라인의 일부 표면 위에 위치하고, 상기 반도체 채널은 상기 금속 비트 라인의 바닥면을 향해 상기 금속 비트 라인과 전기적으로 연결되고, 상기 워드 라인은 상기 반도체 채널의 일부 영역을 둘러싸여 설치되고, 상기 제2 유전층은 상기 금속 비트 라인과 상기 워드 라인 사이에 위치하며, 또한 상기 워드 라인이 상기 기판으로부터 멀리 떨어진 일측에 위치하고, 상기 제1 하부 전극층과 상기 반도체 채널의 상단 표면은 서로 접촉되며, 상기 제2 하부 전극층은 상기 제1 하부 전극층 상단 표면에 위치하고, 상기 상부 전극층은 상기 제2 하부 전극층의 상단 표면에 위치하며, 상기 제1 하부 전극층 및 상기 제2 하부 전극층을 둘러싸여 형성되며, 상기 커패시터 유전층은 상기 상부 전극층과 상기 제1 하부 전극층 사이에 위치하고, 또한 상기 상부 전극층과 상기 제2 하부 전극층 사이에 위치한다.
하나 또는 복수 개의 실시예는 이에 대응되는 도면 중의 이미지를 통해 예시적으로 설명되고, 특별한 설명이 없는 한, 도면에서의 이미지는 비례적 한정이 구성되지 않는다.
도 1은 본 출원의 일 실시예에서 제공하는 반도체 구조에 대응되는 단면 구조 예시도이다.
도 2 내지 도 6은 본 발명의 일 실시예에서 제공하는 반도체 구조 중 제1 하부 전극층, 제2 하부 전극층 및 커패시터 유전층으로 공동 구성된 구조의 다섯 가지 단면 구조 예시도이다.
도 7 내지 도 22는 본 발명의 다른 일 실시예에서 제공하는 반도체 구조의 제조 방법 중 각 단계에 대응되는 단면 구조 예시도이다.
배경 기술로부터 알 수 있다시피, 종래 기술에서는 반도체 소자의 집적 밀도를 향상시키는 동시에, 반도체 구조에서의 커패시턴스 및 크기 정밀도도 향상시켜야 한다.
상기 문제를 해결하기 위해, 본 발명의 실시예는 반도체 구조 및 그 제조 방법을 제공한다. 반도체 구조에 있어서, 반도체 채널의 트렌치 영역은 금속 비트 라인 표면에 수직되도록 설치되어, 반도체 구조로 하여금 수직되는 게이트 올 어라운드(Gate-All-Around, GAA) 트랜지스터를 포함하도록 함으로써, 반도체 채널이 금속 비트 라인 표면에 평행되는 방향(일반적으로 수평 방향)에서의 레이아웃 공간을 절약하여, 반도체 구조가 수평 방향에서의 집적 밀도를 향상시키는데 유리하다. 또한, 커패시터 중 하부 전극층의 구조를 변경하는 것을 통해, 구체적으로, 제1 하부 전극층 및 제2 하부 전극층으로 적층하여 하부 전극층을 구성하여, 커패시터 하부 전극층의 전반적인 높이를 향상시킴으로써, 커패시터의 종횡비를 향상시켜, 커패시터 중 상부 전극층 및 하부 전극층의 대향 면적을 향상시킴으로써, 커패시터의 커패시턴스를 향상시키는데 유리하다. 또한, 제2 하부 전극층 바닥면이 기판 위에서의 정투영은 제1 하부 전극층 상단 표면이 기판 위에서의 정투영 내에 위치하여, 제2 하부 전극층과 제1 하부 전극층으로 하여금 정렬되도록 함으로써, 제2 하부 전극층 바닥면과 제1 하부 전극층 상단 표면이 완전히 접촉되도록 보장하여, 제2 하부 전극층 바닥면과 제1 하부 전극층 상단 표면 사이의 오정렬을 피함으로써, 커패시턴스를 향상시키는 동시에, 커패시터의 크기 정밀도를 향상시켜, 커패시터의 형성 품질을 향상시키므로, 커패시터가 양호한 전기학적 성능을 구비하도록 보장한다. 더 나아가, 커패시터 유전층은 제2 하부 전극에 의해 노출된 제1 하부 전극층 상단 표면을 더 커버하여, 상부 전극층이 제2 하부 전극층에 의해 노출된 제1 하부 전극층 상단 표면을 통해 제1 하부 전극층과 접촉하는 것을 피함으로써, 커패시터가 양호한 전기학적 성능을 구비하도록 추가로 보장한다.
본 발명의 실시예의 목적, 기술 방안 및 장점을 더욱 명확하게 하기 위해, 아래에 도면을 결합하여 본 발명의 각 실시예에 대해 상세하게 반복 설명한다. 그러나, 본 분야의 통상의 기술자는, 본 발명의 각 실시예에서, 독자로 하여금 본 발명을 더욱 잘 이해하도록 하기 위해 많은 기술적 세부 사항을 제공한다는 것을 이해할 수 있다. 그러나, 이러한 기술적 세부 사항 및 아래의 각 실시예에 기반한 다양한 변경 및 수정이 없더라도, 본 발명에서 보호하고자 하는 기술 방안을 구현할 수 있다.
본 발명의 일 실시예는 반도체 구조를 제공하고, 아래에 도면을 결합하여 본 발명의 일 실시예에서 제공하는 반도체 구조에 대해 상세하게 설명한다. 도 1은 본 발명의 일 실시예에서 제공하는 반도체 구조에 대응되는 단면 구조 예시도이고, 도 2 내지 도 6은 본 발명의 일 실시예에서 제공하는 반도체 구조 중 제1 하부 전극층, 제2 하부 전극층 및 커패시터 유전층으로 공동 구성된 구조의 다섯 가지 단면 구조 예시도이다.
도 1 내지 도 6을 참조하면, 반도체 구조는, 기판(110) 및 기판(110) 위에 위치한 저장 유닛(100)을 포함하고, 상기 저장 유닛(100)은 제1 유전층(103) 및 제1 유전층(103) 내에 위치한 금속 비트 라인(101), 반도체 채널(102), 워드 라인(104), 제2 유전층(105), 제1 하부 전극층(116), 제2 하부 전극층(126), 상부 전극층(146) 및 커패시터 유전층(136)을 포함하고, 제1 유전층(103)은 금속 비트 라인(101) 표면을 노출시키고, 상기 반도체 채널(102)은 금속 비트 라인(101)의 일부 표면에 위치하며, 반도체 채널(102)은 금속 비트 라인(101)의 바닥면을 향해 금속 비트 라인(101)과 전기적으로 연결되며, 상기 워드 라인(104)은 반도체 채널(102)의 일부 영역을 둘러싸여 설치되며, 상기 제2 유전층(105)은 금속 비트 라인(101)과 워드 라인(104) 사이에 위치하고, 또한 워드 라인(104)이 기판(110)으로부터 멀리 떨어진 일측에 위치하며, 상기 제1 하부 전극층(116) 및 상기 제2 하부 전극층(126)은 반도체 채널(102)이 금속 비트 라인(101)으로부터 멀리 떨어진 상단 표면에서 적층되어 설치되고, 상기 제1 하부 전극층(116)과 반도체 채널(102)의 상단 표면은 서로 접촉되고, 상기 상부 전극층(146)은 제2 하부 전극층(126)의 상단 표면에 위치하며, 제1 하부 전극층(116) 및 제2 하부 전극층(126)을 둘러싸고, 상기 커패시터 유전층(136)은 상부 전극층(146)과 제1 하부 전극층(116) 사이에 위치하며, 또한 상부 전극층(146)과 제2 하부 전극층(126) 사이에 위치한다.
구체적으로, 제2 하부 전극층(126) 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(116) 상단 표면이 기판(110) 위에서의 정투영 내에 위치하고; 커패시터 유전층(136)은 제2 하부 전극층(126) 상단 표면 및 측면을 커버하고, 또한 제1 하부 전극층(116) 측면 및 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116) 상단 표면을 커버한다.
기판(110)을 따라 금속 비트 라인(101)을 가리키는 방향에서, 반도체 채널(102)은 순차적으로 배열된 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III)을 포함하고, 제1 도핑 영역(I)과 금속 비트 라인(101)은 전기적으로 연결되며; 워드 라인(104)은 트렌치 영역(II)을 둘러싸여 설치되며; 제1 하부 전극층(116)은 제2 도핑 영역(III)이 트렌치 영역(II)으로부터 멀리 떨어진 일측과 서로 접촉된다.
반도체 구조가 수직되는 게이트 올 어라운드(Gate-All-Around, GAA) 트랜지스터를 포함하고, 금속 비트 라인(101)이 기판(110)과 게이트 올 어라운드 트랜지스터 사이에 위치하므로, 3 차원(3 Dimensions, 3D)로 적층된 메모리 소자를 구성할 수 있음으로써, 반도체 구조의 집적 밀도를 향상시키는데 유리하다. 또한, 반도체 구조 중의 커패시터는 제1 하부 전극층(116), 제2 하부 전극층(126), 커패시터 유전층(136) 및 상부 전극층(146)으로 공동 구성되고, 여기서, 커패시터의 하부 전극층은 제1 하부 전극층(116) 및 제2 하부 전극층(126)으로 적층되어 구성되며, 한편으로, 기판(100) 표면에 수직되는 방향에서, 높이가 비교적 높은 하부 전극층을 제조할 때, 높이가 비교적 낮은 제1 하부 전극층(116) 및 제2 하부 전극층(126)을 단계 별로 형성할 수 있고, 제1 하부 전극층(116) 및 제2 하부 전극층(126)의 높이가 비교적 낮으므로, 제1 하부 전극층(116) 및 제2 하부 전극층(126)이 기울어지거나 무너지는 것을 피하는데 유리하여, 하부 전극층의 전반적인 안정성을 향상시키고, 종횡비가 크고 커패시턴스가 큰 커패시터를 형성할 수 있으며; 다른 한편으로, 제2 하부 전극층(126) 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(116) 상단 표면이 기판(110) 위에서의 정투영 내에 위치하여, 제2 하부 전극층(126)과 제1 하부 전극층(116)으로 하여금 정렬되도록 하여, 제2 하부 전극층(126) 바닥면과 제1 하부 전극층(116) 상단 표면 사이의 오정렬을 피함으로써, 커패시턴스를 향상시키는 동시에, 커패시터의 크기 정밀도를 향상시켜, 커패시터의 형성 품질을 향상시켜, 커패시터가 양호한 전기학적 성능을 구비하도록 보장한다.
아래에 도 1을 결합하여 반도체 구조에 대해 더욱 상세하게 설명한다.
본 실시예에서, 기판(110)은 복수 개의 논리 회로를 구비하는 논리 회로 구조층일 수 있다.
제1 유전층(103)은, 층간 유전층(120) 및 격리층(130)을 포함하고, 상기 층간 유전층(120)은 기판(110) 표면에 위치하며, 금속 비트 라인(101)은 층간 유전층(120)이 기판(110)으로부터 멀리 떨어진 일부 표면에 위치하고, 상기 격리층(130)은 금속 비트 라인(101)이 노출된 층간 유전층(120) 표면에 위치하며, 금속 비트 라인(101)의 측벽을 커버한다.
구체적으로, 논리 회로 구조층은 적층 구조일 수 있다. 층간 유전층(120)이 논리 회로 구조층으로부터 멀리 떨어진 일부 표면은 복수 개의 갭을 두고 배열된 금속 비트 라인(101)을 구비할 수 있고, 각 금속 비트 라인(101)은 적어도 하나의 제1 도핑 영역(I)과 서로 접촉되어 전기적으로 연결될 수 있으며, 도 1에서는 각 금속 비트 라인(101)과 2 개의 제1 도핑 영역(I)이 서로 접촉되는 것을 예로 하였으나, 실제 전기학적 수요에 따라, 각 금속 비트 라인(101)과 서로 접촉되어 전기적으로 연결되는 제1 도핑 영역(I)의 개수를 합리적으로 설정할 수 있다. 금속 비트 라인(101)의 상단 표면은 격리층(130)의 상단 표면과 동일한 높이를 구비할 수 있음으로써, 금속 비트 라인(101)의 상단 표면 및 격리층(130)의 상단 표면에 위치한 다른 구조에 양호한 지지 작용을 제공하는데 유리하다.
층간 유전층(120)은 논리 회로 구조층 및 금속 비트 라인(101) 사이의 절연을 구현하기 위한 것이고, 층간 유전층(120)은 서로 인접한 금속 비트 라인(101) 사이의 누전을 방지하는데 유리하다. 여기서, 층간 유전층(120)의 재료는 산화 규소, 질화 규소, 탄질화 규소 또는 탄질산화 규소 중 적어도 하나를 포함한다.
격리층(130)은 서로 인접한 금속 비트 라인(101) 사이에 위치하여, 서로 인접한 금속 비트 라인(101) 사이의 절연을 구현하기 위한 것이다. 여기서, 격리층(130)의 재료는 산화 규소, 질화 규소, 탄질화 규소 또는 탄질산화 규소 중 적어도 하나를 포함한다.
본 실시예에서, 층간 유전층(120)과 격리층(130)은 일체형 구조로서, 층간 유전층(120)과 격리층(130) 사이의 경계면 상태 결함을 개선하고, 반도체 구조의 성능을 개선하며, 층간 유전층(120)의 재료와 격리층(130)의 재료는 동일하고, 이로써, 반도체 구조의 제조 공정 단계를 감소시키는데 유리하므로, 반도체 구조의 제조 비용 및 복잡도를 저하시킨다. 다른 실시예에 있어서, 층간 유전층과 격리층은 계층 구조일 수 있고, 층간 유전층의 재료와 격리층의 재료는 상이할 수 있다.
금속 비트 라인(101)의 재료는 금속이고, 이렇게 설정하는 장점은 아래와 같은 것을 포함한다. 한편으로, 금속 재료의 금속 비트 라인(101)의 저항율은 일반적으로 비교적 작으므로, 금속 비트 라인(101)의 저항을 낮추는데 유리하여, 금속 비트 라인(101) 중의 전기학적 신호의 전송 속도를 향상시키고, 금속 비트 라인(101)의 기생 커패시터를 낮추며, 열손실을 낮추어 전력 소비를 낮추며, 다른 한편으로, 반도체 구조는 또한 회로 구조를 포함할 수 있고, 회로 구조에는 전기적으로 연결을 구현하기 위한, 본 분야의 기술자가 흔히 말하는 M0 계층, M1 계층, M2 계층 등과 같은 금속 전도층을 구비할 수 있으며, 금속 전도층의 공정 단계를 이용하여, 금속 전도층을 형성하는 동시에 금속 비트 라인(101)을 제작할 수 있음으로써, 반도체 구조 제조 공정 단계를 절약하여, 반도체 구조의 비용을 낮출 수 있다.
금속 비트 라인(101)의 재료는 단일 금속, 금속 화합물 또는 합금일 수 있다. 여기서, 단일 금속은 구리, 알루미늄, 텅스텐, 금 또는 은 등일 수 있고; 금속 화합물은 질화 탄탈 또는 질화 티타늄일 수 있으며; 합금은 구리, 알루미늄, 텅스텐, 금 또는 은 중 적어도 두 개로 구성된 합금 재료일 수 있다. 또한, 금속 비트 라인(101)의 재료는 또한 니켈, 코발트 또는 백금 중 적어도 하나일 수 있다.
일부 실시예에 있어서, 금속 비트 라인(101)의 재료는 구리이다.
반도체 구조는 갭을 두고 배열된 복수 개의 금속 비트 라인(101)을 포함할 수 있고, 각 금속 비트 라인(101)은 제1 방향을 따라 연장되며; 각 금속 비트 라인(101)은 적어도 두 개의 반도체 채널(102)과 전기적으로 연결될 수 있다.
반도체 채널(102)의 재료는 인듐 갈륨 아연 산화물(Indium Gallium Zinc Oxide, IGZO), 텅스텐 도핑된 인듐 산화물(Indium Tungsten Oxide, IWO) 또는 인듐 주석 산화물(Indium Tin Oxide, ITO) 중 적어도 하나를 포함하고, 반도체 채널(102)이 상기 재료로 구성될 때, 반도체 채널(102)의 캐리어 이동도를 향상시키는데 유리함으로써, 반도체 채널(102)이 전기 신호를 더욱 효과적으로 전송하는데 유리하다.
하나의 예에 있어서, 반도체 채널(102)의 재료는 IGZO이고, IGZO의 캐리어 이동도는 폴리실리콘의 캐리어 이동도의 20배 내지 50 배로서, 반도체 채널(102) 중 트렌치 영역(II)의 캐리어 이동도를 향상시키는데 유리함으로써, 반도체 구조가 작동될 때의 누전류를 낮추어, 반도체 구조의 전력 소비를 낮추고 반도체 구조의 작업 효율을 향상시키는데 유리하다. 또한, IGZO 반도체 채널(102)로 구성된 게이트 올 어라운드 트랜지스터에 의해 구성된 메모리 유닛의 유지 시간은 400s를 초과할 수 있으므로, 메모리의 리프레시 비율 및 전력 소비를 낮추는데 유리하다.
본 실시예에서, 반도체 채널(102)이 원기둥 구조이면, 반도체 채널(102)의 측면은 부드러운 전이(Smooth transition) 표면으로써, 반도체 채널(102)에서 첨단 방전 또는 누전 현상이 발생되는 것을 피하는데 유리하여, 반도체 구조의 전기학적 성능을 추가적으로 개선한다. 설명해야 할 것은, 다른 실시예에 있어서, 반도체 채널은 타원기둥 구조, 사각기둥 구조 또는 다른 불규칙 구조일 수도 있다. 이해할 수 있는 것은, 반도체 채널 구조가 사각기둥 구조일 때, 사각기둥 구조의 측벽 인접면으로 구성된 모퉁이는 원활한 모퉁이일 수 있으므로, 마찬가지로 첨단 방전 문제를 피할 수 있으며, 사각기둥 구조는 정사각형 기둥 구조 또는 직사각형 기둥 구조일 수 있다.
제1 도핑 영역(I)은 트랜지스터 소자의 소스 전극 또는 드레인 전극 중 하나를 구성하고, 제2 도핑 영역(III)은 트랜지스터 소자의 소스 전극 또는 드레인 전극 중 다른 하나를 구성한다. 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III) 중의 반도체 원소는 동일하고, 즉 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III)은 일체형 구조로서, 제1 도핑 영역(I) 및 트렌치 영역(II) 사이의 경계면 상태 결함 및 트렌치 영역(II) 및 제2 도핑 영역(III) 사이의 경계면 상태 결함을 개선함으로써, 반도체 구조의 성능을 개선하는데 유리하다. 이해할 수 있는 것은, 다른 실시예에 있어서, 반도체 채널은 일반적으로 3층 구조일 수도 있고, 각 계층 구조는 상응하게 제1 도핑 영역, 트렌치 영역 및 제3 도핑 영역으로 사용된다.
여기서, 제1 도핑 영역(I)은, 제1 금속 반도체 계층(112)을 포함할 수 있고, 제1 금속 반도체 계층(112)과 금속 비트 라인(101)은 서로 접촉되며, 제1 금속 반도체 계층(112)의 저항율은 제1 금속 반도체 계층(112)을 제외한 제1 도핑 영역(I)의 저항율보다 작다. 이로써, 제1 도핑 영역(I)의 저항율을 낮추는데 유리하고, 제1 금속 반도체 계층(112)과 제1 금속 반도체 계층(112)을 제외한 제1 도핑 영역(I)은 옴 접촉을 구성하여, 금속 비트 라인(101)과 반도체 재료가 직접 접촉함으로써 형성되는 쇼트키 장벽 접촉을 피하며, 옴 접촉은 제1 도핑 영역(I)과 금속 비트 라인(101) 사이의 접촉 저항을 낮추어, 반도체 구조가 작동될 때의 에너지 소모를 낮추고, RC 지연 효과를 개선함으로써, 반도체 구조의 전기학적 성능을 향상시키는데 유리하다. 이해할 수 있는 것은, 다른 실시예에 있어서, 제1 도핑 영역의 반도체 재료는 금속 비트 라인과 직접 접촉할 수도 있으며, 즉 제1 도핑 영역은 제1 금속 반도체 계층을 포함하지 않는다.
구체적으로, 제1 금속 반도체 계층(112) 중의 금속 원소는 코발트, 니켈 또는 백금 중 적어도 하나를 포함한다. 반도체 채널(102)의 재료가 IGZO인 것을 예로 들면, 상응하게, 제1 금속 반도체 계층(112)의 재료는 니켈이 포함된 IGZO, 코발트가 포함된 IGZO, 코발트 니켈이 포함된 IGZO 또는 백금이 포함된 IGZO 등일 수 있다. 또한, 제1 금속 반도체 계층(112) 내에는 질소 원소가 도핑될 수도 있다.
제1 금속 반도체 계층(112) 중의 반도체 원소와 제1 금속 반도체 계층(112)을 제외한 제1 도핑 영역(I) 중의 반도체 원소는 동일하고, 즉 제1 도핑 영역(I)이 전반적으로 일체형 구조이면, 제1 금속 반도체 계층(112)은 제1 도핑 영역(I)의 일부로서, 제1 금속 반도체 계층(112)과 제1 금속 반도체 계층(112)을 제외한 제1 도핑 영역(I) 사이의 경계면 상태 결함을 개선하며, 반도체 구조의 성능을 개선하는데 유리하다. 설명해야 할 것은, 다른 실시예에 있어서, 제1 금속 반도체 계층 중의 반도체 원소는 제1 금속 반도체 계층을 제외한 제1 도핑 영역 중의 반도체 원소와 상이할 수도 있고, 예를 들어 제1 금속 반도체 계층 중의 반도체 원소는 규소 또는 게르마늄일 수 있으며, 상응하게, 제1 도핑 영역은 제1 금속 반도체 계층을 포함하는 이중 계층 구조이다.
일부 실시예에 있어서, 반도체 채널(102)과 금속 비트 라인(101)은 서로 접촉되고, 즉 제1 도핑 영역(I)은 금속 비트 라인(101) 표면에 위치한다. 더 나아가, 반도체 구조는 또한 금속 계층(108)을 포함할 수 있고, 금속 계층(108)은 반도체 채널(102)에 의해 커버되지 않은 금속 비트 라인(101) 표면에 위치하며, 금속 계층(108)은 제1 금속 반도체 계층(112) 내의 금속 원소로 구성된다. 이해할 수 있는 것은, 금속 계층(108)은 제1 금속 반도체 계층(112)을 형성하는 공정 단계에서 동시에 형성된 것이고, 금속 계층(108)의 재료는 코발트, 니켈 또는 백금 중 적어도 하나일 수 있다.
또한, 다른 일부 실시예에 있어서, 금속 비트 라인(101)의 재료가 니켈, 코발트 또는 백금 중 적어도 하나이면, 상응하게, 반도체 구조의 제조 공정 단계에 있어서, 제1 도핑 영역(I)과 서로 접촉된 금속 비트 라인(101) 중의 일부 영역과 제1 도핑 영역(I)은 반응하여, 제1 금속 반도체 계층(112)을 형성하고, 이로써, 금속 비트 라인(101)과 제1 금속 반도체 계층(112)은 일체형 구조로서, 금속 비트 라인(101)과 제1 금속 반도체 계층(112) 사이의 접촉 저항을 추가로 낮추는데 유리하다. 즉, 금속 비트 라인(101)은 제1 금속 반도체 계층(112) 형성을 위해 금속 원소를 제공할 수 있다.
제2 도핑 영역(III)은, 제2 금속 반도체 계층(122)을 포함할 수 있고, 제2 금속 반도체 계층(122)과 하부 전극층(116)은 서로 접촉되며, 제2 금속 반도체 계층(122)의 재료의 저항율은 제2 금속 반도체 계층(122)을 제외한 제2 도핑 영역(III)의 저항율보다 작다. 이로써, 제2 도핑 영역(III)의 저항율을 낮추는데 유리하고; 제2 금속 반도체 계층(122)과 커패시터 구조 사이는 옴 접촉을 형성하여, 제2 도핑 영역(III)과 커패시터 구조 사이의 접촉 저항을 낮추는데 유리함으로써, 반도체 구조가 작동될 때의 에너지 소모를 낮추고, 반도체 구조의 전기학적 성능을 향상시킨다.
제2 금속 반도체 계층(122) 중의 금속 원소는 코발트, 니켈 또는 백금 중 적어도 하나를 포함한다. 본 실시예에서, 제1 금속 반도체 계층(112) 중의 금속 원소와 제2 금속 반도체 계층(122) 중의 금속 원소는 동일할 수 있다. 다른 실시예에 있어서, 제1 금속 반도체 계층 중의 금속 원소와 제2 금속 반도체 계층 중의 금속 원소는 상이할 수도 있다.
또한, 제2 금속 반도체 계층(122) 중의 반도체 원소와 제2 금속 반도체 계층(122)을 제외한 제2 도핑 영역(III) 중의 반도체 원소는 동일하고, 즉 제2 도핑 영역(III)이 전반적으로 일체형 구조이면, 제2 금속 반도체 계층(122)은 제2 도핑 영역(III)의 일부로서, 제2 금속 반도체 계층(122)과 제2 금속 반도체 계층(122)을 제외한 제2 도핑 영역(III) 사이의 경계면 상태 결함을 개선하며, 반도체 구조의 성능을 개선하는데 유리하다. 설명해야 할 것은, 다른 실시예에 있어서, 제2 금속 반도체 계층 중의 반도체 원소는 제2 금속 반도체 계층을 제외한 제2 도핑 영역 중의 반도체 원소와 상이할 수도 있고, 예를 들어 제2 금속 반도체 계층 중의 반도체 원소는 규소 또는 게르마늄일 수 있으며, 상응하게, 제2 도핑 영역은 제2 금속 반도체 계층을 포함하는 이중 계층 구조이다.
반도체 원소가 규소인 것을 예로 들면, 제2 금속 반도체 계층(122)은 규화 코발트, 규화 니켈 또는 규화 백금 중 적어도 하나를 포함한다. 또한, 제2 금속 반도체 계층(122)에는 또한 질소 원소가 도핑될 수 있다.
금속 비트 라인(101)의 연장 방향을 따라, 반도체 채널(102)의 폭은 나노 스케일 범위 내에 있으므로, 반도체 채널(102)이 무접합 트랜지스터(Junctionless Transistor)의 트렌치를 구성하기 위한 것일 때, 나노 스케일의 무접합 트랜지스터 트렌치를 형성하는데 유리하고, 즉 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III) 중 도핑 이온의 타입은 동일하며, 예를 들어 도핑 이온은 모두 N 형 이온이거나 모두 P 형 이온이고, 더 나아가, 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III) 중의 도핑 이온은 동일할 수 있다. 여기서, 이 곳에서의 “무접합”은 PN 접합이 없는 것, 즉 반도체 채널(102)에 의해 구성된 트랜지스터 중에 PN 접합이 없는 것을 의미하고, 이러한 장점은 아래와 같은 것을 포함한다. 한편으로, 제1 도핑 영역(I) 및 제2 도핑 영역(III)에 대해 추가적인 도핑을 수행할 필요가 없음으로써, 제1 도핑 영역(I) 및 제2 도핑 영역(III)에 대한 도핑 공정을 제어하기 어려운 문제를 피하였으며, 특히 트랜지스터 크기가 추가적으로 축소됨에 따라, 제1 도핑 영역(I) 및 제2 도핑 영역(III)에 대해 추가적인 도핑을 수행할 경우, 도핑 농도는 더욱 제어하기 어렵고; 다른 한편으로, 소자가 무접합 트랜지스터이므로, 초계단형 소스 드레인 농도 구배 도핑 공정을 사용하여, 나노 스케일 범위 내에서 초계단형 PN 접합을 제조하는 것을 피하는데 유리하므로, 도핑 돌연변이에 의해 생성된 임계값 전압 드리프트 및 누설 전류 증가 등 문제를 피할 수 있음으로써, 단채널 효과를 억제하는데 또한 유리하여, 몇 나노미터의 스케일 범위 내에서도 여전히 작업할 수 있으므로, 반도체 구조의 집적 밀도 및 전기학적 성능을 추가적으로 향상시키는데 유리하다. 이해할 수 있는 것은, 여기서 추가적인 도핑은, 제1 도핑 영역(I) 및 제2 도핑 영역(III)의 도핑 이온 타입과 트렌치 영역의 도핑 이온 타입이 상이하도록 하기 위한 도핑을 의미한다.
더 나아가, 제1 도핑 영역(I)의 도핑 이온의 농도 및 제2 도핑 영역(III)의 도핑 이온의 농도는 모두 트렌치 영역(II)의 도핑 이온의 도핑 농도보다 클 수 있다. 도핑 이온은 N 형 이온 또는 P 형 이온이고, 구체적으로, N 형 이온은 비소 이온, 인 이온 또는 안티몬 이온 중 적어도 하나이고; P 형 이온은 붕소 이온, 인듐 이온 또는 갈륨 이온 중 적어도 하나이다.
워드 라인(104)은 게이트 유전층(114)을 포함하고, 상기 게이트 유전층(114)은 반도체 채널(102)의 전부 측벽 표면을 둘러쌀 수 있으며, 이로써, 반도체 채널(102)의 누전을 피하고, GAA 트랜지스터의 전기학적 성능을 향상시키는데 유리하다.
다른 실시예에 있어서, 게이트 유전층은 트렌치 영역의 반도체 채널의 측벽 표면만 커버하거나, 게이트 유전층은 트렌치 영역 및 제1 도핑 영역의 반도체 채널의 측벽 표면을 커버하거나, 게이트 유전층은 트렌치 영역 및 제2 도핑 영역의 반도체 채널의 측벽 표면을 커버할 수 있고, 여기서, 게이트 유전층은 제2 도핑 영역을 둘러싸여 설치되며, 즉 제2 도핑 영역의 반도체 채널의 측벽 표면에 위치할 때, 게이트 유전층은 제2 도핑 영역 표면에 대한 보호 작용을 할 수 있어, 제조 공정 과정에서 제2 도핑 영역 표면에 초래한 공정 손상을 피할 수 있음으로써, 반도체 구조의 전기학적 성능을 추가적으로 개선하는데 유리하다.
워드 라인(104)은 게이트 전도층(124)을 더 포함하고, 게이트 전도층(124)은 반도체 채널(102)의 일부 영역을 둘러싸여 설치되며, 게이트 유전층(114)은 반도체 채널(102)과 게이트 전도층(124) 사이에 위치한다.
구체적으로, 게이트 전도층(124)은 트렌치 영역(II)을 둘러싸여 설치되고, 트렌치 영역(II)에 대응되는 게이트 유전층(114)의 측벽 표면에 위치한다.
여기서, 게이트 유전층(114)의 재료는 산화 규소, 질화 규소 또는 질산화 규소 중 적어도 하나를 포함하고, 게이트 전도층(124)의 재료는 폴리실리콘, 질화 티타늄, 질화 탄탈, 구리, 텅스텐 또는 알루미늄 중 적어도 하나를 포함한다.
본 실시예에서, 반도체 구조는 갭을 두고 배열된 복수 개의 워드 라인(104)을 포함할 수 있고, 각 워드 라인(104)은 제2 방향을 따라 연장되며, 제2 방향과 제1 방향은 상이하고, 예를 들어 제1 방향은 제2 방향과 서로 수직될 수 있다. 또한, 각 워드 라인(104)의 경우, 각 워드 라인(104)은 적어도 하나의 반도체 채널(102)의 트렌치 영역(II)을 둘러싸여 설치될 수 있으며, 도 1에서는 각 워드 라인(104)이 2 개의 반도체 채널(102)을 둘러싸는 것을 예로 들지만, 실제 전기학적 수요에 따라, 각 워드 라인(104)에 의해 둘러싸인 반도체 채널(102)의 개수를 합리적으로 설정할 수 있다.
제2 유전층(105)은 금속 계층(108) 및 워드 라인(104)을 격리하여, 금속 비트 라인(101)과 워드 라인(104)을 격리하기 위한 것이고, 또한 서로 인접한 워드 라인(104) 및 서로 인접한 금속 계층(108)을 격리하기 위한 것이다. 다시 말해, 제2 유전층(105)은 금속 계층(108)과 워드 라인(104) 사이에 위치하고, 또한 서로 인접한 워드 라인(104)의 갭 및 서로 인접한 금속 계층(108)의 갭에 위치한다.
제2 유전층(105)은 제3 유전층(115) 및 제4 유전층(125)을 포함할 수 있고, 상기 제3 유전층(115)은 금속 계층(108)과 워드 라인(104) 사이 및 서로 인접한 금속 계층(108)의 갭에 위치하여, 금속 계층(108)과 워드 라인(104) 사이로 하여금 절연되도록 하며, 금속 계층(108)과 워드 라인(104) 사이의 전기적 간섭을 방지함으로써, 금속 비트 라인(101)과 워드 라인(104) 사이의 전기적 간섭을 추가로 방지하도록 하고, 상기 제4 유전층(125)은 서로 인접한 워드 라인(104) 사이에 위치하며 제3 유전층(115)과 서로 접촉하여, 서로 인접한 워드 라인(104) 사이의 절연을 구현함으로써, 서로 인접한 워드 라인(104) 사이의 전기적 간섭을 방지하기 위한 것이고; 제4 유전층(125)은 또한 워드 라인(104)이 기판(110)으로부터 멀리 떨어진 표면에 위치하여, 제4 유전층(125)이 기판(110)으로부터 멀리 떨어진 표면 위에 위치한 다른 전도성 구조를 지지하기 위한 것이며, 워드 라인(104)과 다른 전도성 구조 사이의 절연을 구현하기 위한 것이다.
제4 유전층(125)의 상단 표면은 제2 도핑 영역(III)의 상단 표면과 동일한 높이를 구비할 수 있음으로써, 제4 유전층(125)의 상단 표면 및 제2 도핑 영역(III)의 상단 표면에 위치한 다른 구조에 양호한 지지 작용을 제공하는데 유리하다.
본 실시예에서, 제3 유전층(115)의 재료 및 제4 유전층(125)의 재료는 동일하고, 모두 산화 규소, 질화 규소, 탄질산화 규소 또는 질산화 규소 중 적어도 하나일 수 있다. 다른 실시예에 있어서, 제3 유전층의 재료 및 제4 유전층의 재료는 상이할 수도 있다.
이해할 수 있는 것은, 다른 실시예에 있어서, 제2 유전층은 다른 적층 층막 구조일 수도 있고, 적층 층막 구조의 구체적 구조와 제조 공정 단계는 관련되되, 제2 유전층이 격리 역할을 할 수 있도록 보장하면 된다.
커패시터는 제1 하부 전극층(116), 제2 하부 전극층(126), 커패시터 유전층(136) 및 상부 전극층(146)을 포함하고, 아래에 도 1 내지 도 6을 결합하여 커패시터에 대해 구체적으로 설명한다.
본 실시예에서, 제1 하부 전극층(116) 및 제2 하부 전극층(126)은 커패시터의 하부 전극층을 구성하고, 각 워드 라인(104)은 제2 방향을 따라 연장되며, 도 1에서는 각 워드 라인(104)이 2 개의 반도체 채널(102)을 둘러싸고, 제1 하부 전극층(116) 및 제2 하부 전극층(126)도 제2 방향을 따라 연장되는 것을 예로 한다. 구체적으로, 각 하부 전극층과 워드 라인(104)은 대응되고, 즉 각 하부 전극층은 상기 하부 전극층에 대응되는 워드 라인(104)에 의해 둘러싸인 각 제2 도핑 영역(III)이 트렌치 영역(II)으로부터 멀리 떨어진 일측과 서로 접촉하며, 도 1에서는 각 하부 전극층과 2 개의 반도체 채널(102)의 제2 도핑 영역(III)의 상단 표면이 서로 접촉되는 것을 예로 한다.
일부 예에 있어서, 기판(110) 표면에 수직되는 방향에서, 제1 하부 전극층(116)의 두께는 제2 하부 전극층(126)의 두께보다 클 수 있고; 다른 일부 예에 있어서, 기판(110) 표면에 수직되는 방향에서, 제1 하부 전극층(116)의 두께는 또한 제2 하부 전극층(126)의 두께보다 작거나 같을 수 있다. 또한, 제1 하부 전극층(116)의 재료는 제2 하부 전극층(126)의 재료와 동일할 수 있다. 또한 제1 하부 전극층(116)과 제2 하부 전극층(126)이 단계 별로 제작되므로, 제1 하부 전극층(116)과 제2 하부 전극층(126)의 재료는 상이할 수도 있다.
또한, 상부 전극층(146)도 제2 방향을 따라 연장되고, 상부 전극층(146)과 하부 전극층은 일대일로 대응되며, 상부 전극층(146)이 기판(110) 위에서의 정투영은 하부 전극층이 기판(110) 위에서의 정투영을 커버하고, 하부 전극층이 기판(110) 위에서의 정투영은 워드 라인(104)이 기판(110) 위에서의 정투영을 커버한다.
다른 실시예에 있어서, 각 하부 전극층은 제2 도핑 영역이 트렌치 영역으로부터 멀리 떨어진 일측과만 서로 접촉될 수도 있고, 상부 전극층은 하부 전극층과 일대일로 대응되거나, 하나의 상부 전극층이 복수 개의 하부 전극층과 대응될 수 있으며; 또는, 하나의 하부 전극층이 제2 도핑 영역이 트렌치 영역으로부터 멀리 떨어진 복수 개의 측과 서로 접촉될 수 있고, 상부 전극층은 하나의 반도체 채널과만 대응될 수 있으며, 즉 하나의 하부 전극층은 복수 개의 상부 전극층에 대응되어, 서로 인접한 커패시터 중의 상부 전극층으로 하여금 상이한 전위에 연결될 수 있거나 하부 전극층으로 하여금 상이한 전위에 연결될 수 있도록 함으로써, 서로 인접한 커패시터에 대한 다양한 제어를 구현하는데 유리하다.
여기서, 하부 전극층은 적층되어 설치된 제1 하부 전극층(116) 및 제2 하부 전극층(126)으로 구성되어, 하부 전극층의 전반적인 높이를 향상시킴으로써, 커패시턴스를 향상시키는 동시에, 높이가 비교적 낮은 제1 하부 전극층(116) 및 제2 하부 전극층(126)을 단계 별로 형성하는 방식으로, 제1 하부 전극층(116) 및 제2 하부 전극층(126)이 기울어지거나 무너지는 것을 피하여, 하부 전극층의 전반적인 안정성을 향상시키는데 유리하다. 제2 하부 전극층(126)의 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(116)의 상단 표면이 기판(110) 위에서의 정투영 내에 위치하여, 제2 하부 전극층(126)의 바닥면과 제1 하부 전극층(116)의 상단 표면이 완전히 접촉하도록 보장함으로써, 제2 하부 전극층(126)의 바닥면과 제1 하부 전극층(116)의 상단 표면 사이의 오정렬을 피하여, 커패시터의 크기 정밀도를 향상시킨다.
일부 예에 있어서, 금속 비트 라인(101)의 연장 방향을 따라, 제1 하부 전극층(116)의 바닥면 폭은 반도체 채널(102)의 최대 폭보다 작다. 다른 실시예에 있어서, 제1 하부 전극층의 바닥면 폭은 반도체 채널의 최대 폭보다 크거나 같을 수 있다.
도 1 내지 도 4를 참조하면, 제1 하부 전극층(116)은 제1 하부 도전성 기둥(113) 및 제1 하부 도전성 블록(123)을 포함하고, 상기 제1 하부 도전성 기둥(113)과 제2 도핑 영역(III)은 서로 접촉되며; 제1 하부 도전성 블록(123)의 한쪽 엔드와 제1 하부 도전성 기둥(113)은 서로 접촉되고, 다른 쪽 엔드와 제2 하부 전극층(126)은 서로 접촉된다. 제2 하부 전극층(126)은 제2 하부 도전성 기둥(133) 및 제2 하부 도전성 블록(143)을 포함하고, 상기 제2 하부 도전성 기둥(133)과 제1 하부 도전성 블록(123)은 서로 접촉되며; 상기 제2 하부 도전성 블록(143)의 한쪽 엔드와 제2 하부 도전성 기둥(133)은 서로 접촉되고, 다른 쪽 엔드와 커패시터 유전층(136)은 서로 접촉된다. 일부 예에 있어서, 제1 하부 도전성 기둥(113)은 제2 도핑 영역(III)의 전반적인 상단 표면을 커버하고, 기판(110)으로부터 멀어지는 방향을 따라, 제1 하부 도전성 기둥(113)이 기판(110) 표면에 평행되는 방향에서의 단면 면적은 점점 커지며, 또한 제1 하부 도전성 기둥(113)의 상단 표면이 기판(110) 위에서의 정투영과 제1 하부 도전성 블록(123)의 바닥면이 기판(110) 위에서의 정투영은 중합되므로, 제2 도핑 영역(III)과 제1 하부 전극층(116) 사이의 최대 접촉 면적을 보장하는 동시에, 제1 하부 전극층(116)의 체적을 증가시켜, 제1 하부 전극층(116) 자체의 저항을 낮추는데 유리함으로써, 제2 도핑 영역(III)과 제1 하부 전극층(116) 사이의 접촉 저항을 낮추는데 유리하다.
기판(110)으로부터 멀어지는 방향을 따라, 제2 하부 도전성 기둥(133)이 기판(110) 표면에 평행되는 단면 면적은 점점 커지고, 제2 하부 도전성 기둥(133) 바닥면이 기판(110) 위에서의 정투영은 제1 하부 도전성 블록(123) 바닥면이 기판(110) 위에서의 정투영 내에 위치하여, 제2 하부 전극층(126)의 바닥면과 제1 하부 전극층(116)의 상단 표면 사이의 오정렬을 피하는 동시에, 제2 하부 전극층(126)의 체적을 증가시켜, 제2 하부 전극층(126) 자체의 저항을 낮추는데 유리함으로써, 제2 하부 전극층(126)과 제1 하부 전극층(116) 사이의 접촉 저항을 낮추는데 유리하다. 또한, 제2 하부 도전성 기둥(133)의 상단 표면이 기판(110) 위에서의 정투영과 제2 하부 도전성 블록(143)의 바닥면이 기판(110) 위에서의 정투영은 중합된다.
다른 실시예에 있어서, 제1 하부 도전성 기둥의 상단 표면이 기판 위에서의 정투영은 제1 하부 도전성 블록의 바닥면이 기판 위에서의 정투영을 커버할 수 있고, 제2 하부 도전성 기둥의 상단 표면이 기판 위에서의 정투영은 제2 하부 도전성 블록의 바닥면이 기판 위에서의 정투영을 커버할 수 있다.
본 실시예에서, 제1 하부 도전성 기둥(113) 및 제1 하부 도전성 블록(123)은 일체형 구조이고, 제2 하부 도전성 기둥(133) 및 제2 하부 도전성 블록(143)은 일체형 구조임으로써, 제1 하부 도전성 기둥(113)과 제1 하부 도전성 블록(123) 사이의 경계면 상태 결함, 및 제2 하부 도전성 기둥(133)과 제2 하부 도전성 블록(143) 사이의 경계면 상태 결함을 개선하여, 반도체 구조의 성능을 개선하며, 제1 하부 도전성 기둥(113), 제1 하부 도전성 블록(123), 제2 하부 도전성 기둥(133) 및 제2 하부 도전성 블록(143)의 재료는 동일할 수 있고, 이로써, 반도체 구조의 제조 공정 단계를 감소시키므로, 반도체 구조의 제조 비용 및 복잡도를 낮추는데 유리하다. 여기서, 제1 하부 도전성 기둥(113), 제1 하부 도전성 블록(123), 제2 하부 도전성 기둥(133) 및 제2 하부 도전성 블록(143)의 재료는 모두 니켈 백금, 티타늄, 탄탈륨, 코발트, 폴리실리콘, 구리, 텅스텐, 질화 탄탈, 질화 티타늄 또는 루테늄 중 적어도 하나일 수 있다.
다른 실시예에 있어서, 제1 하부 도전성 기둥 및 제1 하부 도전성 블록은 일체형 구조가 아닐 수 있고, 제2 하부 도전성 기둥 및 제2 하부 도전성 블록은 일체형 구조가 아닐 수 있으며, 즉 제1 하부 도전성 기둥, 제1 하부 도전성 블록, 제2 하부 도전성 기둥 및 제2 하부 도전성 블록의 재료는 상이할 수도 있다.
다른 실시예에 있어서, 도 5를 참조하면, 제1 하부 전극층(116)의 단면 형태 및 제2 하부 전극층(126)의 단면 형태는 모두 직사각형일 수 있고; 도 6을 참조하면, 제1 하부 전극층(116)의 단면 형태 및 제2 하부 전극층(126)의 단면 형태는 모두 역사다리꼴일 수 있다.
도 2 내지 도 6을 참조하면, 커패시터 유전층(136)은 제1 커패시터 유전층(156), 제2 커패시터 유전층(166) 및 제3 커패시터 유전층(176)을 포함하고, 상기 제1 커패시터 유전층(156)은 제1 하부 전극층(116)의 측면을 커버하며; 상기 제2 커패시터 유전층(166)은 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면을 커버하고; 상기 제3 커패시터 유전층(176)은 제2 하부 전극층(126)의 상단 표면 및 측면을 커버한다.
제1 커패시터 유전층(156), 제2 커패시터 유전층(166) 및 제3 커패시터 유전층(176)은 제1 하부 전극층(116) 및 제2 하부 전극층(126)의 표면을 공동으로 커버함으로써, 상부 전극층(146)을 제1 하부 전극층(116) 및 제2 하부 전극층(126)과 격리한다. 또한, 제2 커패시터 유전층(166)은 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면을 커버하여, 상부 전극층(146)이 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면을 통해 제1 하부 전극층(116)과 접촉되는 것을 피함으로써, 커패시터가 양호한 전기학적 성능을 구비하도록 추가로 보장한다.
더 나아가, 커패시터 유전층(136)은 또한 제4 커패시터 유전층(186) 및 상부 전극층(146)을 포함할 수 있고, 상기 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156)의 바닥면은 서로 연결되며, 제1 하부 전극층(116)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장되며; 상기 상부 전극층(146)(도 1을 참조)은 또한 제4 커패시터 유전층(186) 표면에 위치한다. 일부 예에 있어서, 금속 비트 라인(101)의 연장 방향을 따라, 제1 하부 전극층(116)의 바닥면 폭이 반도체 채널(102)의 최대 폭보다 작을 때, 제1 하부 전극층(116)은 제2 도핑 영역(III)의 일부 상단 표면을 노출시키고, 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156)의 바닥면은 서로 연결되며, 제1 하부 전극층(116)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장되며, 이로써 제4 커패시터 유전층(186)을 통해 상부 전극층(146) 및 제2 도핑 영역(III) 사이의 격리를 구현함으로써, 반도체 구조의 양호한 전기학적 성능을 보장하는데 유리하다.
본 실시예에서, 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156)은 일체형 구조로서, 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156) 사이의 경계면 상태 결함을 개선함으로써, 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156) 전반적인 격리 효과를 향상시키는데 유리하고, 제4 커패시터 유전층(186)과 제1 커패시터 유전층(156)의 재료는 동일하며, 이로써, 반도체 구조의 제조 공정 단계를 감소시키므로, 반도체 구조의 제조 비용 및 복잡도를 낮추는데 유리하다. 다른 실시예에 있어서, 제4 커패시터 유전층과 제1 커패시터 유전층은 계층 구조일 수 있고, 제4 커패시터 유전층의 재료와 제1 커패시터 유전층의 재료는 상이할 수 있다.
일부 실시예에 있어서, 도 2를 참조하면, 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면은 제1 커패시터 유전층(156)을 구비하고, 제2 커패시터 유전층(166)은 제1 커패시터 유전층(156)의 상단 표면에 위치하여, 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면을 커버한다. 또한, 제2 커패시터 유전층(166)은 또한 제2 하부 전극층(126)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장되어, 상부 전극층(146)과 제1 하부 전극층(116)의 상단 표면 사이의 격리 효과를 추가로 향상시킨다.
다른 일부 실시예에 있어서, 도 3을 참조하면, 제2 커패시터 유전층(166)과 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면은 서로 접촉되고, 제2 하부 전극층(126)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장되어, 상부 전극층(146)과 제1 하부 전극층(116)의 상단 표면 사이의 격리를 구현한다.
제2 커패시터 유전층(166)과 제3 커패시터 유전층(176)은 일체형 구조일 수 있으므로, 제2 커패시터 유전층(166)과 제3 커패시터 유전층(176) 사이의 경계면 상태 결함을 개선함으로써, 제2 커패시터 유전층(166)과 제3 커패시터 유전층(176)의 전반적인 격리 효과를 향상시키는데 유리하고, 제2 커패시터 유전층(166)과 제3 커패시터 유전층(176)의 재료는 동일하며, 이로써, 반도체 구조의 제조 공정 단계를 감소시키므로, 반도체 구조의 제조 비용 및 복잡도를 낮추는데 유리하다. 다른 실시예에 있어서, 제2 커패시터 유전층과 제3 커패시터 유전층은 계층 구조일 수 있고, 제2 커패시터 유전층의 재료와 제3 커패시터 유전층의 재료는 상이할 수 있다.
또 다른 일부 예에 있어서, 도 4 내지 도 6을 참조하면, 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면은 제1 커패시터 유전층(156)을 구비하고, 제1 커패시터 유전층(156)과 제2 커패시터 유전층(166)은 일체형 구조로서, 제1 커패시터 유전층(156)과 제2 커패시터 유전층(166) 사이의 경계면 상태 결함을 개선함으로써, 제1 커패시터 유전층(156)과 제2 커패시터 유전층(166)의 전반적인 격리 효과를 향상시키는데 유리하고, 제1 커패시터 유전층(156)과 제2 커패시터 유전층(166)의 재료는 동일하며, 이로써, 반도체 구조의 제조 공정 단계를 감소시키므로, 반도체 구조의 제조 비용 및 복잡도를 낮추는데 유리하다. 다른 실시예에 있어서, 제1 커패시터 유전층과 제2 커패시터 유전층은 계층 구조일 수 있고, 제1 커패시터 유전층의 재료와 제2 커패시터 유전층의 재료는 상이할 수 있다.
설명해야 할 것은, 도 2 내지 도 6에서, 점선 박스 a에서 제1 하부 전극층(116)을 제외한 구조는 제4 커패시터 유전층(186)이고, 점선 박스 b에서 제2 하부 전극층(126)을 제외한 구조는 제2 커패시터 유전층(166)이다.
본 실시예에서, 커패시터 유전층(136)의 재료의 상대적인 유전율은 제2 유전층(105)의 재료의 상대적인 유전율보다 큼으로써, 제1 하부 전극층(116) 및 제2 하부 전극층(126)과 상부 전극층(146) 사이의 격리 효과를 추가로 향상시키고, 반도체 구조 중 커패시터의 전기학적 성능을 향상시키는데 유리하다.
여기서, 제1 커패시터 유전층(156), 제2 커패시터 유전층(166), 제3 커패시터 유전층(176) 및 제4 커패시터 유전층(186)의 재료는 모두 산화 규소, 산화 탄탈, 산화 하프늄, 산화 지르코늄, 산화 나이오븀, 산화 티타늄, 산화 바륨, 산화 스트론튬, 산화 이트륨, 산화 란타늄, 산화 프라세오디뮴 또는 티탄산 바륨 스트론튬 등 고유전율 재료를 포함한다.
설명해야 할 것은, 도 2 내지 도 6에서는 서로 인접한 커패시터 사이의 제2 커패시터 유전층(166) 사이가 서로 이격된 것을 예로 들지만, 실제로 서로 인접한 커패시터의 제2 커패시터 유전층(166) 사이는 서로 접촉 연결될 수 있고; 서로 인접한 커패시터 사이의 제4 커패시터 유전층(186) 사이가 서로 이격된 것을 예로 들지만, 실제로 서로 인접한 커패시터의 제4 커패시터 유전층(186) 사이는 서로 접촉 연결될 수 있다.
계속하여 도 1을 참조하면, 상부 전극층(146)은 제1 상부 전극층(196) 및 제2 상부 전극층(106)을 포함하고, 상기 제1 상부 전극층(196)은 제1 하부 전극층(116)을 둘러싸며, 제1 커패시터 유전층(156)의 측면에 위치하고; 상기 제2 상부 전극층(106)은 제2 하부 전극층(116)을 둘러싸며, 제3 커패시터 유전층(176) 표면에 위치하고, 제2 상부 전극층(106)의 바닥면과 제1 상부 전극층(196)의 상단 표면은 서로 접촉된다.
제1 상부 전극층(196)의 재료 및 제2 상부 전극층(106)의 재료는 모두 니켈 백금, 티타늄, 탄탈륨, 코발트, 폴리실리콘, 구리, 텅스텐, 질화 탄탈, 질화 티타늄 또는 루테늄 중 적어도 하나일 수 있다. 다른 실시예에 있어서, 제1 상부 전극층의 재료 및 제2 상부 전극층의 재료는 상이할 수도 있다.
본 실시예에서, 하부 전극층(116)의 전반적인 재료 및 상부 전극층(146)의 전반적인 재료는 동일할 수 있다. 다른 실시예에 있어서, 하부 전극층의 재료 및 상부 전극층의 재료는 상이할 수도 있다.
일부 실시예에 있어서, 반도체 구조는 기판(110) 위에서 적층되어 설치된 2 개의 저장 유닛(100)을 포함할 수 있다. 도 1에서는 기판(110) 위에서 적층되어 설치된 2 개의 저장 유닛(100)을 예로 들지만, 실제 전기학적 수요에 따라, 기판(110) 위에서 적층되어 설치된 저장 유닛(100)의 개수를 합리적으로 설정할 수 있다. 복수 개의 저장 유닛(100)이 동일한 기판(110) 위에서 적층되어 설치되므로, 반도체 구조의 두께 방향의 크기를 증가하면 반도체 구조의 어레이 밀도가 증가되도록 할 수 있음으로써, 반도체 구조의 저장 성능을 향상시키고, 반도체 구조의 평면 크기를 감소시킴으로써, 3D 적층의 목적을 구현한다. 이해할 수 있는 것은, 어레이 밀도는 저장 유닛(100)이 반도체 구조 내에 위치한 밀도를 의미한다.
더 나아가, 반도체 구조는 절연층(107)을 더 포함하고, 절연층(107)은 제2 유전층(105) 표면에 위치하며, 제1 하부 전극층(116), 제2 하부 전극층(126), 커패시터 유전층(136) 및 상부 전극층(146)으로 구성된 커패시터는 절연층(107) 내에 위치하고, 절연층(107)은 커패시터를 지지하는데 사용되어, 커패시터가 무너지는 것을 피하며, 또한 서로 인접한 커패시터(106)의 상부 전극층(146)을 격리하기 위한 것이다.
본 실시예에서, 절연층(107)은 적층 층막 구조이고, 제1 절연층(117) 및 제2 절연층(127)을 포함한다. 제1 절연층(117)은 서로 인접한 제1 상부 전극층(196) 사이에 위치하여, 서로 인접한 제1 상부 전극층(196) 사이의 전기 절연을 구현하기 위한 것이고; 제2 절연층(127)은 서로 인접한 제2 상부 전극층(106) 사이에 위치하며, 제1 절연층(117)의 윗표면을 커버하여, 서로 인접한 제2 상부 전극층(106) 사이의 전기 절연을 구현하기 위한 것이다.
여기서, 제1 절연층(117)의 재료 및 제2 절연층(127)의 재료는 동일하고, 모두 산화 규소, 질화 규소, 탄질산화 규소 또는 질산화 규소 중 적어도 하나일 수 있다. 다른 실시예에 있어서, 제1 절연층의 재료 및 제2 절연층의 재료는 상이할 수도 있다.
요약하면, 반도체 채널(102)의 트렌치 영역(II)은 금속 비트 라인(101) 위에 수직되게 설치되어, 반도체 구조 중에 GAA 트랜지스터가 구비되도록 하므로, 3D로 적층된 메모리 소자를 구성할 수 있음으로써, 반도체 구조의 집적 밀도를 향상시키는데 유리하다. 이와 동시에, 반도체 구조 중 커패시터의 하부 전극층은 적층되어 설치된 제1 하부 전극층(116) 및 제2 하부 전극층(126)으로 구성되어, 커패시터 하부 전극층의 전반적인 높이를 향상시킬 수 있음으로써, 커패시턴스를 향상시키는데 유리하다. 또한, 제2 하부 전극층(126)의 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(116) 상단 표면이 기판(110) 위에서의 정투영 내에 위치하여, 제2 하부 전극층(126)과 제1 하부 전극층(116)으로 하여금 정렬되도록 함으로써, 제2 하부 전극층(126)의 바닥면과 제1 하부 전극층(116)의 상단 표면 사이의 오정렬을 피하여, 커패시턴스를 향상시키는 동시에, 커패시터의 크기 정밀도를 향상시킴으로써, 커패시터의 형성 품질을 향상시키고, 커패시터가 양호한 전기학적 성능을 구비하는 것을 보장한다.
또한, 본 실시예에서 제공하는 반도체 구조는 4F2의 메모리에 적용될 수 있고, F는 특징 크기이며, 메모리는 저항 메모리(Resistive Random Access Memory, RRAM), 자기 저항 메모리(Magnetoresistive Random Access Memory, MRAM) 또는 상변화 메모리(Phase Change Random Access Memory, PCRAM), 동적 램(Dynamic Random Access Memory, DRAM) 메모리 또는 정적 램(Static Random Access Memory, SRAM) 메모리일 수 있고, 인 메모리 컴퓨팅(In Memory Computing, IMC)에 적용될 수도 있으며, 즉 사용자가 메모리에 데이터를 저장하고 더욱 빠른 속도로 정보를 처리할 수 있도록 허락한다. 구체적인 실시예에 있어서, 메모리는 DRAM 메모리일 수 있고, 상기 실시예에서 언급한 금속 비트 라인(101)은 DRAM 메모리의 비트 라인이며, 워드 라인(104)은 DRAM 메모리의 워드 라인이고, 커패시터 구조는 DRAM 메모리의 저장 커패시터이다.
상응하게, 본 발명의 다른 실시예는 반도체 구조의 제조 방법을 제공하고, 상기 반도체 구조를 형성하는데 사용될 수 있다.
도 7 내지 도 22는 본 발명의 다른 실시예에서 제공하는 반도체 구조의 제조 방법 중 각 단계에 대응되는 구조 예시도이고, 아래에 도면을 결합하여 본 실시예에서 제공하는 반도체 구조의 제조 방법에 대해 상세하게 설명하며, 상기 실시예와 동일하거나 상응한 부분은, 아래에 상세하게 반복 설명하지 않는다.
도 7 내지 도 22를 참조하면, 기판(110)을 제공하고, 기판(110) 위에 저장 유닛(100)을 형성한다. 구체적으로, 저장 유닛(100)을 형성하는 단계는 아래와 같은 단계를 포함한다.
도 7을 참조하면, 기판(110)은 논리 회로 구조층일 수 있고, 제1 유전층(120) 및 제1 유전층(120) 내에 위치한 금속 비트 라인(101)을 제공하며, 제1 유전층(120)은 금속 비트 라인(101) 표면을 노출시킨다.
구체적으로, 논리 회로 구조층의 표면을 전체적으로 커버하는 층간 유전층(120)을 형성하여, 논리 회로 구조층을 보호하고, 논리 회로 구조층과 향후 층간 유전층(120) 위에서 형성된 금속 비트 라인(101) 사이의 전기적 간섭을 방지하기 위한 것이다.
층간 유전층(120) 표면에서 복수 개의 서로 분리된 금속 비트 라인(101)을 형성하고, 금속 비트 라인(101)은 층간 유전층(120)의 일부 표면을 노출시키며; 격리층(130)을 형성하고, 격리층(130)은 금속 비트 라인(101)에 의해 노출된 층간 유전층(120)의 표면에 위치하며, 금속 비트 라인(101)의 측벽을 커버한다.
금속 비트 라인(101)에 관련된 재료는 전술된 실시예의 관련 설명을 참조할 수 있고, 여기서 반복 설명하지 않는다.
이해할 수 있는 것은, 다른 실시예에 있어서, 논리 회로 구조층 표면은 초기 유전층을 구비할 수도 있고; 초기 유전층을 그래픽화하여, 초기 유전층 내에서 복수 개의 서로 분리된 홈을 형성하며, 홈 아래에 위치한 초기 유전층을 층간 유전층으로 사용하고, 서로 인접한 홈 사이에 위치한 초기 유전층을 격리층으로 사용하며, 이로써, 격리층과 초기 유전층은 일체형 구조이고; 다음, 홈을 충만하는 금속 비트 라인을 형성한다.
도 8을 참조하면, 금속 비트 라인(101)의 표면에서 제1 금속 계층(118)을 형성한다.
제1 금속 계층(118)은 향후 형성된, 반도체 채널이 금속 비트 라인(101)으로부터 가까운 영역과 반응하여, 향후 제1 금속 반도체 계층의 형성을 위해 금속 원소를 제공하여, 반도체 채널의 저항율을 낮추기 위한 것이다. 여기서, 제1 금속 계층(118)의 재료는 코발트, 니켈 또는 백금 중 적어도 하나를 포함한다.
본 실시예에서, 제1 금속 계층(118)은 금속 비트 라인(101)의 전부 표면을 커버하여, 제1 금속 계층(118)을 에칭하는 공정이 금속 비트 라인(101)에 대한 에칭 손상을 피할 수 있다. 다른 실시예에 있어서, 제1 금속 계층은 금속 비트 라인의 일부 표면에만 위치할 수도 있고, 제1 금속 계층의 위치와 향후 형성된 반도체 채널 위치는 서로 대응된다.
다른 실시예에 있어서, 금속 비트 라인 표면에서 제1 금속 계층을 형성하지 않고, 향후 금속 비트 라인의 일부 표면에서 반도체 채널을 직접 형성할 수도 있다. 또한, 일부 실시예에 있어서, 금속 비트 라인의 재료는 니켈, 코발트 백금 중 적어도 하나이고, 즉 금속 비트 라인은 향후 제1 금속 반도체 계층의 형성을 위해 금속 원소를 제공할 수 있으므로, 금속 비트 라인 표면에서 제1 금속 계층을 형성할 필요가 없다.
도 9 및 도 10을 참조하면, 반도체 채널(102)을 형성하고, 반도체 채널(102)은 금속 비트 라인(101)의 일부 표면 위에 위치하며, 반도체 채널(102)은 금속 비트 라인(101)의 바닥면을 향해 금속 비트 라인(101)과 전기적으로 연결된다. 본 실시예에서, 반도체 채널(102)과 제1 금속 계층(118)은 서로 접촉되고; 다른 실시예에 있어서, 반도체 채널은 금속 비트 라인과 직접 접촉될 수 있다.
구체적으로, 반도체 채널(102)을 형성하는 공정 단계는 아래와 같은 단계를 포함한다.
도 9를 참조하면, 초기 채널층(132)을 형성하고, 초기 채널층(132)은 금속 비트 라인(101) 위 및 기판(110) 위에 위치한다.
일부 실시예에 있어서, 서로 인접한 금속 비트 라인(101) 사이에 격리층(130)이 구비되면, 초기 채널층(132)은 격리층(130)의 표면을 커버한다.
본 실시예에서, 금속 비트 라인(101)의 표면에는 제1 금속 계층(118)이 형성되고, 초기 채널층(132)은 제1 금속 계층(118) 표면을 커버한다. 다른 실시예에 있어서, 초기 채널층은 금속 비트 라인 표면을 직접 커버할 수 있다.
구체적으로, 초기 채널층(132)을 형성하는 방법에는 화학 기상 증착 방법, 물리 기상 증착 방법, 원자층 증착 방법 또는 금속 유기 화합물 화학 기상 증착 방법이 포함된다. 여기서, 초기 채널층(132)의 재료는 IGZO, IWO 또는 ITO이다.
계속하여 도 9를 참조하면, 초기 채널층(132)의 표면에서 그래픽화된 마스크층(109)을 형성한다.
마스크층(109)은 향후 형성된 반도체 채널(102)의 위치 및 크기를 정의하기 위한 것이다. 마스크층(109)의 재료는 질화 규소, 탄질화 규소 또는 탄질산화 규소일 수 있다. 다른 실시예에 있어서, 마스크층의 재료는 포토레지스트일 수도 있다.
도 10을 참조하면, 마스크층(109)을 마스크로 하여 초기 채널층(132)(도 8을 참조)에 대해 그래픽 처리를 수행함으로써, 반도체 채널(102)을 형성한다.
기판(110)을 따라 금속 비트 라인(101)을 가리키는 방향에서, 반도체 채널(102)은 순차적으로 배열된 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III)을 포함한다.
여기서, 반도체 채널(102) 중의 제1 도핑 영역(I), 트렌치 영역(II) 및 제2 도핑 영역(III)에 동일한 타입의 도핑 이온을 도핑하면, 반도체 채널(102)은 무접합 트랜지스터의 트렌치를 구성하는데 사용될 수 있음으로써, 도핑 돌연변이에 의해 생성된 임계값 전압 드리프트 및 누설 전류 증가 등 문제를 피하고, 또한 단채널 효과를 억제하는데 유리하다.
이해할 수 있는 것은, 그래픽 처리를 수행하기 전에, 미리 초기 채널층(132)에 대해 도핑 처리를 수행할 수 있고, 도핑 처리는 N 형 이온 또는 P 형 이온을 도핑할 수 있으며; 초기 채널층(132)에 대해 그래픽 처리를 수행한 다음 도핑 처리를 수행하여, 적절한 이온 분포를 구비하는 반도체 채널(102)을 형성할 수도 있다.
본 실시예에서, 열산화, 에칭 및 수소 어닐링 처리 중 적어도 하나를 통해 반도체 채널(102)에 대해 코너 라운딩(corner-rounding) 처리를 수행하여, 원기둥 구조의 반도체 채널(102)을 형성함으로써, 반도체 구조가 작동될 때, 반도체 채널(102)에서 첨단 방전 또는 누전 현상이 발생되는 것을 피하는데 유리하다.
도 11을 참조하면, 반도체 채널(102)의 전부 측벽에서 게이트 유전층(114)을 형성한다. 게이트 유전층(114)은 반도체 채널(102)의 바로 아래의 것을 제외한 제1 금속 계층(118) 표면을 노출한다. 게이트 유전층(114)은 향후의 어닐링 처리 과정에서 반도체 채널(102)을 보호하여, 향후 반도체 채널(102)의 재료와 금속 재료가 반응하는 것을 방지하기 위한 것이다.
본 실시예에서, 게이트 유전층(114)은 또한 제2 도핑 영역(III)이 기판(110)으로부터 멀리 떨어진 단면에 위치하고, 향후 제4 유전층을 형성하는 단계에서, 제2 도핑 영역(III)이 기판(110)으로부터 멀리 떨어진 단면에 위치한 게이트 유전층(114)을 같이 제거함으로써, 향후 제2 도핑 영역(III)이 기판(110)으로부터 멀리 떨어진 단면에서 금속 계층을 형성하는데 용이하다. 다른 실시예에 있어서, 에칭 공정을 통해 제2 도핑 영역의 단면을 커버하는 게이트 유전층을 제거할 수 있다.
다른 실시예에 있어서, 트렌치 영역의 반도체 채널의 측벽 표면에서만 게이트 유전층을 형성하거나, 트렌치 영역 및 제1 도핑 영역의 반도체 채널의 측벽 표면에서 게이트 유전층을 형성하거나, 트렌치 영역 및 제2 도핑 영역의 반도체 채널의 측벽 표면에서 게이트 유전층을 형성할 수 있다.
계속하여 도 11을 참조하면, 제3 유전층(115)을 형성하고, 제3 유전층(115)은 제1 금속 계층(118)이 기판(110)으로부터 멀리 떨어진 표면 및 서로 인접한 제1 금속 계층(118)의 갭에 위치한다.
구체적으로, 제3 유전층(115)은 격리층(130) 표면 및 제1 도핑 영역(I)(도 9를 참조)에 대응되는 게이트 유전층(114)의 측벽 표면에 위치하여, 제1 금속 계층(118)과 향후 형성된 워드 라인을 격리하기 위한 것이다. 제3 유전층(115)은 전면 층막 구조로서, 제1 금속 계층(118) 및 금속 비트 라인(101)이 향후 형성된 워드 라인 사이와의 전기적 간섭을 방지하기 위한 것이다.
제3 유전층(115)을 형성하는 단계는, 금속 비트 라인(101)이 기판(110)으로부터 멀리 떨어진 표면 위에서 초기 제1 유전층을 형성하는 단계; 및 초기 제1 유전층에 대해 평탄화 처리를 수행하고 기설정 두께로 에칭백하여, 제3 유전층(115)을 형성하는 단계를 포함한다.
도 12를 참조하면, 트렌치 영역(II)(도 10을 참조)에 대응되는 게이트 유전층(114)의 측벽 표면에서 초기 게이트 전도층(134)을 형성하고, 초기 게이트 전도층(134)은 트렌치 영역(II)을 둘러싸며, 초기 게이트 전도층(134)은 전면 층막 구조이다.
구체적으로, 초기 게이트 전도층(134)을 형성하는 방법에는 화학 기상 증착 방법, 물리 기상 증착 방법, 원자층 증착 방법 또는 금속 유기 화합물 화학 기상 증착 방법이 포함된다. 또한, 초기 게이트 전도층(134)에 대해 평탄화 처리 및 에칭을 수행하는 것을 통해, 초기 게이트 전도층(134)으로 하여금 트렌치 영역(II)에 대응되는 게이트 유전층(114)의 측벽 표면에 위치하도록 한다.
도 13을 참조하면, 초기 게이트 전도층(134)(도 12를 참조)을 그래픽화하여, 서로 이격된 게이트 전도층(124)을 형성함으로써, 동일한 금속 비트 라인(101) 위에 위치한 상이한 반도체 채널(102)의 게이트 전도층(124)으로 하여금 상이한 전위에 연결될 수 있도록 하여, 반도체 채널에 대한 다양한 제어를 구현하는데 유리하다. 여기서, 그래픽 처리의 방법에는 포토리소그래피가 포함된다.
각 게이트 유전층(114)의 경우, 각 게이트 유전층(114)은 적어도 하나의 반도체 채널(102)의 트렌치 영역(II)을 둘러싸여 설치될 수 있고, 도 13에서는 각 게이트 유전층(114)이 2 개의 반도체 채널(102)을 둘러싸는 것을 예로 들지만, 실제 전기학적 수요에 따라, 각 게이트 유전층(114)에 의해 둘러싸인 반도체 채널(102)의 개수를 합리적으로 설정할 수 있다.
게이트 유전층(114) 및 게이트 전도층(124)은 워드 라인(104)을 공동으로 구성하므로, 워드 라인(104)도 2 개의 반도체 채널(102)을 둘러싸여 설치된다.
도 14를 참조하면, 제4 유전층(125)을 형성하고, 제4 유전층(125)은 서로 인접한 게이트 전도층(124)의 갭에 위치하여, 서로 인접한 게이트 전도층(124) 사이의 전기적 간섭을 방지하기 위한 것이며, 제4 유전층(125)은 또한 게이트 전도층(124)이 기판(110)으로부터 멀리 떨어진 표면에 위치하여, 제4 유전층(125)이 기판(110)으로부터 멀리 떨어진 표면 위에서 향후 형성된 다른 전도성 구조를 지지하고, 게이트 전도층(124)과 다른 전도성 구조 사이의 절연을 구현하기 위한 것이다.
또한, 제4 유전층(125)을 형성한 다음, 제4 유전층(125)에 대해 평탄화 처리를 수행하고, 마스크층(109)이 기판(110)으로부터 멀리 떨어진 단면 위에 위치한 게이트 유전층(114)을 제거하여, 제4 유전층(125)으로 하여금 제2 도핑 영역(III)이 기판(110)으로부터 멀리 떨어진 단면 위에 위치한 마스크층(109)을 노출시키도록 한다.
본 실시예에서, 제3 유전층(115) 및 제4 유전층(125)은 제2 유전층(105)을 공동으로 구성하고, 제2 유전층(105)은 금속 비트 라인(101)과 워드 라인(104) 사이에 위치하며, 또한 워드 라인(104)이 기판(110)으로부터 멀리 떨어진 일측에 위치한다. 제3 유전층(115) 및 제4 유전층(125)의 재료는 동일하며, 이로써, 반도체 구조의 제조 공정에 필요한 재료 종류를 감소시키므로, 반도체 구조의 제조 비용 및 복잡도를 낮추는데 유리하다. 또한, 제2 유전층(105)은 또한 마스크층(109)의 상단 표면을 노출시킨다.
도 14 내지 도 15를 참조하면, 마스크층(109)을 제거하여, 제2 도핑 영역(III)(도 10을 참조)의 상단 표면을 노출하고, 노출된 제2 도핑 영역(III)의 상단 표면에서 제2 금속 계층을 형성한다.
제2 금속 계층은 제2 도핑 영역(III)과 반응하여, 향후 제2 금속 반도체 계층(122)의 형성을 위해 금속 원소를 제공하여, 반도체 채널(102)의 저항율을 낮추기 위한 것이다. 여기서, 제2 금속 계층의 재료는 코발트, 니켈 또는 백금 중 적어도 하나를 포함한다.
반도체 구조 제조 방법은, 제1 어닐링 처리를 수행하는 단계를 더 포함할 수 있고, 제1 금속 계층(118)과 제1 도핑 영역(I)은 반응하여, 금속 비트 라인(101)을 향하는 제1 도핑 영역(I)의 일부 두께를 제1 금속 반도체 계층(112)으로 전환하며, 제1 금속 반도체 계층(112)의 재료의 저항율은 제1 금속 반도체 계층(112)을 제외한 제1 도핑 영역(I)의 재료의 저항율보다 작다.
여기서, 제1 도핑 영역(I)과 반응하는 제1 금속 계층(118)은 제1 도핑 영역(I)의 일부로 되고, 제1 도핑 영역(I)과 반응하지 않는 제1 금속 계층(118)은 금속 계층(108)으로 사용된다. 이해할 수 있는 것은, 금속 비트 라인(101)과 제1 금속 반도체 계층(112) 사이에는 또한 제1 금속 계층(118)의 일부 두께가 잔여될 수 있고, 상기 잔여 제1 금속 계층(118)은 금속 계층(108)으로 사용되며, 즉 금속 계층(108)은 제1 금속 반도체 계층(112)을 제외한 금속 비트 라인(101) 표면에 위치할 수 있을 뿐만 아니라, 제1 금속 반도체 계층(112)과 금속 비트 라인(101) 사이에 위치할 수도 있다.
본 실시예에서, 제1 어닐링 처리를 수행하는 동시에, 제2 어닐링 처리를 수행하고, 제2 금속 계층과 제2 도핑 영역(III)은 반응하여, 노출된 제2 도핑 영역(III)의 일부 두께를 제2 금속 반도체 계층(122)으로 전환하며, 제2 금속 반도체 계층(122)의 재료의 저항율은 제2 금속 반도체 계층(122)을 제외한 제2 도핑 영역(III)의 저항율보다 작다.
구체적으로, 급속 열 어닐링을 사용하여 어닐링 처리를 수행하고, 급속 열 어닐링의 공정 파라미터는, N2 분위기에서 반도체 구조에 대해 어닐링 처리를 수행하며, 어닐링 온도는 600℃~850℃이고, 어닐링 시간은 10초 내지 60초이다. 어닐링 온도가 적당하므로, 제1 금속 계층(118)으로 하여금 제1 도핑 영역(I)과 충분히 반응하도록 하고, 제2 금속 계층으로 하여금 제2 도핑 영역(III)과 충분히 반응하도록 하여, 저항율이 상대적으로 작은 제1 금속 반도체 계층(112) 및 제2 금속 반도체 계층(122)을 형성하는데 유리하다. 또한, 어닐링 온도가 적당하므로, 제1 금속 계층(118) 및 제2 금속 계층 중의 금속 원소가 트렌치 영역(II) 내로 확산되는 것을 피하는데 유리하다. 또한, N2 분위기에서 어닐링 처리를 수행하여, 제1 금속 계층(118), 제2 금속 계층 및 반도체 채널(102)이 산화되는 것을 피하는데 유리하다.
본 실시예에서, 제1 어닐링 처리 및 제2 어닐링 처리는 동시에 수행되므로, 반도체 구조의 제조 공정 순서를 간소화하는데 유리하다. 다른 실시예에 있어서, 제1 금속 계층 위에서 반도체 채널을 형성한 다음, 제1 어닐링 처리를 수행할 수 있고; 제2 도핑 영역 위에서 제2 금속 계층을 형성한 다음, 제2 어닐링 처리를 수행한다.
또한, 다른 실시예에 있어서, 반도체 채널을 형성하기 전에, 제1 금속 계층 표면에서 제1 반도체 계층을 형성할 수도 있고, 제1 반도체 계층의 재료는 규소 또는 게르마늄이며, 제1 어닐링 처리 과정에서 제1 반도체 계층과 제1 금속 계층은 반응하여 제1 금속 반도체 계층을 형성하고; 제2 금속 계층을 형성하기 전에, 제2 도핑 영역의 상단 표면에서 제2 반도체 계층을 형성하며, 제2 반도체 계층의 재료는 규소 또는 게르마늄이고, 제2 어닐링 처리 과정에서 제2 반도체 계층과 제2 금속 계층은 반응하여 제2 금속 반도체 계층을 형성한다.
도 16 내지 도 22를 참조하면, 제1 하부 전극층(116)을 형성하고, 제1 하부 전극층(116)과 반도체 채널(102)의 상단 표면은 서로 접촉되며; 제2 하부 전극층(126)을 형성하고, 제2 하부 전극층(126)은 제1 하부 전극층(116)의 상단 표면에 위치하며; 상부 전극층(146)을 형성하고, 상부 전극층(146)은 제2 하부 전극층(126)의 상단 표면에 위치하며, 제1 하부 전극층(116) 및 제2 하부 전극층(126)을 둘러싸고; 커패시터 유전층(136)을 형성하며, 커패시터 유전층(136)은 상부 전극층(146)과 제1 하부 전극층(116) 사이에 위치하고, 또한 상부 전극층(146)과 제2 하부 전극층(126) 사이에 위치한다.
구체적으로, 제2 하부 전극층(126)의 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(126)의 상단 표면이 기판(110) 위에서의 정투영 내에 위치하고; 커패시터 유전층(136)은 제2 하부 전극층(126)의 상단 표면 및 측면을 커버하고, 또한 제1 하부 전극층(116)의 측면 및 제2 하부 전극층(126)에 의해 노출된 제1 하부 전극층(116)의 상단 표면을 커버한다.
구체적으로, 제1 하부 전극층(116), 제2 하부 전극층(126), 커패시터 유전층(136) 및 상부 전극층(146)을 형성하는 단계는 아래와 같은 단계를 포함한다.
도 16을 참조하면, 제1 하부 전극층(116)을 형성하고, 제1 하부 전극층(116)의 상단 표면은 중심 영역(c) 및 중심 영역(c)을 둘러싼 외곽 영역(d)을 포함한다.
구체적으로, 제2 도핑 영역(III)이 트렌치 영역(II)으로부터 멀리 떨어진 일측에서 희생층(137)을 형성하고, 희생층(137) 내에는 희생층(137)을 관통하며 제2 도핑 영역(III)을 노출시키는 제1 관통공(e)이 구비되고; 제1 관통공(e)을 충만하는 제1 하부 전극층(116)을 형성한다.
제1 관통공(e)은 서로 관통된 제1 홈 및 제2 홈을 포함하고, 제1 홈은 제2 도핑 영역(III) 표면을 노출시킨다.
구체적으로, 제1 홈 및 제2 홈을 형성하는 단계는, 제2 유전층(105) 표면에서 초기 희생층을 형성하는 단계; 초기 희생층 표면에서 그래픽화된 마스크층을 형성하는 단계; 그래픽화된 마스크층을 마스크로 하여, 초기 희생층의 일부 두께를 에칭함으로써, 제2 홈을 형성하는 단계; 및 제2 홈에 대응되는 영역에서, 제2 홈에 의해 노출된 일부 초기 희생층을 제2 도핑 영역(III)의 표면이 노출될 때까지 에칭하여, 기판(110) 표면에 평행되는 방향에서의 단면 면적이 점차 증가되는 제1 홈을 형성하는 단계를 포함할 수 있다.
다른 실시예에 있어서, 제1 관통공(e)의 단면 형태는 직사각형 또는 역사다리꼴일 수도 있다.
본 실시예에서, 각 워드 라인(104)은 제2 방향을 따라 연장되고, 각 워드 라인(104)은 2 개의 반도체 채널(102)을 둘러싸며, 제1 홈 및 제2 홈도 제2 방향을 따라 연장된다. 구체적으로, 제1 홈 및 제2 홈으로 구성된 제1 관통공(e)과 워드 라인(104)은 대응되고, 즉 각 제1 관통공(e)은 상기 제1 관통공(e)에 대응되는 워드 라인(104)에 의해 둘러싸인 각 제2 도핑 영역(III)이 트렌치 영역(II)으로부터 멀리 떨어진 일측을 노출시키고, 도 16에서는 각 제1 관통공(e)이 2 개의 반도체 채널(102)의 제2 도핑 영역(III)의 상단 표면을 노출하는 것을 예로 한다.
다른 실시예에 있어서, 각 제1 관통공은 제2 도핑 영역이 트렌치 영역으로부터 멀리 떨어진 일측만 노출시킬 수도 있다.
도 17을 참조하면, 제1 커패시터 유전막(119)을 형성하고, 제1 커패시터 유전막(119)은 제1 하부 전극층(116)의 상단 표면 및 측면을 커버한다.
일부 실시예에 있어서, 제1 커패시터 유전막(119)을 형성하는 공정 단계는, 희생층(137)을 제거하여 전면이 연속적인 제1 초기 커패시터 유전막을 형성하는 단계를 포함하고, 제1 초기 커패시터 유전막은 또한 제1 하부 전극층(116)의 상단 표면 및 측면을 커버하며, 즉 제1 초기 커패시터 유전막은 또한 제1 하부 전극층(116)에 의해 노출된 제4 유전층(125), 게이트 유전층(114) 및 제2 도핑 영역(III)(도 10을 참조)의 상단 표면을 커버한다.
제1 초기 커패시터 유전막을 그래픽화하여, 제1 커패시터 유전막(119) 및 제4 커패시터 유전층(186)을 형성하고, 제4 커패시터 유전층(186)과 제1 커패시터 유전막(119)의 바닥면은 서로 연결되며, 제1 하부 전극층(116)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장된다.
향후 제2 하부 전극층(126)이 형성되므로, 기판(110) 표면에 수직되는 방향에서, 제1 하부 전극층(116) 자체의 종횡비는 비교적 작음으로써, 제1 하부 전극층(116)의 자체적 구조의 안정성을 향상시켜, 향후 다른 층막을 형성하며 다른 층막을 에칭할 때, 제1 하부 전극층(116)은 쉽게 기울어지거나 무너지지 않음으로써, 반도체 구조 전체의 안정성을 향상시킬 수 있다.
다른 일부 실시예에 있어서, 도 18을 참조하여, 제1 하부 전극층(116)을 형성하기 전에, 제2 유전층(105) 위에서 제4 커패시터 유전층(186)을 형성하는 단계를 더 포함하고, 제4 커패시터 유전층(186)은 제4 커패시터 유전층(186)을 관통하는 개구를 구비하며, 개구는 적어도 일부의 제2 도핑 영역(III)(도 10을 참조)의 상단 표면을 노출시키고; 제1 하부 전극층(116)을 형성하는 공정 단계에 있어서, 제1 하부 전극층(116)은 개구를 충만하며; 제1 하부 전극층(116)의 상단 표면 및 측면을 커버하는 제1 커패시터 유전막(119)을 형성한다.
다른 실시예에 있어서, 희생층을 관통하고 적어도 제2 도핑 영역의 전체 상단 표면을 노출하는 제3 관통공을 형성할 수 있으며; 제3 관통공의 측벽 및 밑부분에서 초기 제1 커패시터 유전층을 형성하고; 제3 관통공 밑부분에 위치한 초기 제1 커패시터 유전층을 제거하며, 나머지 제1 커패시터 유전층을 제1 커패시터 유전층으로 사용하고, 제1 커패시터 유전층은 제4 관통공을 둘러싸며; 제4 관통공을 충만하는 제1 하부 전극층을 형성하고, 즉 제1 하부 전극층의 상단 표면은 제2 커패시터 유전층을 구비하지 않으며, 나머지 희생층은 제1 절연층으로 사용된다.
도 17 및 도 18을 참조하면, 제1 커패시터 유전막(119)을 커버하는 제1 절연층(117)을 형성하고, 제1 절연층(117)은 제1 커패시터 유전막(119)의 상단 표면을 노출시킨다.
본 실시예에서, 서로 인접한 커패시터 사이의 제4 커패시터 유전층(186) 사이는 서로 이격되고, 즉 서로 인접한 제4 커패시터 유전층(186) 사이에는 제1 절연층(117)이 구비된다. 다른 실시예에 있어서, 전면이 연속적인 제1 초기 커패시터 유전막을 형성한 다음, 제1 초기 커패시터 유전막에 대해 그래픽화를 수행하지 않을 수 있고, 즉 제1 초기 커패시터 유전막은 제1 커패시터 유전층 및 제4 커패시터 유전층을 포함하며, 서로 인접한 커패시터의 제4 커패시터 유전층은 서로 접촉 연결될 수 있다.
도 19를 참조하면, 제1 상부 전극층(196)을 형성하고, 제1 상부 전극층(196)은 제1 하부 전극층(116)을 둘러싸고, 제1 커패시터 유전막(119)은 제1 상부 전극층(196)과 제1 하부 전극층(116) 사이에 위치한다.
구체적으로, 제1 절연층(117)을 그래픽화하여, 제1 하부 전극층(116)을 둘러싸는 제2 관통공(f)을 형성하고, 제2 관통공(f)은 제1 커패시터 유전막(119)의 측면을 노출시키며; 제2 관통공(f)을 충만하는 제1 상부 전극층(196)을 형성한다.
도 19 및 도 20을 결합하여 참조하면, 중심 영역(c)(도 16을 참조)에 위치한 제1 커패시터 유전막(119)을 제거하여, 중심 영역(c)의 제1 하부 전극층(116)의 상단 표면을 노출시킨다.
도 20 내지 도 22를 참조하면, 제2 하부 전극층(126)을 형성하고, 제2 하부 전극층(126)과 중심 영역(c)(도 16을 참조)의 제1 하부 전극층(116)의 상단 표면은 서로 접촉되며; 제3 커패시터 유전층(176)을 형성하고, 제3 커패시터 유전층(176)은 제2 하부 전극층(126)의 상단 표면 및 측면을 커버한다.
일부 실시예에 있어서, 도 21을 참조하면, 제1 하부 전극층(116) 측면에 위치한 제1 커패시터 유전막(119)은 제1 커패시터 유전층(156)으로 사용되고, 제1 하부 전극층(116)의 상단 표면에 위치한 나머지 제1 커패시터 유전막(119)은 제2 커패시터 유전층(166)으로 사용되며, 즉 제1 커패시터 유전층(156) 및 제2 커패시터 유전층(166)은 일체형 구조이다.
구체적으로, 도 20을 참조하면, 제1 절연층(117)의 상단 표면, 제1 상부 전극층(196)의 상단 표면, 제2 커패시터 유전층(166)의 상단 표면 및 제1 하부 전극층(116)의 상단 표면으로 공동 구성된 표면에서 지지층(147)을 형성하고; 지지층(147)을 관통하고 제1 하부 전극층(116)의 중심 영역(c)(도16을 참조)을 노출하는 제5 관통공(g)을 형성하며, 제5 관통공(g)이 기판(110) 위에서의 정투영은 제1 하부 전극층(116)의 상단 표면이 기판(110) 위에서의 정투영 내에 위치하므로, 향후 제5 관통공(g) 중에서 형성된 제2 하부 전극층(126)의 바닥면이 기판(110) 위에서의 정투영은 제1 하부 전극층(116)의 상단 표면이 기판(110) 위에서의 정투영 내에 위치하여, 제2 하부 전극층(126) 및 제1 하부 전극층(116) 사이의 정렬 정밀도를 향상시키는데 유리함으로써, 제2 하부 전극층(126)과 제1 하부 전극층(116)의 상단 표면 사이의 오정렬을 피하여, 최종적으로 형성된 커패시터의 형성 품질을 향상시키는 것을 보장하여, 커패시터가 양호한 전기학적 성능을 구비하는 것을 보장한다.
여기서, 제5 관통공(g)을 형성하는 방법 단계와 제1 관통공(e)을 형성하는 방법 단계는 동일하므로, 여기서 반복 설명하지 않는다.
도 21을 참조하면, 제2 하부 전극층(126)에 의해 노출된 표면에서 제3 커패시터 유전층(176)을 형성한다.
구체적으로, 지지층(147)을 제거하여(도 20을 참조), 전면이 연속적인 제3 초기 커패시터 유전막을 형성하고, 즉 제3 초기 커패시터 유전막은 제2 하부 전극층(126)에 의해 노출된 표면을 커버할 뿐만 아니라, 또한 제1 절연층(117)의 상단 표면, 제1 상부 전극층(196)의 상단 표면, 제2 커패시터 유전층(166)의 상단 표면으로 공동 구성된 표면을 커버하며; 제3 초기 커패시터 유전막을 그래픽화하여, 제2 하부 전극층(126)의 측벽 및 상단 표면에 위치한 제3 초기 커패시터 유전막만 보류하여 제3 커패시터 유전층(176)으로 사용한다.
다른 일부 실시예에 있어서, 도 22를 참조하면, 제1 하부 전극층(116)의 측면 및 상단 표면에 위치한 나머지 제1 커패시터 유전막(119)은 모두 제1 커패시터 유전층(156)으로 사용된다.
구체적으로, 제2 하부 전극층(126) 및 제3 초기 커패시터 유전막을 형성하는 방법 단계와 상기 실시예는 동일하므로, 여기서 반복 설명하지 않는다.
제3 초기 커패시터 유전막을 그래픽화할 때, 제2 하부 전극층(126)의 측벽 및 상단 표면에 위치한 제3 초기 커패시터 유전막을 보류하여 제3 커패시터 유전층(176)으로 사용할 뿐만 아니라, 제1 커패시터 유전층(156)의 상단 표면 및 제1 상부 전극층(196)의 일부 상단 표면에 위치한 제3 초기 커패시터 유전막을 보류하여 제2 커패시터 유전층(166)으로 사용하고, 즉 제2 커패시터 유전층(166) 및 제3 커패시터 유전층(176)은 일체형 구조이며, 제2 커패시터 유전층(166)은 제2 하부 전극층(126)이 기판(110) 표면에 수직되는 축선으로부터 멀어지는 방향으로 연장된다. 이로써, 향후 형성된 제2 상부 전극층(106)과 제1 하부 전극층(116) 사이의 절연 효과를 강화하는데 유리하다.
다른 실시예에 있어서, 제1 하부 전극층 상단 표면이 제2 커패시터 유전층을 구비하지 않을 때, 제2 하부 전극층을 형성하기 전에, 적어도 제1 하부 전극층의 상단 표면의 외곽 영역에서 제2 커패시터 유전층막을 형성하여 제2 커패시터 유전층으로 사용한 다음, 제2 하부 전극층을 형성하고, 또는, 제3 커패시터 유전층(176)을 형성할 때, 제3 초기 커패시터 유전막에 대해 그래픽화를 수행하지 않거나, 제3 커패시터 유전층(176)을 형성할 때, 적어도 제2 하부 전극층(126)의 측벽과 상단 표면 및 제1 하부 전극층의 상단 표면의 외곽 영역에 위치한 제3 초기 커패시터 유전막을 보류할 수 있다.
설명해야 할 것은, 도 22에서는 서로 인접한 커패시터 사이의 제2 커패시터 유전층(166) 사이가 서로 이격된 것, 즉 서로 인접한 제2 커패시터 유전층(166) 사이에는 제2 절연층(127)이 구비되는 것을 예로 들지만, 실제로 서로 인접한 커패시터의 제2 커패시터 유전층(166) 사이는 서로 접촉 연결될 수 있다.
더 나아가, 도 21 및 도 22를 참조하면, 제3 커패시터 유전층(176)을 커버하는 제2 절연층(127)을 형성하고; 제2 절연층(127)을 그래픽화하여, 제2 하부 전극층(126)을 둘러싸는 제6 관통공을 형성하며, 제6 관통공은 제3 커패시터 유전층(176)의 측면 및 상단 표면을 노출시키고, 제1 상부 전극층(196)의 상단 표면을 노출시키며; 제6 관통공을 충만하는 제2 상부 전극층(106)을 형성한다.
제1 절연층(117) 및 제2 절연층(127)은 절연층(107)을 공동 구성한다. 제1 절연층(117)은 서로 인접한 제1 상부 전극층(196) 사이에 위치하여, 서로 인접한 제1 상부 전극층(196) 사이의 전기 절연을 구현하기 위한 것이고; 제2 절연층(127)은 서로 인접한 제2 상부 전극층(106) 사이에 위치하며, 제1 절연층(117)의 윗표면을 커버하여, 서로 인접한 제2 상부 전극층(106) 사이의 전기 절연을 구현하기 위한 것이다.
여기서, 제1 상부 전극층(196) 및 제2 상부 전극층(106)은 상부 전극층(146)을 공동 구성하고; 제1 커패시터 유전층(156), 제2 커패시터 유전층(166), 제3 커패시터 유전층(176) 및 제4 커패시터 유전층(186)은 커패시터 유전층(136)을 공동 구성하며; 제1 하부 전극층(116), 제2 하부 전극층(126), 커패시터 유전층(136) 및 상부 전극층(146)은 반도체 구조 중의 커패시터를 공동 구성한다.
더 나아가, 도 1을 참조하면, 하나의 저장 유닛(100)을 형성한 다음, 저장 유닛(100)이 기판(110)으로부터 멀리 떨어진 일측에서 다음 저장 유닛(100)을 형성할 수 있다.
요약하면, 커패시터의 하부 전극층을 단계 별로 형성하는 것, 즉 제1 하부 전극층(116) 및 제2 하부 전극층(126)을 단계 별로 형성하는 것을 통해, 하부 전극층 자체적 구조의 안정성을 향상시키는 동시에, 커패시터의 종횡비를 향상시켜, 커패시터의 커패시턴스를 향상시키는데 유리하다. 또한, 제2 하부 전극층(126)의 바닥면이 기판(110) 위에서의 정투영으로 하여금 제1 하부 전극층(116)의 상단 표면이 기판(110) 위에서의 정투영 내에 위치하도록 하는 것을 통해, 제2 하부 전극층의 바닥면과 제1 하부 전극층의 상단 표면 사이의 오정렬을 피함으로써, 커패시턴스를 향상시키는 동시에, 커패시터의 크기 정밀도를 향상시켜, 커패시터가 양호한 전기학적 성능을 구비하도록 보장한다.
본 분야의 통상의 기술자는, 상기 각 실시 형태는 본 발명을 구현하는 구체적 실시예이고, 실제 응용에 있어서, 본 발명의 사상 및 범위를 벗어나지 않으면서 형식 및 세부 내용에서 다양하게 변경할 수 있음을 이해할 수 있을 것이다. 본 분야의 임의의 기술자는, 본 발명의 사상 및 범위 내에서 벗어나지 않으면서, 각자의 변경과 수정을 할 수 있기에, 본 발명의 보호 범위는 청구 범위가 한정한 범위를 기준으로 해야 한다.
본 발명의 실시예는 반도체 구조 및 그 제조 방법을 제공한다. 본 발명의 실시예에서 제공하는 기술 방안에서, 반도체 구조 중의 커패시터의 하부 전극층은 적층되어 설치된 제1 하부 전극층 및 제2 하부 전극층으로 구성되어, 커패시터 하부 전극층의 전반적인 높이를 향상시킴으로써, 커패시터의 종횡비를 향상시켜, 커패시터 중 상부 전극층 및 하부 전극층의 대향 면적을 향상시킴으로써, 커패시터의 커패시턴스를 향상시키는데 유리하다. 더 나아가, 반도체 채널의 트렌치 영역은 금속 비트 라인 표면에 수직되어 설치되고, 즉 트렌치 영역의 연장 방향은 금속 비트 라인 표면에 수직되어, 반도체 채널의 크기를 축소할 필요가 없는 전제 하에, 반도체 채널이 금속 비트 라인 표면에 평행되는 방향(일반적으로 수평 방향)에서의 레이아웃 공간을 절약하는데 유리하여, 반도체 구조가 수평 방향에서의 집적 밀도를 향상시키는데 유리하다.

Claims (19)

  1. 반도체 구조로서,
    기판 및 상기 기판 위에 위치한 저장 유닛을 포함하고,
    상기 저장 유닛은 제1 유전층, 상기 제1 유전층 내에 위치한 금속 비트 라인, 반도체 채널, 워드 라인, 제2 유전층, 제1 하부 전극층, 제2 하부 전극층, 상부 전극층 및 커패시터 유전층을 포함하며;
    상기 제1 유전층은 상기 금속 비트 라인 표면을 노출시키며;
    상기 반도체 채널은 상기 금속 비트 라인의 일부 표면에 위치하고, 상기 반도체 채널은 상기 금속 비트 라인의 바닥면을 향해 상기 금속 비트 라인과 전기적으로 연결되고;
    상기 워드 라인은 상기 반도체 채널의 일부 영역을 둘러싸여 설치되고;
    상기 제2 유전층은 상기 금속 비트 라인과 상기 워드 라인 사이에 위치하며, 또한 상기 워드 라인이 상기 기판으로부터 멀리 떨어진 일측에 위치하고;
    상기 제1 하부 전극층 및 상기 제2 하부 전극층은 상기 반도체 채널이 상기 금속 비트 라인으로부터 멀리 떨어진 상단 표면에서 적층되어 설치되고, 상기 제1 하부 전극층과 상기 반도체 채널의 상단 표면은 서로 접촉되며;
    상기 상부 전극층은 상기 제2 하부 전극층의 상단 표면에 위치하고, 상기 제1 하부 전극층 및 상기 제2 하부 전극층을 둘러싸며; 상기 커패시터 유전층은 상기 상부 전극층과 상기 제1 하부 전극층 사이에 위치하고, 또한 상기 상부 전극층과 상기 제2 하부 전극층 사이에 위치하는 것을 특징으로 하는 반도체 구조.
  2. 제1항에 있어서,
    상기 제2 하부 전극층 바닥면이 상기 기판 위에서의 정투영은 상기 제1 하부 전극층 상단 표면이 상기 기판 위에서의 정투영 내에 위치하는 것을 특징으로 하는 반도체 구조.
  3. 제1항에 있어서,
    상기 커패시터 유전층은 상기 제2 하부 전극층 상단 표면 및 측면을 커버하고, 또한 상기 제1 하부 전극층 측면 및 상기 제2 하부 전극층에 의해 노출된 상기 제1 하부 전극층 상단 표면을 커버하는 것을 특징으로 하는 반도체 구조.
  4. 제1항에 있어서,
    상기 커패시터 유전층은,
    제1 커패시터 유전층, 제2 커패시터 유전층 및 제3 커패시터 유전층을 포함하고,
    상기 제1 커패시터 유전층은 상기 제1 하부 전극층의 측면을 커버하며; 상기 제2 커패시터 유전층은 상기 제2 하부 전극층에 의해 노출된 상기 제1 하부 전극층 상단 표면을 커버하고; 상기 제3 커패시터 유전층은 상기 제2 하부 전극층의 상단 표면 및 측면을 커버하는 것을 특징으로 하는 반도체 구조.
  5. 제4항에 있어서,
    상기 제1 커패시터 유전층과 상기 제2 커패시터 유전층은 일체형 구조인 것을 특징으로 하는 반도체 구조.
  6. 제4항에 있어서,
    상기 커패시터 유전층은 제4 커패시터 유전층을 더 포함하고,
    상기 제4 커패시터 유전층과 상기 제1 커패시터 유전층 바닥면은 서로 연결되며, 상기 제1 하부 전극층으로부터 멀어지고 상기 기판 표면에 수직되는 축선 방향으로 연장되며; 상기 상부 전극층은 또한 상기 제4 커패시터 유전층 표면에 위치하는 것을 특징으로 하는 반도체 구조.
  7. 제6항에 있어서,
    상기 제4 커패시터 유전층과 상기 제1 커패시터 유전층은 일체형 구조인 것을 특징으로 하는 반도체 구조.
  8. 제4항에 있어서,
    상기 제2 커패시터 유전층은 또한 상기 제1 커패시터 유전층 상단 표면에 위치하고, 상기 제2 하부 전극층으로부터 멀어지고 상기 기판 표면에 수직되는 축선 방향으로 연장되는 것을 특징으로 하는 반도체 구조.
  9. 제4항에 있어서,
    상기 상부 전극층은, 제1 상부 전극층 및 제2 상부 전극층을 포함하고,
    상기 제1 상부 전극층은 상기 제1 하부 전극층을 둘러싸며, 상기 제1 커패시터 유전층의 측면에 위치하고;
    상기 제2 상부 전극층은 상기 제2 하부 전극층을 둘러싸며, 상기 제3 커패시터 유전층 표면에 위치하고, 상기 제2 상부 전극층 바닥면과 상기 제1 상부 전극층 상단 표면은 서로 접촉되는 것을 특징으로 하는 반도체 구조.
  10. 제1항에 있어서,
    상기 커패시터 유전층의 재료의 상대적인 유전율은 상기 제2 유전층의 재료의 상대적인 유전율보다 큰 것을 특징으로 하는 반도체 구조.
  11. 제1항에 있어서,
    상기 반도체 구조는 상기 기판 위에 적층되어 설치된 적어도 2 개의 상기 저장 유닛을 포함하는 것을 특징으로 하는 반도체 구조.
  12. 제1항에 있어서,
    상기 반도체 채널의 재료는 적어도 IGZO, IWO 또는 ITO 중 하나 또는 복수 개를 포함하고; 상기 반도체 채널은 무접합 트랜지스터의 트렌치를 구성하는 것을 특징으로 하는 반도체 구조.
  13. 제1항에 있어서,
    상기 기판을 따라 상기 금속 비트 라인을 가리키는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 도핑 영역, 트렌치 영역 및 제2 도핑 영역을 포함하고; 상기 제1 도핑 영역과 상기 금속 비트 라인은 전기적으로 연결되며; 상기 워드 라인은 상기 트렌치 영역을 둘러싸여 설치되고; 상기 제1 하부 전극층은 상기 제2 도핑 영역이 상기 트렌치 영역으로부터 멀리 떨어진 일측과 서로 접촉되는 것을 특징으로 하는 반도체 구조.
  14. 제1항에 있어서,
    상기 워드 라인은,
    게이트 유전층 및 게이트 전도층을 포함하고,
    상기 게이트 유전층은 상기 반도체 채널의 전체 측벽 표면을 둘러싸며;
    상기 게이트 전도층은 상기 반도체 채널의 일부 영역을 둘러싸여 설치되고, 상기 게이트 유전층은 상기 반도체 채널과 상기 게이트 전도층 사이에 위치하는 것을 특징으로 하는 반도체 구조.
  15. 반도체 구조의 제조 방법으로서,
    기판을 제공하는 단계; 및 상기 기판 위에 저장 유닛을 형성하는 단계를 포함하고,
    상기 저장 유닛을 형성하는 공정 단계는, 제1 유전층 및 상기 유전층 내에 위치한 금속 비트 라인을 제공하는 단계; 반도체 채널을 형성하는 단계; 워드 라인을 형성하는 단계; 제2 유전층을 형성하는 단계; 제1 하부 전극층을 형성하는 단계; 제2 하부 전극층을 형성하는 단계; 상부 전극층을 형성하는 단계; 및 커패시터 유전층을 형성하는 단계를 포함하며,
    상기 제1 유전층은 상기 금속 비트 라인 표면을 노출시키며,
    상기 반도체 채널은 상기 금속 비트 라인의 일부 표면 위에 위치하고, 상기 반도체 채널은 상기 금속 비트 라인의 바닥면을 향해 상기 금속 비트 라인과 전기적으로 연결되고,
    상기 워드 라인은 상기 반도체 채널의 일부 영역을 둘러싸여 설치되고,
    상기 제2 유전층은 상기 금속 비트 라인과 상기 워드 라인 사이에 위치하며, 또한 상기 워드 라인이 상기 기판으로부터 멀리 떨어진 일측에 위치하고,
    상기 제1 하부 전극층과 상기 반도체 채널의 상단 표면은 서로 접촉되며,
    상기 제2 하부 전극층은 상기 제1 하부 전극층 상단 표면에 위치하고,
    상기 상부 전극층은 상기 제2 하부 전극층의 상단 표면에 위치하며, 상기 제1 하부 전극층 및 상기 제2 하부 전극층을 둘러싸고,
    상기 커패시터 유전층은 상기 상부 전극층과 상기 제1 하부 전극층 사이에 위치하고, 또한 상기 상부 전극층과 상기 제2 하부 전극층 사이에 위치하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  16. 제15항에 있어서,
    상기 제1 하부 전극층, 상기 제2 하부 전극층, 상기 커패시터 유전층 및 상기 상부 전극층을 형성하는 공정 단계는,
    상기 제1 하부 전극층을 형성하되, 상기 제1 하부 전극층 상단 표면은 중심 영역 및 중심 영역을 둘러싼 외곽 영역을 포함하는 단계;
    제1 커패시터 유전막을 형성하되, 상기 제1 커패시터 유전막은 상기 제1 하부 전극층 상단 표면 및 측면을 커버하는 단계;
    제1 상부 전극층을 형성하되, 상기 제1 상부 전극층은 상기 제1 하부 전극층을 둘러싸며, 상기 제1 커패시터 유전막은 상기 제1 상부 전극층과 상기 제1 하부 전극층 사이에 위치하는 단계;
    상기 중심 영역에 위치한 상기 제1 커패시터 유전막을 제거하여, 상기 중심 영역의 상기 제1 하부 전극층 상단 표면을 노출하되, 상기 제1 하부 전극층 측면에 위치한 상기 제1 커패시터 유전막은 제1 커패시터 유전층으로 사용되며, 상기 제1 하부 전극층 상단 표면에 위치한 나머지 상기 제1 커패시터 유전막은 제2 커패시터 유전층으로 사용되는 단계;
    제2 하부 전극층을 형성하되, 상기 제2 하부 전극층과 상기 중심 영역의 상기 제1 하부 전극층 상단 표면은 서로 접촉되는 단계;
    제3 커패시터 유전층을 형성하되, 상기 제3 커패시터 유전층은 상기 제2 하부 전극층의 상단 표면 및 측면을 커버하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 커패시터 유전막을 형성하는 공정 단계는,
    전체 표면이 연속적인 제1 초기 커패시터 유전막을 형성하는 단계 및 상기 제1 초기 커패시터 유전막을 그래픽화하여, 상기 제1 커패시터 유전막 및 제4 커패시터 유전층을 형성하는 단계를 포함하고,
    상기 제1 초기 커패시터 유전막은 또한 상기 제1 하부 전극층의 상단 표면 및 측면을 커버하며; 상기 제4 커패시터 유전층은 상기 제1 커패시터 유전막 바닥면에 서로 연결되고, 상기 제1 하부 전극층으로부터 멀어지며 상기 기판 표면에 수직되는 축선 방향으로 연장되는 것을 특징으로 하는 반도체 구조의 제조 방법.
  18. 제16항에 있어서,
    상기 기판을 따라 상기 금속 비트 라인을 가리키는 방향에서, 상기 반도체 채널은 순차적으로 배열된 제1 도핑 영역, 트렌치 영역 및 제2 도핑 영역을 포함하고; 상기 제1 하부 전극층, 상기 제1 커패시터 유전막 및 상기 제1 상부 전극층을 형성하는 공정 단계는,
    상기 제2 도핑 영역이 상기 트렌치 영역으로부터 멀리 떨어진 일측에서 희생층을 형성하되, 상기 희생층 내에는 상기 희생층을 관통하고 상기 제2 도핑 영역을 노출하는 제1 관통공이 구비되는 단계;
    상기 제1 관통공을 충만하는 상기 제1 하부 전극층을 형성하는 단계;
    상기 희생층을 제거하고, 상기 제1 커패시터 유전막을 형성하는 단계;
    상기 제1 커패시터 유전막을 커버하는 제1 절연층을 형성하되, 상기 제1 절연층은 상기 제1 커패시터 유전막 상단 표면을 노출하는 단계;
    상기 제1 절연층을 그래픽화하여, 상기 제1 하부 전극층을 둘러싸는 제2 관통공을 형성하되, 상기 제2 관통공은 상기 제1 커패시터 유전막 측면을 노출하는 단계; 및
    상기 제2 관통공을 충만하는 상기 제1 상부 전극층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 구조의 제조 방법.
  19. 제16항에 있어서,
    상기 제1 하부 전극층을 형성하기 전, 상기 반도체 구조의 제조 방법은, 상기 제2 유전층 위에 제4 커패시터 유전층을 형성하는 단계를 더 포함하고, 상기 제4 커패시터 유전층은 상기 제4 커패시터 유전층을 관통하는 개구를 구비하며; 상기 제1 하부 전극층을 형성하는 공정 단계에서, 상기 제1 하부 전극층은 상기 개구를 충만하는 것을 특징으로 하는 반도체 구조의 제조 방법.
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