KR102358686B1 - 반도체 저장 장치 및 그 제조 방법 및 저장 장치를 포함하는 전자 장치 - Google Patents

반도체 저장 장치 및 그 제조 방법 및 저장 장치를 포함하는 전자 장치 Download PDF

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Abstract

반도체 저장 장치 및 그 제조 방법 및 이러한 저장 장치를 포함하는 전자 장치를 개시한다. 실시예에 따르면, 반도체 저장 장치는, 기판; 기판 상에서 행과 열을 따라 배열되는 저장 유닛의 어레이로서, 각 저장 유닛은 상, 하 소스/드레인 영역과 채널 영역을 가지는 수직 기둥형 액티브 영역 및 채널 영역의 외주를 둘러싸고 형성된 게이트 스택을 포함하는 저장 유닛의 어레이; 기판 상에 형성되고, 대응되는 저장 유닛의 열 하측에 각각 위치하며 대응되는 열 중의 각 저장 유닛의 하단의 소스/드레인 영역과 전기적으로 연결되는 복수의 비트라인; 및 기판 상에 형성되고, 행 방향을 따라 각각 연장되며 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택과 전기적으로 연결되는 복수의 워드라인; 을 포함할 수 있으며, 각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함하고, 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 적어도 일부 측벽과 실제적으로 등각으로 연장된다.

Description

반도체 저장 장치 및 그 제조 방법 및 저장 장치를 포함하는 전자 장치
본 출원은 2018년 8월 28일 제출한 발명의 명칭이 "반도체 저장 장치 및 그 제조 방법 및 저장 장치를 포함하는 전자 장치"이고, 출원번호가 201810992029.0인 중국특허출원의 우선권을 주장하며, 참고로 그 전부 내용을 본 출원에 인용한다.
본 개시는 반도체 분야에 관한 것으로, 구체적으로는, 수직형 디바이스를 기반으로 하는 반도체 저장 장치 및 그 제조 방법 및 이러한 반도체 저장 장치를 포함하는 전자 장치에 관한 것이다.
수평형 디바이스, 예를 들어, 모스 전계 효과 트랜지스터(MOSFET)에 있어서, 소스, 게이트 및 드레인은 기판 표면에 대체로 평행되는 방향을 따라 배치된다. 이러한 배치로 인해, 수평형 디바이스를 더 소형화 하기에는 어려움이 있다. 이와 달리, 수직형 디바이스에 있어서, 소스, 게이트 및 드레인은 기판 표면에 대체로 수직되는 방향을 따라 배치된다. 따라서, 수평형 디바이스에 비해, 수직형 디바이스는 소형화가 보다 쉽다. 나노 와이어(nanowire) 또는 나노 시트(nano sheet) 수직형 게이트 올 어라운드 펫(V-GAAFET, Vertical Gate-all-around Field Effect Transistor)은 차세대 고성능 및 고밀도 집적 디바이스의 후보 중 하나이다.
그러나, 수직형 디바이스에 있어서는 게이트 길이를 제어하기 어려운데, 특히, 단결정의 채널 재료일 경우 더욱 어렵게 된다. 또한, 수직형 트랜지스터의 하측에 매입 비트라인을 형성하기 어렵고, 고밀도 비트라인을 형성하기도 어렵다. 그리고, 메모리 어레이에 있어서, 워드라인(word line) 및 비트라인 (bit line)은 여전히 아주 큰 면적을 차지한다.
이를 감안하여, 본 개시의 적어도 일부의 목적은, 개선된 특성을 가지는 반도체 저장 장치 및 그 제조 방법 및 이러한 반도체 저장 장치를 포함하는 전자 장치를 제공하는데 있다.
본 개시의 일 측면에 따르면, 기판; 기판 상에 설치된 저장 유닛 어레이; 기판 상에 형성된 복수의 비트라인; 및 기판 상에 형성된 복수의 워드라인을 포함하고, 상기 저장 유닛 어레이 중의 저장 유닛은 행 및 열을 따라 배열되며, 각 저장 유닛은 수직으로 연장되는 기둥형 액티브 영역을 포함하고, 기둥형 액티브 영역은 각각 상하 양단에 위치하는 소스/드레인 영역 및 소스/드레인 영역 사이에 위치하는 채널 영역을 포함하며, 각 저장 유닛은 채널 영역의 외주를 둘러싸고 형성된 게이트 스택(gate stack)을 더 포함하고, 각 비트라인은 대응되는 저장 유닛 열의 하측에 각각 위치하고, 대응되는 열 중의 각 저장 유닛 하단의 소스/드레인 영역과 전기적으로 연결되며, 각 워드라인은 각각 행 방향을 따라 연장되고 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 전기적으로 연결되고, 각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함하며, 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 적어도 일부 측벽과 실제적으로 등각으로 연장되는 반도체 저장 장치를 제공한다.
본 개시의 다른 한 측면에 따르면, 기판 상에 희생층, 제1 소스/드레인층, 채널층, 제2 소스/드레인층 및 하드 마스크층으로 된 적층을 설치하고; 상기 적층에 대하여 패턴화를 행하여 제1 소스/드레인층, 채널층 및 제2 소스/드레인층에서 행과 열을 따라 배열되는 복수의 기둥형 액티브 영역을 한정하도록 하며; 희생층을 제거하고, 희생층을 제거함으로 인해 남겨진 공간을 이용하여 대응되는 액티브 영역 열의 하측에서 연장되는 복수의 비트라인을 형성하고; 채널층의 외주를 둘러싸고 게이트 스택을 형성하며; 기판 상에 유전체층을 형성하여 상기 적층 중의 갭을 충전하고; 유전체층에 복수의 워드라인을 형성하는것을 포함하며, 각 워드라인은 각각 행 방향을 따라 연장되고 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 전기적으로 연결되며, 각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함하며, 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 일부 측벽과 실제적으로 등각으로 연장되는 반도체 저장 장치를 제조하는 방법을 제공한다.
본 개시의 또 다른 한 측면에 따르면, 상기 반도체 저장 장치를 포함하는 전자 장치를 제공한다.
본 개시의 실시예에 따른 반도체 저장 장치는 수직형 디바이스 예하면 V-GAAFET를 기반으로 한다. 액티브 영역, 특히 그중의 채널 영역은 단결정 반도체 재료를 포함할 수 있고, 높은 캐리어 이동도와 낮은 누설전류를 가지므로, 디바이스 성능을 개선할 수 있다. 워드라인은 저장 유닛 행과 등각으로 저장 유닛 행 사이에 형성될 수 있는데, 이는 면적을 감소할 수 있다. 또한, 액티브 영역의 하측에 매입 비트라인을 형성할 수 있다. 이러한 매입 비트라인 구조는 수직형 디바이스의 집적에 유리하며, 또한 면적을 감소할 수 있다.
본 개시의 실시예에 따르면, 매입 비트라인 및 워드라인 중의 적어도 하나는 셀프 얼라인 방식으로 형성될 수 있다. 이는 제조에 유리할 뿐만 아니라, 면적을 감소하는데도 유리하다.
이하, 첨부 도면을 참조하여 본 개시의 실시예에 대해 설명한다. 이를 통해, 본 개시의 상기 목적 및 기타 목적, 특징 및 이점들은 더욱 명확해질 것이다. 첨부 도면에 있어서,
도 1 내지 도 23(b)는 본 개시의 실시예에 따른 반도체 저장 장치를 제조하는 흐름을 나타내는 도면이고,
도 24와 도 25는 본 개시의 다른 실시예에 따른 비트라인의 배치를 나타내는 도면이고,
도 26은 본 개시의 다른 실시예에 따른 브리지 부분의 배치를 나타내는 도면이고,
도 27은 본 개시의 실시예에 따른 워드라인 접촉부의 배치를 나타내는 도면이고,
도 28은 본 개시의 다른 실시예에 따른 워드라인 접촉부의 배치를 나타내는 도면이고,
도 29(a) 내지 도 34는 본 개시의 다른 실시예에 따른 반도체 저장 장치를 제조하는 흐름 중의 일부 단계를 나타내는 도면이다.
모든 첨부 도면에 있어서, 동일하거나 유사한 도면 부호는 동일하거나 유사한 부재를 표시한다.
이하, 첨부 도면을 참조하여 본 개시의 실시예를 설명한다. 이러한 설명은 예시적인 것으로, 본 개시의 범위를 한정하기 위한 것이 아님을 이해하여야 한다. 또한, 이하의 설명에 있어서, 본 개시의 개념을 불필요하게 흐리지 않기 위해 공지의 구조와 기술에 대한 설명은 생략하기로 한다.
첨부 도면에서는 본 개시의 실시예에 따른 각종 구조 도면을 도시한다. 이러한 도면들은 꼭 비례에 맞게 작성한 것은 아니며, 명확히 도시하기 위해, 일부 세부 사항을 확대하여 도시하거나 또는 일부 세부 사항을 생략하였다. 도면에 도시된 각종 영역, 층의 형상 및 이들 사이의 상대적인 크기, 위치 관계는 단지 예시적인 것으로, 실제적으로는 제조 상의 오차 또는 기술적인 제한으로 인해 편차가 생길 수 있으며, 또한 당업자들은 실제적인 수요에 따라 다른 형상, 크기, 상대적 위치를 가지는 영역/층을 별도로 설계할 수 있다.
본 명세서에 있어서, 하나의 층/소자가 다른 층/소자 "상"에 위치한다고 기재 할 경우, 해당 층/소자는 직접 해당 다른 층/소자상에 위치할 수도 있고, 또는 그들 사이에 중간 층/소자가 존재할 수도 있다. 또한, 한 방향에서 한 층/소자가 다른 층/소자 "상"에 위치할 경우, 방향을 거꾸로 조절하면, 해당 층/소자는 해당 다른 층/소자 "하"에 위치하게 된다.
본 개시의 실시예에 따른 반도체 저장 장치는 수직형 디바이스를 기반으로 한다. 수직형 디바이스는 수직으로 연장되는 기둥형(예를 들면, 원기둥형 또는 6면체형, 즉 단면이 원형 또는 4각형, 예하면 정방형 또는 구형인) 액티브 영역을 포함할 수 있다. 액티브 영역의 직경 또는 변의 길이가 비교적 작을 때, 이러한 수직형 디바이스는 나노 V-GAAFET를 구성할 수 있다. 액티브 영역은 상하 양단에 각각 위치하는 소스/드레인 영역 및 소스/드레인 영역 사이에 위치하는 채널 영역을 포함할 수 있다.
본 개시의 실시예에 따르면, 에피택셜 성장을 통해 액티브 영역을 설치할 수 있다. 유리하게는, 서로 다른 반도체층을 통해 소스/드레인 영역과 채널 영역을 각각 설치할 수 있다. 예를 들면, 제1 소스/드레인층, 채널층 및 제2 소스/드레인층을 각각 성장시키고, 그중에 하단 소스/드레인 영역, 채널 영역 및 상단 소스/드레인 영역을 각각 형성할 수 있다. 각 층은 서로 인접할 수 있는데, 물론 중간에 기타 반도체층, 예를 들어 누설억제층 또는 온 상태 전류 보강층(밴드 갭이 인접하는 층보다 크거나 작은 반도체층)이 존재할 수도 있다. 에피택셜 성장을 통해 각각 성장되므로, 적어도 한쌍의 인접하는 층 사이에는 선명한 결정 경계면이 존재할 수 있다. 또한, 각 층에 대해 각각 도핑을 행함으로써, 적어도 한쌍의 인접층 사이에 도핑 농도 경계면을 가질 수 있다.
본 개시의 실시예에 따르면, 채널층 또는 채널 영역은 단결정 반도체 재료를 포함하여, 디바이스 성능을 개선할 수 있다. 물론, 소스/드레인층 또는 소스/드레인 영역도 단결정 반도체 재료를 포함할 수 있다. 따라서, 전체 액티브 영역이 모두 단결정 반도체 재료로 구성될 수 있다. 채널층 또는 채널 영역의 단결정 반도체 재료와 소스/드레인층 또는 소스/드레인 영역의 단결정 반도체 재료는 공결정체(cocrystal)일 수 있다. 채널층 또는 채널 영역의 단결정 반도체 재료의 전자 또는 정공의 이동도는, 제1, 제2 소스/드레인층 또는 소스/드레인 영역의 전자 또는 정공의 이동도보다 클 수 있다. 또한, 제1, 제2 소스/드레인층 또는 소스/드레인 영역의 금지대(forbidden band)의 폭은, 채널층 또는 채널 영역의 단결정 반도체 재료의 금지대의 폭보다 클 수 있다.
본 개시의 실시예에 따르면, 채널층 또는 채널 영역의 단결정 반도체 재료는 제1, 제2 소스/드레인층 또는 소스/드레인 영역과 동일한 결정 구조를 가질 수 있다. 이러한 경우, 제1, 제2 소스/드레인층 또는 소스/드레인 영역의 변형이 없는 경우의 격자 상수는 채널층 또는 채널 영역의 단결정 반도체 재료의 변형이 없는 경우의 격자 상수보다 클 수 있다. 따라서, 채널층 또는 채널 영역의 단결정 반도체 재료의 캐리어 이동도는 상기 재료가 변형이 없는 경우의 캐리어 이동도보다 클 수 있거나, 또는, 채널층 또는 채널 영역의 단결정 반도체 재료의 비교적 가벼운 캐리어의 유효 질량은 상기 재료가 변형이 없는 경우의 비교적 가벼운 캐리어의 유효 질량보다 작을 수 있거나, 또는, 채널층 또는 채널 영역의 단결정 반도체 재료의 비교적 가벼운 캐리어의 농도는 상기 재료가 변형이 없는 경우의 비교적 가벼운 캐리어의 농도보다 클 수 있다. 대안으로, 제1, 제2 소스/드레인층 또는 소스/드레인 영역의 변형이 없는 경우의 격자 상수는 채널층 또는 채널 영역의 단결정 반도체 재료의 변형이 없는 경우의 격자 상수보다 작을 수 있다. 따라서, 채널층 또는 채널 영역의 단결정 반도체 재료의 전자 이동도는 상기 재료가 변형이 없는 경우의 전자 이동도보다 크거나, 또는, 채널층 또는 채널 영역의 단결정 반도체 재료의 전자의 유효 질량은 상기 재료가 변형이 없는 경우의 전자의 유효 질량보다 작을 수 있다. 예를 들면, 채널층 단결정 반도체 재료의 <110> 방향이 소스-드레인 사이의 전류 밀도 벡터와 평행될 때이다.
수직형 디바이스는 액티브 영역, 특히 채널 영역 외주를 둘러싸고 형성되는 게이트 스택을 더 포함할 수 있다. 셀프 얼라인 방식으로 게이트 스택을 형성함으로써, 게이트 길이는 종래의 기술처럼 소모시간이 긴 에칭에 의해 확정하는 것이 아니라, 채널 영역 자체의 두께에 따라 확정할 수 있다. 상술한 바와 같이, 채널 영역이 형성된 채널층은 에피택셜 성장을 통해 형성될 수 있으므로, 그 두께를 쉽게 제어할 수 있다. 그러므로, 게이트 길이를 쉽게 제어할 수 있다. 게이트 스택은 채널층(채널 영역)과 실제적으로 공면일 수 있다. 이렇게 하면, 게이트 스택과 소스/드레인 영역의 중첩을 감소하거나, 심지어 피할 수 있어, 게이트와 소스/드레인 사이의 기생 용량을 저하시키는데 유리하다. 본 개시의 실시예에 따르면, 채널층은, 제1, 제2 소스/드레인층과 다른 반도체 재료를 포함할 수 있으며, 제1 소스/드레인층과 제2 소스/드레인층은 동일한 반도체 재료를 포함할 수 있다.
본 개시의 실시예에 따르면, 수직형 디바이스는 통상의 전계 효과 트랜지스터(FET)일 수 있다. 통상의 FET인 경우, 소스/드레인 영역은 동일한 전기 전도 유형(예를 들면, n형 또는 p형)으로 도핑될 수 있다. 채널 영역 양단에 각각 위치하는 소스/드레인 영역 사이는 채널 영역을 통해 전기 전도 통로를 형성할 수 있다. 또는, 이러한 반도체 디바이스는 터널링 FET일 수 있다. 터널링 FET일 경우, 채널 영역 양측의 소스/드레인 영역은 서로 다른 전기 전도 유형(예를 들면, 각각 n형과 p형)으로 도핑될 수 있다. 이러한 경우, 대전입자, 예하면 전자는 소스 영역에서 채널 영역을 투과하여 드레인 영역으로 진입함으로써 소스 영역과 드레인 영역 사이에 전도 경로를 형성한다. 비록 통상의 FET와 터널링FET가 온되는 메커니즘이 다르지만, 이들은 모두 게이트를 이용하여 소스/드레인 영역 사이의 온 여부를 제어할 수 있는 전기학적 성능을 나타낸다. 그러므로, 비록 터널링 FET에는 통상적인 의미의 "채널"이 존재하지 않지만, 통상의 FET와 터널링 FET에 대해, "소스/드레인층(소스/드레인 영역)"과 "채널층(채널 영역)"으로 용어를 통일하여 설명하기로 한다.
이러한 수직형 디바이스는 저장 유닛 중의 스위치 디바이스로 작용할 수 있으며, 저장 유닛은 이와 연결된 저장소자(예를 들면, 커패시터)(예를 들면, 1T1C(one-transistor one-capacitor) 의 배열을 형성할 수 있다)를 더 포함할 수 있다. 대안으로, 저장 유닛은 완전히 수직형 디바이스를 기반으로 할 수 있는데, 예를 들면, 게이트 스택은, 저장 배열 형태, 예하면 플로팅 게이트 구조 또는 전하 구속층(Charge Trapping Layer) 또는 강유전체(Ferro-electric material) 등을 포함할 수 있다. 당업자들은 기타 배열 형태의 저장 유닛을 고려할 수 있다. 저장 유닛은 행과 열을 따라 어레이로 배열될 수 있다. 수직형 디바이스를 기반으로 하는 저장 유닛에 있어서, 아주 쉽게 3D 집적을 행할 수 있다. 구체적으로, 복수 층의 저장 유닛의 평면 어레이를 적층하여, 저장 유닛의 3D 어레이를 형성할 수 있다. 이러한 저장 유닛은 다이내믹 랜덤 액세스 메모리(DRAM)를 구성할 수 있다.
본 개시의 실시예에 따르면, 비트라인은 액티브 영역의 하측, 보다 구체적으로는, 하단 소스/드레인 영역의 하측에 매입될 수 있다. 예를 들면, 각 비트라인은 각각 대응되는 저장 유닛 열 의 방향을 따라 연장될 수 있고, 대응되는 저장 유닛 열 중의 각 저장 유닛의 하단 소스/드레인 영역과 얼라인될 수 있다. 이러한 배치는 비트라인을 저장 유닛 하단의 소스/드레인 영역에 전기적으로 연결하는데 유리하다. 예를 들면, 저장 유닛의 액티브 영역은 대응되는 비트라인 상에 직접 적층됨으로써, 하단 소스/드레인 영역과 비트라인이 직접 접촉되어 전기적으로 연결된다. 이러한 비트라인을 매입하는 배치는 저장 유닛의 집적에 유리하다.
본 개시의 실시예에 따르면, 비트라인은 적어도 부분적으로 셀프 얼라인 기술을 기반으로 형성될 수 있다. 예를 들면, 동일한 저장 유닛 열 중의 각 저장 유닛의 하단 소스/드레인 영역의 하부는 일체로 연장되고, 그 표면 부분과 금속 원소가 반응하여 생성되는 금속 반도체 화합물을 통해 비트라인을 형성할 수 있다. 비트라인은 저장 유닛의 하측에 얼라인 되므로, 별도의 면적을 차지하지 않는다.
본 개시의 실시예에 따르면, 워드라인도 셀프 얼라인 방식으로 형성될 수 있다. 보다 구체적으로, 워드라인은 저장 유닛 행 방향을 따라 연장될 수 있다. 워드라인은 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함할 수 있다. 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 적어도 일부 측벽과 실제적으로 등각으로 연장될 수 있다. 이러한 등각 방식으로 인해, 워드라인은 대응되는 저장 유닛 행과 더욱 양호하게 얼라인될 수 있다. 따라서, 워드라인은 별도의 면적을 차지하지 않을 수 있다. 게이트 스택, 특히 그 중의 게이트 도체는, 대응되는 워드라인으로 연장되는 연장 부분을 포함할 수 있고, 워드라인은 하측으로 연장되어 게이트 스택 특히 그 중의 게이트 도체와 접촉됨으로써, 게이트 도체와 전기적으로 연결될 수 있다.
본 개시의 실시예에 따르면, 이러한 등각의 워드라인은 예를 들어 대응되는 저장 유닛 행 중의 저장 유닛을 따라 형성된 것이다. 효과적으로 전기적으로 격리시키기 위해, 각 워드라인과 대응되는 저장 유닛 행 중의 저장 유닛 사이에 격리층을 설치할 수도 있다. 각 워드라인은 적어도 일부가 대응되는 격리층과 등각으로 연장될 수 있다. 등각의 유리한 실현 방식으로서, 워드라인, 격리층 중의 적어도 하나는 스페이서 형태일 수 있다. 각 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 일부 측벽을 둘러싸고 실제적으로 등각으로 연장될 수 있다. 특히, 저장 유닛 열 사이의 간격이 저장 유닛 행 사이의 간격보다 작을 경우, 각 워드라인은 심지어 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 측벽을 완전히 둘러쌀 수 있다.
각 저장 유닛 행은 적어도 하나의 대응되는 워드라인을 가질 수 있다. 예를 들면, 각 저장 유닛 행은, 그 일측에 형성된 하나의 대응되는 워드라인을 가질 수 있고, 또는 그 대향되는 양측에 형성된 2개(병렬)의 워드라인을 가질 수 있다. 등각으로 인해, 저장 유닛 행 사이의 워드라인은 쌍으로 나타날 수 있다. 예를 들면, 적어도 한쌍의 인접한 저장 유닛 행 사이에는, 이 한쌍 중의 2개의 저장 유닛에 각각 대응되는 2개의 워드라인이 존재할 수 있다. 물론, 일부 인접하는 저장 유닛 행 사이에는, 워드라인이 존재하지 않을 수도 있다. 예를 들면, 저장 유닛 행이 그 일측에만 하나의 워드라인을 가지면, 그 타측에는 워드라인이 존재하지 않을 수도 있다.
이러한 반도체 저장 장치는 예를 들어 아래와 같이 제조할 수 있다. 통상의 기술과 달리, 기판 상에 비트라인층을 먼저 형성하지 않는데, 이는 전기 전도 재료(예를 들면, 금속)의 비트라인층 상에서 단결정 재료의 채널 영역 또는 채널층을 얻기 어렵기 때문이다. 따라서, 본 개시의 실시예에 따르면, 기판 상에 희생층, 제1 소스/드레인층, 채널층, 제2 소스/드레인층 및 하드 마스크층으로 된 적층을 설치할 수 있다. 여기서, 하드 마스크층을 설치하는 것은 주로 패턴화를 용이하게 하기 위해서이다. 예를 들면, 에피택셜 성장을 통해 이 적층을 설치할 수 있다. 따라서, 단결정의 채널층을 형성할 수 있다(물론 단결정의 소스/드레인층을 형성할 수도 있다).
상기 적층, 특히 제1 소스/드레인층, 채널층 및 제2 소스/드레인층에 액티브 영역을 한정할 수 있다. 예를 들면, 하드 마스크층, 제2 소스/드레인층, 채널층 및 제1 소스/드레인층을 순차적으로 필요한 형상으로 선택적으로 에칭할 수 있다. 일반적으로, 액티브 영역은 기둥형(예를 들면, 원기둥형 또는 6면체형)일 수 있다. 저장 유닛 어레이를 형성하기 위하여, 행과 열을 따라 배열되는 기둥형 액티브 영역의 어레이를 한정할 수 있다.
액티브 영역 사이에 하측의 희생층을 노출시킬 수 있다. 희생층을 제거하여, 희생층의 제거로 인해 남겨진 공간을 통해 대응되는 액티브 영역 열 하측에서 연장되는 비트라인을 형성할 수 있다. 예를 들면, 희생층을 제거하고, 희생층의 제거로 인해 남겨진 공간에 전기 전도 재료를 충전하고, 전기 전도 재료를 복수의 비트라인으로 패턴화할 수 있다. 이렇게 하여, 매입식 비트라인을 형성할 수 있다.
본 개시의 실시예에 따르면, 액티브 영역, 특히 하측에 위치하는 제1 소스/드레인층 중의 반도체 원소와 금속 원소를 반응시켜 전기를 전도하는 금속 반도체 화합물을 생성함으로써, 비트라인을 형성할 수 있다. 비트라인이 각 액티브 영역 열 하측에서 연속으로 연장되도록 확보하기 위해, 제1 소스/드레인층을 패턴화할 때, 이를 각 액티브 영역 열과 각각 대응되는, 연속으로 연장되는 복수의 스트립으로 패턴화할 수 있다.
이러한 경우, 제1 소스/드레인층에 있어서, 한면으로는, 각 저장 유닛의 하단 소스/드레인 영역을 형성하여야 하고, 다른 한면으로는, 각 열과 대응되는 연속적인 스트립을 형성하여야 한다. 그러므로, 제1 소스/드레인층의 패턴화는 서로 다른 단계에서 행할 수 있다. 예를 들면, 어레이를 한정하는 마스크를 이용하여 제1 소스/드레인층의 상부를 패턴화할 수 있고, 비트라인을 한정하는 마스크를 이용하여 제1 소스/드레인층의 하부를 패턴화할 수 있다.
제1 소스/드레인층의 하부의 패턴화는 셀프 얼라인 방식에 따라 행할 수 있다. 이러한 경우, 적층 상에 마스크층을 형성할 수 있는데, 마스크층은 열의 방향을 따라 연장되는 복수의 개구를 포함하고, 각 개구는 각 액티브 영역 열 사이의 위치를 노출시키고, 또한 인접한 액티브 영역 열 중의 액티브 영역 상의 하드 마스크층이 서로 대향하는 일부 측벽을 노출시킨다. 하드 마스크층의 일부 측벽의 노출로 인해, 제1 소스/드레인층을 선택적으로 에칭할 때, 하드 마스크층의 이 부분의 노출된 측벽은 마스크층과 함께 제1 소스/드레인층 중의 슬롯의 형상을 한정할 수 있다. 이에 대응하여, 슬롯에 의해 한정되는 비트라인 경계는 하드 마스크층의 측벽에 의해 한정될 수 있다. 하드 마스크층과 그 밑의 액티브 영역은 셀프 얼라인되므로 비트라인도 액티브 영역 열 하측에 셀프 얼라인될 수 있다. 예를 들면, 마스크층은 각 액티브 영역 열 상측에서 각각 연장되는 스트립 패턴을 포함할 수 있고, 각 스트립 패턴은 대향하는 양측에서, 대응되는 열 중의 액티브 영역 상의 하드 마스크층의 일부 측벽을 각각 노출시킨다.
제1 소스/드레인층을 패턴화할 경우, 동일한 마스크층을 이용하여 희생층을 절단함으로써, 희생층에 슬롯을 형성할 수 있다. 그리고, 이러한 슬롯을 이용하여 희생층을 처리함으로써 희생층을 제거할 수 있다.
희생층을 제거하면 제1 소스/드레인층의 저부가 허공에 뜨게 되는데, 지지층을 설치하여 제1 소스/드레인층, 채널층 및 제2 소스/드레인층을 지지하여, 이들이 제조 과정에서 붕괴되는 것을 방지할 수 있다. 이를 위하여, 인접하는 2개의 열의 액티브 영역 열을 하나의 그룹으로 하여, 각 그룹 중의 2개의 액티브 영역 열 사이의 위치에 지지층(유전체 재료)을 형성할 수 있다. 또한, 각 그룹 사이에는, 지지층을 형성하지 않고, 희생층을 노출하도록 함으로써, 희생층을 처리할 수 있도록 할 수 있다. 따라서, 희생층의 노출 부분으로부터, 희생층을 선택적으로 에칭하여, 희생층을 제거할 수 있다. 희생층의 제거로 인해 남겨진 공간을 이용하여, 액티브 영역 열의 방향을 따라 연장되는 비트라인을 형성할 수 있다.
비트라인을 형성한 후, 채널층의 외주를 둘러싸고 게이트 스택을 형성할 수 있다. 예를 들면, 채널층의 외주를 하드 마스크층의 외주에 대하여 내측으로 함몰시켜, 게이트 스택을 수납하는 공간을 한정할 수 있다. 예를 들면, 이는 선택적 에칭을 통해 실현할 수 있다. 이러한 경우, 게이트 스택은 함몰부에 삽입될 수 있으며, 워드라인과의 전기적 연결을 실현하도록, 함몰부로부터 외부로 연장되는 부분을 포함할 수 있다. 워드라인은 각 액티브 영역 행 사이에 형성되어, 대응되는 행 중의 각 저장 유닛의 게이트 스택과 각각 전기적으로 연결될 수 있다.
제1 소스/드레인층과 금속 원소를 반응시킴으로써 비트라인을 형성하는 경우, 채널층 중의 반도체 원소도 금속 원소와 반응하는 것을 방지하기 위하여, 우선 채널층을 둘러싸고 희생게이트를 형성할 수 있다. 마찬가지로, 채널층을 선택적으로 에칭함으로써, 하드 마스크층의 측벽에 대하여 채널층의 측벽을 내측으로 함몰시켜, 희생게이트를 수납하는 공간을 한정할 수 있다. 이 공간에 희생게이트를 형성할 수 있다. 희생게이트는 채널층과 금속 원소가 서로 접촉하여 반응하는 것을 방지할 수 있다. 그 다음, 대체 게이트(substitute gate)기술을 이용하여, 희생게이트를 게이트 스택으로 교체한다.
이와 비슷하게, 제1 소스/드레인층의 상부(각 저장 유닛과 서로 대응되도록 패턴화됨)와 제2 소스/드레인층의 측벽을 둘러싸고 보호층을 형성할 수도 있다. 예를 들면, 선택적 에칭을 통해, 하드 마스크층의 측벽에 대하여 이들의 측벽을 내측으로 함몰시켜, 보호층을 수납하는 공간을 한정할 수 있다. 이 공간에 보호층을 형성할 수 있다. 보호층은 제1 소스/드레인층의 상부, 제2 소스/드레인층과 금속 원소가 서로 접촉하여 반응하는 것을 방지할 수 있다.
본 개시의 실시예에 따르면, 게이트 스택의 연장 부분을 더욱 용이하게 한정하기 위해, 적층을 패턴화할 때, 적어도 한쌍의 인접한 액티브 영역 행 사이에, 열의 방향을 따라 대향하는 액티브 영역 사이에서 연장하는 브리지 부분을 형성할 수도 있다.
브리지 부분이 존재할 경우, 상술한 바와 같이 채널층을 상대적으로 함몰시킬 때, 선택적 에칭의 양(量)은, 채널층의 브리지 부분이 제거되도록 하고, 각 저장 유닛의 채널층이 분리되도록 한다. 또한, 희생게이트를 형성할 때, 상, 하 양측의 소스/드레인층의 존재로 인해, 희생게이트에는 여전히 브리지 부분이 존재할 수 있는데, 이는 게이트 스택의 연장 부분을 제한한다.
이와 비슷하게, 상술한 바와 같이 소스/드레인층을 상대적으로 함몰시킬 때, 선택적 에칭의 양은 소스/드레인층의 브리지 부분이 제거되도록 하고, 각 저장 유닛의 소스/드레인층이 분리되도록 한다(특히, 제2 소스/드레인층을 분리되게 하고, 동일한 열의 제1 소스/드레인층은 서로 연결될 수 있다).
본 개시의 실시예에 따르면, 워드라인은 등각으로 형성될 수 있다. 예를 들면, 기판 상에 유전체층을 형성하여 상기 적층 중의 갭을 충전하고, 유전체층에 복수의 워드라인을 형성하며, 각 워드라인은 각각 행 방향을 따라 연장되고 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 전기적으로 연결될 수 있다. 각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함한다. 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 일부 측벽과 실제적으로 등각으로 연장된다.
예를 들면, 이러한 워드라인은 아래와 같이 형성될 수 있다. 유전체층에서 액티브 영역 행 사이에 행방향을 따라 연장되는 홈을 형성할 수 있다. 홈의 측벽은 대응되는 행의 액티브 영역 사이에서 연장되며 유전체층에 의해 한정되는 제1 부분, 및 대응되는 행 중의 액티브 영역 외주를 둘러싸고, 적어도 제2 소스/드레인층의 일부 측벽과 실제적으로 등각으로 연장되는 제2 부분을 포함할 수 있다. 대응되는 행 중의 게이트 스택(예를 들면, 그 연장 부분)은 그후에 홈에 형성된 워드라인과 전기적으로 연결될 수 있도록 홈에서 노출될 수 있다. 홈에는, 홈의 측벽과 등각으로 워드라인을 형성할 수 있다.
홈은 셀프 얼라인 방식에 따라 형성될 수 있다. 이러한 경우, 유전체층 상에 마스크층을 형성할 수 있는데, 마스크층은 행 방향을 따라 연장되는 복수의 개구를 포함하고, 각 개구는 인접한 액티브 영역 행 사이의 위치를 노출시키며, 인접한 액티브 영역 행 중의 액티브 영역 상의 하드 마스크층의 서로 대향하는 일부 측벽을 노출시킬 수 있다. 하드 마스크층의 일부 측벽의 노출로 인해, 유전체층을 에칭할 때, 하드 마스크층의 이 부분의 노출된 측벽은 마스크층과 함께, 유전체층 중의 홈의 형상을 한정할 수 있다. 이와 대응되게, 홈의 측벽의 제2 부분은 하드 마스크층의 측벽에 의해 한정될 수 있다. 한편, 하드 마스크층과 그 하부의 액티브 영역은 셀프 얼라인되므로, 홈의 측벽도 적어도 제2 소스/드레인층의 측벽과 실제적으로 등각으로 연장될 수 있다.
홈의 측벽 상에는, 등각으로 워드라인을 형성할 수 있다. 예를 들면, 워드라인은 스페이서 형태로 형성될 수 있다. 전기적으로 격리시키기 위해, 먼저 홈의 측벽 상에 격리층을 형성할 수도 있다. 격리층도 스페이서 형태로 형성될 수 있다. 워드라인을 마스크로 이용하여, 게이트 스택, 특히 그 중의 게이트 도체를 에칭하여, 다른 저장 유닛 사이의 게이트 도체가 절단되도록 할 수 있다.
본 개시의 실시예에 따르면, 저장 유닛 열 사이의 간격이 저장 유닛 행 사이의 간격보다 작을 경우, 워드라인은 아래와 같이 형성될 수 있다. 유전체층을 에치 백함으로써, 그 윗면이 게이트 스택의 저면 이하로 위치하도록 하여, 적어도 게이트 스택의 윗면을 노출시킬 수 있다. 그 다음, 전기 전도 스페이서의 형태로 유전체층의 윗면 상측의 수직 측벽 상에 워드라인을 형성할 수 있는데, 이때, 열 방향에서 인접하는 저장 유닛 사이에서 전기 전도 측벽은 서로 결합된다.
저장소자, 예하면 커패시터를 별도로 형성할 경우, 유전체층을 형성하여 상기 적층과 워드라인을 덮고, 유전체층에 각 액티브 영역 중의 제2 소스/드레인층과 각각 전기적으로 연결되는 저장소자를 형성할 수 있다. 저장소자와 제2 소스/드레인층 사이의 전기적 연결은 하드 마스크층을 전기 전도 플라그로 교체함으로써 실현할 수 있다.
본 개시는 각종 형태로 실시할 수 있는 바, 이하에서는 그 중의 일부 예시적인 예를 설명하기로 한다.
도 1 내지 도 23(b)는 본 개시의 실시예에 따른 반도체 저장 장치를 제조하는 흐름을 나타내는 도면이다.
이하의 설명에서, 각 층의 재료를 예시한다. 다른 재료를 선택하는 주요 목적은 필요로 하는 에칭의 선택성을 제공하기 위한 것이다. 이하의 설명에서 "(A에 대하여) 선택적으로 B를 에칭한다"라고 기재될 경우, 사용하는 에칭 환경은 주로 B에 대하여 작용하고, A 또는 B를 에칭할 때 에칭 환경에 노출되는 기타 재료층(A를 명확하게 언급하지 않았거나 일부 이러한 재료층 만을 언급하였을 경우)에 대해서는 거의 영향이 없거나, 영향이 비교적 작음을 의미한다. 당업자라면, 이러한 설명에 기초하여, 각 층의 재료를 어떻게 선택할 것인지 명확히 이해할 것이고, 여기에 예시되는 재료에 제한되지 않음을 이해할 것이다.
도 1 에 도시된 바와 같이, 기판(1001)을 제공한다. 기판(1001)은 각종 형태의 기판일 수 있는데, 벌크 Si 기판과 같은 벌크 반도체 재료 기판, 절연체 상의 반도체(SOI) 기판, SiGe 기판과 같은 화합물 반도체 기판 등을 포함할 수 있는데, 이에 한정되지는 않는다. 이하에서는, 설명의 편의를 위해, 벌크 Si 기판을 예로 설명한다.
기판(1001) 상에, 예를 들어 에피택셜 성장을 통해 순차적으로 희생층(1003), 제1 소스/드레인층(1005), 채널층(1007) 및 제2 소스/드레인층(1009)을 형성할 수 있다. 이후의 에칭의 편의를 위하여, 인접하는 층 사이에 에칭 선택성을 가질 수 있는데, 예를 들면 인접하는 층은 다른 반도체 재료로 형성될 수 있다. 예를 들면, 희생층(1003)은 SiGe(Ge의 원자 백분율은 약 10~35%)를 포함할 수 있고, 두께는 약 10~40nm이며, 제1 소스/드레인층(1005)은 Si를 포함할 수 있고, 두께는 약 50~200nm이며, 채널층(1007)은 SiGe(Ge의 원자 백분율은 약 10~35%)를 포함할 수 있고, 두께는 약 10~50nm이며, 제2 소스/드레인층(1009)은 Si를 포함할 수 있고, 두께는 약 20~100nm이다. 채널층(1007)의 두께는 이후 게이트 길이를 한정한다. 여기서, 제1 소스/드레인층(1005)의 두께는 비교적 두꺼운데, 이는 아래에서 설명하는 바와 같이 본 실시예에서는 규화반응을 이용하여 비트라인을 형성하기 때문이다.
제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)을 에피택셜 성장시킬 때, 이들에 대하여 인시투 도핑(in-situ doping)을 행할 수 있다. 예를 들면, n형 디바이스일 경우, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)에 대해 n형 도핑을 행할 수 있고, 도핑 농도는 약 1E17~1E20 cm-3일 수 있으며, p형 디바이스일 경우, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)에 대해 p형 도핑을 행할 수 있고, 도핑 농도는 약 1E17~1E20 cm-3일 수 있다. 또한, 채널층(1007)에 대해 인시투 도핑을 행하여, 디바이스의 역치 전압(Vt)을 조절할 수도 있다. 예를 들면, n형 디바이스일 경우, 채널층(1007)에 대해 p형 도핑을 행할 수 있고, 도핑 농도는 약 1E15~1E19 cm-3일 수 있으며, p형 디바이스일 경우, 채널층(1007)에 대해 n형 도핑을 행할 수 있고, 도핑 농도는 약 1E15~1E19 cm-3일 수 있다.
또한, 무결합 디바이스일 경우, 제1 소스/드레인층(1005), 채널층(1007)과 제2 소스/드레인층(1009)에 대해 동일한 유형의 도핑을 행할 수 있다. 터널링 디바이스일 경우, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)에 대해 서로 다른 유형의 도핑을 행할 수 있다. 예를 들면, 제1 소스/드레인층(1005)에 대해서는 p형 도핑을 행하고, 제2 소스/드레인층(1009)에 대해서는 n형 도핑을 행할 수 있으며, 이와 반대일 수도 있다.
상술한 반도체층의 적층 상측에는, 하드 마스크층(1011)을 설치할 수 있다. 하드 마스크층(1011)은 이후에 액티브 영역 형상을 한정하고, 정지층을 (에칭 또는 평탄화 처리)하고, 하측의 반도체층을 보호하는 등 작용을 할 수 있다. 예를 들면, 하드 마스크층(1011)은 질화물(예를 들면, 질화 규소)을 포함할 수 있고, 두께는 약 20~150nm이다.
그 다음, 액티브 영역을 한정할 수 있다. 여기서는, 저장 유닛 어레이를 형성하기 위해, 액티브 영역 어레이를 형성할 수 있다. 본 개시의 실시예에 따르면, 패턴 전사 기술을 사용할 수 있다. 여기서는, 스페이서(spacer) 패턴을 이용하여, 전사한다. 이러한 패턴 전사 기술을 이용하여, 포토 리소그래피의 제한을 감소시키고, 패턴의 사이즈에 대한 제어를 보강할 수 있다. 예를 들면, 이는 아래와 같다.
도 2(a)와 도2(b)(여기서, 도 2(a)는 단면도이고, 도 2(b)는 평면도이며, AA'선은 도 2(a)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 스페이서 패턴을 형성하기 위하여, 도 1 에 도시된 적층 상에 하나의 희생층(1015)을 형성(예를 들면, 증착)하고, 이를 제1 방향(예를 들면, 저장 유닛 어레이 중의 열 방향, 예를 들면 도 2(a)에서 종이면에 수직되는 방향, 또는 도 2(b) 중의 수직 방향)을 따라 연장되는 수직 측벽을 가지도록 패턴화(예를 들면, RIE(Reactive Ion Etching))하여, 스페이서를 형성함에 있어서 필요한 수직 표면을 제공할 수 있다. 적합한 에칭 선택성을 제공하기 위하여, 희생층(1015)은 비결정질 실리콘을 포함할 수 있다. 또한, 에칭 정지 등 목적을 위하여, 희생층(1015)을 형성하기 전에, 하나의 에칭 정지층(1013), 예를 들어 두께가 약 1~10nm인 산화물(예를 들면, 산화 규소)을 형성(예를 들면, 증착)할 수 있다.
희생층(1015)의 수직 측벽 상에, 스페이서 형성 기술을 이용하여, 제1 스페이서(1017)를 형성할 수 있다. 예를 들면, 제1 스페이서(1017)는 SiC를 포함할 수 있고, 두께는 약 3~20nm이다. 이는, 대체로 등각이 되도록, 희생층(1015)이 형성된 적층 상에 두께가 약 3~20nm인 SiC층을 증착하고, 그 후 기판 표면에 대체로 수직인 방향을 따라 SiC층에 대해 RIE와 같은 선택적 에칭을 행하여, 가로 방향의 연장 부분을 제거하고 수직 연장 부분을 남김으로써 형성할 수 있다. SiC층에 대한 RIE는 에칭 정지층(1013)에서 정지할 수 있다.
도 2(b)의 평면도에 도시된 바와 같이, 이렇게 형성된 제1 스페이서(1017)는 제1 방향을 따라 연장된다.
그 다음, 도 3(a) 및 도 3(b)(여기서, 도 3(a)는 단면도이고, 도 3(b)는 평면도이며, AA'선은 도 3(a)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 에칭 정지층(1013)(여기서는, 산화물), 제1 스페이서(1017)(여기서는, SiC)에 대하여, 선택적 에칭(예를 들면, TMAH 용액을 이용한 습식 에칭)을 통해, 희생층(1015)(여기서는, 비결정질 실리콘)을 제거할 수 있다. 이렇게 하여, 적층 구조 상에, 제1 방향을 따라 연장되는 제1 스페이서(1017)를 남긴다. 그 다음, 마찬가지로 스페이서 형성 기술을 이용하여, 제1 스페이서(1017)의 대향하는 수직 측벽 상에 제2 스페이서(1019)를 형성한다. 예를 들면, 제2 스페이서(1019)는 산화물을 포함할 수 있고, 두께는 약 3~30nm이다. 스페이서를 형성할 때, 산화물에 대한 에칭은 하드 마스크층(1011)에서 정지할 수 있다.
도 3(b)의 평면도에 도시된 바와 같이, 이렇게 형성된 제2 스페이서(1019)는 제1 스페이서(1017)의 양측에 부착되어 제1 방향을 따라 연장된다. 제1 스페이서(1017)와 제2 스페이서(1019)는 함께 저장 유닛 열의 위치를 한정한다.
그 다음, 이와 비슷하게 스페이서를 이용하여 저장 유닛 행의 위치를 한정할 수 있다.
도 4(a), 도 4(b), 도 4(c) 및 도 4(d)(여기서, 도 4(a), 도 4(b), 도 4(c)는 단면도이고, 도 4(d)는 평면도이며, AA'선은 도 4(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 4(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 4(c)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 도 3(a)와 도 3(b)에 도시된 구조 상에 다른 하나의 희생층(1021)을 형성(예를 들면, 증착)하고, 이를 제1 방향과 교차(예를 들면, 수직)하는 제2 방향(예를 들면, 저장 유닛 어레이 중의 행 방향, 예를 들면, 도 4(a), 도 4(b), 도 4(d) 중의 수평 방향, 또는 도 4(c) 중의 종이면에 수직되는 방향)을 따라 연장되는 수직 측벽을 가지도록 패턴화(예를 들면, RIE)할 수 있다. 이 2개의 측벽 사이의 간격은 약 20~100nm일 수 있다. 희생층(1021)을 패턴화하기 전에, 평탄화 처리, 예를 들면 화학적 기계 연마(CMP)를 행할 수 있다. 적합한 에칭 선택성을 제공하기 위하여, 희생층(1021)은 다결정질 SiGe를 포함할 수 있다. 이와와 비슷하게, 에칭 정지 등 목적을 위하여, 희생층(1021)을 형성하기 전에, 하나의 에칭 정지층(예를 들면, 산화물, 여기서는 도시하지 않음)을 형성할 수 있다.
희생층(1021)의 측벽 상에, 스페이서 형성 기술을 이용하여, 제3 스페이서(1023)를 형성할 수 있다. 예를 들면, 제3 스페이서(1023)는 다결정 실리콘을 포함할 수 있고, 두께는 약 10~30nm이다.
하측의 하드 마스크층(1011)(여기서는, 질화물), 제1 스페이서(1017)(여기서는, SiC)와 제2 스페이서(1019)(여기서는, 산화물)에 비해 에칭 선택성을 가지므로, 희생층(1021)(여기서는, 다결정질 SiGe), 제3 스페이서(1023)(여기서는, 다결정 실리콘)에 대한 선택적 에칭이 가능하다.
도 4(d)의 평면도에 도시된 바와 같이, 이렇게 형성된 제3 스페이서(1023)는 제2 방향을 따라 연장되고, 저장 유닛 행의 위치를 한정한다. 행(제3 스페이서(1023))과 열(제1 스페이서(1017), 제2 스페이서(1019))이 사귀는 곳에, 저장 유닛(또는 그 액티브 영역)가 한정된다. 또한, 희생층(1021)과 제1 스페이서(1017)가 사귀는 곳에 브리지 부분을 한정할 수 있다. 이하, 이를 보다 상세히 설명한다.
도 5(a) 및 5(b)(여기서, 도 5(a)는 평면도이고, 도 5(b)는 도 5(a) 중의 CC'선을 따른 단면도)에 도시된 바와 같이, 희생층(1021)(여기서는, 다결정질 SiGe)과 제3 스페이서(1023)(여기서는, 다결정 실리콘)를 마스크로 이용하여, 제2 스페이서(1019), 에칭 정지층(1013)(여기서는, 모두 산화물) 및 하드 마스크층(1011)(여기서는, 질화물)에 대하여, 제1 스페이서(1017)(여기서는, SiC)에 대해 RIE와 같은 선택적 에칭을 행할 수 있다.
도 6(a), 도 6(b) 및 도 6(c)(여기서, 도 6(a)는 평면도이고, 도 6(b)는 도 6(a) 중의 BB'선을 따른 단면도이며, 도 6(c)는 도 6(a) 중의 CC'선을 따른 단면도이다)에 도시된 바와 같이, 제3 스페이서(1023)(여기서는, 다결정 실리콘)(및 산화물의 에칭 정지층(1013), 제2 스페이서(1019), 질화물의 하드 마스크층(1011), SiC의 제1 스페이서(1017))에 대하여, 선택적 에칭을 통해 희생층(1021)(여기서는, 다결정질 SiGe)을 제거할 수 있다. 이어서, 제3 스페이서(1023)(여기서는, 다결정 실리콘)를 마스크로 이용하여, 제1 스페이서(1017)(여기서는, SiC)와 하드 마스크층(1011)(여기서는, 질화물)에 대하여, 제2 스페이서(1019)(여기서는, 산화물)에 대해 RIE와 같은 선택적 에칭을 행한다. 이 예시적인 예에 있어서, 에칭 정지층(1013)과 제2 스페이서(1019)는 모두 산화물이므로, 제2 스페이서(1019)에 대해 RIE를 행할 때, 에칭 정지층(1013)도 에칭된다.
이 후, 도 7(a)의 평면도에 도시된 바와 같이, 제1 스페이서(1017)(여기서는, SiC), 제2 스페이서(1019)(여기서는, 산화물) 및 하드 마스크층(1011)(여기서는, 질화물)에 대하여, 선택적 에칭을 통해, 제3 스페이서(1023)(여기서는, 다결정 실리콘)를 제거할 수 있다.
이러한 처리를 통해, 제2 스페이서(1019)는 행과 열이 사귀는 위치에만 남게 된다. 또한, 제1 스페이서(1017)는 인접하는 2개의 행 사이에서도 연장되는데, 이는 이 후 브리지 부분을 한정한다. 도 7(a) 중의 점선으로 된 원에 도시된 바와 같이, 행과 열이 사귀는 위치에서, 제1 스페이서(1017)와 제2 스페이서(1019)는 함께 저장 유닛(또는 그 액티브 영역)의 위치를 한정한다. 또한, 인접하는 2개의 행 사이에서, 제1 스페이서(1017)는 제1 방향(예를 들면, 저장 유닛 어레이 중의 열 방향)을 따라 연장되는 브리지 부분을 한정한다.
도 7(a)의 예시적인 예에 있어서, 한정된 저장 유닛은 대체로 정방형을 이루는데, 이러한 경우, 이 후 나노 와이어 디바이스를 형성할 수 있다. 다른 예시적인 예에 따르면, 도 7(b)에 도시된 바와 같이, 한정된 저장 유닛은 대체로 구형을 이루는데, 이러한 경우, 이 후 나노 시트 디바이스를 형성할 수 있다. 제1 내지 제3 스페이서의 사이즈를 조절함으로써, 한정하는 형상을 조절할 수 있다.
이상의 예시적인 예에 있어서는, 2개의 행, 2개의 열인 경우를 도시하였으나, 본 개시는 이에 한정되지 않는다. 본 개시의 실시예에 따르면, 보다 많은 행 또는 보다 많은 열을 포함할 수 있다. 이는 스페이서의 수량을 증가함으로써 실현할 수 있다.
또한, 브리지 부분은 주로 게이트 스택의 연장 부분을 한정하기 위한 것이다. 이상의 예시적인 예에 있어서, 2개의 행을 하나의 그룹으로 하고, 이 그룹 중의 서로 대향하는 저장 유닛 사이에는 브리지 부분이 존재하나, 그룹 사이에는, 브리지 부분이 존재하지 않을 수 있다. 즉, 브리지 부분은 열 방향에서 연속적인 것이 아니다. 열 방향에서, 하나의 저장 유닛과 일측의 인접한 저장 유닛 사이에는 브리지 부분이 존재하나, 반대측의 인접한 저장 유닛 사이에는 브리지 부분이 존재하지 않는다. 이러한 경우, 아래와 같이, 각 행별로 하나의 워드라인을 형성한다.
대안으로, 브리지 부분은 열 방향에서 연속적일 수 있다(이는, 예를 들어 상술한 도 5(a) 및 도 5(b)와 참조하여 설명한, 제1 스페이서(1017)를 선택적으로 에칭하는 작업을 생략함으로써 실현할 수 있다). 이러한 경우, 각 행에 대해, 대향하는 양측에 각각 워드라인을 형성하여, 접촉 저항을 저하시킬 수 있다.
또한, 심지어 브리지 부분을 형성하지 않을 수도 있다. 이러한 경우, 게이트 스택을 형성할 때, 포토 리소그래피 기술을 이용하여 게이트 스택의 연장 부분을 한정할 수 있다.
필요에 따라, 서로 다른 저장 유닛 행에 대해 서로 다른 워드라인 형성 방안을 사용할 수 있다.
또한, 비록 여기서는 패턴 전사 기술을 이용하여 저장 유닛 또는 그 액티브 영역을 한정하나, 본 개시는 이에 한정되지 않는다. 예를 들면, 포토레지스트와 같은 마스크를 이용하여 패턴을 한정할 수 있다. 물론, 이러한 경우, 패턴은 스페이서에 의해 한정되는 정방형 또는 구형에 한정되지 않고, 다른 형상, 예를 들어 원형 또는 다각형 등일 수 있다.
이 후, 상술한 바와 같이 형성된 패턴을 하측의 층에 전사할 수 있다.
도 8(a), 도 8(b), 도 8(c) 및 도 8(d)(여기서, 도 8(a), 도 8(b), 도 8(c)는 단면도이고, 도 8(d)는 평면도이며, AA'선은 도 8(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 8(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 8(c)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 제1 스페이서(1017)(여기서는, SiC)와 제2 스페이서(1019)(여기서는, 산화물)를 마스크로 이용하여, 순차적으로 하드 마스크층(1011)(여기서는, 질화물), 제2 소스/드레인층(1009)(여기서는, Si), 채널층(1007)(여기서는, SiGe)과 제1 소스/드레인층(1005)(여기서는, Si)에 대해 RIE와 같은 선택적 에칭을 행할 수 있다. 여기서, 제1 소스/드레인층(1005)에 대한 RIE은 제1 소스/드레인층(1005)의 저면 까지 도달하지 않고, 그 중간 부분에서 정지된다. 따라서, 제1 소스/드레인층(1005)의 하부는 여전히 기판(1001) 상에서 일체로 연장되는 상태를 유지한다.
이로 인해, 에칭 후의 제2 소스/드레인층(1009), 채널층(1007)과 제1 소스/드레인층(1005)(그 상부)는 기둥형(본 예시적인 예에 있어서, 각기둥형) 액티브 영역을 형성한다. 이러한 액티브 영역은 평면도에서 도 7(a) 또는 7(b)에 도시된 어레이에 따라 배열되고, 브리지 부분(이 후 제거됨)이 존재할 수 있다. RIE는 예를 들어 기판 표면에 대체로 수직인 방향을 따라 행할 수 있고, 따라서, 이러한 기둥형 액티브 영역도 기판 표면에 대체로 수직된다.
본 개시의 실시예에 따르면, 각 액티브 영역을 분리하기 위해, 도 9(a), 도 9(b) 및 도 9(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)(여기서는, 모두 Si)에 대하여, 채널층(1007)(여기서는, SiGe)에 대해 선택적 에칭, 특히 등방성 에칭을 행할 수 있다. 에칭하는 양을 제어함으로써, 브리지 부분에서, 채널층(1007)이 제거되도록 할 수 있다. 따라서, 채널층(1007)은 각 저장 유닛중의 부분으로 분리되고, 이러한 부분은 나노 와이어를 형성할 수 있다. 에칭하는 양을 쉽게 제어하기 위해, 원자층 에칭(ALE) 또는 디지털 에칭을 사용할 수 있다.
또한, 채널층(1007)에 대한 선택적 에칭은 제1 소스/드레인층(1005)(그 상부)와 제2 소스/드레인층(109)의 측벽에 대하여, 또는 하드 마스크층(1011)의 측벽에 대하여, 채널층(1007)의 측벽을 함몰(이 예시적인 예에 있어서는, 기판 표면에 대체로 평행인 가로 방향을 따라 함몰)시킨다. 채널층(1007)의 상대적인 함몰로 인해, 채널층(1007)에 셀프 얼라인되는 공간이 남게 되는데, 이 후 이 공간에 게이트 스택을 형성할 수 있으며, 이렇게 형성된 게이트 스택은 채널층(1007)에 셀프 얼라인될 수 있다. 희생게이트(1025)를 이용하여 이 공간을 차지하여, 이 후의 처리가 채널층(1007) 및 이 공간에 대한 영향을 방지할수 있다. 필요한 에칭 선택성을 제공하기 위하여, 희생게이트(1025)는 예를 들어 질산화물(예를 들면, 질산화규소)을 포함할 수 있다. 예를 들어, 질산화물을 증착하고, 에치 백을 행함으로써 이 공간에 희생게이트(1025)를 충전할 수 있다. 선택적으로, 질산화물을 증착하기 전에, 산화물의 얇은 에칭 정지층(도시하지 않음)을 형성할 수도 있다.
도 9(a), 도 9(b) 및 도 9(c)에 도시된 바와 같이, 희생게이트(1025)는 채널층(1007)을 둘러싼 부분을 포함할 뿐 만 아니라, 제2 방향을 따라 연장된 브리지 부분도 포함한다.
마찬가지로, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)을 분리할 수 있다. 도 10(a), 도 10(b) 및 도 10(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 채널층(1007)(여기서는, SiGe)에 대하여, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)(여기서는, 모두 Si)을 선택적 에칭, 특히 등방성 에칭을 행할 수 있다. 에칭하는 양을 제어함으로써, 브리지 부분에서, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)이 제거되도록 할 수 있다. 따라서, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)은 각 저장 유닛에서의 부분으로 분리되며, 이러한 부분은 나노 와이어를 형성할 수 있다. 에칭하는 양을 용이하게 제어하기 위해, 원자층 에칭(ALE) 또는 디지털 에칭을 사용할 수 있다.
여기서는, 에칭 후 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)이 여전히 채널층(1007)보다 넓은 예시적인 예를 나타내고 있으나, 본 개시는 이에 한정되지 않는다. 예를 들면, 에칭후 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)의 사이즈는 채널층(1007)의 사이즈와 대체로 같거나, 또는 채널층(1007)보다 좁을 수 있다.
게이트 스택의 공간에 대한 지지 및 소스/드레인층의 보호 등 목적으로, 제1 소스/드레인층(1005)과 제2 소스/드레인층(1009)이 선택적으로 에칭됨으로 인해 하드 마스크층(1011)에 비해 상대적으로 함몰된 공간에, 보호층(1027)을 충전할 수 있다. 이러한 충전은 증착 후의 에치 백을 통하여 실현할 수 있다. 필요한 에칭 선택성을 제공하기 위하여, 보호층(1027)은 예를 들어 k가 낮은 탄화규소를 포함할 수 있다. 이러한 경우, SiC의 제1 스페이서(1017)는 에치 백 과정에서 제거될 수 있다.
마찬가지로, 도 10(a), 도 10(b) 및 도 10(c)에 도시된 바와 같이, 보호층(1027)은 소스/드레인층을 둘러싼 부분을 포함할 뿐 만 이나라, 제2 방향을 따라 연장된 브리지 부분도 포함한다.
상술한 처리를 통하여, 액티브 영역으로서의 채널층 및 소스/드레인층은 기본적으로 이미 각 저장 유닛에 대응되는 분리 기둥부로 분리되어 있으나, 제1 소스/드레인층(1005)의 하부는 여전히 일체로 연장되는 상태를 유지한다. 상술한 바와 같이, 본 실시예에 있어서, 제1 소스/드레인층(1005)을 이용하여 규화 처리를 행하여, 비트라인을 형성한다. 이를 위해서는, 제1 소스/드레인층(1005)(특히 그 하부)를 각 저장 유닛 열의 하측에서 연장되는 스트립 형상으로 패턴화할 수 있다.
도 11(a), 도 11(b) 및 도 11(c)(여기서, 도 11(a), 도 11(b)는 단면도이고, 도 11(c)는 평면도이며, AA'선은 도 11(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 11(b)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 도 10(a), 도 10(b) 및 도 10(c)에 도시된 구조 상에 마스크층, 예하면 포토레지스트(1029)를 형성하고, 이를 제1 방향 또는 열 방향을 따라 연장되는 스트립 형상으로 패턴화(예를 들면 포토 리소그래피를 이용하여)할 수 있다. 이러한 스트립 형상의 포토레지스트는 각 저장 유닛 열의 상측에서 각각 연장된다. 또한, 셀프 얼라인의 목적으로, 각 스트립 형상의 포토레지스트는 대응되는 열 중의 하드 마스크층(1011)의 일부 측벽을 노출시킬 수 있다. 이로써, 이 후의 패턴화 또는 에칭 과정에 있어서, 하드 마스크층(1011)은 포토레지스트(1029)와 함께 마스크로서 작용할 수 있다.
여기서, 비트라인의 저항을 저하시키기 위해, 비트라인을 비교적 넓게 형성될 수 있다. 따라서, 브리지 부분에서, 포토레지스트(1029)는 브리지 부분보다 넓을 수 있다.
이 후, 포토레지스트(1029)와 하드 마스크층(1011)(그 천정부의 제2 스페이서(1019)를 포함)을 마스크로 이용하여, 제1 소스/드레인층(1005)에 대해 RIE와 같은 선택적 에칭을 행할 수 있다(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함). 이렇게 하면, 제1 소스/드레인층(1005)을 열 방향을 따라 연장되는 스트립 형상 부분으로 분리하게 되는데, 이러한 스트립 형상 부분은 각 저장 유닛 열의 하측에 각각 위치하게 된다. 하드 마스크층(1011)의 제한 작용으로 인해, 각 저장 유닛의 위치에서, 이러한 스트립 형상 부분(및 이 후 이들로 형성되는 비트라인)은 저장 유닛의 하측에 셀프 얼라인될 수 있다.
또한, 제1 소스/드레인층(1005)에 대해 쉽게 규화 처리를 행하기 위해, 희생층(1003)을 제거할 수 있다. 이를 위해서는, 희생층(1003)으로 통하는 통로를 열 수 있다. 예를 들면, 포토레지스트(1029)와 하드 마스크층(1011)(그 윗부분을 포함하는 제2 스페이서(1019))을 마스크로 이용하여, 계속하여 희생층(1003)에 대해 RIE와 같은 선택적 에칭을 행할 수 있다(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함). RIE는 기판(1001)내까지 행할 수 있다. 따라서, 희생층(1003)에 일련의 개구를 형성하게 되고, 이 후 이러한 개구를 이용하여 희생층(1003)을 제거할 수 있다. 그 후, 포토레지스트(1029)를 제거할 수 있다.
희생층(1003)을 제거할 때 액티브 영역 어레이를 지지하기(붕괴 방지) 위해, 지지층을 설치할 수 있다. 인접하는 2개의 열의 사이에서 동일한 지지층을 공유할 수 있다. 따라서, 2개의 인접하는 열을 하나의 그룹으로 볼 수 있다. 각 그룹 중의 2개의 열 사이에 지지층을 형성함으로써, 지지층은 이 2개의 열을 지지할 수 있다. 한편, 2개의 그룹 사이에는, 희생층이 노출되도록 지지층을 형성하지 않을 수 있다.
이를 위해, 도 12(a) 및 도 12(b)(각각 AA'선과 BB'선을 따른 단면도)에 도시된 바와 같이, 도 11(a), 도 11(b) 및 도 11(c)에 도시된 구조(포토레지스트(1029)는 제거됨)의 갭에 지지층 재료(1031)를 충전할 수 있다. 예를 들면, 산화물과 같은 유전체를 증착하고, 증착된 산화물에 대해 CMP(하드 마스크층(1011)에서 정지할 수 있다)와 같은 평탄화 처리를 행함으로써, 지지층 재료(1031)를 충전할 수 있다. 평탄화 처리로 인해, 하드 마스크층(1011)의 상측에 남겨진 에칭 정지층(1013)과 제2 스페이서(1019)는 제거될 수 있다.
이렇게 충전된 지지층 재료(1031)는 각 저장 유닛 열 사이에서 연장되는 스트립 형상을 이룬다. 이러한 스트립 형상 부분에 있어서, 1개의 스트립 형상 간격으로 스트립 형상 부분을 제거하여, 지지층을 형성할 수 있다.
도 13(a), 도 13(b) 및 도 13(c)(여기서, 도 13(a), 도 13(b)는 단면도이고, 도 13(c)는 평면도이며, AA'선은 도 13(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 13(b)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 도 12(a)와 도 12(b)에 도시된 구조 상에 포토레지스트(1033)를 형성하고, 이를 제1 방향 또는 열 방향을 따라 연장되는 스트립 형상으로 패턴화(예를 들면 포토 리소그래피를 이용하여)할 수 있다. 이러한 스트립 형상의 포토레지스트는 각 그룹 중의 2개의 열 사이의 위치, 예를 들면 그룹(1) 중의 2개의 열 사이의 위치(M1)와 그룹(2) 중의 2개의 열 사이의 위치(M2)를 은폐하고, 각 그룹 사이의 위치, 예를 들면 그룹(1)과 그룹(2) 사이의 위치(M3)를 노출시킨다. 또한, 각 그룹 사이의 위치(M3)에서, 하드 마스크층(1011)의 이 위치에서의 측벽의 적어도 일부 심지어 전부를 노출시킴으로써, 희생층이 노출되도록 할 수 있다.
그 후, 도 14(a), 도 14(b) 또는 도 14(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 포토레지스트(1033)와 하드 마스크층(1011)을 마스크로 이용하여, 지지층 재료(1031)에 대해 RIE와 같은 선택적 에칭을 행할 수 있다(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함). 따라서, 남겨진 지지층 재료는 지지층(1031')을 구성한다. 지지층(1031')은 각 액티브 영역에 연결되고, 또한 기판(1001)에 연결어 있는 것을 볼 수 있는데, 이로써 후속적인 과정에서 액티브 영역을 지지하여, 액티브 영역이 붕괴되는 것을 방지할 수 있다.
각 그룹 사이의 갭을 통하여, 기판(1001)과 제1 소스/드레인층(1005)(여기서는, 모두 Si)에 대하여, RIE와 같은 선택적 에칭을 통해 희생층(1003)(여기서는, SiGe)을 제거할 수 있다. 이로써, 제1 소스/드레인층(1005)의 저면이 노출된다. 지지층(1031')의 존재로 인해, 액티브 영역을 지지할 수 있다.
그 후, 도 15(a), 도 15(b) 및 도 15(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 각 그룹 사이의 갭 및 희생층(1003)의 제거로 인해 남겨진 갭을 통해, 제1 소스/드레인층(1005)에 대해 규화 처리를 행할 수 있다. 예를 들면, 이러한 갭을 통해 Ni과 같은 금속을 증착, 예를 들면 원자층 증착(ALD)하고, 예를 들어 200-600℃의 온도에서 어닐링(annealing)하여, 증착된 금속과 제1 소스/드레인층(1005) 중의 반도체 재료를 반응시킴으로써, 제1 소스/드레인층(1005)의 노출된 저면과 측벽 상에 금속 규화물(1035)을 형성할 수 있다. 이러한 금속 규화물(1035)은 비트라인을 구성한다. 그 후, 선택적 에칭을 이용하여, 반응하지 않은 나머지 금속을 제거할 수 있다. 이러한 방식으로 형성된 비트라인(1035)은 제1 소스/드레인층(1005)의 하측에 셀프 얼라인된다. 도 15(c)에 도시된 바와 같이, 비트라인(1035)은 저장 유닛 열의 하측에서 연속적으로 연장된다.
여기서, 기판(1001)도 규화반응이 발생할 수 있다. 도 15(a), 도 15(b) 및 도 15(c)에 도시된 예시적인 예에 있어서, 기판(1001)은 완전히 규화물로 변환되었으나, 본 개시는 이에 한정되지 않음을 지적해둘 필요가 있다. 예를 들면, 기판(1001)은 상부 만이 규화물로 변환된다.
비록 여기서는 규소 원소와 금속 원소가 발생하는 규화반응을 예로 비트라인의 형성에 대해 설명하였으나, 본 개시는 이에 한정되지 않는다. 제1 소스/드레인층에 포함된 반도체 원소에 따라, Ge 등과 같은 기타 반도체 원소와 니켈(Ni), 백금(Pt), 코발트(Co), 티타늄(Ti), 규소(Si), 게르마늄(Ge) 등과 같은 금속 원소중의 하나 또는 복수가 반응하여 얻어지는 금속 반도체 화합물을 생성할 수도 있다.
또한, 비트라인을 형성하는 방식은 규화반응에 한정되지 않는다. 예를 들면, 상기 갭을 이용하여, 제1 소스/드레인층(1005)의 하측으로 전기 전도 재료, 예하면 금속을 충전함으로써 비트라인을 형성할 수 있다.
이로써, 액티브 영역의 하측에 매입된 비트라인(1035)을 형성한다.
전기적 격리를 위하여, 상기 갭에 유전체를 충전할 수 있다. 이 예시적인 예에 있어서, 유전체와 지지층(1031')은 동일한 재료, 예하면 산화물일 수 있으므로, 이들 모두 부호 1037로 표시한다. 이는 예를 들어 산화물을 증착하고 CMP(하드 마스크층(1011)에서 정지됨)와 같은 평탄화 처리를 행함으로써 실행할 수 있다.
그 다음, 게이트 스택 및 게이트 스택과 전기적으로 연결되는 워드라인을 형성할 수 있다.
게이트 스택을 형성하기 위해서는, 희생게이트를 노출시켜야 한다. 따라서, 도 16(a), 도 16(b) 및 도 16(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 유전체층(1037)을 에치 백하여, 그 윗면을 예를 들면 채널층(1007)의 저면 이하까지 낮추어, 희생게이트(1025)를 노출시킬 수 있다. 에치 백 후의 유전체층(1037)은 부호 1037'로 표시한다. 물론, 소스/드레인층과 비트라인에 야기할 수 있는 영향을 피하기 위해, 유전체층(1037')의 윗면은 보호층(1027)의 저면의 상측에 위치하는 것이 바람직하다.
보호층(1027)(여기서는, SiC), 하드 마스크층(1011)(여기서는, 질화물), 및 유전체층(1037')(여기서는, 산화물)에 대하여, 선택적 에칭을 통해 희생게이트(1025)(여기서는, 질산화물)를 제거할 수 있다. 희생게이트(1025)의 제거로 인해, 하드 마스크층(1011)의 하측에는 갭이 남게 된다. 이러한 갭에 게이트 스택을 형성할 수 있다. 예를 들면, 순차적으로 게이트 유전체층(1039)과 게이트 도체층(1041)을 증착하고, 증착된 게이트 도체층(1041)(및 선택적으로 게이트 유전체층(1039))에 대해 RIE와 같은 선택적 에칭을 행하여(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함), 하드 마스크층 하측의 갭에 게이트 스택을 충전할 수 있다. 예를 들면, 게이트 유전체층(1039)은 K가 높은 게이트 유전체, 예하면 HfO2를 포함할 수 있고, 두께는 약 1-5nm이며, 게이트 도체층(1041)은 금속 게이트 도체를 포함할 수 있다. 또한, 게이트 유전체층(1039)과 게이트 도체층(1041) 사이에, 일함수 조절층을 형성할 수도 있다. 게이트 유전체층(1039)을 형성하기 전에, 예를 들면 산화물의 경계면층을 형성할 수도 있다.
다른 실시예에 따르면, 게이트 스택은 저장 배치를 형성할 수 있는데, 예하면 게이트 도체층(1041)을 증착하기전에 플로팅 게이트층 또는 전하 구속층(Charge Trapping Layer) 또는 강유전체(Ferro-electric material) 등을 증착할 수 있다.
상술한 바와 같이, 희생게이트(1025)는 채널층(1007)과 셀프 얼라인되므로, 희생층(1025)을 교체하는 게이트 스택(1039/1041)도 채널층(1007)과 셀프 얼라인된다. 또한, 게이트 스택에는 하드 마스크층(1011)의 브리지 부분에 대응되는 브리지 부분도 존재한다.
본 개시의 실시예에 따르면, 하드 마스크층(1011)을 이용하여, 셀프 얼라인되는 접촉 플라그를 형성할 수도 있다. 이를 위해, 예하면 도 17(a), 도 17(b), 도 17(c) 및 도 17(d)(여기서, 도 17(a), 17(b), 17(c)는 단면도이고, 도 17(d)는 평면도이며, AA'선은 도 17(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 17(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 17(c)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 상기에서 채널층 및 소스/드레인층에 대한 처리와 같이, 하드 마스크층(1011)에 대해 선택적 에칭, 특히 등방성 에칭을 행하여, 그 브리지 부분을 제거함으로써, 하드 마스크층(1011)은 각 저장 유닛에서의 부분으로 분리될 수 있다. 에칭하는 양을 제어하기 위해, ALE 또는 디지털 에칭을 사용할 수 있다. 동일한 방식으로 처리하므로, 분리된 후 하드 마스크층(1011)의 각 부분은 각각 대응되는 저장 유닛의 액티브 영역에 셀프 얼라인된다.
그 후, 각 게이트 스택에 전기적으로 연결되는 워드라인을 형성할 수 있다. 본 개시의 실시예에 따르면, 워드라인도 셀프 얼라인 방식으로 제조될 수 있다. 워드라인은 각 액티브 영역의 행 사이의 위치에 형성되어, 액티브 영역의 행 방향을 따라 연장될 수 있다.
도 18(a), 도 18(b), 도 18(c) 및 도 18(d)(여기서, 도 18(a), 도 18(b), 도 18(c)는 단면도이고, 도 18(d)는 평면도이며, AA'선은 도 18(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 18(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 18(c)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 적층된 갭에 유전체를 충전하여, 전기적으로 격리시키기도록 할 수 있다. 여기서, 충전된 유전체는 여전히 산화물이므로, 앞에서 설명한 유전체층(1037')과 함께 부호 1043으로 표시한다. 예를 들면, 도 17(a), 도 17(b), 도 17(c) 및 도 17(d)에 도시된 구조 상에 산화물을 증착하고, 산화물에 대해 CMP(하드 마스크층(1011)에서 정지됨)와 같은 평탄화 처리를 행하여, 유전체층(1043)을 형성할 수 있다.
그 다음, 유전체층(1043)에서 워드라인을 형성하기 위한 위치를 한정할 수 있다. 예를 들면, 유전체층(1043) 상에 마스크층, 예하면 포토레지스트(1045)를 형성하고, 이를 제2 방향 또는 행 방향을 따라 연장되고 그 사이에 브리지 부분이 존재하는 2개의 행 사이의 위치를 노출시키는 스트립 형상으로 패턴화(예를 들면, 포토 리소그래피)할 수 있다. 또한, 셀프 얼라인 목적으로, 스트립 형상의 포토레지스트(1045)는 브리지 부분에 근접한 일측에 하드 마스크층(1011)의 일부 측벽을 노출시킬 수 있다.
도 19(a) 및 도 19(b)(각각 BB'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 포토레지스트(1045)를 마스크로 이용하여, 유전체층(1043) 및 보호층(1027)에 대해 RIE와 같은 선택적 에칭을 행하여(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함), 게이트 스택 특히 그 브리지 부분을 노출시켜(예를 들면, RIE를 게이트 유전체층(1039)에서 멈추도록 함으로써 실현), 이 후 워드라인이 게이트 스택 특히 게이트 도체층(1041)에 연결될 수 있도록 할 수 있다. 에칭 후의 유전체층은 부호 1043'로 표시한다. 그 후, 포토레지스트(1045)를 제거할 수 있다.
본 실시예에 있어서, 하드 마스크층(1011)은 그 후 접촉 플라그로 교체되고, 접촉 플라그(및 가능성이 있는 제2 소스/드레인층(1009))와 워드라인 사이의 전기적 접촉을 피하기 위하여, 하드 마스크층(1011)의 노출 측벽 상에 격리층(1047)을 형성할 수 있다. 예를 들면, 격리층(1047)은 k가 낮은 탄화규소를 포함할 수 있다. 여기서, 스페이서 형성 공정을 이용하여 격리층(1047)을 형성할 수 있다. 물론, 스페이서 형성 공정의 특성으로 인해, 유전체층(1043')이 행 방향을 따라 연장되는 수직 측벽 상에도 격리층(1047)이 형성된다. 따라서, 도 20(c)를 참조하면, 격리층(1047)은 행 방향을 따라 연속적으로 연장되고, 격리층(1047)의 하드 마스크층(1011)을 둘러싸고 연장되는 부분과 하드 마스크층(1011)은 기본적으로 등각을 유지한다.
도 20(a), 도 20(b) 및 도 20(c)(여기서, 도 20(a), 도 20(b)는 단면도이고, 도 20(c)는 평면도이며, BB'선은 도 20(a)의 단면도가 절단한 위치를 나타내고, CC'선은 도 20(b)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 게이트 유전체층(1039)이 외부에 노출된 부분에 대해 RIE와 같은 선택적 에칭을 행하여, 게이트 도체층(1041)을 노출시킬 수 있다. 그 후, 게이트 도체에 접촉하는 워드라인(1049)을 형성할 수 있다. 예를 들면, 마찬가지로 스페이서 공정을 이용하여, 유전체 스페이서(1047)의 측벽 상에 전기 전도 스페이서를 형성하여 워드라인(1049)으로 할 수 있다. 전기 전도 스페이서(1049)는 전기 전도 재료, 예를 들면 텅스텐(W)과 같은 금속을 포함할 수 있다. 워드라인(1049)의 저부와 게이트 도체층(1041)은 서로 접촉한다(따라서 서로 전기적으로 연결된다). 스페이서 형성 공정의 특성으로 인해, 워드라인(1049)은 행 방향을 따라 연속적으로 연장되고, 기본적으로 격리층(1047)과 등각을 유지한다.
인접하는 2개의 행의 저장 유닛 사이는, 게이트 도체층의 브리지 부분으로 인해 여전히 서로 연결된다. 도 21(a), 도 21(b) 및 도 21(c)(여기서, 도 21(a)는 평면도이며, 도 21(b), 21(c)는 각각 도 21(a)에서 BB', CC'선을 따른 단면도이다)에 도시된 바와 같이, 외부에 노출된 게이트 도체층 부분에 대해 RIE와 같은 선택적 에칭을 행하여, 서로 다른 저장 유닛 사이의 게이트 스택을 서로 격리시킬 수 있다. 이렇게 하면, 게이트 도체층의 하드 마스크층의 하측으로부터 외부로 연장된 연장 부분은 비트라인의 하측에 셀프 얼라인된다.
다른 실시예에 따르면, 전기 전도 스페이서를 직접 형성하여 워드라인으로 하는것이 아니라, 우선 하나의 더미 워드라인 스페이서(예를 들면, 다결정 실리콘)를 형성한다. 이 더미 워드라인 스페이서를 이용하여, 도 21(a), 도 21(b) 및 21(c)와 참조하여 설명한 작업을 행하여 게이트 도체층에 대해 RIE를 행함으로써, 각 저장 유닛을 격리시킨다. 유전체, 예를 들면 산화물을 이용하여 게이트 스택 중의, 게이트 도체층의 에칭으로 인해 남겨진 공간을 충전할 수 있다. 그 다음, 더미 워드라인 스페이서를 제거하고, 전기 전도 스페이서를 형성하여 워드라인으로 할 수 있다.
상기 실시예에 있어서, 듀얼 스페이서 구조를 형성하였으나, 본 개시는 이에 한정되지 않는다. 예를 들어, 만약 하드 마스크층(1011)을 접촉 플라그로 교체하는 것이 아니라, 관통공을 에칭하고 전기 전도 재료를 충전하여 전기 전도 비아홀(또한, 제2 소스/드레인층(1009)은 하드 마스크층(1011) 에 대하여 함몰)을 형성하는 것 이라면, 격리층(1047)을 형성하지 않아도 된다. 물론, 격리층(1047)은 전기적 격리를 확보하는데 유리하다.
또한, 격리층(1047)과 워드라인(1049)은 스페이서 형태에 한정되는 것은 아니다. 예를 들면, 격리층(1047) 사이의 갭 전체에 (예를 들면, 등각으로) 전기 전도 재료를 형성하고, 전기 전도 재료를 행 방향을 따라 중간에서 절단하여, 2개의 워드라인을 각각 형성할 수 있다.
그 후, 디바이스의 각종 접촉부를 형성할 수 있다.
예를 들면, 도 22(a)와 도 22(b)(여기서, 도 22(a)는 평면도이고, 도 22(b)는 도 22(a) 중의 CC'선을 따른 단면도이다)에 도시된 바와 같이, 적층된 갭에 유전체를 충전하여, 전기적으로 격리시킬 수 있다. 여기서, 충전된 유전체는 여전히 산화물으므로, 앞에서 설명한 유전체층(1043')과 함께 부호 1051로 표시한다. 예를 들면, 도 21(a), 도 21(b) 및 21(c)에 도시된 구조 상에 산화물을 증착하고, 산화물에 대해 CMP(하드 마스크층(1011)에서 정지됨)와 같은 평탄화 처리를 행하여, 유전체층(1051)을 형성할 수 있다.
선택적 에칭, 예를 들면 습식 에칭 또는 RIE를 이용하여, 하드 마스크층(1011)을 제거할 수 있다. 하드 마스크층(1011)의 제거로 인해 남겨진 공간에, 전기 전도 재료, 예를 들면 W와 같은 금속을 충전하여, 접촉 플라그(1053)를 형성할 수 있다. 하드 마스크층(1011)과 하측의 액티브 영역 사이는 셀프 얼라인되므로, 접촉 플라그(1053)도 액티브 영역, 특히 제2 소스/드레인층(1009)에 셀프 얼라인된다.
1T1C 배치를 형성하는 예시적인 예에 있어서, 커패시터와 같은 저장소자를 형성할 수도 있다. 예를 들면, 도 23(a)와 도 23(b)(여기서, 도 23(a)는 단면도이고, 도 23(b)는 평면도이며, AA'선은 도 23(a)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 유전체층(1051) 상에 제1 두께를 가지는 산화물과 같은 층간 유전체층을 형성하고, 이 제1 두께를 가지는 층간 유전체층에 각 수직 디바이스에 대응되는 저장소자를 형성할 수 있다. 예를 들면, 각 수직 디바이스에 대응되는 공을 에칭하고, 공에 순차적으로 제1 극판층(1057), 전기용량 유전체층(1059) 및 제2 극판층(1061)을 충전하여 저장소자로서의 커패시터를 형성할 수 있다. 예를 들면, 제1 극판층(1057)과 제2 극판층(1061)은 금속을 포함할 수 있고, 전기용량 유전체층(1059)은 k가 높은 유전체를 포함할 수 있다. 각 커패시터는 접촉 플라그(1053)를 통해 대응되는 수직 디바이스의 상단 소스/드레인 영역에 전기적으로 연결될 수 있다.
그 후, 제2 두께를 가지는 산화물과 같은 층간 유전체층을 형성할 수도 있다. 이 제2 두께를 가지는 층간 유전체층과 상술한 제1 두께를 가지는 층간 유전체층 및 유전체층(1051)은 함께 부호 1055로 표시한다. 제2 두께를 가지는 층간 유전체층에, 각 커패시터의 제2 극판층(1061)까지 도달하는 전기 접촉부(1063)를 형성할 수 있다. 이러한 접촉부는, 층간 유전체층에 공을 에칭하고, 공에 전기 전도 재료, 예하면 W와 같은 금속을 충전함으로써 형성할 수 있다. 금속을 충전하기 전에, 공의 측벽 상에 TiN과 같은 확산억제층을 형성할 수도 있다.
상술한 실시예에 있어서, 각 저장 유닛 행에 대해, 하나의 워드라인을 형성한다. 그러나, 본 개시는 이에 한정되지 않는다. 본 개시의 실시예에 따르면, 각 저장 유닛 행에 대해, 그 대향하는 양측에서 연장되는 한 쌍의 워드라인을 형성할 수 있다.
도 24와 도 25는 본 개시의 다른 실시예에 따른 비트라인의 배치를 나타내는 도면이다.
도 24에 도시된 바와 같이, 이상에서 도 18(a), 도 18(b), 도 18(c) 및 도 18(d)를 참조하여 설명한 작업에서, 포토레지스트(1045)를 일련의 스트립으로 패턴화할 수 있는데, 이러한 스트립은 대응되는 저장 유닛 행의 상부에서 각각 연장되고, 대향하는 양측에서 마스크층(1011)의 일부 측벽을 노출시킨다. 이렇게 하면, 이상에서 도 19(a) 내지 도 20(c)를 참조하여 설명한 작업에 따라 워드라인을 형성할 때, 각 저장 유닛 행의 대향하는 양측에 모두 워드라인을 형성할 수 있다. 각 저장 유닛 행의 2개의 워드라인은 (예를 들면, 이 후에 형성된 워드라인 접촉부을 통하여) 서로 전기적으로 연결될 수 있다.
또한, 저장 유닛 행의 양측에 모두 워드라인을 형성할 때, 브리지 부분도, 상술한 실시예에서처럼 일측에만 형성되는 것이 아니라 해당 저장 유닛 행의 양측에 형성될 수 있다. 도 26은 본 개시의 다른 실시예에 따른 브리지 부분의 배치를 나타내는 도면이다. 도 26에 도시된 바와 같이, 각 저장 유닛 행의 양측에 모두 열 방향을 따라 연장되는 브리지 부분을 형성할 수 있다. 상술한 바와 같이, 이는 이상에서 도 5(a) 및 도 5(b)를 참조하여 설명한 제1 스페이서(1017)에 대한 선택적 에칭 작업을 생략함으로써 실현할 수 있다. 이러한 경우, 각 워드라인은 모두 수직 아래로 연장됨으로써 대응되는 게이트 도체의 브리지 부분과 접촉할 수 있다.
워드라인과 브리지 부분의 배치는 기판 전체상에서 완전히 일치하지 않아도 됨을 지적해둔다. 예를 들면, 일부 영역에서는, 일측의 워드라인 및 일측의 브리지 부분을 설치할 수 있고, 다른 영역에서는, 양측의 워드라인 및 양측의 브리지 부분을 설치할 수 있다.
도 27은 본 개시의 실시예에 따른 워드라인 접촉부의 배치를 나타내는 도면이다. 도 27에 도시된 바와 같이, 이상에서 도 22(a) 및 도 22(b)를 참조하여 설명한 작업에서 유전체층(1051)을 형성한(워드라인을 은폐) 후, 그중에 워드라인 접촉부(1065)를 형성하여, 이 후 워드라인(1049)과의 상호 연결을 실현할 수 있다. 이러한 워드라인 접촉부(1065)는 상기에서 설명한 접촉부의 제조 공정에 따라 제조될 수 있다. 워드라인 접촉부(1065)는 인접하는 저장 유닛 열 사이에 배치될 수 있다. 이를 위해, 워드라인 접촉부(1065)를 형성하고자 하는 위치에서는, 저장 유닛 열 사이의 간격을 적절하게 증대시킬 수 있다.
도 27은 인접하는 저장 유닛 행의 워드라인에 도달하는 워드라인 접촉부가 서로 다른 쌍의 인접하는 저장 유닛 열 사이에 위치하는 경우를 나타낸다. 이러한 경우, 인접하는 워드라인 접촉부 사이의 상호 간섭을 피할 수 있다.
도 28은 본 개시의 다른 실시예에 따른 워드라인 접촉부의 배치를 나타내는 도면이다. 도 28에 도시된 실시예에 있어서, 인접하는 저장 유닛 행의 워드라인에 도달하는 워드라인 접촉부는 동일한 한쌍의 인접하는 저장 유닛 열 사이에 위치한다. 이는 간격을 증대하여야 하는 저장 유닛 열의 수를 감소시킬 수 있어, 면적을 감소하는데 유리하다.
상기 실시예에 있어서, 워드라인을 형성할 때, 마스크(포토 리소그래피를 행함)를 사용한다. 본 개시의 실시예에 따르면, 마스크를 사용하지 않고, 셀프 얼라인 공정만을 이용하여 워드라인을 형성할 수 있다.
도 29(a) 내지 도 34는 본 개시의 다른 실시예에 따른 반도체 저장 장치를 제조하는 흐름 중의 일부 단계를 나타내는 도면이다.
도 29(a), 도 29(b), 도 29(c) 및 도 29(d)(여기서, 도 29(a), 도 29(b), 도 29(c)는 단면도이고, 도 29(d)는 평면도이며, AA'선은 도 29(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 29(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 29(c)의 단면도가 절단한 위치를 나타내다)에 도시된 바와 같이, 마찬가지로, 이상에서 도 1 내지 도 17(d)를 참조하여 설명한 공정을 거친 후, 도 18(a), 도 18(b), 도 18(c) 및 도 18(d)를 참조하여 설명한 바와 같이 유전체층(1043)을 형성한다. 그러나, 이 실시예에 있어서, 포토레지스트(1045)를 형성하지는 않는다.
또한, 이 실시예에 있어서, 저장 유닛 열 사이의 갭은 저장 유닛 행 사이의 간격보다 작다. 이는 패턴 전사 기술에서 스페이서 사이의 간격을 적절하게 설정함으로써 실현할 수 있다(스페이서를 형성하기 위한 희생층의 사이즈를 조절할 수 있다).
그 후, 도 30(a), 도 30(b), 및 도 30(c)(각각 AA'선, BB'선 및 CC'선을 따른 단면도이다)에 도시된 바와 같이, 유전체층(1043)을 에치 백할 수 있다(에치 백 후의 유전체층을 부호 1043'로 표시). 에치 백 후의 유전체층(1043')의 윗면은 게이트 스택의 윗면 이하에 위치하고, 적어도 게이트 스택의 윗면을 노출시켜(일부 측벽을 노출시킬 수도 있음), 이 후 형성된 워드라인이 게이트 스택, 특히 그 중의 게이트 도체층에 접촉되도록 할 수 있다.
이렇게 하여, 유전체층(1043')의 윗면 상측에 일련의 수직 측벽(예를 들면, 하드 마스크층(1011)의 측벽, 게이트 스택의 측벽, 소스/드레인 보호층의 측벽)을 제공하게 되고, 이러한 수직 측벽 상에 등각 워드라인을 형성할 수 있다.
그 후, 상술한 바와 같이, 보호층(1027)에 대해 RIE와 같은 선택적 에칭을 행하여(예를 들면, 기판 표면에 대체로 수직인 방향을 따라 행함), 게이트 스택 특히 그 브리지 부분을 노출시키도록 함으로써(예를 들면, RIE가 게이트 유전체층(1039)에서 정지됨으로써 실현), 이 후 워드라인이 게이트 스택 특히 게이트 도체층(1041)에 연결되도록 할 수 있다.
마찬가지로, 불필요한 전기적 접촉을 피하기 위해, 우선 이러한 측벽 상에 격리층(1067)을 형성할 수 있다. 상술한 바와 같이, 격리층(1067)은 k가 낮은 탄화규소를 포함할 수 있으며, 스페이서 형성 공정을 통해 형성될 수 있다. 도 30(a), 도 30(b) 및 도 30(c)의 예시적인 예에 있어서, 게이트 스택의 수직 측벽 상에는 스페이서 형태의 격리층(1067)이 도시되어 있지 않는데, 이는 예를 들어 유전체층(1043')의 윗면에 노출된 게이트 스택의 수직 측벽 부분이 비교적 낮아, 스페이서 형성 공정에서 격리층(1067)이 이러한 수직 측벽 상에 남지 못하였기 때문이다.
도 31(a), 도 31(b), 도 31(c) 및 도 31(d)(여기서, 도 31(a), 도 31(b), 도 31(c)는 단면도이고, 도 31(d)는 평면도이며, AA'선은 도 31(a)의 단면도가 절단한 위치를 나타내고, BB'선은 도 31(b)의 단면도가 절단한 위치를 나타내며, CC'선은 도 31(c)의 단면도가 절단한 위치를 나타낸다)에 도시된 바와 같이, 게이트 유전체층(1039)의 외부로 노출된 부분에 대해 RIE와 같은 선택적 에칭을 행하여, 게이트 도체층(1041)을 노출시킬 수 있다. 그 후, 게이트 도체에 접촉되는 워드라인(1069)을 형성할 수 있다. 예를 들면, 마찬가지로 스페이서 공정을 이용하여, 유전체 스페이서(1067)의 측벽 상에 전기 전도 스페이서를 형성하여 워드라인(1069)으로 할 수 있다.
여기서, 전기 전도 스페이서(1069)의 두께를 선택하여, 행 방향에서 인접하는 격리층(1067) 사이의 간격의 1/2보다 크고, 열 방향에서 인접하는 격리층(1067) 사이의 간격의 1/2보다 작도록 할 수 있다. 이렇게 하여, 행 방향에서, 전기 전도 스페이서(1069)가 인접하는 저장 유닛 사이에서 결합되게 함으로써, 행 방향을 따라 연장되는 워드라인을 형성할 수 있다. 이러한 워드라인은 각 저장 유닛을 완전히 둘러싸게 된다.
또한, 외부에 노출된 게이트 도체층 부분에 대해 RIE와 같은 선택적 에칭을 행하여, 다른 저장 유닛 사이의 게이트 스택을 격리시킬 수 있다. 이렇게 하여, 게이트 도체층의 하드 마스크층 하측으로부터 외측으로 연장되는 연장 부분은 비트라인의 하측에 셀프 얼라인된다.
또한, 도 31(a)로부터 알 수 있다 싶이, 전기 전도 스페이서(1069)와 게이트 스택(1041)의 수직 측벽 상에도 전기적 접촉을 형성할 수 있다. 그러므로, 다른 실시예에 따르면, 게이트 스택 특히 게이트 도체층(1041)이 도 31(c)에 도시된 바와 같은 격리층(1067)의 외부까지 연장된 부분을 가지지 않아도, 전기 전도 스페이서(1069)와 게이트 스택(1041)은 여전히 전기적 접촉을 이룰 수 있다. 그러므로, 상기의 브리지 부분을 형성하지 않아도 된다. 예를 들면, 하드 마스크층(1011)을 형성하는 과정에서, 도 6(a) 및 도 6(b)에 도시된 바와 같은 행 사이에서 연장되는 제1 스페이서(1017) 부분 및 그 하부의 에칭 정지층(1013) 부분은 에칭될 수도 있다.
도 32(a) 및 도 32(b)(여기서, 도 32(a)는 평면도이고, 도 32(b)는 도 32(a) 중의 CC'선을 따른 단면도이다)는 각 행의 저장 유닛의 양측 모두에 브리지 부분이 형성된 예시적인 예를 나타낸다. 도 32(a) 및 도 32(b)에 도시된 바와 같이, 워드라인(1069)은 양측에서 모두 저면 위치에서 게이트 도체층(1041)의 브리지 부분과 접촉함으로써, 게이트 도체층과의 접촉 저항을 저하시킬 수 있다.
그 후, 디바이스의 각종 접촉부를 형성할 수 있다.
예를 들면, 도 33(a) 및 도 33(b)(각각 AA'선 및 CC'선을 따른 단면도)에 도시된 바와 같이, 적층된 갭에 유전체를 충전하여 전기적으로 격리시킬 수 있다. 여기서, 충전된 유전체는 여전히 산화물이므로, 앞에서 설명한 유전체층(1043')과 함께 부호 1051로 표시한다. 이에 대해, 예를 들면 이상에서 도 22(a) 및 도 22(b)를 참조하여 설명한 내용을 참조할 수 있다.
또한, 도 34(AA'선을 따른 단면도)에 도시된 바와 같이, 커패시터와 같은 저장소자 및 각종 접촉부를 더 형성할 수 있다. 이에 대해, 예를 들면 이상에서 도 23(a) 및 도 23(b)를 참조하여 설명한 내용을 참조할 수 있다. 워드라인에 도달하는 워드라인 접촉부를 형성하기 위해, 동일한 저장 유닛 행에 있어서, 그 중의 하나 또는 복수의 저장 유닛 중의 하드 마스크층(1011)은 (예를 들면, 하드 마스크층(1011)을 교체할 때 이들을 은폐함으로써) 교체되지 않을수 있고, 그 후 대응되는 위치에 그 주위를 둘러싸는 워드라인(1069)에 도달하는 접촉부(1071a 및 1071b)를 형성할 수 있다.
본 개시의 실시예에 따른 반도체 저장 장치는 각종 전자 장치에 사용될 수 있다. 예를 들면, 전자 장치는 이러한 저장 장치와 프로세서를 포함할 수 있고, 프로세서는 반도체 저장 장치로부터 데이터를 읽거나 반도체 저장 장치로 데이터를 쓸 수 있다. 전자 장치는 프로세서와 협동하는 표시 장치 및 무선 송수신기 등 부재를 더 포함할 수 있다. 이러한 전자 장치는, 예를 들면 스마트 폰, 컴퓨터, 태블릿(PC), 인공지능, 웨어러블 디바이스, 이동 전원 등이다.
이상의 설명에 있어서, 각 층에 대한 패턴화, 에칭 등 기술적 세부사황에 대하여서는 상세히 설명하지 않았다. 하지만 당업자라면, 각종 기술 수단을 이용하여, 필요로 하는 형상의 층, 영역 등을 형성할 수 있음을 이해할 것이다. 또한, 동일한 구조를 형성함에 있어서, 당업자들은 상술한 방법과 완전히 동일하지 않는 방법을 설계할 수도 있다. 또한, 이상에서는 각 실시예에 대하여 각각 설명하였으나, 이는 각 실시예 중의 사항들을 유리하게 결합하여 사용할 수 없다는 것을 의미하는 것은 아니다.
이상에서는 본 개시의 실시예에 대하여 설명하였으나, 이러한 실시예들은 단지 설명을 위한 것으로서, 본 개시의 범위를 한정하기 위한 것은 아니다. 본 개시의 범위는 첨부된 특허 청구 범위 및 그 균등물에 의해 한정된다. 본 개시의 범위를 이탈하지 않는 범위에서, 당업자들은 여러가지 수정 및 교체를 행할 수 있는데, 이러한 수정 및 교체들은 모두 본 개시의 범위 내에 속한다.

Claims (55)

  1. 기판;
    기판 상에 설치된 저장 유닛 어레이;
    기판 상에 형성된 복수의 비트라인; 및
    기판 상에 형성된 복수의 워드라인;을 포함하고,
    상기 저장 유닛 어레이 중의 저장 유닛은 행 및 열을 따라 배열되며, 각 저장 유닛은 수직으로 연장되는 기둥형 액티브 영역을 포함하고, 기둥형 액티브 영역은 각각 상하 양단에 위치하는 소스/드레인 영역 및 소스/드레인 영역 사이에 위치하는 채널 영역을 포함하며, 각 저장 유닛은 채널 영역의 외주를 둘러싸고 형성된 게이트 스택을 더 포함하고,
    각 비트라인은 대응되는 저장 유닛 열의 하측에 각각 위치하고, 대응되는 열 중의 각 저장 유닛 하단의 소스/드레인 영역과 전기적으로 연결되며,
    각 워드라인은 각각 행 방향을 따라 연장되고 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 전기적으로 연결되고,
    각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함하며, 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 적어도 일부 측벽과 실제적으로 등각으로 연장되는
    것을 특징으로 하는 반도체 저장 장치.
  2. 제1항에 있어서,
    각 워드라인과 대응되는 저장 유닛 행 중의 저장 유닛 사이에 설치되어, 워드라인과 적어도 저장 유닛 중의 상단의 소스/드레인 영역을 전기적으로 격리시키기 위한 격리층을 더 포함하고,
    각 워드라인은 적어도 부분적으로 대응되는 격리층과 등각으로 연장되는
    것을 특징으로 하는 반도체 저장 장치.
  3. 제1항에 있어서,
    각 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 일부 측벽을 둘러싸고 실제적으로 등각으로 연장되는
    것을 특징으로 하는 반도체 저장 장치.
  4. 제3항에 있어서,
    각 워드라인은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 측벽을 완전히 둘러싸는
    것을 특징으로 하는 반도체 저장 장치.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    워드라인 및 격리층 중의 적어도 하나는 스페이서로 형성된
    것을 특징으로 하는 반도체 저장 장치.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서,
    적어도 한쌍의 인접한 저장 유닛 행 사이에는, 상기 한쌍 중의 2개의 행의 저장 유닛에 각각 대응되는 2개의 워드라인이 존재하는
    것을 특징으로 하는 반도체 저장 장치.
  7. 제6항에 있어서,
    상기 적어도 한쌍의 저장 유닛 행중, 매 한쌍의 행에서 제1 행의 저장 유닛 각각의 게이트 도체와 제2 행의 저장 유닛 각각의 게이트 도체는 각각 이 2개의 행의 저장 유닛 사이의 위치를 향하여 각자의 대응하는 워드라인 하측까지 서로 대향되게 연장되는 연장 부분을 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  8. 제7항에 있어서,
    동일한 저장 유닛 열 중의 각 저장 유닛의 게이트 도체의 연장 부분은 동일한 직선을 따라 연장되는
    것을 특징으로 하는 반도체 저장 장치.
  9. 제7항에 있어서,
    저장 유닛의 게이트 도체의 연장 부분의 단부는 대응되는 워드라인의 수직 측벽과 수직 방향에서 얼라인되는
    것을 특징으로 하는 반도체 저장 장치.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서,
    적어도 하나의 저장 유닛 행은, 대향되는 양측에 각각 이에 대응되는 하나의 워드라인을 가지는
    것을 특징으로 하는 반도체 저장 장치.
  11. 제10항에 있어서,
    상기 적어도 한 행의 저장 유닛 행 중의 각 행의 저장 유닛의 게이트 도체는 각각 이 행의 저장 유닛의 대향되는 양측의 위치를 향하여 각자의 대응되는 워드라인 하측까지 연장되는 연장 부분을 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  12. 제11항에 있어서,
    저장 유닛의 게이트 도체의 연장 부분의 단부는 대응되는 워드라인의 수직 측벽과 수직 방향에서 얼라인되는
    것을 특징으로 하는 반도체 저장 장치.
  13. 제1항 내지 제4항 중 어느 한 항에 있어서,
    비트라인은, 하단의 소스/드레인 영역의 표면 상에 형성된 금속 반도체 화합물을 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  14. 제13항에 있어서,
    상기 금속 반도체 화합물은, 대응되는 저장 유닛 열 중의 각 저장 유닛의 하단 소스/드레인 영역에 얼라인되는
    것을 특징으로 하는 반도체 저장 장치.
  15. 제13항에 있어서,
    상기 금속 반도체 화합물 중의 금속 원소는, 니켈(Ni), 백금(Pt), 코발트(Co), 티타늄(Ti), 규소(Si), 게르마늄(Ge) 또는 그들의 조합을 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  16. 제15항에 있어서,
    상기 금속 반도체 화합물은, 대응되는 저장 유닛 열 중의 각 저장 유닛의 하단 소스/드레인 영역에 얼라인되는
    것을 특징으로 하는 반도체 저장 장치.
  17. 제1항 내지 제4항 중 어느 한 항에 있어서,
    동일한 저장 유닛 열 중의 각 저장 유닛의 하단 소스/드레인 영역의 하부는 일체로 연장되는
    것을 특징으로 하는 반도체 저장 장치.
  18. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 저장 유닛의 게이트 스택은 서로 분리되고, 실제적으로 공면인
    것을 특징으로 하는 반도체 저장 장치.
  19. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 저장 유닛에 있어서, 적어도 하나의 소스/드레인 영역과 채널 영역 사이에는 결정 경계면, 또는 도핑 농도 경계면, 또는 결정 경계면과 도핑 농도 경계면이 존재하는
    것을 특징으로 하는 반도체 저장 장치.
  20. 제1항 내지 제4항 중 어느 한 항에 있어서,
    소스/드레인 영역과 채널 영역은 서로 다른 반도체재료층을 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  21. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 기둥형 액티브 영역의 상측에 형성되고, 각각 대응되는 액티브 영역 상단의 소스/드레인 영역과 전기적으로 연결되는 저장소자를 더 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  22. 제21항에 있어서,
    상기 저장소자는 커패시터를 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  23. 제21항에 있어서,
    저장소자와 대응되는 액티브 영역 상단의 소스/드레인 영역 사이에 설치되어 상기 저장소자와 액티브 영역 상단의 소스/드레인 영역을 전기적으로 연결하기 위한 전기 전도 플라그를 더 포함하고, 전기 전도 플라그와 대응되는 액티브 영역 상단의 소스/드레인 영역은 실제적으로 중심이 얼라인되는
    것을 특징으로 하는 반도체 저장 장치.
  24. 제23항에 있어서,
    격리층은 전기 전도 플라그의 측벽에 형성되고, 워드라인은 격리층의 측벽에 형성되는
    것을 특징으로 하는 반도체 저장 장치.
  25. 제1항 내지 제4항 중 어느 한 항에 있어서,
    저장 유닛의 게이트 스택은 플로팅 게이트 구조 또는 전하 구속층 또는 강유전체를 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  26. 제1항 내지 제4항 중 어느 한 항에 있어서,
    채널 영역은 단결정 반도체 재료를 포함하는
    것을 특징으로 하는 반도체 저장 장치.
  27. 제1항 내지 제4항 중 어느 한 항에 있어서,
    각 워드라인까지 각각 도달하는 워드라인 접촉부를 더 포함하고, 워드라인 접촉부는 인접하는 저장 유닛 열 사이에 설치되는
    것을 특징으로 하는 반도체 저장 장치.
  28. 제27항에 있어서,
    인접하는 저장 유닛 행의 워드라인까지 각각 도달하는 워드라인 접촉부는 서로 다른 한쌍의 인접하는 저장 유닛 열 사이에 위치하는
    것을 특징으로 하는 반도체 저장 장치.
  29. 제27항에 있어서,
    인접하는 저장 유닛 행의 워드라인까지 각각 도달하는 워드라인 접촉부는 동일한 한쌍의 인접하는 저장 유닛 열 사이에 위치하는
    것을 특징으로 하는 반도체 저장 장치.
  30. 기판 상에 희생층, 제1 소스/드레인층, 채널층, 제2 소스/드레인층 및 하드 마스크층으로 된 적층을 설치하고;
    상기 적층에 대하여 패턴화를 행하여 제1 소스/드레인층, 채널층 및 제2 소스/드레인층에서 행과 열을 따라 배열되는 복수의 기둥형 액티브 영역을 한정하도록 하며;
    희생층을 제거하고, 희생층을 제거함으로 인해 남겨진 공간을 이용하여 대응되는 액티브 영역 열의 하측에서 연장되는 복수의 비트라인을 형성하고;
    채널층의 외주를 둘러싸고 게이트 스택을 형성하며;
    기판 상에 유전체층을 형성하여 상기 적층 중의 갭을 충전하고;
    유전체층에 복수의 워드라인을 형성하는 것을 포함하며,
    각 워드라인은 각각 행 방향을 따라 연장되고 대응되는 저장 유닛 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 전기적으로 연결되며, 각 워드라인은 각각 대응되는 저장 유닛 행 중의 저장 유닛의 외주를 따라 연장되는 제1 부분 및 각 제1 부분 사이에서 연장되는 제2 부분을 포함하며, 워드라인의 제1 부분은 대응되는 저장 유닛의 적어도 상단의 소스/드레인 영역의 일부 측벽과 실제적으로 등각으로 연장되는
    것을 특징으로 하는 반도체 저장 장치를 제조하는 방법.
  31. 제30항에 있어서,
    유전체층에 워드라인을 형성하는 것은,
    유전체층에서 액티브 영역 행 사이에 행방향을 따라 연장되는 홈을 형성하고;
    홈에서 홈의 측벽과 등각을 이루도록 워드라인을 형성하고, 각 워드라인은 대응되는 행 중의 각 저장 유닛의 게이트 스택 중의 게이트 도체와 각각 전기적으로 연결되는 것;을 포함하고,
    여기서, 홈의 측벽은 대응되는 행의 액티브 영역 사이에서 연장되고 상기 유전체층에 의해 한정되는 제1 부분, 및 대응되는 행 중의 액티브 영역 외주를 둘러싸고, 적어도 제2 소스/드레인층의 일부 측벽과 실제적으로 등각으로 연장되는 제2 부분을 포함하고, 대응되는 행 중의 게이트 스택은 홈에서 노출되는
    것을 특징으로 하는 방법.
  32. 제31항에 있어서,
    전기 전도 스페이서의 형태로 워드라인을 형성하는
    것을 특징으로 하는 방법.
  33. 제32항에 있어서,
    전기 전도 스페이서를 형성하기 전에, 상기 홈의 측벽 상에 격리 스페이서를 형성하는 것을 더 포함하는
    것을 특징으로 하는 방법.
  34. 제30항에 있어서,
    저장 유닛 열 사이의 간격은 저장 유닛 행 사이의 간격보다 작고,
    유전체에 워드라인을 형성하는 것은,
    유전체층에 대해 에치 백을 행하여, 그 윗면이 게이트 스택의 윗면 이하에 위치하도록 함으로써, 적어도 게이트 스택의 윗면을 노출시키고;
    전기 전도 스페이서의 형태로 유전체층의 윗면 상측의 수직 측벽 상에 워드라인을 형성하는 것; 을 포함하고,
    여기서, 열 방향에서 인접하는 저장 유닛 사이에서 전기 전도 측벽은 서로 결합되는
    것을 특징으로 하는 방법.
  35. 제34항에 있어서,
    전기 전도 스페이서를 형성하기 전에, 상기 수직 측벽 상에 격리 스페이서를 형성하는 것을 더 포함하는
    것을 특징으로 하는 방법.
  36. 제30항에 있어서,
    상기 적층에 대하여 패턴화를 행하는 것은,
    적어도 한쌍의 인접한 액티브 영역 행 사이에 열의 방향을 따라 대향하는 액티브 영역 사이에서 연장하는 브리지 부분을 형성하는 것; 을 더 포함하는
    것을 특징으로 하는 방법.
  37. 제36항에 있어서,
    2개의 인접하는 액티브 영역 행을 하나의 그룹으로 하고, 각 그룹 중의 2개의 행의 액티브 영역 사이에 상기 브리지 부분을 형성하고, 인접한 그룹 사이에는 상기 브리지 부분을 형성하지 않는
    것을 특징으로 하는 방법.
  38. 제36항에 있어서,
    적어도 한 행의 저장 유닛의 대향하는 양측 모두에 브리지 부분을 형성하는
    것을 특징으로 하는 방법.
  39. 제36항에 있어서,
    상기 적층에 패턴화를 행하는 것은,
    상기 적층 상에, 열의 방향을 따라 연장되는 대향되는 측벽을 포함하는 제1 희생층을 형성하고;
    제1 희생층의 측벽 상에, 열의 방향을 따라 연장되는 제1 스페이서를 형성하며;
    제1 희생층을 제거하고;
    제1 스페이서의 대향하는 양측의 측벽 상에 열의 방향을 따라 연장되는 제2 스페이서를 형성하고;
    상부에 제1 스페이서와 제2 스페이서가 형성된 상기 적층 상에, 행 방향을 따라 연장되는 대향되는 측벽을 포함하는 제2 희생층을 형성하며;
    제2 희생층의 측벽 상에 행 방향을 따라 연장되는 제3 스페이서를 형성하고;
    제2 희생층의 상기 적어도 한쌍의 인접한 액티브 영역 행 사이의 부분을 남기고, 제2 희생층의 그 외의 부분을 제거하며;
    제3 마스크와 제2 희생층을 마스크로 이용하여, 제1 스페이서에 대해 패턴화를 행하고;
    제2 희생층의 나머지 부분을 제거하며;
    제3 스페이서를 마스크로 이용하여, 제2 스페이서에 대해 패턴화를 행하고;
    제3 스페이서를 제거하는; 것을 포함하며,
    여기서, 패턴화 후의 제2 스페이서 및 제1 스페이서는 상기 적층에 대해 패턴화를 행하기 위한 마스크를 구성하는
    것을 특징으로 하는 방법.
  40. 제36항에 있어서,
    상기 패턴화를 행할 때 제1 소스/드레인층에 대하여 행하는 패턴화는 그 저면까지 행하지 않으므로, 제1 소스/드레인층의 하부는 열의 방향에서 여전히 연속적으로 연장되는 상태을 유지하고,
    여기서, 비트라인을 형성하는 것은,
    제1 소스/드레인층의 표면 부분과 금속 원소를 반응시킴으로써 전기를 전도하는 금속 반도체 화합물을 생성하는 것을 포함하는
    것을 특징으로 하는 방법.
  41. 제40항에 있어서,
    비트라인을 형성하는 것은,
    채널층에 대해 선택적 에칭을 행하여, 채널층의 브리지 부분을 제거함으로써, 채널층의 수직 측벽이 상기 하드 마스크층의 수직 측벽에 비하여 상대적으로 함몰되도록 하고, 또한 상기 함몰 부분 및 브리지 부분의 제거로 인해 남겨진 공간에 희생게이트를 형성하고;
    제1 소스/드레인층과 제2 소스/드레인층에 대해 선택적 에칭을 행하여, 그들 각각의 브리지 부분을 제거함으로써, 그들 각각의 수직 측벽이 상기 하드 마스크층의 수직 측벽에 비하여 상대적으로 함몰되도록 하고, 또한 상기 함몰 부분 및 브리지 부분의 제거로 인해 남겨진 공간에 소스/드레인 보호층을 형성하며;
    각 액티브 영역 열 사이의 위치에서 제1 소스/드레인층을 절단하고 희생층을 절단하며;
    인접하는 2개의 열의 액티브 영역 열을 하나의 그룹으로 하고, 각 그룹의 2개의 열의 액티브 영역 열 사이에서, 기판 상에 대응되는 그룹 중의 2개의 열의 액티브 영역 열을 지지하기 위한 지지층을 형성하고, 각 그룹 사이에서는 희생층을 노출시키며;
    희생층에 대해 선택적 에칭을 행함으로써, 희생층을 제거하고;
    희생층의 제거로 인해 남겨진 공간을 이용하여, 제1 소스/드레인층의 노출된 표면과 금속 원소를 반응시켜, 비트라인을 형성하는 것; 을 포함하는
    것을 특징으로 하는 방법.
  42. 제41항에 있어서,
    제1 소스/드레인층 및 희생층을 절단하는 작업은, 액티브 영역에 셀프 얼라인되는 방식으로 행하는
    것을 특징으로 하는 방법.
  43. 제42항에 있어서,
    제1 소스/드레인층 및 희생층을 절단하는 작업은,
    상기 적층 상에 마스크층을 형성하고;
    마스크층과 상기 하드 마스크층을 마스크로 이용하여, 제1 소스/드레인층과 희생층에 대해 선택적 에칭을 행하여, 제1 소스/드레인층과 희생층을 절단하는 것; 을 포함하고,
    마스크층은 열의 방향을 따라 연장되는 복수개의 개구를 포함하고, 각 개구는 각 액티브 영역 열 사이의 위치를 노출시키고, 인접한 액티브 영역 열 중의 액티브 영역 상의 상기 하드 마스크층의 서로 대향되는 일부 측벽을 노출시키는
    것을 특징으로 하는 방법.
  44. 제43항에 있어서,
    마스크층은 각 액티브 영역 열의 상측에서 각각 연장되는 스트립 형상의 패턴을 포함하고, 각 스트립 형상의 패턴은 대향되는 양측에서 대응되는 열 중의 액티브 영역 상의 상기 하드 마스크층의 일부 측벽을 각각 노출시키는
    것을 특징으로 하는 방법.
  45. 제36항에 있어서,
    게이트 스택을 형성하는 것은,
    채널층을 선택적으로 에칭하여, 채널층의 각 액티브 영역에서의 부분의 측벽이 하드 마스크층의 측벽에 비하여 상대적으로 함몰되도록 하고, 채널층의 각 브리지 부분에서의 부분을 제거하고;
    채널층의 각 액티브 영역에서의 부분의 측벽이 하드 마스크층의 측벽에 비하여 상대적으로 함몰된 부분 및 브리지 부분 중의 채널층의 제거로 인해 남겨진 공간에 게이트 스택을 형성하는 것;을 포함하는
    것을 특징으로 하는 방법.
  46. 제45항에 있어서,
    전기 전도 스페이서의 형태로 워드라인을 형성하고,
    상기 방법은,
    전기 전도 스페이서를 마스크로 이용하여, 브리지 부분에서 게이트 스택 중의 게이트 도체를 절단하는 것; 을 더 포함하는
    것을 특징으로 하는 방법.
  47. 제36항에 있어서,
    하드 마스크층에 대해 선택적 에칭을 행함으로써, 하드 마스크층의 브리지 부분을 제거하고;
    하드 마스크층을 전기 전도 플라그로 교체하는 것; 을 더 포함하는
    것을 특징으로 하는 방법.
  48. 제47항에 있어서,
    유전체층을 형성하여 상기 적층과 워드라인을 덮고;
    유전체층에 각 전기 전도 플라그와 각각 전기적으로 연결되는 저장소자를 형성하는 것;을 더 포함하는
    것을 특징으로 하는 방법.
  49. 제30항에 있어서,
    상기 적층을 설치하는 것은,
    제1 소스/드레인층, 채널층 및 제2 소스/드레인층을 각각 에피택셜 성장시키는 것을 포함하는
    것을 특징으로 하는 방법.
  50. 제30항에 있어서,
    인접하는 저장 유닛 열 사이의 위치에, 각 워드라인까지 각각 도달하는 워드라인 접촉부를 형성하는 것을 더 포함하는
    것을 특징으로 하는 방법.
  51. 제50항에 있어서,
    서로 다른 한쌍의 인접하는 저장 유닛 열 사이에, 인접하는 저장 유닛 행 각각의 워드라인까지 도달하는 워드라인 접촉부를 각각 형성하는
    것을 특징으로 하는 방법.
  52. 제50항에 있어서,
    동일한 한쌍의 인접하는 저장 유닛 열 사이에, 인접하는 저장 유닛 행 각각의 워드라인까지 각각 도달하는 워드라인 접촉부를 형성하는
    것을 특징으로 하는 방법.
  53. 제1항 내지 제 4 항 중 어느 한 항의 반도체 저장 장치를 포함하는
    것을 특징으로 하는 전자 장치.
  54. 제53항에 있어서,
    상기 반도체 저장 장치로부터 데이터를 읽거나 상기 반도체 저장 장치로 데이터를 쓰는 프로세서; 및
    상기 프로세서와 협동하는 표시 장치 및 무선 송수신기; 를 더 포함하는
    것을 특징으로 하는 전자 장치.
  55. 제53항에 있어서,
    상기 전자 장치는, 스마트 폰, 컴퓨터, 태블릿 PC, 인공지능, 웨어러블 디바이스 또는 이동 전원을 포함하는
    것을 특징으로 하는 전자 장치.
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