CN110098250B - 带体区的竖直型器件及其制造方法及相应电子设备 - Google Patents
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Abstract
公开了一种带体区的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：支撑衬底；设于支撑衬底上的绝缘层；在绝缘层上设置的依次叠置第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠；在第一源/漏层中形成的体区；以及到支撑衬底的第一接触部。
Description
技术领域
本公开涉及半导体领域，具体地，涉及带体区的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型场效应晶体管是未来高性能器件的候选之一。
但是，对于竖直型器件如纳米线器件，难以控制特别是动态控制其阈值电压，而这对于降低功耗而言是重要的。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够动态地控制(或者说改变)特别是在大范围控制阈值电压的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：支撑衬底；设于支撑衬底上的绝缘层；在绝缘层上设置的依次叠置第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠；在第一源/漏层中形成的体区；以及到支撑衬底的第一接触部。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：提供支撑衬底以及设于支撑衬底上的绝缘层；在绝缘层上设置第一源/漏层、沟道层和第二源漏层的叠层；将第一源/漏层、沟道层和第二源漏层的叠层构图为在横向上相对于彼此偏移的第一堆叠和第二堆叠，其中第一堆叠和第二堆叠在底部连接在一起；在第一堆叠的第一源/漏层和第二源漏层中分别形成第一源/漏区和第二源/漏区，使得在第一源/漏层中形成有体区，其中形成源/漏区的工艺使第二堆叠的至少表面部分转换为低阻材料；绕第一堆叠中的沟道层的外周形成栅堆叠；以及形成到支撑衬底的第一接触部。
根据本公开的又一方面，提供了一种电子设备，包括至少部分地由如上述半导体器件形成的集成电路。
根据本公开的实施例，在其中将会形成沟道区的沟道层下方可以形成体区。这种体区例如可以是未(有意)掺杂或低掺杂的区域。通过这种体区，可以调节或改变器件的阈值电压。当向体区施加偏置时，可以根据偏置，动态地改变阈值电压。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至16示出了根据本公开实施例的制造半导体器件的流程的示意图；
图17示出了根据本公开另一实施例的半导体器件的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层中形成的源/漏区可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的外周形成。沟道区可以至少部分地形成在沟道层与栅堆叠的界面处附近，即沟道层靠近其外周表面处。沟道区与栅堆叠相对，以便受栅堆叠控制其中的沟道或导电通道的通断。在第一源/漏层中，可以形成形成有体区。体区与沟道区在竖直方向(例如，大致垂直于衬底表面的方向)上交迭，以便影响沟道区(并因此影响器件的阈值电压)。例如，体区在横向上的边界与沟道层的外周可以基本上对齐，或者可以延伸到沟道层的外周的外侧。体区可以未被(有意)掺杂或低掺杂，掺杂的导电类型可以是n型或p型，浓度在约0至2x1019cm-3之间，此掺杂可以用于但不限于调节器件阈值高低及优化阈值调节的灵敏度等。可以向体区施加偏置，以便动态地控制阈值电压。
根据本公开的实施例，衬底可以是绝缘体上半导体(SOI)衬底。SOI衬底可以包括支撑衬底、设于支撑衬底上的绝缘层以及设于绝缘层上的SOI层。第一源/漏层可以是SOI层本身，或者也可以包括在SOI层上形成的另外的外延层。体区可以介由绝缘层与支撑衬底相对。根据本公开的实施例，可以形成背栅配置，以便经由体区控制阈值电压。例如，支撑衬底中可以包括阱区，阱区与体区在竖直方向上至少部分地交迭。这种阱区类似于“背栅”。通过接触部向阱区施加偏置，由此产生的电场可穿透绝缘层，并经由体区而影响沟道区，从而控制阈值电压。
根据本公开的实施例，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。
沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中。优选地，栅堆叠在第一源/漏层、沟道层和第二源/漏层的叠置方向(竖直方向，例如大致垂直于衬底表面)上的范围处于所述凹入在该方向上的范围之内。于是，可以减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层的电子或空穴迁移率。另外，第一、第二源/漏层的禁带宽度可以大于沟道层单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层单晶半导体材料与第一、第二源/漏层可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层在没有应变的情况下的晶格常数可以大于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层单晶半导体材料的载流子的有效质量可以小于其在没有应变的情况下的载流子的有效质量，或沟道层单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层在没有应变的情况下的晶格常数可以小于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，当沟道层单晶半导体材料的<110>方向与源漏之间的电流密度矢量平行时，沟道层单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或沟道层单晶半导体材料的电子的有效质量小于其在没有应变的情况下的电子的有效质量。
根据本公开的实施例，源/漏区可以形成在第一源/漏层、第二源/漏层各自靠近外周表面的部分处。沟道层上方的源/漏区和沟道层下方的源/漏区可以通过沟道区连接。优选地，对于源/漏区的掺杂在横向上相对于沟道层的外周表面可以不进入到内侧，这有助于更灵敏地调节阈值电压。
根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
例如，第一源/漏层可以是半导体衬底自身(在SOI衬底的情况下是SOI层)。这种情况下，沟道层可以是在衬底上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。备选地，第一源/漏层可以包括在衬底上外延生长的半导体层。这种情况下，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。由于外延生长，至少一部分相邻层之间可以具有清晰的晶体界面。
这种半导体器件例如可以如下制造。具体地，可以在衬底(例如，SOI衬底)上设置第一源/漏层、沟道层和第二源/漏层的叠层。如上所述，可以通过衬底自身或者通过在衬底上外延生长来设置第一源/漏层。接着，可以在第一源/漏层上外延生长沟道层，并可以在沟道层上外延生长第二源/漏层。在外延生长时，可以控制所生长的沟道层的厚度。由于分别外延生长，至少一些相邻层之间可以具有清晰的晶体界面。另外，各层可以分别不同地掺杂，因此至少一些相邻层之间可以具有掺杂浓度界面。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以在其中限定有源区(以下称为“第一堆叠”)。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。然后，可以绕沟道层的外周形成栅堆叠。另外，可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。
为了便于在后继工艺中连接第一源/漏层中形成的源/漏区，除了作为有源区的第一堆叠之外，还可以从叠置的第一源/漏层、沟道层和第二源/漏层中限定与第一堆叠在横向上偏移的第二堆叠。第一堆叠和第二堆叠在底部可以连接在一起(例如，两者之间的第一源/漏层不切断)。该第二堆叠随后可以用来制作到第一源/漏层中形成的源/漏区的接触部的一部分。
对于第一堆叠，在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂等。根据一有利实施例，可以在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成牺牲栅，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂进入第一、第二源/漏层中。有利地，掺杂剂可以仅进入到第一、第二源/漏层靠近各自外周表面的部分处，例如在横向上向内延伸不超过沟道层的外周表面。牺牲栅可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。
于是，在第一源/漏层中，在其外周表面处形成源/漏区，而在源/漏区内侧仍然保持未掺杂或低掺杂，从而形成体区。在俯视图中，沟道层可以完全处于体区的范围内(例如，沟道层的外周与体区的外周基本上重合或者完全位于体区外周的内侧)，以便体区能够有效影响沟道层中(更具体地，其外周表面处)形成的沟道区。
上述形成源/漏区的处理工艺针对第二堆叠同时进行，只不过对于第二堆叠中的沟道层，没有必要在其外周形成牺牲栅。这样，第二堆叠的至少表面部分可以被掺杂，并因此转变为低阻材料。由于第一堆叠和第二堆叠在底部连接在一起，因此这种低阻材料可以一直从第二堆叠延伸至第一堆叠，具体地，其中的第一源/漏层。也即，通过第二堆叠，形成了到第一堆叠中的第一源/漏层的导电通道。该导通通道可以充当到第一堆叠中的第一源/漏层的接触部的一部分。
为了降低接触电阻，还可以对第一堆叠和第二堆叠进行硅化处理。这种硅化处理可以在存在牺牲栅的情况下进行，以避免在第一堆叠的沟道层表面也发生硅化反应。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至16示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。在本实施例中，为便于形成背栅配置，以SOI衬底为例进行描述。当然，该衬底1001也可以是其他形式的衬底。
SOI衬底1001可以包括支撑衬底1001-1(例如，Si)、设于支撑衬底1001-1上的绝缘层1001-2(例如，氧化硅)以及设于绝缘层1001-2上的SOI层1001-3(例如，Si)。例如，绝缘层1001-2的厚度可以为约3-30nm，SOI层1001-3的厚度可以为约5-20nm。SOI层1001-3可以轻掺杂，例如掺杂浓度在约0至2×1019cm-3之间。SOI层1001-3的这种(初始)掺杂例如是通过原位掺杂生长(in-situ doped epi)、离子注入和热扩散等方法实现的，并可以用于例如调节器件阈值高低及优化阈值调节的灵敏度等。
在支撑衬底1001-1中，例如可以通过离子注入，形成阱区1001-w。阱区1001-w可以毗邻绝缘层1001-2，以便随后介由绝缘层1001-2向上方的体区施加电场。根据所要形成的器件的类型以及所期望的阈值电压调节需求(例如，增大或减小)，阱区1001-w可以被n型掺杂或p型掺杂，掺杂浓度为约1E17-2E19cm-3。
尽管在此以SOI衬底为例进行描述，但是本公开不限于此。例如，也可以从体半导体衬底开始，并在体半导体衬底上形成绝缘层、半导体层的叠层配置。
如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，在衬底1001(具体地，SOI层1001-3)上，可以通过例如外延生长，依次形成沟道层1003和另一半导体层1005。例如，沟道层1003可以包括不同于SOI层1001-3、半导体层1005的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-30nm；半导体层1005可以包括与SOI层1001-3相同的半导体材料如Si，厚度为约10-50nm。当然，本公开不限于此。例如，沟道层1003可以包括与SOI层1001-3或半导体层1005相同的构成组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1003相对于之下的SOI层1001-3以及之上的半导体层1005具备刻蚀选择性。
接下来，可以限定器件的有源区。例如，这可以如下进行。
具体地，可以在SOI层1001-3、沟道层1003和半导体层1005的叠层上形成光刻胶，通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中，大致圆形(导致纳米线)，也可采用其它形状，例如长方形(导致纳米片))。在本示例中，如上所述，为了便于接触部的制造，光刻胶可以被构图为彼此分离的两部分1007-1和1007-2以便将上述叠层构图为两个堆叠，其中之一(例如，1007-1)可以用于限定有源区，而另一个(例如，1007-2)可以用于限定接触部。光刻胶1007-1和1007-2可以具有不同的形状和/或大小。
如图3所示，可以构图后的光刻胶1007-1和1007-2为掩模，依次对半导体层1005和沟道层1003进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀可以停止于SOI层1001-3。于是，刻蚀后半导体层1005-1和1005-2以及沟道层1003-1和1003-2形成柱状(在本示例中，圆柱状)。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。
为了确保两个堆叠的底部连接在一起，可以对光刻胶图案进行调整。例如，如图4(a)和4(b)(图4(a)是截面图，图4(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在光刻胶1007-1和1007-2之间形成桥接部分，从而形成一体的光刻胶图案1007-3。
然后，如图5(a)和5(b)(图5(a)是截面图，图5(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以光刻胶1007-3为掩模，对SOI层1001-3进行选择性刻蚀如RIE。刻蚀可以停止于绝缘层1001-2。之后，可以去除光刻胶。
这样，在衬底上形成了两个柱状堆叠(1001-3，1003-1，1005-1；1001-3，1003-2，1005-2)，这两个柱状堆叠在底部通过桥接部分连接在一起。其中的右侧堆叠(1001-3，1003-1，1005-1)用来限定器件的有源区，而左侧堆叠(1001-3，1003-2，1005-2)随后用来制作接触部。这两个堆叠可以在纳米尺度，从而形成纳米线。
根据本公开的实施例，可以使右侧堆叠中的沟道层1003-1的外周相对凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，以便于栅堆叠的形成。为此，可以在左侧堆叠的表面上形成保护层1009。例如，保护层1009可以通过在图5(a)和5(b)所示的结构上大致共形地形成一层约3-5nm厚的氮化物(例如，氮化硅)，并通过例如光刻将其构图为覆盖左侧堆叠的表面而露出右侧堆叠的表面来形成。
对于露出的右侧堆叠，这可以通过相对于SOI层1001-3和半导体层1005-1，进一步选择性刻蚀沟道层1003-1来实现。例如，可以使用原子层刻蚀(Atomic Layer Etch)或数字化刻蚀(Digital Etch)来进行选择性刻蚀。例如，通过例如热处理，使SOI层1001-3、沟道层1003-和半导体层1005-1的表面氧化，且然后去除它们各自的表面氧化层。在沟道层1003-1是SiGe且SOI层1001-3和半导体层1005-1为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的凹入。这种方式可以更好地控制凹入的程度。
这样，就限定了该半导体器件的有源区(刻蚀后的SOI层1001-3尤其是其右侧部分、沟道层1003-1和半导体层1005-1)。在该示例中，有源区大致呈柱状。在有源区中，SOI层1001-3的外周(除了桥接部分之外)和半导体层1005-1的外周实质上对准，而沟道层1003-1的外周相对凹入。该凹入的上下侧壁分别由沟道层1003-1与半导体层1005-1以及沟道层1003-1与SOI层1001-3之间的界面限定。
当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。
在沟道层1003-1相对于SOI层1001-3和半导体层1005-1的外周而形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1003-1造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图6所示的结构上淀积氮化物，然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮化物可仅留在凹入内，形成牺牲栅1011，如图7所示。这种情况下，牺牲栅1011可以基本上填满上述凹入。另外，在氮化物层进行回蚀时，在左侧堆叠的表面上形成的保护层1009(在该示例中，同为氮化物)可被去除。
另外，为了利于体接触，还可以在阱区1001-w中形成接触区。例如，如图8所示，可以通过掩模如光刻胶1013遮蔽其他区域，而露出需要形成接触区的区域。例如，接触区可以形成在阱区1001-w中在横向上偏离上述堆叠之处，以免影响到器件的其他接触部的形成。然后，例如通过离子注入，向阱区1001-w中的期望区域处注入掺杂剂，以形成接触区1015。接触区1015可以包含与阱区1001-w相同类型的掺杂剂，但是掺杂浓度更高。
此时进行接触区注入的优点在于可以在以下进行源/漏形成时一并激活注入的离子，而避免额外的热处理。但是，本公开不限于此。形成接触区的处理可以之前或者之后再另外进行。
接下来，可以在SOI层1001-3和半导体层1005-1中形成源/漏区。这可以通过对SOI层1001-3和半导体层1005进行掺杂来形成。例如，这可以如下进行。
具体地，如图9所示，可以在图8所示的结构上形成掺杂剂源层1017。例如，掺杂剂源层1017可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂如P或As；对于p型器件，可以包含p型掺杂剂如B或In。在此，掺杂剂源层1017可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图8所示结构的表面上。
接着，可以通过例如退火，使掺杂剂源层1017中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在SOI层1001-3中形成源/漏区之一1019-1，且在半导体层1005-1中形成另一源/漏区1019-2。由于牺牲栅1011的存在，可以避免掺杂剂直接进入沟道层1003-1中。之后，可以去除掺杂剂源层1017。
另外，由于退火处理，先前针对体接触区1015注入的杂质可以被激活。
在此，可以控制掺杂剂向有源区中的驱入程度，使得驱入的掺杂剂基本上在横向上相对于沟道层1003-1的外周处于外侧。在该示例中，源/漏区1019-1的边界与沟道层1003-1的外周可以基本上对齐。在此需要指出的是，掺杂剂也可能相对于沟道层1003-1的外周而部分地进入内侧。
于是，在SOI层1001-3中，在源/漏区1019-1的内侧，可以具有基本上未(有意)掺杂或者低掺杂(例如，由于上述SOI层1001-3的初始掺杂)的区域，该区域可以形成体区Bd。体区Bd处于沟道层1003-1特别是其中将形成的沟道区CH下方。
同样地，对于左侧堆叠和桥接部分，掺杂剂源层1017中包含的掺杂剂也会进入其中，从而至少在它们的表面部分处形成低阻部分1009-3。该低阻部分1009-3可以在左侧堆叠和桥接部分的整个表面上延伸，并可延伸至与SOI层1001-3中形成的源/漏区1019-1连接在一起。取决于左侧堆叠的尺寸(特别是其横向或者说径向尺寸)，掺杂剂可能遍及整个左侧堆叠，从而左侧堆叠整体上转变为低阻材料。在该示例中，示出了桥接部分被整体上转换为低阻材料的情况。
图10示出了根据本公开另一实施例的体区配置。
在图10所示的示例中，右侧堆叠形成的较粗，于是，沟道层1003-1可以凹入地相对较多(牺牲栅1011的横向尺寸或者说宽度可以相对较大)。在形成源/漏区时，可以控制掺杂剂的驱入程度，使得掺杂剂向内驱入没有达到沟道层1003-1的外周表面之处，而是处于沟道层1003-1的外周表面外侧。于是，在这种情况下，在SOI层1001-3中形成的体区Bd在横向上可以延伸到沟道层1003-1外周表面的外侧。因此，如图10中的虚线椭圆圈所示，在绝缘层1001-2与牺牲栅1011(随后将被替换为栅堆叠)之间留下了薄的一层SOI层，这有助于在随后形成全耗尽(FD)器件。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图9中结构(去除掺杂剂源层)的表面进行共形掺杂)等方式，来形成源/漏区。
另外，为了降低接触电阻，还可以进行硅化处理。例如，如图11所示，可以在图9(去除掺杂剂源层1017)或图10所示的结构上淀积一层金属层如NiPt(Pt的含量为约1-10％)，然后进行热处理例如在约200-600℃的温度下进行退火，使得金属层(NiPt)与半导体(Si或SiGe)发生反应从而生成低阻的硅化物或锗化物或硅锗化物层1021(以下简称为硅化物层1021)。之后，可以去除未反应的剩余金属层。由于牺牲栅1011的存在，右侧堆叠中的沟道层1003-1表面上并未形成硅化物或锗化物或硅锗化物层1021。
于是，左侧堆叠的至少表面部分被转换为包含半导体元素的低阻材料，例如在源/漏形成工艺中如同源/漏区一般被掺杂的半导体材料或者在硅化工艺中形成的金属硅化物或锗化物或硅锗化物中至少之一。这有助于形成电接触。
可以在有源区周围形成隔离层，以实现电隔离。例如，如图12所示，可以在图11所示的结构上淀积氧化物，并对其回蚀，以形成隔离层1023。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在此，隔离层1023的顶面可以靠近沟道层1003与SOI层1001-3之间的界面，优选地在沟道层1003的顶面与底面之间。
在形成隔离层时，可以保留牺牲栅1011，以避免隔离层的材料进入要容纳栅堆叠的上述凹入中。之后，可以去除牺牲栅1011，以释放该凹入中的空间。例如，可以相对于隔离层1023(氧化物)以及硅化物层1021(Si)和沟道层1003-1(SiGe)，选择性刻蚀牺牲栅1011(氮化物)。
然后，如图13所示，可以在凹入中形成栅堆叠。具体地，可以在图12所示的结构(去除牺牲栅1011)上依次淀积栅介质层1025和栅导体层1027，并对所淀积的栅导体层1027(以及可选地栅介质层1025)进行回蚀，使其在凹入之外的部分的顶面不高于且优选低于沟道层1003-1的顶面。例如，栅介质层1025可以包括高K栅介质如HfO2；栅导体层1027可以包括金属栅导体。另外，在栅介质层1025和栅导体层1027之间，还可以形成功函数调节层。在形成栅介质层1025之前，还可以形成例如氧化物的界面层。
这样，栅堆叠可以嵌入到凹入中，从而与沟道层1003-1的整个高度相交迭。
另外，取决于隔离层1023的顶面位置，栅堆叠可能与下方的源/漏区1019-1存在一定的交迭(例如，在隔离层1023的顶面低于沟道层1003-1与SOI层1001-3之间的界面的情况下)，这会增加栅与源/漏之间的寄生电容。因此，优选地，隔离层1023的顶面不低于沟道层1003-1与SOI层1001-3之间的界面。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，如图14所示，可以在图13所示的结构上形成光刻胶1029。该光刻胶1029例如通过光刻构图为覆盖栅堆叠露于凹入之外的一部分(在该示例中，图中右半部，该部分可以呈从有源区的外周向外沿一定方向延伸的条状)，且露出栅堆叠露于凹入之外的另一部分(在该示例中，图中左半边)。
然后，可以光刻胶1029为掩模，对栅导体层1027进行选择性刻蚀如RIE。这样，栅导体层1027除了留于凹入之内的部分之外，被光刻胶1029遮挡的部分得以保留。随后，可以通过该部分来实现到栅堆叠的电连接。也可以进一步对栅介质层1015进行选择性刻蚀如RIE。之后，可以去除光刻胶1029。
然后，可以如图15所示，在图14所示的结构上例如通过淀积形成衬层1031。衬层1031可以包括氮化物，并可以大致共形地形成以作为刻蚀停止层和器件保护层。之后，可以在衬层1031上形成层间电介质层1033。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1033。
然后，如图16所示，在层间电介质层1033中，可以形成到左侧堆叠的接触插塞1035S、到半导体层1005-1中形成的源/漏区1019-2的接触插塞1035D以及到栅导体层1027的接触插塞1035G。这些接触插塞可以通过在层间电介质层1033以及衬层1031中刻蚀孔洞，并在其中填充导电材料如金属(例如，钨)来形成。在淀积金属之前，可以先形成扩散阻挡层例如TiN。在层间电介质层1033中刻蚀接触孔洞时，可以衬层1031作为停止层，以便于刻蚀的控制。
对于SOI层1001-3中形成的源/漏区1019-1而言，其通过左侧堆叠(至少表面部分被转换为低阻材料)和接触插塞1035S而引出，以便进行电连接。于是，左侧堆叠和接触插塞1035S一起构成了到源/漏区1019-1的接触部。由于左侧堆叠的存在，接触插塞1035S和接触插塞1035D可以具有基本上相同的高度(即，相应的接触孔具有基本相同的深度)，这对于接触插塞的形成而言是有利的。
另外，还可以形成到接触区1015的接触插塞1035B。如图中的虚线箭头所示，通过接触插塞1035B施加体偏置电压，由此产生的电场可以穿透薄绝缘层1001-2和体区Bd而改变沟道CH中的电势，并因此调节器件的阈值电压。于是，可以改善器件性能并降低功耗。
如图16所示，根据该实施例的半导体器件包括沿竖直方向叠置的SOI层1001-3、沟道层1003-1和半导体层1005-1。在SOI层1001-3中形成了源/漏区1019-1，在半导体层1005-1中形成了源/漏区1019-2。沟道层1003-1横向凹入，栅堆叠(1025/1027)绕沟道层1003-1的外周形成，且嵌于该凹入中。
在沟道层1003-1中形成的沟道区CH下方具有体区。体区可以是未(有意)掺杂或低掺杂的。由于体区的存在，可以通过体接触插塞1035B施加体偏置，以影响沟道区并由此调节器件的阈值电压。
另外，到SOI层1001-3中形成的源/漏区1019-1的接触部包括两部分：左侧堆叠的低阻的至少表面部分以及其上形成的接触插塞1035S。
图17示出了根据本公开另一实施例的半导体器件的示意图。
图17所示的半导体器件是以图10所示的情形为基础制造的。图17所示的器件与图16所示的器件基本上相同，但是体区Bd延伸到沟道层的外周表面外侧。如以上结合图10所述，在栅堆叠(1025/1027)与绝缘层1001-2之间具有薄SOI层，这一部分可以形成FD区。同样地，如图中的虚线箭头所示，通过施加体偏置，可以调剂器件的阈值电压。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (31)
1.一种半导体器件，包括：
支撑衬底；
设于支撑衬底上的绝缘层；
在绝缘层上设置的依次叠置第一源/漏层、沟道层和第二源/漏层；
绕沟道层的外周形成的栅堆叠；
在第一源/漏层的内侧形成的体区，所述体区与沟道层在竖直方向上交迭；以及
到支撑衬底的第一接触部，
其中，所述体区相比于所述第一源/漏层的其他部分为未掺杂或低掺杂。
2.根据权利要求1所述的半导体器件，其中，支撑衬底、绝缘层和第一源/漏层为绝缘体上半导体SOI结构。
3.根据权利要求1所述的半导体器件，其中，体区在横向上至少部分延伸到沟道层的外周外侧。
4.根据权利要求3所述的半导体器件，其中，体区在横向上延伸到沟道层的外周外侧的部分与栅堆叠相邻接。
5.根据权利要求1至4中任一项所述的半导体器件，其中，体区介由绝缘层与支撑衬底相对。
6.根据权利要求1至4中任一项所述的半导体器件，其中，体区的掺杂浓度在0至2×1019cm-3之间。
7.根据权利要求1所述的半导体器件，其中，支撑衬底中包括阱区，所述阱区与体区在竖直方向上至少部分地交迭，其中第一接触部进入所述阱区中。
8.根据权利要求7所述的半导体器件，其中，阱区中包括接触区，所述接触区的掺杂浓度高于阱区的掺杂浓度，其中第一接触部进入所述接触区中。
9.根据权利要求1所述的半导体器件，还包括在第二源/漏层上、到第二源/漏层的第二接触部。
10.根据权利要求1所述的半导体器件，还包括在横向上偏离第一源/漏层、沟道层和第二源/漏层的叠层、到第一源/漏层的第三接触部，其中，第三接触部通过横向延伸部分连接至第一源/漏层。
11.根据权利要求1所述的半导体器件，其中，栅堆叠中的栅导体层包括横向延伸超出第一源/漏层、沟道层和第二源/漏层的叠层外周的横向延伸部分，所述半导体器件还包括在横向上偏离第一源/漏层、沟道层和第二源/漏层的叠层、到栅导体层的横向延伸部分的第四接触部。
12.根据权利要求10所述的半导体器件，其中，第三接触部包括在竖直方向上叠置的第一部分和第二部分，第一部分包括含半导体元素的低阻材料。
13.根据权利要求12所述的半导体器件，其中，第三接触部的第一部分包括掺杂的半导体材料和金属硅化物/锗化物/硅锗化物材料中至少之一。
14.根据权利要求10所述的半导体器件，其中，
有源区形成在第一源/漏层、沟道层和第二源/漏层的第一叠层上，
第三接触部包括在竖直方向上叠置的第一部分和第二部分，其中第一部分形成在第一源/漏层、沟道层和第二源/漏层的第二叠层上。
15.根据权利要求14所述的半导体器件，其中，
有源区包括在第一叠层的表面处形成的掺杂区，
第三接触部包括在第二叠层的表面处形成的掺杂区和在第二叠层的表面上形成的金属硅化物/锗化物/硅锗化物材料中至少之一。
16.根据权利要求14所述的半导体器件，其中，第一叠层和第二叠层在俯视图中具有纳米线或纳米片的形式。
17.一种制造半导体器件的方法，包括：
提供支撑衬底以及设于支撑衬底上的绝缘层；
在绝缘层上设置第一源/漏层、沟道层和第二源漏层的叠层；
将第一源/漏层、沟道层和第二源漏层的叠层构图为在横向上相对于彼此偏移的第一堆叠和第二堆叠，其中第一堆叠和第二堆叠在底部连接在一起；
在第一堆叠的第一源/漏层和第二源漏层中分别形成第一源/漏区和第二源/漏区，使得在第一源/漏层的内侧形成有体区，其中形成源/漏区的工艺使第二堆叠的至少表面部分转换为低阻材料，并且其中所述体区与沟道层在竖直方向上交迭；
绕第一堆叠中的沟道层的外周形成栅堆叠；以及
形成到支撑衬底的第一接触部，
其中，所述体区相比于所述第一源/漏层的其他部分为未掺杂或低掺杂。
18.根据权利要求17所述的方法，其中，支撑衬底、绝缘层和第一源/漏层为绝缘体上半导体SOI衬底。
19.根据权利要求17所述的方法，其中，沟道层为半导体材料。
20.根据权利要求17所述的方法，其中，形成源/漏区包括：
在第一堆叠中的沟道层的外周形成牺牲栅；
对第一堆叠和第二堆叠进行掺杂。
21.根据权利要求20所述的方法，其中，对第一堆叠和第二堆叠进行掺杂包括：
在第一堆叠和第二堆叠的表面上形成掺杂剂源层；以及
从掺杂剂源层向第一堆叠和第二堆叠中驱入掺杂剂。
22.根据权利要求20所述的方法，还包括：
在存在牺牲栅的情况下，在第一堆叠和第二堆叠的表面上形成硅化物层、锗化物层或硅锗化物层。
23.根据权利要求21所述的方法，其中，在驱入掺杂剂的操作中，控制掺杂剂向第一堆叠中的驱入程度，使得驱入的掺杂剂基本上在横向上相对于第一堆叠中的沟道层的外周处于外侧。
24.根据权利要求20所述的方法，其中，形成牺牲栅包括：
对于第一堆叠，选择性刻蚀沟道层，使得沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；
在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成所述牺牲栅。
25.根据权利要求17至24中任一项所述的方法，其中，形成栅堆叠包括：
在衬底上形成隔离层，所述隔离层露出沟道层的外周；
在隔离层上绕沟道层的外周形成栅堆叠。
26.根据权利要求17至24中任一项所述的方法，还包括：
在第一堆叠和第二堆叠上方形成接触插塞。
27.根据权利要求17所述的方法，还包括：
在支撑衬底中形成阱区，其中阱区与体区在竖直方向上至少部分地交迭，其中第一接触部进入所述阱区中。
28.根据权利要求27所述的方法，还包括：
在阱区中形成接触区，所述接触区的掺杂浓度高于阱区的掺杂浓度，其中第一接触部进入所述接触区中。
29.一种电子设备，包括至少部分地由如权利要求1至16中任一项所述的半导体器件形成的集成电路。
30.根据权利要求29所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
31.根据权利要求29所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
Priority Applications (1)
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