CN113659012A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents
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Abstract
公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；以及绕沟道层的外周形成的栅堆叠。
Description
本申请是申请号为201610872436.9的中国发明专利申请(申请日：2016年9月30日；发明名称：半导体器件及其制造方法及包括该器件的电子设备)的分案申请。
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制栅长的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；以及绕沟道层的外周形成的栅堆叠。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置第一半导体层；在第一半导体层上形成第二半导体层，其中在第一半导体层与第二半导体层之间存在由掺杂浓度突变定义的界面；在第二半导体层上形成第三半导体层，其中在第二半导体层与第三半导体层之间存在由掺杂浓度突变定义的界面；在第一半导体层、第二半导体层和第三半导体层中限定该半导体器件的有源区；以及绕第二半导体层的外周形成栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入，从而栅堆叠可以嵌入该凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1～10示出了根据本公开实施例的制造半导体器件的流程的示意图；以及
图11～13示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置且彼此邻接的第一源/漏层、沟道层和第二源/漏层。在此，这些层之间的界面可以由浓度突变来限定。例如，在第一源/漏层与沟道层之间以及在沟道层与第二源/漏层均可以具有由掺杂浓度突变定义的界面。这种掺杂浓度突变例如是从第一或第二源/漏层到沟道层由高变低，其变化量级为10-1000倍每10纳米。因此，在本公开中，第一源/漏层、沟道层和第二源/漏层不限于由不同的材料来形成，而是可以包括相同的材料如硅。例如，第一、第二源/漏层可以包括重掺杂的硅(掺杂浓度例如为1E18-1E21cm-3)，而沟道层可以包括轻掺杂或未掺杂的硅(掺杂浓度例如为1E15-1E19cm-3)。
在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以绕沟道层的外周形成。于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层与源/漏层可以是共晶体。
根据本公开的实施例，第一源/漏层、沟道层和第二源/漏层均可以通过外延生长来形成。另外，沟道层相对于第一、第二源/漏层可以具备刻蚀选择性，以便于使得沟道层的外周相对于第一、第二源/漏层的外周凹入。这种刻蚀选择性例如是由于它们之间的不同掺杂特性而导致的。例如，沟道层可以具有与第一、第二源/漏层不同的掺杂浓度和/或掺杂类型。
这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第一半导体层。如上所述，可以通过衬底自身或者通过在衬底上外延生长来设置第一半导体层。接着，可以在第一半导体层上形成(例如，外延生长)第二半导体层，并可以在第二半导体层上形成(例如，外延生长)第三半导体层。在外延生长时，可以控制所生长的各层特别是第二半导体层的厚度。
所生长的这些半导体层可以具有一定的掺杂特性(例如，通过原位掺杂)，使得在第一半导体层与第二半导体层之间可以存在由掺杂浓度突变定义的界面，且在第二半导体层与第三半导体层之间可以存在由掺杂浓度突变定义的界面。例如，掺杂浓度突变可以是从第一或第二半导体层到第二半导体层由高变低，其变化量级为10-1000倍每10纳米。
这些半导体层可以包括相同的半导体材料例如硅。例如，第一、第三半导体层可以包括重掺杂的硅(例如，掺杂浓度为1E18-1E21cm-3)，且第二半导体层包括轻掺杂或未掺杂的硅(例如，掺杂浓度为1E15-1E19cm-3)。尽管它们均包括硅，但是由于不同的掺杂特性，第二半导体层相对于第一、第三半导体层可以具有刻蚀选择性。
对于叠置的第一半导体层、第二半导体层和第三半导体层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。为了便于在后继工艺中连接第一半导体层中形成的源/漏区，对第一半导体层的刻蚀可以只针对第一半导体层的上部，从而第一半导体层的下部可以延伸超出其上部的外周。然后，可以绕沟道层的外周形成栅堆叠。
另外，可以使第二半导体层的至少一部分外周相对于第一、第三半导体层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。
如上所述，在第二半导体层与第一、第三半导体层包括相同的半导体材料的情况下，第一半导体层、第二半导体层和第三半导体层可以处理为使得第二半导体层相对于第一、第三半导体层具有不同的掺杂特性并因此具有刻蚀选择性。
可以有多种方式来进行处理以便使沟道层与第一、第二源/漏层具有不同的掺杂特性。例如，如上所述，第一、第三半导体层可以重掺杂(例如，在生长时原位掺杂，或者通过离子注入等)，而第二半导体层可以轻掺杂(例如，在生长时原位掺杂，或者通过离子注入等)或不掺杂。
为了提供更好的刻蚀选择性，可以从第二半导体层的外周向第二半导体层的一部分中驱入掺杂剂。于是，第二半导体层中驱入有掺杂剂的这部分相对于第二半导体层的其余部分可以具有刻蚀选择性。例如，驱入的掺杂剂与第一、第三半导体层中的掺杂类型相反，这样该部分相对于第一、第三半导体层也具有刻蚀选择性。在驱入掺杂剂的过程中，可能利用热退火等工艺，从而可以使第一半导体层与第二半导体层之间的掺杂浓度突变界面推进到第二半导体层中，且使第二半导体层与第三半导体层之间的掺杂浓度突变界面推进到第二半导体层中。
另外，在激活所掺杂的杂质时，可能利用热退火等工艺，从而也可以使第一半导体层与第二半导体层之间的掺杂浓度突变界面推进到第二半导体层中，且使第二半导体层与第三半导体层之间的掺杂浓度突变界面推进到第二半导体层中。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1～10示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成第一半导体层1003、第二半导体层1005和第三半导体层1007。根据本公开的实施例，第一半导体层1003、第二半导体层1005和第三半导体层1007可以包括相同的半导体材料，例如硅，更具体地，单晶硅。第一半导体层1003的厚度可以为约10-100nm，第二半导体层1005的厚度可以为约10-100nm，第三半导体层1007的厚度可以为约10-100nm。
在外延生长第一半导体层1003和第三半导体层1007时，可以对它们进行原位掺杂。例如，对于p型器件，可以进行p型掺杂；对于n型器件，可以进行n型掺杂。由于随后将在第一半导体层1003和第三半导体层1007中形成器件的源/漏区，故而它们可以被重掺杂，例如掺杂浓度为约1E18-1E21cm-3。在外延生长第二半导体层1005时，可以不对其进行掺杂，或者将其原位掺杂为轻掺杂，例如掺杂浓度为约1E15-1E19cm-3。例如，对于p型器件，可以进行n型掺杂；对于n型器件，可以进行p型掺杂，以便调节器件的阈值电压(Vt)。在此，尽管以原位掺杂为例进行描述，但是本公开不限于此。例如，也可以通过离子注入、气相驱入(drive-in)等方式来进行掺杂。
于是，在第一半导体层1003与第二半导体层1005之间可以存在由掺杂浓度突变定义的界面，且在第三半导体层1007与第二半导体层1005之间同样可以存在由掺杂浓度突变定义的界面。这种“界面”可以有一定的厚度，在该区域内掺杂浓度变化量级在10-1000倍每10纳米，而在该区域外，掺杂浓度可能实质上不变或者变化较小例如小于10倍每10纳米。
另外，为例抑制掺杂剂扩散(特别是从第一、第三半导体层向第二半导体层扩散)，可以采用低温外延生长工艺，例如在低于800℃的温度下优选地在500℃-800℃的温度范围内进行外延生长。
接下来，可以限定器件的有源区。例如，这可以如下进行。具体地，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在图1所示的第一半导体层1003、第二半导体层1005和第三半导体层1007的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中，大致圆形)，并以构图后的光刻胶为掩模，依次对第三半导体层1007、第二半导体层1005和第一半导体层1003进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到第一半导体层1003中，但并未进行到第一半导体层1003的底面处。于是，刻蚀后第三半导体层1007、第二半导体层1005以及第一半导体层1003的上部形成柱状(在本示例中，圆柱状)。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶。
然后，如图3所示，可以使第二半导体层1005的外周相对于第一半导体层1003和第三半导体层1007的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于第一半导体层1003和第三半导体层1007，进一步选择性刻蚀第二半导体层1005来实现。在此，尽管第二半导体层1005与第一半导体层1003、第三半导体层1007同样为硅，但是由于掺杂特性的不同，从而彼此之间具有一定的刻蚀选择性。例如，可以使用TMAH溶液，相对于重掺杂的第一半导体层1003、第三半导体层1007，湿法腐蚀未掺杂或轻掺杂的第二半导体层1005。
这样，就限定了该半导体器件的有源区(刻蚀后的第一半导体层1003的上部、第二半导体层1005和第三半导体层1007)。在该示例中，有源区大致呈柱状。在有源区中，第一半导体层1003的上部和第三半导体层1007的外周实质上对准，而第二半导体层1005的外周相对凹入。
当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈椭圆形、方形、矩形等。
在第二半导体层1005相对于第一半导体层1003的上部和第三半导体层1007的外周而形成的凹入中，随后将形成栅堆叠。为避免后继处理对于第二半导体层1005造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图3所示的结构上淀积氮化物，然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮化物可仅留在凹入内，形成牺牲栅1009，如图4所示。这种情况下，牺牲栅1009可以基本上填满上述凹入。
接下来，可以通过例如退火，激活第一半导体层1003和第三半导体层1007中的掺杂剂，以在第一半导体层1003和第三半导体层1007中分别形成源/漏区1011-1、1011-2，如图5中的阴影部分所示。另外，第一半导体层1003和第三半导体层1007中的掺杂剂可能扩散进入第二半导体层1005中，从而在第二半导体层1005的上下两端处形成一定的掺杂分布，如图中的椭圆虚线圈所示。这种掺杂分布可以降低器件导通时源/漏区与沟道之间的电阻，从而提升器件性能。这种情况下，第一半导体层1003与第二半导体层1005之间的掺杂浓度突变界面可以推进到第二半导体层1005中，且第三半导体层1007与第二半导体层1005之间的掺杂浓度突变界面同样可以推进到第二半导体层1005中。
在此，可以将有源区中第一半导体层1003与第二半导体层1005之间的掺杂浓度突变界面之下的部分称作“第一源/漏层”(具体地，第一半导体层1003的上部，以及在上述第一半导体层1003与第二半导体层1005之间的掺杂浓度突变界面推进到第二半导体层1005中的情况下，还包括第二半导体层1005与第一半导体层1003相邻的一部分)，将有源区中第三半导体层1007与第二半导体层1005之间的掺杂浓度突变界面之上的部分称作“第二源/漏层”(具体地，第三半导体层1007，以及在上述第三半导体层1007与第二半导体层1005之间的掺杂浓度突变界面推进到第二半导体层1005中的情况下，还包括第二半导体层1005与第三半导体层1007相邻的一部分)，且它们之间的部分称作“沟道层”(具体地，第二半导体层1005或其中部)。源/漏区可以形成在第一、第二源漏层中，而沟道区可以形成在沟道层中。
可以在有源区周围形成隔离层，以实现电隔离。例如，如图6所示，可以在图5所示的结构上淀积氧化物，并对其回蚀，以形成隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在此，隔离层1013的顶面可以位于第二半导体层1005的顶面与底面之间，更具体地，可以位于沟道层的顶面与底面之间(也即，第一半导体层1003与第二半导体层1005之间的掺杂浓度突变界面跟第三半导体层1007与第二半导体层1005之间的掺杂浓度突变界面之间)，这有助于更好地形成自对准的栅堆叠。
在形成隔离层时，可以保留牺牲栅1009，以避免隔离层的材料进入要容纳栅堆叠的上述凹入中。之后，可以去除牺牲栅1009，以释放该凹入中的空间。例如，可以相对于隔离层1013(氧化物)以及第三半导体层1007(硅)和第二半导体层1005(硅)，选择性刻蚀牺牲栅1009(氮化物)。
然后，如图7所示，可以在凹入中形成栅堆叠。具体地，可以在图6所示的结构(去除牺牲栅1009)上依次淀积栅介质层1015和栅导体层1017，并对所淀积的栅导体层1017(以及可选地栅介质层1015)进行回蚀，使其在凹入之外的部分的顶面不高于且优选低于第二半导体层1005的顶面。例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还可以形成功函数调节层(未示出)。在形成栅介质层1015之前，还可以形成例如氧化物的界面层。
这样，栅堆叠可以嵌入并自对准到凹入中，从而可以自对准于第二半导体层1005中形成的沟道区。
根据本公开的实施例，栅介质层1015、栅导体层1017和功函数调节层中至少之一可以带应力或应变。例如，对于p型器件，栅介质层1015、栅导体层1017和功函数调节层的总应力可以为拉应力，这会在沟道中导致沿源漏方向(图中竖直方向)的压应力；对于n型器件，栅介质层1015、栅导体层1017和功函数调节层的总应力可以为压应力，这会在沟道中导致沿源漏方向(图中竖直方向)的拉应力。由于第三半导体层1007能自由移动，所以这种结构能够产生比平面型器件或者FinFET大得多的应力，从而可以大大改善器件性能。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，如图8所示，可以在图7所示的结构上形成光刻胶1019。该光刻胶1019例如通过光刻构图为覆盖栅堆叠露于凹入之外的一部分(在该示例中，图中左半部)，且露出栅堆叠露于凹入之外的另一部分(在该示例中，图中右半边)。
然后，如图9所示，可以光刻胶1019为掩模，对栅导体层1017进行选择性刻蚀如RIE。这样，栅导体层1017除了留于凹入之内的部分之外，被光刻胶1019遮挡的部分得以保留。随后，可以通过该部分来实现到栅堆叠的电连接。
根据另一实施例，也可以进一步对栅介质层1015进行选择性刻蚀如RIE(图中未示出)。之后，可以去除光刻胶1019。
然后，可以如图10所示，在图9所示的结构上形成层间电介质层1021。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021。在层间电介质层1021中，可以形成到源/漏区1011-1的接触部1023-1、到源/漏区1011-2的接触部1023-2以及到栅导体层1017的接触部1023-3。这些接触部可以通过在层间电介质层1021以及隔离层1013中刻蚀孔洞，并在其中填充导电材料如金属来形成。
由于栅导体层1017延伸超出有源区外周，从而可以容易地形成它的接触部1023-3。另外，由于第一半导体层1003的下部延伸超出有源区之外，从而可以容易地形成它的接触部1023-1。
在该示例中，刻蚀进行到第一半导体层1003中，但并未进行到第一半导体层1003的底面处，以便于如上所述制造到第一半导体层1003的1023-1。但是，本公开不限于此，对第一半导体层1003的刻蚀也可以进行至第一半导体层1003的底面。这种情况下，可以在衬底中靠近表面处形成与第一半导体层1003邻接的阱区，可以通过该阱区与第一半导体层1003电接触。
如图10所示，根据该实施例的半导体器件包括沿竖直方向叠置的第一源/漏、沟道层和第二源/漏层。在第一源/漏层中形成了源/漏区1011-1，在第二源/漏层中形成了源/漏区1011-2。沟道层横向凹入，栅堆叠(1015/1017)绕沟道层的外周形成，且嵌于该凹入中。
在该示例中，第一半导体层1003是在衬底1001上另外生长的半导体层。但是，本公开不限于此。例如，可以通过衬底1001自身来提供该半导体层。这种情况下，可以将衬底1001中充当半导体层的部分进行掺杂(参见以上对第一半导体层1003的掺杂的描述)。
图11～13示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。以下，将主要描述本实施例与上述实施例的不同之处。
在如图1所示，在衬底1001上设置了第一半导体层1003、第二半导体层1005和第三半导体层1007之后，如图11所示，可以在它们的侧壁上形成掺杂剂源层1101。例如，掺杂剂源层1101可以包括氧化物如氧化硅，其中含有掺杂剂，所含掺杂剂的浓度为约0.01％-5％，厚度为约2-5nm。对于n型器件，可以包含p型掺杂剂；对于p型器件，可以包含n型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图11所示结构的表面上。
然后，如图12所示，可以通过例如退火，将掺杂剂源层1101中包含的掺杂剂驱入有源区中，如图中的阴影部分所示。在此，可以控制退火时间，使得掺杂剂源层1101中的掺杂剂并未扩散到整个有源区中，而是仅扩散到有源区的一部分中。因此，如阴影部分所示的扩散区域呈现为同掺杂剂源层1101具有大致相同的形状、且具有一定厚度的区域。图中以虚线示意性示出了该区域的边界。之后，可以去除掺杂剂源层1101。
在此，第一半导体层1003和第三半导体层1007自身是n型(对于n型器件)或p型(对于p型器件)重掺杂的，且从掺杂剂源层1101进入其中的与之掺杂类型相反的掺杂剂没有使其掺杂类型反转，即，仍然保持为n型(对于n型器件)或p型(对于p型器件)重掺杂。但是，第二半导体层1005中靠近外周的一部分可以被来自掺杂剂源层1101的掺杂剂改变为p型(对于n型器件)或n型(对于p型器件)重掺杂，例如掺杂浓度高于1E19cm-3(但是可以仍然低于第一半导体层1003和第三半导体层1007中的掺杂浓度)。通过这种处理，一方面，第二半导体层1005中的重掺杂部分由于与重掺杂的第一半导体层1003和第三半导体层1007具有相反的掺杂类型，从而相对于第一半导体层1003和第三半导体层1007可以具有较高的刻蚀选择性；另一方面，第二半导体层1005中的重掺杂部分相对于第二半导体层1005中的其余部分(未掺杂或轻掺杂)也可以具有较高的刻蚀选择性。
于是，如图13所述，可以通过选择性刻蚀，去除第二半导体层1005中的重掺杂部分，从而使得第二半导体层1005的外周相对于第一半导体层1003和第三半导体层1007的外周凹入。例如，可以使用TMAH溶液，湿法腐蚀第二半导体层1005中的重掺杂部分。
之后的处理可以与前述实施例中相同，在此不再赘述。
在该实施例中，通过掺杂剂源层来实现上述掺杂分布，以实现所需的刻蚀选择性。但是，本公开不限于此。例如，可以通过等离子体掺杂、倾斜离子注入等方式，在有源区(第一半导体层1003、第二半导体层1005和第三半导体层1007)的侧壁上形成掺杂区，然后从该掺杂区向内驱入掺杂剂，来实现上述掺杂分布。
另外，在该实施例中，在驱入掺杂剂时，可能使用退火处理，这可以使得第一半导体层1003和第三半导体层1007中的掺杂剂进入第二半导体层1005中，从而如上所述可以使得第一半导体层与第二半导体层之间的掺杂浓度突变界面推进到第二半导体层中且第二半导体层与第三半导体层之间的掺杂浓度突变界面推进到第二半导体层中，这意味着栅长(相对于第二半导体层1005的厚度)将变短。因此，可以将第二半导体层1005的厚度设置为相对较厚，例如约40-150nm。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (14)
1.一种半导体器件，包括：
衬底；
依次叠置在衬底上且彼此邻接的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层与沟道层之间以及沟道层与第二源/漏层具有由掺杂浓度突变定义的界面；沟道层的外周相对于第一、第二源/漏层的外周向内凹入；以及
绕沟道层的外周形成的栅堆叠；
其中，栅堆叠包括位于第一源/漏层和第二源/漏层之间的靠近沟道层的第一部分栅堆叠和位于第一源/漏层和第二源/漏层之外远离沟道层的第二部分栅堆叠，所述第一部分栅堆叠的上表面与沟道层的上表面基本共面，所述第一部分栅堆叠的下表面与沟道层的下表面基本共面；所述第二部分栅堆叠的下表面高于所述第一部分栅堆叠的下表面，或者所述第二部分栅堆叠的上表面低于所述第一部分栅堆叠的上表面。
2.根据权利要求1所述的半导体器件，其中，掺杂浓度突变从第一或第二源/漏层到沟道层由高变低，其变化量级为10-1000倍每10纳米。
3.根据权利要求1所述的半导体器件，还包括：
在衬底上形成的隔离层，其中隔离层的顶面处于沟道层的顶面与底面之间，所述第二部分栅堆叠形成于所述隔离层之上。
4.根据权利要求1所述的半导体器件，其中，沟道层与第一、第二源/漏层包括相同的半导体材料。
5.根据权利要求4所述的半导体器件，其中，第一、第二源/漏层包括重掺杂的硅，且沟道层包括轻掺杂或未掺杂的硅。
6.根据权利要求5所述的半导体器件，其中，第一源/漏层和第二源/漏层中的掺杂浓度为1E18-1E21cm-3，沟道层中的掺杂浓度为1E15-1E19cm-3。
7.根据权利要求1所述的半导体器件，其中，沟道层包括单晶半导体材料。
8.根据权利要求1所述的半导体器件，其中，第一源/漏层、沟道层和第二源/漏层分别是外延生长的半导体层。
9.根据权利要求1所述的半导体器件，其中，栅堆叠包括依次叠置的栅介质层、功函数调节层和栅导体层，栅介质层、功函数调节层和栅导体层中至少之一带应力。
10.根据权利要求9所述的半导体器件，其中，对于n型器件，栅介质层、功函数调节层和栅导体层的总应力为压应力；对于p型器件，栅介质层、功函数调节层和栅导体层的总应力为拉应力。
11.根据权利要求9所述的半导体器件，其中，对于n型器件，沟道中沿源漏方向的总应力为拉应力；对于p型器件，沟道中沿源漏方向的总应力为压应力。
12.一种电子设备，包括由如权利要求1～11中任一项所述的半导体器件形成的集成电路。
13.根据权利要求12所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
14.根据权利要求12所述的电子设备，其中，所述电子设备包括智能电话、计算机、可穿戴智能设备、移动电源。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140191178A1 (en) * | 2013-01-08 | 2014-07-10 | Stmicroelectronics (Rousset) Sas | Method of fabricating a vertical mos transistor |
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Patent Citations (4)
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|---|---|---|---|---|
| US20140191178A1 (en) * | 2013-01-08 | 2014-07-10 | Stmicroelectronics (Rousset) Sas | Method of fabricating a vertical mos transistor |
| TW201604924A (zh) * | 2014-02-10 | 2016-02-01 | 台灣積體電路製造股份有限公司 | 奈米線直徑的多重尺寸改善驅動電流之半導體結構及方法 |
| US20150295040A1 (en) * | 2014-04-14 | 2015-10-15 | Taiwan Semiconductor Manufacturing Company Limited | Systems and methods for fabricating vertical-gate-all-around transistor structures |
| US20150380539A1 (en) * | 2014-06-27 | 2015-12-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal Gate of Gate-All-Around Transistor |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
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| GR01 | Patent grant | ||
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