CN113380893A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：在衬底上实质上沿竖直方向延伸的有源区；绕有源区在竖直方向上的中间段的至少部分外周形成的栅堆叠，其中有源区包括与栅堆叠相对的沟道区以及分别在沟道区在竖直方向上的相对两侧的第一源/漏区和第二源/漏区，其中，栅堆叠包括栅介质层、功函数调节层以及栅电极材料层，功函数调节层介于栅电极材料层与沟道区之间；以及第一低k介质层，从功函数调节层的第一端延伸以围绕栅电极材料层靠近沟道区一侧的端部的第一拐角。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
另外，希望降低器件中的栅致漏极泄漏(GIDL，Gate Induced Drain Leakage)。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够降低栅致漏极泄漏(GIDL，Gate Induced Drain Leakage)的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：在衬底上实质上沿竖直方向延伸的有源区；绕有源区在竖直方向上的中间段的至少部分外周形成的栅堆叠，其中有源区包括与栅堆叠相对的沟道区以及分别在沟道区在竖直方向上的相对两侧的第一源/漏区和第二源/漏区，其中，栅堆叠包括栅介质层、功函数调节层以及栅电极材料层，功函数调节层介于栅电极材料层与沟道区之间；以及第一低k介质层，从功函数调节层的第一端延伸以围绕栅电极材料层靠近沟道区一侧的端部的第一拐角。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置实质上沿竖直方向延伸的有源区；使有源区在竖直方向上的中间段相对于有源区在竖直方向上的下段和上段在横向上凹入；沿有源区的中间段相对于下段和上段形成的凹入的表面形成栅介质层和功函数调节层；在形成有栅介质层和功函数调节层的凹入中形成第一位置保持层；以第一位置保持层为掩模，对功函数调节层进行选择性刻蚀，从凹入中去除部分功函数调节层，以在凹入中形成间隙，间隙露出第一位置保持层靠近有源区的端部的至少一个拐角；沿着有源区的表面形成低k介质层，低k介质层填充间隙且与功函数调节层相接；去除第一位置保持层，以释放凹入中的空间；以及形成栅电极材料层，栅电极材料层填充空间。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，在竖直型器件的栅电极材料层的至少一个拐角处引入低k介质层，以降低GIDL。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至13示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图；
图14至16示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图17至19示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图20和21示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；
图22至25示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本公开的实施例涉及竖直型半导体器件。所谓“竖直型”半导体器件，是指其有源区(特别是沟道区)相对于衬底在竖直方向(例如，垂直于或实质上垂直于衬底表面的方向)上延伸。有源区可以由单晶半导体材料构成，以改善器件性能。绕有源区在竖直方向上的中间段的(至少部分)外周，可以形成栅堆叠。与栅堆叠相对，可以在有源区特别是中间段中建立沟道区。在有源区的相对两侧(即，中间段相对两侧的上段、下段)中可以形成源/漏区，源/漏区之间可以通过沟道区而电导通。例如，栅堆叠可以包括栅介质层、功函数调节层和栅电极材料层。
功函数调节层介于栅介质层与栅电极材料层之间延伸。根据本公开的实施例，在栅电极材料层靠近沟道区一侧的端部，从栅电极材料层的至少一个拐角(考虑到制造工艺的便利性，例如上部拐角)，去除功函数调节层，并代之以低k介质层，以降低降低栅致漏极泄漏(GIDL，Gate Induced Drain Leakage)。也即，在栅电极材料层靠近沟道区一侧的端部，栅电极材料层的至少一个拐角(例如，上部拐角)可以被低k介质层围绕。低k介质层可以仅设置在漏侧(例如，上部)，从而得到非对称结构，于是，既可以兼顾有效的GIDL抑制，又可以实现较大的开态电流。
这种低k介质层可以延伸以形成栅侧墙(将源/漏区与栅彼此电隔离的结构)，或者可以仅在相应拐角周围局部延伸。在局部延伸的情况下，可以另外设置侧墙。侧墙可以增大栅堆叠中的导体层与源/漏区之间的间隔或者说电隔离距离，从而可以降低寄生电容，特别是在栅堆叠中的导体层厚度增大以便降低电阻的情况下。因为如果导体层厚度较大，则导体层与源/漏区之间的交迭可能增大，由此导致寄生电容增大，而侧墙可以抑制寄生电容的增大。
沟道区的端部可以由沟道区与源/漏区之间的掺杂浓度界面来限定。例如，如果在某一方向(例如，竖直方向)上的预定范围(例如，10纳米)内掺杂浓度的改变超过一定阈值(例如，变化量级为10至1000倍)，则该预定范围可以称为该方向上的掺杂浓度界面。关于这种“预定范围”和“阈值”，本领域技术人员可以根据实际工艺条件来设定。而且，这种掺杂浓度界面是可检测的。例如，可以沿着该方向检测掺杂浓度，并获得该方向上的掺杂浓度变化，可以将该方向上单位长度上的掺杂浓度变化最剧烈之处视为掺杂浓度界面。在以下有源区通过源/漏层与沟道层的堆叠来形成的实施例中，沟道区的端部也可以对应于沟道层的端部，尽管它们可能并不完全等同。
如下所述，这种低k电介质层以及侧墙可以自对准的方式形成。具体地，低k电介质层和侧墙可以自对准于沟道区的上端和/或下端。在此，所谓“自对准”，并不一定意味着“完全”对准。自对准是指结构之间的相对位置，基本上不受工艺波动特别是光刻波动的影响。这种自对准的结构是可检测的。例如，在集成电路(IC)中可以存在多个这样的器件，如果是自对准的结构，则各器件中低k电介质层和侧墙相对于沟道区端部的位置关系可以保持实质上不变；而如果不是自对准的结构，则这种相对位置关系在器件之间可以存在工艺波动。
低k介质层可以包括横向延伸部分和竖直延伸部分，它们所成的角围绕相应拐角。在此，“自对准”可以是指低k介质层的横向延伸部分或竖直延伸部分自对准于沟道区的相应端部。低k介质层的竖直延伸部分可以与功函数调节层相接。另外，低k介质层还可以包括另外的竖直延伸部分，其与横向延伸部分所成的角可以围绕有源区与栅堆叠相对的角部。
根据本公开的实施例，栅电极材料层靠近沟道区一侧的端部可以包括上部的第一表面、下部的第二表面以及面向沟道区的第三表面，功函数调节层可以在第三表面上延伸。低k介质层可以从栅电极材料层的第一表面和/或第二表面延伸到第三表面上，以与功函数调节层相接。
根据本公开的实施例，有源区的中间段相对于下段和上段可以在横向上凹入，这有利于自对准工艺。这种情况下，功函数调节层可以设于中间段相对于下段和上段所形成的凹入中，而栅电极材料层靠近沟道区一侧的端部可以嵌入到该凹入中。
根据本公开的实施例，有源区可以由依次叠置的第一源/漏层(上述“下段”)、沟道层(上述“中间段”)和第二源/漏层(上述“上段”)来形成。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。源/漏区可以基本上形成在第一源/漏层和第二源/漏层中，且沟道区可以基本上形成在沟道层中。栅堆叠可以自对准于沟道层。栅长可以由沟道层自身的厚度来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。
例如，第一源/漏层可以是半导体衬底自身。这种情况下，沟道层可以是在衬底上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。备选地，第一源/漏层可以是在衬底上外延生长的半导体层。这种情况下，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。分别生长的半导体层之间可以具有晶体界面。为容易地实现中间段的相对凹入，沟道层相对于第一源/漏层、第二源/漏层可以具有刻蚀选择性。
这种半导体器件例如可以如下制造。
可以在衬底上设置竖直有源区，并使有源区的中间段相对凹入。可以大致共形的方式沿有源区的表面形成栅介质层和功函数调节层，然后在凹入中形成第一位置保持层。可以第一位置保持层为掩模，对功函数调节层进行选择性刻蚀，以部分地去除功函数调节层，从而在凹入中形成间隙。可以从第一位置保持层在靠近有源区一侧的端部的至少一个拐角处去除功函数调节层。之后，可以形成低k介质层。低k介质层可以进入上述间隙中，与功函数材料层相接。例如，低k介质层可以侧墙工艺形成。
还可以进一步选择性刻蚀低k介质层，以释放部分间隙。可以通过例如侧墙形成工艺，来形成其他材料的侧墙。侧墙可以填充所释放的部分间隙，并与留下的低k介质层相接。在此，可以采用不同的电介质材料来形成低k介质层和侧墙，以优化器件性能。
之后，可以进行替代栅工艺，来形成栅堆叠。例如，可以去除第一位置保持层，释放凹入中的空间。可以形成栅堆叠，栅堆叠的端部嵌入到凹入中。低k介质层因此围绕栅堆叠的端部(占据了第一位置保持层原本所在位置)的至少一个拐角。
在有源区的下段和上段中可以形成源/漏区。例如，这可以通过对有源区的下段和上段进行掺杂来实现。例如，可以进行离子注入、等离子体掺杂，或者在生长第一源/漏层、第二源/漏层时原位掺杂。根据一有利实施例，可以在上述凹入中，形成第二位置保持层，然后在有源区的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂驱入有源区中。第二位置保持层可以阻止掺杂剂源层中的掺杂剂直接进入有源区的中间段(沟道区)。但是，可以有部分掺杂剂经由上段、下段而分别进入中间段的上端、下端。这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至13示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成沟道层1003和另一半导体层1005。沟道层1003可以限定沟道区的位置，其厚度可以对应于希望得到的栅长，例如为约10nm-100nm；半导体层1005可以限定上部源/漏区的位置，厚度例如为约30nm-100nm。衬底1001及其上生长的各层可以是单晶的半导体层，且相邻的层之间可以具有刻蚀选择性。例如，沟道层1003可以包括SiGe(Ge的原子百分比例如为约10％-40％)，半导体层1005可以包括Si。
接下来，可以限定器件的有源区。例如，这可以如下进行。具体地，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在图1所示的衬底1001、沟道层1003和半导体层1005的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需形状(在该示例中，圆角矩形，短边例如为约10nm-30nm)，并以构图后的光刻胶为掩模，依次对半导体层1005、沟道层1003和衬底1001进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到衬底1001中，但并未进行到衬底1001的底面处。于是，刻蚀后半导体层1005、沟道层1003以及衬底1001的上部形成柱状。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶。
这样，就限定了该半导体器件的有源区(刻蚀后的衬底1001的上部、沟道层1003和半导体层1005)。在该示例中，有源区大致呈柱状。注意，由于后继工艺，有源区的形状可能发生变化，但总体上仍呈竖直柱状。
当然，有源区的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区可以呈圆形(例如，直径为约10nm-30nm)、方形(例如，边长为约10nm-30nm)等，或者为了优化器件性能如迁移率等而呈多边形。
为了有助于进行自对准工艺，如图3所示，可以使沟道层1003的外周相对于衬底1001和半导体层1005的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于衬底1001和半导体层1005，进一步选择性刻蚀沟道层1003来实现。如此形成的凹入可以自对准于沟道层1003。为更好地控制刻蚀深度，可以采用原子层刻蚀(ALE)。根据示例，可以使用氢(H)和/或氦(He)来使沟道层1003(在此，SiGe)改性，然后通过湿法腐蚀或NH3、NF3等基团来去除改性的层。可以重复此处理，直至实现所需的刻蚀深度。
或者，也可以使用数字刻蚀。例如，通过例如热处理，使衬底1001、沟道层1003和半导体层1005的表面氧化，然后去除它们各自的表面氧化层。在沟道层1003是SiGe且衬底1001和半导体层1005为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的刻蚀深度。
在沟道层1003相对于衬底1001的上部和半导体层1005的外周而形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1003造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“位置保持层”或“牺牲栅”)。例如，这可以通过在图3所示的结构上淀积氮化物(例如，氮化硅)，然后对淀积的氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，从而氮化物可以实质上仅留在凹入内，形成位置保持层1007，如图4所示。这种情况下，位置保持层1007可以基本上填满上述凹入。
接下来，可以在衬底1001和半导体层1005中形成源/漏区。这可以通过对衬底1001和半导体层1005进行掺杂来形成。例如，这可以如下进行。
具体地，如图5所示，可以在图4所示的结构上形成掺杂剂源层1009。例如，掺杂剂源层1009可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图4所示结构的表面上。接着，可以通过例如退火，使掺杂剂源层1009中包含的掺杂剂进入有源区中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在衬底1001中形成源/漏区之一1011-1，且在半导体层1005中形成另一源/漏区1011-2。之后，可以去除掺杂剂源层1009。
在图5中，以虚线示意性示出了掺杂区的前锋面，该前锋面可以限定源/漏区与其他区域(例如，沟道区，其中可能为低掺杂或未有意掺杂)之间的界面。例如，在一示例中，该界面可以由约5E18-1E19cm-3的掺杂浓度来限定。在以下图示中，为了清楚起见，不再以阴影示出源/漏区，而仅仅以虚线示意性示出源/漏区的边界。
另外，尽管有位置保持层1007存在，但是掺杂剂也可以经由衬底1001和半导体层1005而进入沟道层1003中，从而在沟道层1003的上下两端处形成一定的掺杂分布，特别是与位置保持层1007的上下两端分别形成一定的交迭。这种掺杂分布(可以形成延伸区，在此也作为源/漏区的一部分)可以降低器件导通时源/漏区之间的电阻，从而提升器件性能。由于掺杂在上下两端基本上同等进行，故而掺杂分布在沟道层1003的上下两端进入沟道层1003中的程度可以基本上相同。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图4中结构的表面进行共形掺杂)等方式，来形成源/漏区。或者，在以上结合图1描述的处理中，可以在衬底1001中形成阱区，然后在之上生长沟道层1003，接着在沟道层1003上生长半导体层1005时对其进行原位掺杂。在生长沟道层1003时，也可以对其进行原位掺杂，以便调节器件的阈值电压(Vt)。
在该示例中，掺杂剂源层1009包括沿衬底1001的水平表面延伸的部分，从而衬底1001中形成的掺杂区延伸超出柱状有源区的外周。这样，在后继工艺中可以容易地通过该掺杂区电连接到源/漏区1011-1。
另外，还可以在源/漏区的表面进行硅化处理，以降低接触电阻。例如，可以在图5所示的结构(去除掺杂剂源层1009)上淀积金属如Ni或NiPt(Pt的含量为约1-10％)(未示出)，然后在例如约200-600℃的温度下进行退火，使得金属与有源区中的半导体元素如Si发生反应从而生成硅化物(在此，NiSi或NiPtSi)层(未示出)。之后，可以去除未反应的剩余金属。
可以在有源区周围形成隔离层，以实现电隔离。例如，如图6所示，可以在图5所示的结构(去除掺杂剂源层1009)上淀积氧化物(例如，氧化硅)，并对其回蚀如RIE，以形成隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在常规工艺中，为降低随后在隔离层1013上形成的栅堆叠与源/漏区1011-1之间的交迭，通常会将隔离层1013的顶面设置为高于源/漏区1011-1的顶面或者沟道层1003的底面。与此不同，根据本公开的实施例，隔离层1013的顶面可以低于源/漏区1011-1的顶面或者沟道层1003的底面。这可以增大栅堆叠中导体的厚度，并因此降低电阻。
在形成隔离层时，可以保留位置保持层1007，以避免隔离层的材料进入要容纳栅堆叠的上述凹入中。之后，可以去除位置保持层1007，以释放该凹入中的空间。例如，可以相对于隔离层1013(氧化物)以及半导体层1005、衬底1001(Si)和沟道层1003(SiGe)，选择性刻蚀位置保持层1007(氮化物)。
在所释放的凹入中，可以形成栅堆叠。根据本公开的实施例，在形成栅堆叠时，可以结合GIDL抑制部的形成。GIDL抑制部可以实现为绕栅堆叠端部的至少一个拐角的低k电介质如氧化物。
如图7所示，可以在图6所示的结构(去除位置保持层1007)上，通过例如淀积，依次形成栅介质层1015和功函数调节层1017。栅介质层1015和功函数调节层1017可以大致共形的方式形成，从而沿着结构的表面延伸。例如，栅介质层1015可以包括高K栅介质如HfO2，厚度为约1nm-5nm；功函数调节层1017可以包括(与栅介质层1015相结合)具有适当功函数的材料，例如导电金属氮化物如TiN等，厚度为约1nm-10nm。另外，在形成栅介质层1015之前，还可以形成例如氧化物、厚度为约0.3nm-1.5nm的界面层(未示出)。
在常规工艺中，可以在功函数调节层1017上直接形成栅电极材料层，并因此形成栅堆叠。这种情况下，栅电极材料层端部的拐角被功函数调节层1017围绕。根据本公开的实施例，可以形成GIDL抑制部。GIDL抑制部可以至少形成在漏侧(例如，上侧)，或者可以形成在漏侧以及源侧。可以利用功函数调节层1017结合在凹入中形成的位置保持层来限定GIDL抑制部的形成空间。
例如，如图8所示，可以如以上结合图3和4所述，在凹入中形成另一位置保持层1019。考虑到刻蚀选择性，位置保持层1019可以包括例如SiC。然后，如图9所示，可以位置保持层1019为掩模，通过选择性刻蚀，来刻蚀功函数调节层1017。在此，为了降低栅在沟道中产生的电场以降低GIDL，对于功函数调节层1017的刻蚀，可以露出位置保持层1019靠近沟道层1003一侧的至少一个拐角例如上部拐角(在该实施例中，上下拐角均被露出)。留下的功函数调节层1017′可以在沟道层1003的侧壁上竖直延伸，而不包括拐角部分(这种拐角部分对于降低GIDL是不利的)。由于上下两侧刻蚀基本同等进行，功函数调节层1017′的顶端和底端分别相对于位置保持层1019的上、下表面凹进的程度可以大致相同。在此，为更好地控制刻蚀量，可以采用ALE。
可以在由于功函数调节层1017的刻蚀而释放的间隙中形成GIDL抑制部。根据一个实施例，GIDL抑制部可以形成为栅侧墙的形式。例如，如图10所示，可以通过淀积如CVD或ALD，形成薄的GIDL抑制材料层。GIDL抑制材料层可以包括低k电介质材料，例如氮化物或氧化物(以便相对于例如位置保持层1019、栅介质层1015等具有刻蚀选择性)。GIDL抑制材料层可以大致共形的方式形成，且淀积厚度使得所淀积的GIDL抑制材料层可以填满位置保持层1019与有源区之间的空隙。然后，可以对淀积的GIDL抑制材料层进行各向异性刻蚀如RIE。RIE可以沿竖直方向进行，且刻蚀量可以大于淀积厚度，从而可以去除GIDL抑制材料层的(未被位置保持层1019覆盖的)横向延伸部分，同时GIDL抑制材料层的大部分竖直延伸部分可以保留。此外，由于位置保持层1019的存在，GIDL抑制材料层在位置保持层1019上下两侧延伸的部分可以得以保留(尽管也是横向延伸)。留下的GIDL抑制材料层可以形成栅侧墙形式的GIDL抑制部1021。
GIDL抑制部1021在上述凹入中的部分占据了原本功函数调节层1017所在的空间(因此厚度与功函数调节层1017′的厚度基本相同)，因此可以自对准于功函数调节层1017′。另外，功函数调节层1017′可以自对准于沟道层1003(以及，因此形成于沟道层1003中的沟道区)，因此GIDL抑制部1021在位置保持层1019上下两侧的部分也可以自对准于沟道区的上下两端。
在该示例中，位置保持层1019上下两侧的GIDL抑制部1021还分别向上、向下延伸，从而围绕有源区中由于形成凹入而导致的角。这可以改进器件可靠性，例如降低电击穿、减小寄生电容等。
在如此形成GIDL抑制部1021之后，可以去除位置保持层1019，并可以在隔离层1013上形成栅电极材料层1023，如图11所示。例如，可以通过淀积导电材料如金属，并对淀积的导电材料回蚀，来形成栅电极材料层1023。在常规工艺中，为降低栅堆叠与源/漏区1011-2之间的交迭，通常会将栅电极材料层1023(在凹入之外)的顶面回蚀至低于源/漏区1011-2的底面或沟道层1003的顶面。与此不同，根据本公开的实施例，栅电极材料层1023(在凹入之外)的顶面可以高于源/漏区1011-2的底面或沟道层1003的顶面。这可以增大栅堆叠中导体的厚度，并因此降低电阻。同时，尽管栅堆叠中的导体与源/漏区之间存在交迭，但是由于GIDL抑制部1021的存在，加大了导体与源/漏区之间的分隔，从而可以抑制寄生电容的增大。
如图11所示，栅堆叠的端部可以嵌入到凹入中，自对准于沟道层1003。另外，功函数调节层1017′在栅电极材料层1023面向沟道区的表面上延伸。但是，功函数调节层1017′没有延伸为围绕栅电极材料层1023靠近沟道层一侧的端部的拐角，而是低k的GIDL抑制部1021延伸为围绕栅电极材料层1023靠近沟道层一侧的端部的拐角。如上所述，这可以降低GIDL。
接下来，可以对栅电极材料层1023的形状进行调整，以便于后继互连制作。例如，可以形成光刻胶1025。该光刻胶1025例如通过光刻构图为覆盖栅电极材料层1023露于凹入之外的一部分(在该示例中，图中左半部)，且露出栅电极材料层1023露于凹入之外的另一部分(在该示例中，图中右半边)。
然后，如图12所示，可以光刻胶1025为掩模，对栅电极材料层1023进行选择性刻蚀如RIE，RIE可以沿竖直方向进行。这样，栅电极材料层1023除了留于凹入之内的部分之外，被光刻胶1025遮挡的部分得以保留。随后，可以通过该部分来实现到栅堆叠的电连接，因此该部分也可以称作连接部分。
根据另一实施例，也可以进一步对栅介质层1015进行选择性刻蚀如RIE(图中未示出)。之后，可以去除光刻胶1025。
然后，可以如图13所示，在图12所示的结构上形成层间电介质层1027。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1027。在层间电介质层1027中，可以形成到源/漏区1011-1的接触部1029-1、到源/漏区1011-2的接触部1029-2以及到栅电极材料层1023的接触部1029-3。这些接触部可以通过在层间电介质层1027以及隔离层1013中刻蚀孔洞，并在其中填充导电材料如金属来形成。
由于栅电极材料层1023延伸超出有源区外周，从而可以容易地形成它的接触部1029-3。另外，由于衬底1001中的掺杂区延伸超出有源区之外且至少在其一部分上方并不存在栅导体层，从而可以容易地形成它的接触部1029-1。
如图13所示，根据该实施例的半导体器件包括沿竖直方向叠置的衬底1001、沟道层1003和半导体层1005。在衬底1001中形成了源/漏区1011-1，在半导体层1005中形成了源/漏区1011-2。沟道层1003可以横向凹入，栅堆叠可以绕沟道层1003的外周形成，且可以嵌于该凹入中从而自对准于沟道层1003(以及其中形成的沟道区)。这里需要指出的是，沟道层1003的这种横向凹入并不一定是最终形态。例如，由于各种工艺处理(例如，上述硅化处理)，衬底1001的上部以及半导体层1005可以变细，从而这种横向凹入很小或者甚至可能不存在。
GIDL抑制部1021可以形成在栅电极材料层1023的上下两侧，且可以自对准于沟道层1003或其中形成的沟道区的两端。在该示例中，GIDL抑制部1021可以对准于功函数调节层1017，并从功函数调节层1017的端部延伸。GIDL抑制部1021延伸为围绕栅电极材料层1023靠近沟道层一侧的端部的拐角，以降低GIDL。另外，在本实施例中，GIDL抑制部1021形成为侧墙形式，从而可以增大栅电极材料层1023与源/漏区之间的间隔，从而抑制寄生电容的增大。
在以上实施例中，GIDL抑制部1021延伸以形成栅侧墙，但是本公开不限于此。
例如，如图14所示，在以上结合图10所述形成侧墙形式的GIDL抑制部1021之后，可以通过选择性刻蚀，进一步回蚀GIDL抑制部1021，以释放位置保持层1019上下两侧的空间。回蚀后的GIDL抑制部1021′除了在沟道层1003的表面上延伸的部分之外，还有少许延伸到位置保持层1019的上下表面上，从而可以围绕位置保持层1019的拐角。
之后，如图15所示，可以按照以上结合图10所述的形成侧墙的工艺，来形成侧墙1031。侧墙1031可以包括不同于GIDL抑制部1021′(例如，氧化物)的电介质材料(例如，氮化物)，以优化器件性能。例如，氮化物相对于氧化物更稳定，不易在后继工艺中由于被侵蚀而损伤。
然后，可以按照上述工艺完成器件的制作，并因此得到如图16所示的半导体器件。该半导体器件与以上结合图13所述的器件基本相同，除了GIDL抑制部1021′和侧墙1031之外。
在以上实施例中，GIDL抑制部1021或1021′围绕电极材料层1023的端部的上下拐角。但是，本公开不限于此。GIDL抑制部可以仅形成在一侧的拐角处，特别是漏侧的拐角处。
例如，如图17所示，在以上结合图9描述的刻蚀功函数调节层1017的处理中，可以控制对功函数调节层1017的刻蚀量，使得刻蚀后的功函数调节层1017″并不露出位置保持层1019靠近沟道层1003一侧的拐角。更具体地，留下的功函数调节层1017″除了在沟道层1003的侧壁上延伸的部分之外，还延伸到位置保持层1019的上下表面上。在该示例中，功函数调节层1017″在位置保持层1019的几乎整个上、下表面上延伸。
之后，如图18所示，可以形成遮蔽层，以遮蔽功函数调节层1017″在位置保持层1019下方的部分。在此，遮蔽层可以包括与位置保持层1019相同的材料(以便随后可以一起去除)，因此在图18中将这两者一体示出为1019′。遮蔽层的顶面可以被回蚀为(例如，低于位置保持层1019的顶面，以)露出功函数调节层1017″在位置保持层1019上方的部分。可以如以上结合图9所述，对功函数调节层1017″进行选择性刻蚀。在此，功函数调节层1017″在位置保持层1019上方的部分被遮蔽层暴露，因此可以被刻蚀，从而可以露出位置保持层1019靠近沟道层1003一侧的上部拐角。相反，功函数调节层1017″在位置保持层1019下方的部分被遮蔽层遮蔽，可以不被刻蚀。
之后，可以在存在遮蔽层和位置保持层1019′的情况下，如上所述形成GIDL抑制部1021″。在图18的示例中，GIDL抑制部1021″与上述GIDL抑制部1021′呈相同形式(仅围绕拐角，而没有形成为侧墙形式)，并因此还可以如上所述形成栅侧墙1031。当然，GIDL抑制部1021″本身也可以形成为栅侧墙的形式，如上所述。
之后，可以去除遮蔽层和位置保持层1019′，并可以按照上述工艺完成器件的制作，并因此得到如图19所示的半导体器件。该半导体器件与以上结合图16所述的器件基本相同，除了GIDL抑制部1021″仅围绕栅电极材料的端部的上侧拐角之外。
在以上实施例中，在衬底1001中形成了下源/漏区1011-1。但是，本公开不限于此。
例如，如图20所示，可以通过例如外延生长，在衬底上依次设置第一源/漏层1005-1、沟道层1003和第二源/漏层1005-2。关于沟道层1003，可以参见上述实施例中关于沟道层的描述。另外，关于第一源/漏层1005-1和第二源/漏层1005-2，可以参见上述实施例中关于半导体层1005的描述。不同之处在于，它们的材料可能与上述实施例中不同，以便在相邻的层之间提供刻蚀选择性。另外，在生长这些层时，它们可以被原位掺杂，以提供适当的掺杂分布。
然后，可以如以上结合图2(a)和2(b)所述，限定有源区。在此，刻蚀可以进行到第一源/漏层1005-1中，如图21所示。之后，可以按上述实施例的方式进行处理。例如，通过选择性刻蚀，使沟道层1003相对于第一源/漏层1005-1和第二源/漏层1005-2横向凹入，并在横向凹入中形成位置保持层，以形成自对准的GIDL抑制部和栅堆叠。在原位掺杂的情况下，可以通过退火处理，使第一源/漏层1005-1和第二源/漏层1005-2中的部分掺杂剂进入沟道层1003的两端，以形成延伸区。
在上述实施例中，分别设置相对于彼此具有刻蚀选择性的沟道层与源/漏层，以便于选择性刻蚀使得沟道层相对横向凹入，但是本公开不限于此。
例如，如图22所示，可以从体衬底1001(例如，硅晶片)开始。在衬底1001的顶面上，可以通过例如淀积，形成第一遮蔽层1033。
然后，可以如以上结合图2(a)和2(b)所述，限定有源区。如图23所示，有源区可以形成为突出于衬底1001的柱状。为在该柱状有源区的中部形成横向凹入以便如上所述制作自对准的侧墙和栅堆叠，可以通过遮蔽层来遮蔽有源区的上部和下部。例如，如图23所示，可以在衬底1001上通过淀积然后回蚀(在回蚀前可以平坦化)来形成第二遮蔽层1035，并可以在第二遮蔽层1035上通过侧墙形成工艺来形成侧墙形式的第三遮蔽层1037。然后，如图24所示，可以通过回蚀第二遮蔽层1035来露出有源区的中部的侧壁。对于有源区露出的侧壁，可以如上所述，通过横向刻蚀，使其相对凹入。之后，可以去除这些遮蔽层。
在如此形成的凹入中，可以如上所述，形成位置保持层1007，如图25所示。之后，工艺可以如上所述进行。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、个人计算机(PC)、平板电脑、人工智能设备、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (38)

1.一种半导体器件，包括：
在衬底上实质上沿竖直方向延伸的有源区；
绕所述有源区在竖直方向上的中间段的至少部分外周形成的栅堆叠，其中所述有源区包括与所述栅堆叠相对的沟道区以及分别在所述沟道区在竖直方向上的相对两侧的第一源/漏区和第二源/漏区，其中，所述栅堆叠包括栅介质层、功函数调节层以及栅电极材料层，所述功函数调节层介于所述栅电极材料层与所述沟道区之间；以及
第一低k介质层，从所述功函数调节层的第一端延伸以围绕所述栅电极材料层靠近所述沟道区一侧的端部的第一拐角。
2.根据权利要求1所述的半导体器件，还包括：
第二低k介质层，从所述功函数调节层的与所述第一端相对的第二端延伸以围绕所述栅电极材料层的所述端部的与所述第一拐角相对的第二拐角。
3.根据权利要求2所述的半导体器件，其中，所述第一低k介质层和所述第二低k介质层分别延伸以围绕所述有源区与所述栅堆叠相对的角部。
4.根据权利要求3所述的半导体器件，其中，
所述第一低k介质层包括：
实质上在横向上延伸的第一部分；
在所述第一部分与所述功函数调节层的第一端之间延伸的第二部分；以及
在与所述第二部分相反的一侧从所述第一部分延伸的第三部分，
其中，所述第一部分与所述第二部分所成的角围绕所述栅电极材料层的所述端部的第一拐角，所述第一部分与所述第三部分所成的角围绕所述有源区与所述栅堆叠相对的角部，以及
所述第二低k介质层包括：
实质上在横向上延伸的第一部分；
在所述第一部分与所述功函数调节层的第二端之间延伸的第二部分；以及
在与所述第二部分相反的一侧从所述第一部分延伸的第三部分，
其中，所述第一部分与所述第二部分所成的角围绕所述栅电极材料层的所述端部的第二拐角，所述第一部分与所述第三部分所成的角围绕所述有源区与所述栅堆叠相对的角部。
5.根据权利要求2所述的半导体器件，其中，所述栅电极材料层的所述端部包括上部的第一表面、下部的第二表面以及面向所述沟道区的第三表面，
所述功函数调节层在所述第三表面上延伸。
6.根据权利要求5所述的半导体器件，其中，所述第一低k介质层在所述第一表面上延伸，并延伸到所述第三表面上以与所述功函数调节层的第一端相接，所述第二低k介质层在所述第二表面上延伸，并延伸到所述第三表面上以与所述功函数调节层的第二端相接。
7.根据权利要求6所述的半导体器件，其中，所述第一低k介质层在所述第三表面上的延伸长度与所述第二低k介质层在所述第三表面上的延伸长度实质上相等。
8.根据权利要求6所述的半导体器件，其中，所述第一低k介质层在所述第一表面和所述第三表面上延伸的部分的厚度以及所述第二低k介质层在所述第一表面和所述第三表面上延伸的部分的厚度与所述功函数调节层的厚度实质上相等。
9.根据权利要求6所述的半导体器件，其中，所述第一低k介质层在所述第三表面上延伸的部分以及所述第二低k介质层在所述第三表面上延伸的部分与所述功函数调节层实质上共面。
10.根据权利要求2所述的半导体器件，还包括：
第一介质层，从所述第一低k介质层的在所述功函数调节层的第一端相反一侧的端部延伸以围绕所述有源区与所述栅堆叠相对的角部；以及
第二介质层，从所述第二低k介质层的在所述功函数调节层的第二端相反一侧的端部延伸以围绕所述有源区与所述栅堆叠相对的角部。
11.根据权利要求10所述的半导体器件，其中，所述第一低k介质层和所述第二低k介质层包括第一介质材料，所述第一介质层和所述第二介质层包括不同于所述第一介质材料的第二介质材料。
12.根据权利要求1所述的半导体器件，其中，所述功函数调节层延伸以围绕所述栅电极材料层的所述端部的与所述第一拐角相对的第二拐角。
13.根据权利要求12所述的半导体器件，其中，所述第一低k介质层延伸以围绕所述有源区与所述栅堆叠相对的角部。
14.根据权利要求12所述的半导体器件，还包括：
第一介质层，从所述第一低k介质层的在所述功函数调节层的第一端相反一侧的端部延伸以围绕所述有源区与所述栅堆叠相对的角部，所述第一介质层包括不同于所述第一低k介质层的介质材料。
15.根据权利要求1所述的半导体器件，其中，所述栅电极材料层包括所述端部以及相对于所述端部远离所述沟道区的连接部分，所述连接部分在竖直方向上的厚度大于所述端部在竖直方向上的厚度。
16.根据权利要求15所述的半导体器件，其中，以下至少之一成立：
所述连接部分的底面低于所述端部的底面；
所述连接部分的顶面高于所述端部的顶面。
17.根据权利要求1所述的半导体器件，其中，所述有源区的所述中间段相对于所述有源区的下段和上段在横向上凹入，所述功函数调节层设于所述有源区的所述中间段相对于下段和上段所形成的凹入中，所述栅电极材料层的所述端部嵌入到所述凹入中。
18.根据权利要求17所述的半导体器件，其中，所述功函数调节层在所述凹入的竖直侧壁上延伸，但没有延伸到所述凹入的上壁上。
19.根据权利要求18所述的半导体器件，其中，所述功函数调节层还延伸到所述凹入的下壁上，或者没有延伸到所述凹入的下壁上。
20.根据权利要求17所述的半导体器件，其中，所述第一低k介质层从所述功函数调节层延伸到所述凹入之外。
21.根据权利要求1至20中任一项所述的半导体器件，其中，所述有源区包括依次叠置的第一源/漏层、沟道层和第二源/漏层，所述沟道区形成在所述沟道层中。
22.根据权利要求21所述的半导体器件，其中，所述沟道层与所述第一源/漏层之间和/或所述沟道层与所述第二源/漏层之间具有晶体界面。
23.根据权利要求21所述的半导体器件，其中，所述沟道层相对于所述第一源/漏层和所述第二源/漏层具有刻蚀选择性。
24.根据权利要求1至20中任一项所述的半导体器件，其中，所述有源区包括单晶半导体材料。
25.一种制造半导体器件的方法，包括：
在衬底上设置实质上沿竖直方向延伸的有源区；
使所述有源区在竖直方向上的中间段相对于所述有源区在竖直方向上的下段和上段在横向上凹入；
沿所述有源区的所述中间段相对于下段和上段形成的凹入的表面形成栅介质层和功函数调节层；
在形成有所述栅介质层和所述功函数调节层的所述凹入中形成第一位置保持层；
以所述第一位置保持层为掩模，对所述功函数调节层进行选择性刻蚀，从所述凹入中去除部分所述功函数调节层，以在所述凹入中形成间隙，所述间隙露出所述第一位置保持层靠近所述有源区的端部的至少一个拐角；
沿着所述有源区的表面形成低k介质层，所述低k介质层填充所述间隙且与所述功函数调节层相接；
去除所述第一位置保持层，以释放所述凹入中的空间；以及
形成栅电极材料层，所述栅电极材料层填充所述空间。
26.根据权利要求25所述的方法，其中，所述间隙仅露出所述第一位置保持层靠近所述有源区的端部的一个拐角，或者露出所述第一位置保持层靠近所述有源区的端部的相对两个拐角。
27.根据权利要求25或26所述的方法，还包括：
以所述第一位置保持层为掩模，对所述低k介质层进行选择性刻蚀，从所述凹入中去除部分所述低k介质层，从而释放部分所述间隙；
沿着所述有源区的表面形成侧墙，所述侧墙填充所释放的部分间隙且与所述低k介质层相接。
28.根据权利要求25或26所述的方法，其中，设置有源区包括：
在所述衬底上设置第一源/漏层；
在所述第一源/漏层上外延生长沟道层；
在所述沟道层上外延生长第二源/漏层。
29.根据权利要求28所述的方法，其中，设置第一源/漏层包括：
通过衬底来提供所述第一源/漏层；或者
在衬底上外延生长所述第一源/漏层。
30.根据权利要求28所述的方法，其中，使所述有源区在竖直方向上的中间段相对于所述有源区在竖直方向上的下段和上段在横向上凹入包括：
相对于所述第一源/漏层和所述第二源/漏层，选择性刻蚀所述沟道层。
31.根据权利要求25或26所述的方法，还包括：
对所述有源区的下段和上段进行掺杂，以形成源/漏区。
32.根据权利要求31所述的方法，其中，进行掺杂包括：
在所述凹入中形成第二位置保持层；
在所述有源区的表面上形成掺杂剂源层；以及
将所述掺杂剂源层中的掺杂剂驱入所述有源区中。
33.根据权利要求32所述的方法，还包括：
在所述衬底上所述有源区的周围形成隔离层，其中隔离层的顶面低于所述第二位置保持层的底面。
34.根据权利要求33所述的方法，其中，形成栅介质层和功函数调节层包括：
去除所述第二位置保持层；
在所述隔离层上以实质上共形的方式依次形成所述栅介质层和所述功函数调节层。
35.根据权利要求25或26所述的方法，其中，形成低k介质层包括：
以实质上共形的方式，淀积低k介质材料；
沿竖直方向，将所述低k介质材料各向异性刻蚀一定的厚度。
36.根据权利要求25或26所述的方法，其中，形成栅电极材料层包括：
淀积栅电极材料；以及
回蚀淀积的栅电极材料以形成所述栅电极材料层，其中，所述栅电极材料层在所述凹入之外的部分的顶面高于所述栅电极材料层在所述凹入之中的部分的顶面。
37.一种电子设备，包括由如权利要求1至24中任一项所述的半导体器件形成的集成电路。
38.根据权利要求37所述的电子设备，其中，所述电子设备包括智能电话、个人计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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