CN111463288A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法及包括该器件的电子设备。根据实施例，半导体器件可以包括：衬底；在相对于衬底的竖直方向上依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层包括处于相对于衬底的横向上外侧的第一源/漏区以及在横向上处于第一源/漏区内侧的第一体区；绕沟道层的至少部分外周形成的栅堆叠；设置在沟道层下方的背栅，其中，在俯视图中，背栅、第一源/漏区中的第一体区以及沟道层至少部分交迭；介于第一源/漏层与背栅之间的背栅介质层；以及背栅接触部，用于向背栅施加偏置。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件所占的面积不易进一步缩小或制造成本不易进一步降低。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小或制造成本更易降低。纳米线(nanowire)竖直型环绕栅场效应晶体管(V-GAAFET，Vertical Gate-all-around Field Effect Transistor)是未来高性能器件的候选之一。
但是，对于竖直型器件如纳米线器件，难以控制特别是动态控制其阈值电压，而这对于降低功耗而言是重要的。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种能够很好地控制(或者说改变)特别是动态控制阈值电压的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在相对于衬底的竖直方向上依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层，其中，第一源/漏层包括处于相对于衬底的横向上外侧的第一源/漏区以及在横向上处于第一源/漏区内侧的第一体区；绕沟道层的至少部分外周形成的栅堆叠；设置在沟道层下方的背栅，其中，在俯视图中，背栅、第一源/漏区中的第一体区以及沟道层至少部分交迭；介于第一源/漏层与背栅之间的背栅介质层；以及背栅接触部，用于向背栅施加偏置。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在具有基底衬底、绝缘埋层和绝缘体上半导体(SOI)层的SOI衬底的基底衬底中靠近绝缘埋层一侧形成背栅；在SOI衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层；在所述叠层中限定与背栅相交迭的有源区，使沟道层的外周侧壁相对于第一源/漏层和第二源/漏层的外周侧壁凹入；在第一源/漏层和第二源/漏层中分别形成第一源/漏区和第二源/漏区，其中，第一源/漏区形成在第一源/漏层中相对于SOI衬底的横向上的外侧，第一源/漏层还包括在横向上处于第一源/漏区内侧的体区，体区与沟道层至少部分交迭；以及绕沟道层的至少部分外周形成栅堆叠。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，背栅可以透过第一源/漏层中的体区而影响到沟道层。于是，可以调节或改变器件的阈值电压。当向背栅施加偏置时，可以根据偏置，动态地改变阈值电压。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至11示出了根据本公开实施例的制造半导体器件的流程中一些阶段的示意图，
其中，图1、2(a)、3(a)、4-8、9(a)、10和11是截面图；
图2(b)、3(b)和9(b)是俯视图，图2(b)中的AA′线示出了截面的截取位置。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区(可以分别称为“第一源/漏区”和“第二源/漏区”)，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是场效应晶体管(FET)。在FET的情况下，第一源/漏区和第二源/漏区可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的第一源/漏区和第二源/漏区之间可以通过沟道区形成导电通道。栅堆叠可以绕沟道层的至少部分外周形成，并可以控制沟道区的通/断。
根据本公开的实施例，第一源/漏层可以包括靠近其外周表面的第一源/漏区以及在第一源/漏区内侧的体区(称为“第一体区”)。第一体区可以未有意掺杂或(相对于第一源/漏区)轻掺杂。在掺杂的情况下，第一体区中的掺杂类型可以与第一源/漏区中的掺杂类型相反。在第一源/漏层下方，可以设置背栅介质层和背栅，背栅介质层介于第一源/漏层与背栅之间。在俯视图中，背栅、第一体区和沟道层可以至少部分交迭，从而使背栅产生的电场能够透过第一体区(例如，通过使其耗尽)来影响沟道层特别是其中形成的沟道区(并因此影响器件的阈值电压)。可以通过背栅接触部向背栅施加偏置，从而动态地控制阈值电压。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一源/漏层和第二源/漏层也可以由单晶半导体材料构成。例如，第一源/漏层可以是半导体衬底自身。这种情况下，沟道层可以是在衬底上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。备选地，第一源/漏层可以是在衬底上外延生长的半导体层。这种情况下，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。由于外延生长，至少一部分相邻层之间可以具有清晰的晶体界面。
沟道层的外周侧壁可以相对于第一源/漏层、第二源/漏层的外周侧壁向内凹入。这样，所形成的栅堆叠的端部可以嵌于沟道层相对于第一源/漏层、第二源/漏层的凹入中，减少与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
为了在第一源/漏层中形成第一体区，第一源/漏区可以形成在第一源/漏层靠近外周表面的部分处。通常，第二源/漏区可以与第一源/漏区在相同的工艺中实现。于是，第二源/漏区也可以形成在第二源/漏层靠近外周表面的部分处，从而第二源/漏层也可以包括在第二源/漏区内侧的体区(称为“第二体区”)。第二体区的配置可以与第一体区的配置基本上相同或相似。
根据本公开的实施例，第一源/漏区可以没有与沟道层直接物理接触。例如，第一源/漏区可以经由第一体区而连接到沟道层，也即，第一体区可以在横向上延伸超出沟道层的外周侧壁。这种情况下，栅堆叠不仅可以与沟道层交迭从而控制在沟道层中产生沟道(类似于竖直型器件)，还可以与第一体区交迭从而控制在第一体区中产生沟道(类似于平面型器件)。第二体区的配置可以类似。
根据本公开的实施例，沟道层可以相对于第一源/漏层和第二源/漏层具有刻蚀选择性，例如包含不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一源/漏层和第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
这种半导体器件例如可以如下制造。
为了容易地实现背栅配置，可以利用绝缘体上半导体(SOI)衬底。SOI衬底可以包括基底衬底、绝缘埋层和SOI层。可以在基底衬底中靠近绝缘埋层一侧形成背栅，绝缘埋层可以充当背栅介质层。可以在SOI层上设置第一源/漏层、沟道层和第二源/漏层的叠层。如上所述，SOI层自身可以用作第一源/漏层，可以在SOI层上外延生长沟道层，并在沟道层上外延生长第二源/漏层来形成所述叠层。在外延生长时，可以控制所生长的各层特别是沟道层的厚度。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。为了使背栅能够有效影响阈值电压，有源区可以与背栅相交迭。可以使沟道层的外周侧壁相对于第一源/漏层和第二源/漏层的外周侧壁向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠的端部可以嵌入该凹入中。
在第一源/漏层和第二源/漏层中可以形成源/漏区。例如，这可以通过对第一源/漏层和第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂。根据一有利实施例，可以在沟道层的外周侧壁相对于第一源/漏层和第二源/漏层的外周侧壁形成的凹入中，形成牺牲栅，然后在第一源/漏层和第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅可以阻止掺杂剂源层中的掺杂剂进入沟道层中。如上所述，为形成体区配置，源/漏区可以仅形成在第一源/漏层和第二源/漏层的表面部分中。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1至11示出了根据本公开实施例的制造半导体器件的流程中一些阶段的示意图。
如图1所示，提供衬底1001。在此，为以下形成背栅介质的方便，衬底1001可以是绝缘体上半导体(SOI)衬底。例如，衬底1001可以包括基底衬底1001a如硅(Si)、绝缘埋层1001b如氧化物(例如，氧化硅)和SOI层1001c如Si。当然，本公开不限于此。也可以提供其他形式的衬底，例如体半导体材料衬底如体Si衬底、化合物半导体衬底如SiGe衬底等。存在多种方式来形成半导体-绝缘体-半导体的结构。
在基底衬底1001a中，可以通过例如离子注入，形成背栅1003。背栅1003中的掺杂剂的导电类型可以与形成的器件导电类型相同或相反，浓度例如为约5E18-1E21cm-3。背栅1003可以与绝缘埋层1001b邻接，深度例如为约5nm-20nm。在图1所示的示例中，背栅1003可以形成在局域化的器件区域中。例如，可以通过在衬底1001上形成光刻胶(未示出)，并通过光刻将光刻胶构图为露出器件区域，并通过构图的光刻胶对衬底1001进行离子注入来形成背栅1003。
另外，为了背栅1003的电隔离，也可以在基底衬底1001a中形成针对背栅1003的隔离阱1001w(如图中虚线框所示)。隔离阱1001w也可以通过相同的光刻胶对衬底1001进行离子注入来形成，因此可以与背栅1003处于基本上相同的区域中。但是，隔离阱1001w的深度可以大于背栅1003的深度，例如为约20nm-500nm。隔离阱1001w中的掺杂剂的导电类型可以与背栅1003中的掺杂剂的导电类型相反，且浓度可以低于背栅1003中的浓度，例如为约5E17-2E19cm-3。
在SOI层1001c上，可以通过例如外延生长，依次形成沟道层1005和另一半导体层1007。相邻的半导体层相对于彼此可以具有刻蚀选择性。例如，沟道层1005可以包括SiGe(Ge的原子百分比可以为约15％-30％)，厚度为约10-100nm；半导体层1007可以包括Si，厚度为约20nm-50nm。当然，本公开不限于此。
可以通过例如离子注入，对SOI层1001c进行掺杂，以调节其中形成的体区的特性。在生长沟道层1003时，可以对其进行原位掺杂，以便调节器件的阈值电压(Vt)。在生长半导体层1007时，可以对其进行原位掺杂，以调节其中形成的体区的特性。
接下来，可以限定器件的有源区。例如，如图2(a)和2(b)所示，可以在形成有沟道层1005和半导体层1007的衬底1001上形成光刻胶(未示出)，通过光刻将光刻胶构图为所需形状(在该示例中，大致圆形)，并以构图后的光刻胶为掩模，依次对半导体层1007、沟道层1005进行选择性刻蚀如反应离子刻蚀(RIE)。RIE例如可以按竖直方向(大致垂直于衬底表面的方向)进行，并可以停止于SOI层1001c。
在此，大致圆形的光刻胶将导致形成纳米线器件。但是，本公开不限于此。例如，光刻胶可以被构图为矩形或方形，从而可以形成纳米片器件。当然，光刻胶的形状不限于此。
另外，如图3(a)和3(b)所示，可以在图2(a)和2(b)所示的结构上形成光刻胶1009，并将其构图为遮蔽SOI层1001c超出其上方的沟道层1005和半导体层1007的部分中的一定区域(例如，条形区域，以便随后形成到源/漏区的接触部的着落焊盘)。可以光刻胶1009为掩模，对SOI层1001c进行选择性刻蚀如RIE。同样，RIE可以沿竖直方向进行。于是，除了处于沟道层1005和半导体层1007下方的部分之外，SOI层1001c还可以包括延伸超出沟道层1005和半导体层1007的(例如，条状)部分。之后，可以去除光刻胶1009。
于是，SOI层1001c、沟道层1005和半导体层1007可以呈大致柱状(在本示例中，大致圆柱状)，除了SOI层1001c包括一延伸部分之外。
为了形成自对准于沟道层1005的栅堆叠，可以使沟道层1005的外周侧壁相对于SOI层1001c和半导体层1007的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于SOI层1001c和半导体层1007(在该示例中，Si)，进一步选择性刻蚀沟道层1005(在该示例中，SiGe)来实现。为控制刻蚀深度，对沟道层1005的刻蚀可以通过原子层刻蚀(ALE)来进行。围绕沟道层1005的外周，刻蚀深度可以大致相同。也即，刻蚀后沟道层1005可以保持与半导体层1007大致中心对准，且形状保持基本相同(但缩小了)。
这样，就限定了该半导体器件的有源区(SOI层1001c、沟道层1005和半导体层1007)。在该示例中，有源区大致呈柱状。在有源区中，沟道层1005的外周侧壁相对于SOI层1001c和半导体层1007的外周侧壁凹入。
在沟道层1005相对于SOI层1001c和半导体层1007形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1005造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过淀积氮化物，然后对淀积的氮化物进行回蚀如RIE。可以沿竖直方向进行RIE，从而氮化物可仅留在凹入内，形成牺牲栅1011，如图4所示。这种情况下，牺牲栅1011可以基本上填满上述凹入。
接下来，可以在SOI层1001c和半导体层1007中形成源/漏区。这可以通过对SOI层1001c和半导体层1007进行掺杂来形成。例如，这可以如下进行。
例如，如图4所示，可以在限定了有源区的衬底上形成掺杂剂源层1013。例如，掺杂剂源层1013可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1013可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在有源区的表面上。
接着，如图5所示，可以通过例如退火，使掺杂剂源层1013中包含的掺杂剂进入有源区特别是SOI层1001c和半导体层1007中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在SOI层1001c中形成源/漏区之一S/D1，且在半导体层1007中形成另一源/漏区S/D2。之后，可以去除掺杂剂源层1013。
在此，可以控制掺杂剂进入SOI层1001c和半导体层1007中的程度，使得源/漏区S/D1和S/D2没有到达沟道层1005。更具体地，掺杂剂在横向上的扩散程度可以小于沟道层1005相对于SOI层1001c和半导体层1007在横向上的凹入程度。例如，在图5中，沟道层1005的侧壁与源/漏区的边界可以间隔开一定的距离t。于是，源/漏区S/D1和S/D2可以分别形成在SOI层1001c和半导体层1007各自靠近表面的部分中，而SOI层1001c和半导体层1007的内侧部分仍然可以保持与之前相同的掺杂特性(例如，未有意掺杂或低掺杂)，并可以形成体区。体区(如果掺杂的话)中的掺杂剂的导电类型可以与源/漏区S/D1和S/D2的导电类型相反。体区在横向上延伸超出沟道层1005的侧壁上述距离t。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图4中结构的表面进行共形掺杂)等方式，来形成源/漏区。
为降低接触电阻，还可以在源/漏区的表面上形成硅化物。在此，为避免硅化物与随后形成的栅导体层之间不期望的电接触，可以仅在源/漏区的顶表面上形成硅化物。例如，如图6所示，可以通过侧墙(spacer)形成工艺，在源/漏区的侧壁上形成保护层。在此，可以通过对掺杂剂源层1013进行各向异性刻蚀如竖直方向的RIE，来形成保护层。于是，源/漏区S/D1和S/D2的顶表面可以露出。可以在源/漏区S/D1和S/D2的顶表面上例如通过淀积，形成金属层如NiPt(Pt的含量为约1-10％)，并在例如约200℃-600℃的温度下进行退火，使得金属与源/漏区S/D1和S/D2中的半导体元素发生反应从而生成硅化物(在此，SiNiPt)层1015。之后，可以去除未反应的剩余金属，并可以去除当前作为保护层的掺杂剂源层1013。
根据本公开的实施例，还可以设置浅沟槽隔离(STI)，来限定器件的范围。例如，如图7所示，可以通过光刻，在绝缘埋层1001b和基底衬底1001a中形成限定器件范围的沟槽，并在沟槽中填充绝缘材料如氧化物，来形成STI。STI限定的范围可以与之前的隔离阱1001w或背栅1003的范围大致相同。在此，STI的底部可以低于背栅1003的底面，以抑制漏电流。对沟槽的填充可以通过淀积然后回蚀来实现。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)。在回蚀时，可以在绝缘埋层1001b上留下一定厚度的绝缘材料，从而与STI一并形成隔离层(与STI一起标示为1017)。隔离层可以围绕有源区，以实现电隔离。在此，隔离层的顶面可以靠近沟道层1005与SOI层1001c之间的界面。
然后，可以进行替代栅工艺。
例如，如图8所示，可以去除牺牲栅1011，以释放该凹入中的空间。例如，可以相对于隔离层1017(氧化物)以及SOI层1001c、半导体层1007(Si)和沟道层1005(SiGe)，选择性刻蚀牺牲栅1011(氮化物)。可以在释放的凹入中形成栅堆叠。具体地，可以依次淀积栅介质层1019和栅导体层1021，并对所淀积的栅导体层1021进行回蚀，使其在凹入之外的部分的顶面不高于且优选低于沟道层1005的顶面。在回蚀之前，可以对栅导体层进行平坦化处理如CMP。例如，栅介质层1019可以包括高K栅介质如HfO2，厚度为约1nm-5nm；栅导体层1021可以包括金属栅导体，例如Ti、Al、La、Ru中的一种或多种。在形成栅介质层1019之前，还可以形成例如约0.5nm-2nm的氧化物界面层。在图8的示例中，在回蚀栅导体层1021之后，还对栅介质层1019进行了选择性刻蚀如RIE，从而其被栅导体层1021覆盖的部分留下。
这样，栅堆叠的端部可以嵌入到凹入中，从而与沟道层1005的整个高度相交迭。
另外，取决于隔离层1017的顶面位置，栅堆叠可能与下方的源/漏区S/D1在竖直方向上存在一定的交迭(例如，在隔离层1017的顶面低于沟道层1005与SOI层1001c之间的界面的情况下)，这会增加栅与源/漏之间的寄生电容。因此，优选地，隔离层1017的顶面不低于沟道层1005与SOI层1001c之间的界面，例如可以在沟道层1005的顶面与底面之间。
接下来，可以对栅堆叠的形状进行调整，以便于后继互连制作。例如，如图9(a)和9(b)所示，可以形成光刻胶1023。光刻胶1023例如通过光刻可以构图为覆盖栅堆叠露于凹入之外的一部分(在该示例中，图中左侧的部分，以避免与到源/漏区S/D1的接触部的着落焊盘互相干扰)。
然后，如图10所示，可以光刻胶1023为掩模，对栅导体层1021进行选择性刻蚀如RIE。这样，栅导体层1021除了留于凹入之内的部分之外，被光刻胶1023遮挡的部分得以保留。该部分可以用作到栅导体层的接触部的着落焊盘。另外，还可以对栅介质层1019进行选择性刻蚀如RIE。之后，可以去除光刻胶1023。
然后，可以如图11所示，在图10所示的结构上形成层间电介质层1025。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1025。在层间电介质层1025中，可以形成到源/漏区S/D1的接触部1027-1、到源/漏区S/D2的接触部1027-2以及到栅导体层1021的接触部1027-3。另外，还可以形成到背栅1003的接触部1027-w。这些接触部可以通过在层间电介质层1027、隔离层1017和绝缘埋层1001b中刻蚀孔洞，并在其中填充导电材料如金属(例如，钨)来形成。在淀积金属之前，可以先形成扩散阻挡层例如TiN。
如图中的虚线箭头所示，电流可以从一个源/漏区(例如，S/D2)流到另一个源/漏区(例如，S/D1)(或者，电流可以是相反流向)。在该示例中，沟道不仅可以形成在沟道层1005的竖直侧壁处(类似于竖直型器件)，还可以形成在SOI层100c和半导体层1007的部分水平表面处(类似于平面型器件)。栅堆叠不仅与沟道层1005的侧壁交迭(从而可以控制其中的沟道)，也可以与SOI层100c和半导体层1007中的体区交迭(从而可以控制其中的沟道)。也即，根据该实施例的半导体器件可以相当于竖直型器件和平面型器件的组合。当然，本公开不限于此。取决于源/漏区的范围，例如当图5所示的t≤0(t＜0意味着源/漏区与沟道层彼此交迭)时，沟道也可以仅形成于沟道层1005的竖直侧壁处。
在SOI层1001c的中心部分中，例如，在源/漏区S/D1的内侧，可以形成体区。如图中的点划线箭头所示，通过接触部1027-w，可以向背栅1003施加电势，背栅1003由此产生的电场可以透过SOI层1001c中的体区(例如，使其耗尽)而影响沟道层1005，并因此影响器件的阈值电压。可以通过动态调整所施加的电势，来动态调整阈值电压。当然，在半导体层1007的中心部分中，例如，在源/漏区S/D2的内侧，也可以形成体区。体区可以具有一定的(轻)掺杂。于是，沟道层1005可以与SOI层1001c和/或半导体层1007中的体区形成欧姆接触。或者，SOI层1001c和/或半导体层1007可以具有较高的本征半导体的电子或空穴浓度，从而体区可以不掺杂。
由于栅导体层1021在左侧延伸超出有源区外周，从而可以容易地形成到它的接触部1027-3。另外，由于SOI层1001c在右侧延伸超出有源区之外，从而可以容易地形成到它的接触部1027-1。
如图11所示，根据该实施例的半导体器件包括沿竖直方向叠置的SOI层1001c、沟道层1003和半导体层1007。在SOI层1001c中形成了源/漏区S/D-1，在半导体层1007中形成了源/漏区S/D-2。沟道层1005横向凹入，栅堆叠(1019/1021)绕沟道层1005的外周形成，且端部嵌于该凹入中。背栅1003设于有源区下方，介由埋入绝缘层1001b与有源区相对。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (28)

1.一种半导体器件，包括：
衬底；
在相对于所述衬底的竖直方向上依次叠置在所述衬底上的第一源/漏层、沟道层和第二源/漏层，其中，所述第一源/漏层包括处于相对于衬底的横向上外侧的第一源/漏区以及在横向上处于所述第一源/漏区内侧的第一体区；
绕沟道层的至少部分外周形成的栅堆叠；
设置在所述沟道层下方的背栅，其中，在俯视图中，所述背栅、所述第一源/漏区中的所述第一体区以及所述沟道层至少部分交迭；
介于所述第一源/漏层与所述背栅之间的背栅介质层；以及
背栅接触部，用于向所述背栅施加偏置。
2.根据权利要求1所述的半导体器件，其中，所述第一体区在横向上延伸超出所述沟道层的外周侧壁，所述栅堆叠包括与所述第一体区交迭的部分。
3.根据权利要求1所述的半导体器件，其中，所述第一体区被配置为能够被所述背栅由于所施加的偏置而产生的电场耗尽。
4.根据权利要求1所述的半导体器件，其中，所述第一源/漏区是所述第一源/漏层中的重掺杂区，所述第一体区是所述第一源/漏层中的非掺杂区或低掺杂区。
5.根据权利要求4所述的半导体器件，其中，所述第一体区的掺杂类型与所述第一源/漏区的掺杂类型相反。
6.根据权利要求1或5所述的半导体器件，其中，所述第一体区与所述沟道层形成欧姆接触。
7.根据权利要求1所述的半导体器件，其中，所述第二源/漏层包括处于横向上外侧的第二源/漏区以及在横向上处于所述第二源/漏区内侧的第二体区，所述第二体区与所述沟道层至少部分交迭。
8.根据权利要求1所述的半导体器件，其中，所述第二体区在横向上延伸超出所述沟道层的外周侧壁，所述栅堆叠包括与所述第二体区交迭的部分。
9.根据权利要求7所述的半导体器件，其中，所述第二源/漏区是所述第二源/漏层中的重掺杂区，所述第二体区是所述第二源/漏层中的非掺杂区或低掺杂区。
10.根据权利要求9所述的半导体器件，其中，所述第二体区的掺杂类型与所述第二源/漏区的掺杂类型相反。
11.根据权利要求7或10所述的半导体器件，其中，所述第二体区与所述沟道层形成欧姆接触。
12.根据权利要求1所述的半导体器件，其中，所述衬底包括具有基底衬底、绝缘埋层和绝缘体上半导体SOI层的SOI衬底，且所述背栅包括所述基底衬底中形成的阱区，所述背栅介质层包括所述绝缘埋层的一部分，所述第一源/漏层包括所述SOI层的一部分。
13.根据权利要求1所述的半导体器件，其中，所述沟道层的外周侧壁相对于所述第一源/漏层、所述第二源/漏层各自的外周侧壁向内侧凹进。
14.根据权利要求13所述的半导体器件，其中，所述栅堆叠靠近所述沟道层一侧的端部嵌入于所述沟道层的外周侧壁相对于所述第一源/漏层、所述第二源/漏层的外周侧壁的凹入中。
15.根据权利要求1所述的半导体器件，其中，所述沟道层包括单晶半导体材料。
16.一种制造半导体器件的方法，包括：
在具有基底衬底、绝缘埋层和绝缘体上半导体SOI层的SOI衬底的所述基底衬底中靠近所述绝缘埋层一侧形成背栅；
在所述SOI衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层；
在所述叠层中限定与所述背栅相交迭的有源区，使所述沟道层的外周侧壁相对于所述第一源/漏层和所述第二源/漏层的外周侧壁凹入；
在所述第一源/漏层和所述第二源/漏层中分别形成第一源/漏区和第二源/漏区，其中，所述第一源/漏区形成在所述第一源/漏层中相对于所述SOI衬底的横向上的外侧，所述第一源/漏层还包括在横向上处于所述第一源/漏区内侧的体区，所述体区与所述沟道层至少部分交迭；以及
绕所述沟道层的至少部分外周形成栅堆叠。
17.根据权利要求16所述的方法，其中，设置第一源/漏层包括：
通过所述SOI衬底的所述SOI层来提供所述第一源/漏层。
18.根据权利要求16所述的方法，其中，形成背栅包括：
通过离子注入，在所述基底衬底中形成阱区。
19.根据权利要求16所述的方法，其中，形成第一源/漏区和第二源/漏区包括：
在所述沟道层的外周侧壁相对于所述第一源/漏层、所述第二源/漏层的外周侧壁形成的凹入中，形成牺牲栅；
在所述第一源/漏层和所述第二源/漏层的表面上形成掺杂剂源层；以及
使所述掺杂剂源层中的掺杂剂进入所述第一源/漏层和所述第二源/漏层中。
20.根据权利要求19所述的方法，还包括：控制所述掺杂剂进入第一源/漏层和所述第二源/漏层中的程度小于所述沟道层的外周侧壁相对于所述第一源/漏层、所述第二源/漏层的外周侧壁凹入的程度。
21.根据权利要求19所述的方法，还包括：
在所述衬底上所述有源区的周围形成隔离层，其中所述隔离层的顶面靠近所述沟道层与所述第一源/漏层之间的界面或者处于所述沟道层的顶面与底面之间。
22.根据权利要求21所述的方法，其中，形成栅堆叠包括：
去除所述牺牲栅；
在所述隔离层上依次形成栅介质层和栅导体层；以及
回蚀所述栅导体层，使得所述栅导体层在所述凹入之外的部分的顶面低于所述沟道层的顶面。
23.根据权利要求19所述的方法，还包括：在所述第一源/漏层和所述第二源/漏层的表面上形成硅化物。
24.根据权利要求15所述的方法，其中，通过外延生长来设置所述叠层。
25.根据权利要求15所述的方法，还包括：
形成到所述背栅的背栅接触部。
26.一种电子设备，包括由如权利要求1至14中任一项所述的半导体器件形成的集成电路。
27.根据权利要求26所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
28.根据权利要求26所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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