CN111106160A - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种半导体器件及其制造方法及包括该器件的电子设备。该半导体器件包括：衬底；有源区，包括依次叠置在衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区；栅堆叠，围绕沟道区的外周形成；以及间隔物，在栅堆叠与第一源/漏区和第二源/漏区之间围绕沟道区的外周形成；其中，间隔物具有沿平行于衬底的顶部表面的方向改变的厚度。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体技术领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
水平型半导体器件(例如金属氧化物半导体场效应晶体管(MOSFET))由于晶体管器件的源极、栅极和漏极沿大致平行于衬底的顶部表面的方向(水平方向)布置，因此存在器件沿水平方向的尺寸不易缩小以及不利于电子设备或芯片的集成密度提高等问题。采用竖直型半导体器件可以进一步提高集成密度。在竖直型半导体器件中，晶体管的源极、栅极和漏极沿大致垂直于衬底的顶部表面的方向(竖直方向)布置，因而竖直型器件在垂直方向有更大的优化空间同时可以在水平方向上更容易缩小。
随着竖直型器件的尺寸的缩小和集成密度增加，在栅极和源/漏区之间形成电介质的间隔物越来越困难，这样会造成寄生电容的增加，从而对器件和集成电路的性能造成负面影响。
发明内容
有鉴于此，本公开提供了一种半导体器件及其制造方法，以至少部分地解决上述问题。
根据本公开的第一方面，提供了一种半导体器件，包括：衬底；有源区，包括依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区；栅堆叠，围绕所述沟道区的外周形成；以及间隔物，在所述栅堆叠与所述第一源/漏区和所述第二源/漏区之间围绕所述沟道区的外周形成；其中，所述间隔物具有沿平行于所述衬底的顶部表面的方向改变的厚度。
根据本公开的第二方面，提供了一种制造半导体器件的方法，包括：在衬底上依次形成第一材料层和第二材料层；在所述衬底、所述第一材料层和所述第二材料层上限定所述半导体器件的有源区，所述有源区包括沟道区；在所述衬底和所述第二材料层的设定位置处围绕所述沟道区的外周形成间隔物；在所述衬底和所述第二材料层上分别形成第一源/漏区和第二源/漏区；以及围绕所述沟道区的外周形成栅堆叠；其中，所述间隔物具有沿平行于所述衬底的顶部表面的方向改变的厚度。
根据本公开的第三方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，通过在交迭的栅堆叠和源/漏区之间设置间隔物，有效地减小了栅堆叠和源/漏区之间的寄生电容，改善了半导体器件的开关性能。间隔物采用氧化处理以及刻蚀步骤形成，无须通过复杂的工艺处理，因此简化了生产工艺，降低了生产成本。
附图说明
通过以下参照附图对本公开的实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出了根据本公开的实施例的半导体器件的结构示意图；
图2至图12示出了根据本公开的实施例的制造半导体器件的流程的示意图；以及
图13至图16示出了根据本公开另一实施例的制造半导体器件的流程的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开的实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
图1示出了根据本公开的实施例的半导体器件的结构示意图，如图1所示，根据本公开的实施例的竖直型半导体器件可以包括衬底100以及在衬底100上依次叠置且彼此邻接的第一源/漏区101、沟道区102和第二源/漏区103，依次叠置且彼此邻接的第一源/漏区101、沟道区102和第二源/漏区103构成器件的柱状有源区。栅堆叠104围绕沟道区102的外周形成。于是，器件的栅长与沟道区102自身的厚度相关联，并且可以通过沟道区102自身的厚度进行确定，而不依赖于刻蚀。这样可以节省加工时间，并且可以通过对沟道区102的厚度的控制来更加有效地控制器件的栅长。根据实施例，沟道区102可以通过诸如外延生长之类的生长工艺来形成，因而可以很好地控制沟道区102的厚度，并因此可以很好地控制所形成的器件的栅长。
在图1所示出的竖直型半导体器件中，栅堆叠104由两部分组成，包括栅介质层1041和栅导体层1042。其中栅介质层1041一般包括高k栅介质(例如SiO2和HfO2)或氧化物，而栅导体层1042一般包括金属材料形成的栅导体。如图1所示，栅介质层1041位于栅导体层1042与第一源/漏区101和第二源/漏区103之间，这相当于在栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分形成有电容，即在栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分存在寄生电容。寄生电容会影响半导体器件内部电流的建立时间，表现为半导体器件导通的时间延迟增大，从而影响器件的开关性能。
根据本公开的实施例，在栅堆叠104与第一源/漏区101和第二源/漏区103之间，以围绕沟道区102的外周的形式分别设置有间隔物105。间隔物105使形成在栅堆叠104与第一源/漏区101和第二源/漏区103之间的电容的距离增大，因此会导致栅堆叠104与第一源/漏区101和第二源/漏区103交迭的部分的寄生电容的减小，从而加快半导体器件内部电流的建立，减小器件导通的时间延迟，改善器件的开关性能。
如图1所示，间隔物105具有从有源区的外周表面显露的表面，间隔物105从该显露的表面开始向有源区内部延伸，且延伸的终端不进入沟道区102内部，即间隔物105位于沟道区102的外周的外侧。
如图1所示，间隔物具有沿平行于衬底100的顶部表面的方向改变的厚度。根据实施例，间隔物105具有从显露于有源区的外周表面的表面开始向有源区内部逐渐减小的厚度。根据实施例，这种逐渐减小的间隔物105的厚度是通过氧化处理形成的。根据实施例，可以通过对第一源/漏区101和第二源/漏区103的材料进行氧化处理来形成间隔物105。根据实施例，可以对淀积在第一源/漏区101和第二源/漏区103的表面的材料进行氧化处理来形成间隔物105。因此，间隔物105包括氧化物。
在其他的实施例中，可以对所形成的氧化物进行选择性刻蚀，以在原氧化物所在处形成沟槽，并且使用例如低介电常数的材料来填充所形成的沟槽，从而形成间隔物105。由于采用了低介电常数的材料，因此所形成的间隔物105可以具有比氧化物更好的介电特性，可以更显著地减小栅堆叠104与第一源/漏区101和第二源/漏区103之间的寄生电容。在一些实施例中，可以采用例如SiC材料来形成间隔物105。
根据本公开的实施例，通过扩散掺杂工艺形成第一源/漏区101和第二源/漏区103，这样形成的第一源/漏区101和第二源/漏区103的掺杂区(如图1中的加深部分所示)位于源/漏区的表面的浅层中(例如掺杂浓度为1E19 cm-3～1E21 cm-3的浅层中)，如图1所示，通过扩散掺杂形成的第一源/漏区101和第二源/漏区103的掺杂区分别沿第一源/漏区101和第二源/漏区103的外部表面延伸。
根据本公开的实施例，间隔物105完全位于第一源/漏区101和第二源/漏区103的掺杂区的内部。如图1所示，间隔物105从显露于有源区的外周表面的表面开始向有源区内部延伸，形成第一源/漏区101和第二源/漏区103的掺杂区的掺杂剂前沿向有源区内部扩散，并且掺杂剂前沿超过间隔物105，使间隔物105完全位于所形成的第一源/漏区101和第二源/漏区103的掺杂区的内部。这样有利于减小导电沟道的电阻。
由于间隔物105具有平行于衬底100的顶部表面的方向的表面，并且该平行于衬底100的顶部表面的方向的表面对准于界面I和界面I′，因此根据本公开的实施例可以实现栅堆叠104相对于沟道区102的自对准，以及实现栅堆叠104相对于第一源/漏区101和第二源/漏区103的自对准，从而提高器件的制造精度和性能，并且有利于器件的批量生产。
如图1所示，位于第一源/漏区101与栅堆叠104之间的间隔物105的上表面与界面I大致共面，位于第二源/漏区103与栅堆叠104之间的间隔物105的下表面与界面I′大致共面。栅堆叠104的底部表面与形成沟道区102的材料层和形成第一源/漏区101的材料层之间的界面I大致平行，栅堆叠104的顶部表面与形成沟道区102的材料层和形成第二源/漏区103的材料层之间的界面I′大致平行。进一步地，栅堆叠104的底部表面与形成沟道区102的材料层和形成第一源/漏区101的材料层之间的界面I之间的距离与栅堆叠104的顶部表面与形成沟道区102的材料层和形成第二源/漏区103的材料层之间的界面I′之间的距离大致相等。
根据本公开的实施例，可以有效地减小半导体器件的导通时间和关断时间，改善器件的开关性能。另外，根据本公开实施例的半导体器件在制备过程中能够进行自对准，因此有利于器件的批量生产。
从图1中还可以看出，只对衬底100的上部进行了刻蚀，衬底100的下部可以延伸超出其上部的外周，这样的结构可以便于在后继工艺中形成源/漏区的连接。如图1所示，半导体器件还包括分别显露出栅堆叠104、第一源/漏区101和第二源/漏区103的过孔，在其中各自形成有用于连接栅堆叠104的接触部108_1、连接第一源/漏区101的接触部108_2和连接第二源/漏区的接触部108_3。另外，在第一源/漏区101的超出其上部外周的下部区域的顶部表面上，还形成有隔离层106。该隔离层106的顶部表面靠近第一源/漏区101与沟道区102相邻接的表面(大致共面)。在半导体器件的最上方还形成有层间电介质层107，用于器件的隔离与保护。
根据本公开的实施例，沟道区102可以由单晶半导体材料形成，并且沟道区102可以包括与第一源/漏区101和第二源/漏区103不同的半导体材料。这样，有利于在对有源区进行限定的时候对沟道区102进行处理(例如选择性刻蚀)以形成用于嵌入栅堆叠的凹入。沟道区102可以通过外延生长工艺或分子束外延(MBE)工艺形成。其中，外延生长工艺优选为低温外延生长工艺。
本公开可以各种形式呈现，以下将描述其中一些示例。
图2～图12示出了根据本公开实施例的制造半导体器件的流程图，下面结合附图对该工艺过程进行详细说明。
如图2所示，提供衬底100。该衬底100可以是各种形式的衬底，包括但不限于体半导体材料衬底，例如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。为了方便说明，在本公开的实施例中，以体Si衬底为例进行描述。衬底100可以用来形成第一源/漏区101。
在衬底100上，可以依次形成第一材料层1001和第二材料层1002。在一个具体的实施例中，可以通过外延生长工艺依次形成第一材料层1001和第二材料层1002。
根据实施例，首先在提供的衬底100上通过外延生长形成第一材料层1001。第一材料层1001可以用来形成沟道区102，沟道区102的厚度可以用来定义栅堆叠的厚度(即栅长)。在本公开的实施例中，第一材料层1001可以是厚度约为10nm～100nm，Ge含量约为10％～40％的SiGe材料层。然后在第一材料层1001上通过外延生长形成第二材料层1002，第二材料层1002可以用来形成第二源/漏区103。在本公开的实施例中，第二材料层1002可以是厚度约为30nm～100nm的Si材料层。需要说明的是，本公开不限于此，可以对上述材料层的种类和厚度进行改变。例如，在通过外延生长工艺形成上述三层材料层时，只需要保证第一材料层1001相对于衬底100的材料和第二材料层1002具有更大的选择刻蚀比即可。
在本公开的实施例中，优选采用外延生长工艺或分子束外延工艺形成各材料层。其中外延生长工艺优选采用低温外延生长工艺。通过外延生长工艺来形成各材料层，能够很好地对沟道区102的材料层的厚度进行控制。而沟道区102的厚度决定了容纳间隔物和栅堆叠的凹入的尺寸，并可以用来进行间隔物和栅堆叠与沟道区102的自对准，因此能够提高器件的加工精度。另外，在本公开的实施例中，沟道区102采用单晶半导体材料，这有利于降低器件导通时的电阻，提高器件性能。
接下来，可以对器件的有源区进行限定。器件的有源区包括第一源/漏区101、沟道区102和第二源/漏区103。对有源区进行限定主要是指对有源区的形状进行限定。具体地，如图3A和图3B(其中图3A是截面图，图3B是俯视图，图3B中的线AA'示出了截面的截取位置)所示，可以在图2所示的衬底100、第一材料层1001和第二材料层1002的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为所需的形状，并以构图后的光刻胶为掩模，依次对第二材料层1002、第一材料层1001和衬底100的一部分进行选择性刻蚀(例如反应离子刻蚀(RIE))。刻蚀进行到衬底100的上部，刻蚀后的第二材料层1002、第一材料层1001和衬底100的上部形成柱状。RIE例如可以按大致垂直于衬底100的顶部表面的方向进行，从而该柱状也大致垂直于衬底100的顶部表面。刻蚀完成后去除光刻胶。
从图3B的俯视图中可以看出，在该实施例中，有源区的横截面为大致圆形的形状，即有源区的外周呈大致圆柱形，圆形截面的半径可以优选为10nm～30nm。在其他的实施例中，有源区可以为其他形状。当有源区的横截面为正方形时，正方形的边长可以优选为10nm～30nm。当有源区的横截面为矩形时，矩形的宽(沿图3B所在平面的竖直方向)可以优选为10nm～30nm，矩形的长(沿图3B所在平面的水平方向)由器件电流的大小决定。这样的结构有助于提高迁移率，不仅能够提供足够的器件电流，还能够更好地控制短沟道效应，优化器件的性能。当然，有源区的形状不限于此，而是可以根据布局进行设计。例如，有源区的横截面可以呈椭圆形、多边形等。
接下来，如图4所示，使图3A中的第一材料层1001相对于柱状有源区向内(即沿与柱状有源区的外周表面的法线方向相反的方向)凹入以形成沟道区102。这可以通过相对于衬底100和第二材料层1002选择性刻第一材料层1001来实现。可以至少一次利用改性剂在包括待刻蚀表面在内的表面上形成改性层，以及至少一次刻蚀所形成的改性层以在待刻蚀表面上形成预定结构。
根据实施例，首先将前述工艺步骤中形成的叠层结构整体放入表面改性剂中，通过改性剂与半导体材料之间的反应，在衬底100、第一材料层1001和第二材料层1002的表面形成氧化物形式的改性层。若衬底100的材料和第二材料为Si，第一材料为SiGe，则SiGe相对于Si具有更快的氧化速率，并且所形成的氧化物(例如形成在SiGe表面的SiGeO)更容易被去除。一般的，在形成改性层之后还对形成有改性层的半导体表面进行清洗。然后，利用蚀刻剂去除改性层并对去除了改性层后的半导体表面进行清洗。由于第一材料层1001具有更快的氧化率，因此在去除改性层之后，第一材料层1001形成相对于衬底100和第二材料层1002的凹入。检查是否已经刻蚀到预设的深度，若未达到预设的深度，则重复上述利用改性剂形成改性层并刻蚀改性层的工艺步骤，直至达到预设的深度和刻蚀的要求。该方法可以对半导体加工时的刻蚀厚度进行精确的控制(≤0.5nm)，同时可以提高刻蚀速率。刻蚀后的叠层结构如图4所示，向内凹入的第一材料层1001作为器件的沟道区102，凹入结构围绕沟道区102的外周。
所使用的改性剂可以包括但不限于臭氧(O3)、高锰酸钾(KMnO4)、重铬酸钾(K2Cr2O7)、硝酸(HNO3)、硫酸(H2SO4)、过氧化氢(H2O2)其中之一或其中几种的组合的液体或水溶液、含氧气体或含氧等离子体。所使用的蚀刻剂可以包括但不限于氢氟酸、缓冲氢氟酸、BOE、氢氟酸蒸汽、卤素氢化物或其蒸汽。所使用的清洗剂可以包括但不限于水、高纯去离子水、乙醇、丙酮等。
根据其他实施例，也可以采用原子层刻蚀来形成沟道区102。可以使用氢(H)离子或氦(He)离子对第一材料(例如SiGe)层进行处理，以在第一材料层的表面形成改性层。然后，通过湿法刻蚀或利用自由基材料(例如处于活性状态的NH3、NF3等)去除改性层。同样地，可以通过重复成改性层和去除改性层的步骤，直至获得具有预设的深度的凹入。
接下来，如图5所示，在衬底100的顶部表面和第二材料层1002的设定位置处形成间隔物105。在具体的实施例中，首先在图4中所形成的凹入中形成牺牲层1003。牺牲层1003可以通过在图4所示的结构上淀积用于形成牺牲层1003的材料层，然后对淀积的材料层进行回蚀例如RIE来形成。回蚀的方向大致垂直于衬底100的顶部表面的方向。所形成的牺牲层1003填充在凹入中，并且牺牲层1003的外周表面与柱状有源区的外周表面大致共面。根据一些实施例，牺牲层1003可以采用氮化物材料，采用氮化物，一方面可以防止牺牲层1003在后续的氧化处理中被氧化，因为如果牺牲层1003在后续的氧化处理中被氧化，进而被刻蚀掉一部分，则牺牲层1003将无法完全填充凹入，从而导致形成的间隔物105被后续工艺破坏。另一方面，氮化物可以保证牺牲层1003在后续工艺中相对于其他材料具有选择刻蚀性，由此在通过刻蚀以去除牺牲层1003时可以免于对其他结构的破坏。然而本公开不限于此，也可以采用具有上述特性的其他材料。
接下来，如图6所示，对衬底100的顶部表面和第二材料层1002的外表面进行氧化处理，以在衬底100的顶部表面上、第二材料层1002的外表面上以及衬底100与牺牲层1003的界面和第二材料层1002与牺牲层1003的界面处形成氧化物层1004。根据实施例，可以采用热氧化或等离子体增强氧化工艺来进行氧化处理。根据实施例，所形成的氧化物层1004的厚度可以在5nm～20nm的范围内。
如图6所示，当在衬底100的顶部表面和第二材料层1002的外表面执行氧化处理时，由于在衬底100与牺牲层1003的界面处存在缺陷，因此在衬底100与牺牲层1003的界面处的衬底100具有更快氧化速率，因此氧化过程可以在该界面处更快地朝向有源区的内部推进，从而在衬底100与牺牲层1003的界面处形成了氧化物层1004。如图6所示，以这种方式形成的氧化物层1004具有逐渐减小的厚度，从图6所示的截面来看呈鸟嘴的形状。同样地，由于在第二材料层1002与牺牲层1003的界面处存在缺陷，因此在第二材料层1002与牺牲层1003的界面处的第二材料层1002具有更快氧化速率，因此氧化过程可以在该界面处更快地朝向有源区的内部推进，从而在第二材料层1002与牺牲层1003的界面处形成了氧化物层1004。如图6所示，氧化物层1004的截面也呈鸟嘴的形状。
接下来，对氧化物层1004进行刻蚀，以在衬底100与牺牲层1003的界面和第二材料层1002与牺牲层1003的界面处形成间隔物105。根据实施例，这里所执行的刻蚀是部分刻蚀，即仅刻蚀掉氧化物层1004的一部分。如图7所示，通过对图6中所示的氧化物层1004进行部分刻蚀，仅去除了位于有源区外表面和衬底100的顶部表面上的氧化物层1004，而位于衬底100与牺牲层1003的界面处和位于第二材料层1002与牺牲层1003的界面处的氧化物层1004被保留。根据本公开的实施例，可以利用该未被刻蚀的氧化物层1004作为间隔物105。
根据本公开的实施例，可以通过简单的氧化处理以及刻蚀所形成的氧化物层来获得间隔物105，有利于简化器件的生产工艺，降低器件的生产成本。
此外，根据本公开的其他实施例，也可以通过相对于衬底100、第二材料层1002以及牺牲层1003选择性刻蚀氧化物层1004来完全去除氧化物层1004，这样，将在先前填充有氧化物层1004的衬底100与牺牲层1003的界面和第二材料层1002与牺牲层1003的界面处形成沟槽。然后，可以利用低介电常数的材料填充沟槽，以在沟槽中形成间隔物105。所形成的间隔物105具有与前述实施例中的间隔物相同的形状，但由于采用了低介电常数的材料，因此能够更有效地减小寄生电容。
另外，如图7所示，在形成的间隔物105的衬底100与牺牲层1003的界面处和第二材料层1002与牺牲层1003的界面处，间隔物105几乎全部形成在衬底100和第二材料层1002内。换句话说，如图7所示，位于衬底100和牺牲层1003之间的间隔物105的上表面与衬底100和牺牲层1003之间的界面(参考图1，即界面I)大致共面，位于第二材料层1002和牺牲层1003之间的间隔物105的下表面与第二材料层1002和牺牲层1003之间的界面(参考图1，即界面I′)大致共面，即所形成的间隔物与沟道区102之间实现了对准。这样，可以在后续形成栅堆叠104的过程，基于所形成的间隔物105实现栅堆叠104与沟道区102之间的自对准以及栅堆叠104与第一源/漏区101和第二源/漏区103之间的自对准。
接下来，在衬底100和第二材料层1002上分别形成第一源/漏区101和第二源/漏区103。在具体的实施例中，首先在图7所示的至少包括衬底100的上部的表面和第二材料层1002的外表面在内的柱状有源区的外表面上淀积掺杂剂薄膜，所形成的掺杂剂薄膜包围衬底100、牺牲层1003、间隔物105和第二材料层1002的外表面。根据实施例，可以通过化学气相沉积(CVD)、原子层沉积(ALD)或等离子体掺杂等工艺淀积掺杂剂薄膜。对于n型半导体器件可以采用n型掺杂剂薄膜，对于p型半导体器件可以采用p型掺杂剂薄膜。然后，以掺杂剂薄膜作为固相扩散源，采用退火工艺驱动(drive in)掺杂剂薄膜中的掺杂剂扩散以形成掺杂的第一源/漏区和第二源/漏区。一般地，掺杂区是掺杂浓度在5E18cm-3～1E19 cm-3的掺杂区域。如图8所示，在衬底100上部区域的围绕有源区外周表面的浅层中以及在衬底100下部区域的顶部表面的浅层中形成了第一源/漏区101的掺杂区。在第二材料层1002的外表面的浅层中形成了第二源/漏区103的掺杂区。第一源/漏区101和第二源/漏区103均为结深较浅的源/漏区，这有利于改善器件的短沟道效应。在掺杂扩散工艺完成后，去除掺杂剂薄膜。
根据本公开的实施例，在退火以驱动掺杂剂薄膜扩散时，对扩散的过程进行控制。使得掺杂剂的前沿表面在第一源/漏区101和第二源/漏区103中扩散并超过所形成的间隔物105。如图8所示，间隔物105完全位于第一源/漏区101和第二源/漏区103的掺杂区的内部。这样可以使第一源/漏区101和第二源/漏区103中的载流子更容易地进入导电沟道，以降低器件电阻，增大器件的电流。
接下来，可以在有源区的周围形成隔离层，以实现电隔离。如图9所示，可以在衬底100下部的顶部表面上淀积氧化物，并对其进行回蚀，以形成隔离层106。回蚀停止于从有源区外周表面显露的第一源/漏区101与间隔物105之间的界面，这样，形成的隔离层106的顶部表面可以与形成沟道区102的材料层和形成第一源/漏区101的材料层之间的界面大致共面。在回蚀之前，还可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。
在本公开的一些的实施例中，在形成上述隔离层之前，可以进行源/漏极的硅化，以减小电阻。源/漏极的硅化是指在形成隔离层之前，在衬底100上形成一层金属硅化物。在具体的实施例中，可以首先在衬底100上淀积Ni或NiPt，并通过退火形成NiSi或NiPtSi，然后去除未反应的金属。
在形成隔离层106时，可以保留牺牲层1003，以避免隔离层106的材料进入要容纳栅堆叠的凹入中。之后，可以去除牺牲层1003，以释放凹入中的空间。根据实施例，可以通过例如对牺牲层1003的材料(例如氮化物)进行选择性刻蚀来实现。
接下来，围绕沟道区102的外周形成栅堆叠104。如图10所示，可以在图9所示出的结构(已去除了牺牲层1003)上依次淀积栅介质层1041和栅导体层1042，并通过对栅导体1042进行刻蚀来形成栅堆叠104。栅介质层1041可以包括界面层(例如SiO2)和高k材料层(例如HfO2)。在具体的实施例中，可以采用ALD工艺在隔离层106的顶部表面上和凹入中形成或淀积SiO2层(约0.3nm-1.5nm)及淀积HfO2层(约1nm-5nm)。在刻蚀栅导体层1042时，优选地将栅导体层1042的顶部表面控制在位于第二源/漏区103中的间隔物105从有源区的外周表面显露的上表面和下表面之间。同时保证所形成的栅堆叠104不是太薄，使栅堆叠104的电阻得到控制。另外，在栅介质层1041和栅导体层1042之间，还可以形成功函数调节层，此处不再赘述。
接下来，可以对栅堆叠104的形状进行调整，以便于后继互连制作。如图11所示，根据实施例，可以在图10所示的结构上形成光刻胶1005。该光刻胶1005例如通过光刻构图为覆盖栅堆叠104显露于凹入之外的一部分(在该示例中，图中左半部分)上，且露出的栅堆叠104显露于凹入之外的另一部分(在该示例中，图中右半部分)。然后，可以以光刻胶1005为掩模，对栅堆叠104进行选择性刻蚀如RIE。这样，栅堆叠104除了留于凹入之内的部分之外，被光刻胶1005覆盖的部分得以保留，如图12所示。随后，可以通过该部分来实现到栅堆叠104的电连接。刻蚀完成之后，去除光刻胶1005。
接下来，返回参考图1，在图12所示的结构上形成层间电介质层107。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层107。在层间电介质层107中，可以分别形成到第一源/漏区101和第二源/漏区103的接触部108_2和108_3以及到栅堆叠104的接触部108_1。这些接触部可以通过在层间电介质层107以及隔离层106中刻蚀形成过孔，并在其中填充导电材料例如金属来形成。
由于栅堆叠104延伸超出有源区外周，从而可以容易地形成它的接触部108_1。另外，由于第一源/漏区101的下部延伸超出柱状有源区的外周，也就是说，至少在第一源/漏区101的一部分上方并不存在栅堆叠104，从而可以容易地形成它的接触部108_2。
图13～图16示出了根据本公开另一实施例的制造半导体器件的流程的示意图，其中省略了与前述实施例相同的工艺步骤。
在根据前述实施例的工艺步骤形成了沟道区102(参考图4)之后，在所形成的结构上形成第三材料层。如图13所示，在衬底100的顶部表面、第二材料层1002的外表面和沟道区102的外周表面上形成第三材料层1006。根据实施例，可以通过在衬底100的顶部表面、第二材料层1002的外表面和沟道区102的外周表面上淀积形成第三材料层1006或通过外延生成工艺来形成第三材料层1006。形成第三材料层1006的材料可以具有比衬底100、沟道区102(第一材料层1001)和第二材料层1002更大的选择刻蚀比。根据实施例，第三材料层1006可以采用Ge百分含量大于第一材料层(SiGe)的Ge百分含量的SiGe。根据实施例，第三材料层1006也可以采用氧化速率大于形成衬底100和第二材料层1002的材料的氧化速率的材料，例如Ge。本公开的实施例不限于此，可以采用其他材料，只要保证第三材料层1006相对于衬底100、沟道区102和第二材料层1002的选择刻蚀性即可。
接下来，在图13中所形成的凹入中形成牺牲层1003。在具体的实施例中，首先在图13所示的结构上淀积用于形成牺牲层1003的材料层，然后对淀积的材料层进行回蚀例如RIE来形成牺牲层1003，回蚀的方向大致垂直于衬底100的顶部表面的方向。所形成的牺牲层1003填充在凹入中，并且牺牲层1003的外周表面与柱状有源区的外周表面大致共面，如图14所示。根据一些实施例，牺牲层1003可以采用氮化物材料，采用氮化物，一方面可以防止牺牲层1003在后续的氧化处理中被氧化，因为如果牺牲层1003在后续的氧化处理中被氧化，进而被刻蚀掉一部分，则牺牲层1003将无法完全填充凹入，从而导致形成的间隔物105被后续工艺破坏。另一方面，氮化物可以保证牺牲层1003在后续工艺中相对于其他材料具有选择刻蚀性，由此在通过刻蚀以去除牺牲层1003时可以免于对其他结构的破坏。然而本公开不限于此，也可以采用具有上述特性的其他材料。
接下来，如图15所示，对第三材料层1006进行氧化处理以形成氧化物层1007。由于形成第三材料层1006的材料的氧化速率大于形成衬底100和第二材料层1002的材料的氧化速率，因此氧化处理几乎发生在所形成的第三材料层1006的位置。同样地，由于第三材料层1006能够更快被氧化，因此氧化反应可以沿位于衬底100和牺牲层1003之间的第三材料层1006以及位于第二材料层1002和牺牲层1003之间的第三材料层1006向有源区的内部推进，从而在衬底100与牺牲层1003之间以及第二材料层1002与牺牲层1003之间分别形成了氧化物层1007。如图15所示，氧化物层1007的截面也呈鸟嘴的形状。
接下来，对氧化物层1007进行刻蚀，以在衬底100与牺牲层1003之间和第二材料层1002与牺牲层1003之间分别形成间隔物105，如图16所示。与前述实施例类似，可以执行部分刻蚀，利用剩余的未被刻蚀的氧化物层1007形成间隔物105。也可以通过选择性刻蚀完全去除所形成的氧化物层1007，并通过在所形成的沟槽中填充低介电常数的材料来形成间隔物105。具体的工艺步骤可以参考前述实施例，此处不再赘述。
制造半导体器件的后续工艺步骤可以参考前述实施例的处理方法继续进行，此处不再赘述。
根据本公开的实施例，利用第三材料层1006形成氧化物层1007，由于第三材料层1006可以选择更容易被氧化且介电常数更低的材料，因此有利于加快氧化的过程，同时有利于减小寄生电容。另外，利用第三材料层1006形成氧化物层1007可以对氧化所发生的位置进行引导，对氧化过程进行更好的控制，从而改善器件的质量。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (26)

1.一种半导体器件，包括：
衬底；
有源区，包括依次叠置在所述衬底上且彼此邻接的第一源/漏区、沟道区和第二源/漏区；
栅堆叠，围绕所述沟道区的外周形成；以及
间隔物，在所述栅堆叠与所述第一源/漏区和所述第二源/漏区之间围绕所述沟道区的外周形成；
其中，所述间隔物具有沿平行于所述衬底的顶部表面的方向的改变的厚度。
2.根据权利要求1所述的半导体器件，其中，所述间隔物具有从显露于所述有源区的外周表面的表面开始向所述有源区内部逐渐减小的厚度。
3.根据权利要求2所述的半导体器件，其中，所述间隔物位于所述沟道区的外周的外侧。
4.根据权利要求1至3中任一项所述的半导体器件，其中，所述间隔物包括氧化物。
5.根据权利要求4所述的半导体器件，其中，所述氧化物包括对所述第一源/漏区和所述第二源/漏区的材料进行氧化处理所形成的氧化物。
6.根据权利要求4所述的半导体器件，其中，所述氧化物包括对淀积在所述第一源/漏区和/或所述第二源/漏区的表面的材料进行氧化处理所形成的氧化物。
7.根据权利要求5或6所述的半导体器件，其中，所述间隔物包括低介电常数的材料。
8.根据权利要求7所述的半导体器件，其中，所述低介电常数的材料包括SiC。
9.根据权利要求1至8中任一项所述的半导体器件，其中，所述第一源/漏区的掺杂区和所述第二源/漏区的掺杂区分别沿所述第一源/漏区和所述第二源/漏区的外部表面延伸。
10.根据权利要求1至9中任一项所述的半导体器件，其中，所述间隔物位于所述第一源/漏区的掺杂区和所述第二源/漏区的掺杂区的内部。
11.根据权利要求10所述的半导体器件，其中，所述栅堆叠的底部表面与形成所述沟道区的材料层和形成所述第一源/漏区的材料层之间的界面大致平行，所述栅堆叠的顶部表面与形成所述沟道区的材料层和形成所述第二源/漏区的材料层之间的界面大致平行。
12.根据权利要求11所述的半导体器件，其中，所述栅堆叠的底部表面与形成所述沟道区的材料层和形成所述第一源/漏区的材料层之间的界面之间的距离与所述栅堆叠的顶部表面与形成所述沟道区的材料层和形成所述第二源/漏区的材料层之间的界面之间的距离大致相等。
13.根据权利要求1至12中任一项所述的半导体器件，其中，所述沟道区包括单晶半导体材料。
14.根据权利要求1至13中任一项所述的半导体器件，其中，所述沟道区的半导体材料与所述第一源/漏区和/或所述第二源/漏区的半导体材料不同。
15.一种制造半导体器件的方法，包括：
在衬底上依次形成第一材料层和第二材料层；
在所述衬底、所述第一材料层和所述第二材料层上限定所述半导体器件的有源区，所述有源区包括沟道区；
在所述衬底和所述第二材料层的设定位置处围绕所述沟道区的外周形成间隔物；
在所述衬底和所述第二材料层上分别形成第一源/漏区和第二源/漏区；以及
围绕所述沟道区的外周形成栅堆叠；
其中，所述间隔物具有沿平行于所述衬底的顶部表面的方向的改变的厚度。
16.根据权利要求15所述的方法，其中，在所述衬底、所述第一材料层和所述第二材料层上限定所述半导体器件的有源区，包括：
依次刻蚀所述第二材料层、所述第一材料层和所述衬底的上部以形成柱状有源区，且使所述衬底的下部延伸超出所述柱状有源区的外周；
选择性刻蚀所述第一材料层，使所述第一材料层相对于所述柱状有源区的外周向内凹入以形成所述沟道区。
17.根据权利要求16所述的方法，其中，在所述衬底和所述第二材料层的设定位置处围绕所述沟道区的外周形成间隔物，包括：
在所述凹入中形成牺牲层；
对所述衬底的顶部表面和所述第二材料层的外表面进行氧化处理，以在所述衬底的顶部表面上、所述第二材料层的外表面上以及所述衬底与所述牺牲层之间的界面和所述第二材料层与所述牺牲层之间的界面处形成氧化物层；
刻蚀所述氧化物层，以利用未被刻蚀的氧化物层在所述衬底与所述牺牲层之间的界面和所述第二材料层与所述牺牲层之间的界面处形成所述间隔物。
18.根据权利要求17所述的方法，其中，在对所述衬底的顶部表面和所述第二材料层的外表面进行氧化处理时，对所述氧化处理的过程进行控制，以使在所述衬底与所述牺牲层之间的界面和所述第二材料层与所述牺牲层之间的界面处形成的所述间隔物位于所述沟道区的外周的外侧。
19.根据权利要求16所述的方法，其中，在所述衬底和所述第二材料层的设定位置处围绕所述沟道区的外周形成间隔物，包括：
在所述衬底的顶部表面、所述第二材料层的外表面和所述沟道区的外周表面上形成第三材料层，所述第三材料层的材料具有大于所述衬底、所述第一材料层和所述第二材料层的材料的氧化速率；
在形成有所述第三材料层的所述凹入中形成牺牲层；
对所述第三材料层进行氧化处理以形成氧化物层；
刻蚀所述氧化物层，以利用未被刻蚀的氧化物层在所述衬底与所述牺牲层之间和所述第二材料层与所述牺牲层之间形成所述间隔物。
20.根据权利要求17至19中任一项所述的方法，其中，在通过氧化处理形成了所述氧化物层之后，还包括：
选择性刻蚀所述氧化物层以完全去除所述氧化物层，以便在所述衬底与所述牺牲层之间和所述第二材料层与所述牺牲层之间形成沟槽；以及
填充所述沟槽以在所述沟槽中形成所述间隔物。
21.根据权利要求16或20所述的方法，其中，所述选择性刻蚀包括：
至少一次利用改性剂在包括待刻蚀表面在内的表面上形成改性层；以及
至少一次刻蚀所述改性层以在所述待刻蚀表面上形成预定结构。
22.根据权利要求17至21中任一项所述的方法，其中，在所述衬底和所述第二材料层上分别形成第一源/漏区和第二源/漏区，包括：
在至少包括所述衬底的上部的表面和所述第二材料层的外表面在内的所述柱状有源区的外表面上淀积掺杂剂薄膜；
退火以驱动所述掺杂剂薄膜扩散，以分别在所述衬底的上部和所述第二材料层上形成所述第一源/漏区和所述第二源/漏区；
去除所述掺杂剂薄膜。
23.根据权利要求22所述的方法，其中，在退火以驱动所述掺杂剂薄膜扩散时，对所述扩散的过程进行控制，以使所述间隔物位于所述第一源/漏区的掺杂区和所述第二源/漏区的掺杂区的内部。
24.根据权利要求17或19所述的方法，其中，围绕所述沟道区的外周形成栅堆叠，包括：
去除所述牺牲层，或依次去除所述牺牲层和未被氧化的第三材料层；
依次淀积栅介质层和栅导体层；
对所述栅介质层和所述栅导体层进行回蚀，以围绕所述沟道区的外周形成所述栅堆叠。
25.一种电子设备，包括由如权利要求1～14中任一项所述的半导体器件形成的集成电路。
26.根据权利要求25所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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