CN111599759B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。此外，第一隔离沟槽可以对堆叠层进行进一步分隔，从而提高器件的集成度。

Description

一种半导体器件及其制造方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着半导体制造工艺技术的更新迭代，半导体器件的尺寸不断缩小，集成度不断提高，然而，随着工艺节点的微缩，工艺节点会达到一个极限点，其尺寸无法继续缩小，性能的提升越来越困难。如何获取小尺寸高性能的器件，是本领域面临的一项重要问题。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，能够在较小的器件尺寸的前提下实现较高的性能。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种半导体器件的制造方法，包括：
在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层；
对所述堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在所述第一隔离沟槽中形成绝缘层；
通过所述第二隔离沟槽侧向对所述沟道层进行刻蚀，保留所述绝缘层侧壁上的沟道层，以形成所述第一掺杂材料层和所述第二掺杂材料层之间的间隙；
通过所述第二隔离沟槽在所述间隙中形成栅介质层和栅极层。
可选的，所述第二隔离沟槽将所述堆叠层分隔为多个独立结构，每个所述独立结构中至少包括一个所述第一隔离沟槽，所述第一隔离沟槽将所述独立结构分隔为多个部分。
可选的，所述独立结构中包括多个第一隔离沟槽时，多个所述第一隔离沟槽相交设置。
可选的，所述通过所述第二隔离沟槽侧向对所述沟道层进行刻蚀，包括：
进行多次氧化去除工艺；所述氧化去除工艺包括：进行所述沟道层的氧化工艺，以在所述第二隔离沟槽中暴露的沟道层表面上形成氧化层；去除所述氧化层。
可选的，所述进行所述沟道层的氧化工艺，包括：
采用等离子或者化学自限制性氧化所述沟道层。
可选的，所述对所述堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在所述第一隔离沟槽中形成绝缘层，包括：
对所述堆叠层进行刻蚀得到第二隔离沟槽，在所述第二隔离沟槽中形成隔离层；
对所述堆叠层进行刻蚀得到第一隔离沟槽，在所述第一隔离沟槽中形成绝缘层；
去除所述第二隔离沟槽中的所述隔离层。
可选的，所述第一掺杂材料层、所述沟道层和所述第二掺杂材料层分别为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述沟道层之间形成有所述第一掺杂材料层的本征层，所述阻挡层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层。
可选的，所述绝缘层包括应变材料层，用于为所述沟道层提供压应力或张应力。
可选的，通过所述第二隔离沟槽在所述间隙中形成栅介质层和栅极层，包括：
沉积栅介质层和栅极层，并通过所述第二隔离沟槽去除所述间隙之外的栅极层和栅介质层。
本申请实施例还提供了一种半导体器件，包括：
衬底；
所述衬底上的第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层；
所述堆叠层中的第一隔离沟槽和第二隔离沟槽，所述第一隔离沟槽中形成有绝缘层；
所述沟道层在所述第二隔离沟槽中凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成有间隙；
所述间隙中形成有栅介质层和栅极层。
可选的，所述第二隔离沟槽将所述堆叠层分隔为多个独立结构，每个所述独立结构中至少包括一个所述第一隔离沟槽，所述第一隔离沟槽将所述独立结构分隔为多个部分。
可选的，所述独立结构中包括多个第一隔离沟槽时，多个所述第一隔离沟槽相交设置。
可选的，所述第一掺杂材料层、所述沟道层和所述第二掺杂材料层分别为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述沟道层之间，以及所述第一掺杂材料层和所述栅介质层之间形成有所述第一掺杂材料层的本征层，所述沟道层和所述第二掺杂材料层之间，以及所述栅介质层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层。
可选的，所述绝缘层包括应变材料层，用于为所述沟道层提供压应力或张应力。
本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，沟道的宽度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。此外，第一隔离沟槽可以对堆叠层进行进一步分隔，从而提高器件的集成度。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例中一种半导体器件的制造方法的流程示意图；
图2-17示出了根据本申请实施例的制造方法形成半导体器件过程中的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，随着半导体制造工艺技术的更新迭代，半导体器件的尺寸不断缩小，集成度不断提高，然而，随着工艺节点的微缩，半导体器件的尺寸受到工艺的限制，无法继续缩小，因此器件的性能的提升越来越困难。如何获取小尺寸高性能的器件，是本领域面临的一项重要的问题。
举例来说，目前可以在衬底上形成存储层和栅极层，在栅极层的两侧的衬底中掺杂形成源漏，则源漏之间的沟道层收到栅极层的尺寸的限制，而栅极层尺寸受到光刻工艺的限制，因此限制了器件的整体尺寸。
基于以上技术问题，本申请实施例提供了一种半导体器件及其制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，沟道的宽度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。此外，第一隔离沟槽可以对堆叠层进行进一步分隔，从而提高器件的集成度。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体器件的制造方法的流程图，该方法可以包括以下步骤：
S101，在衬底100上形成第一掺杂材料层101、沟道层102和第二掺杂材料层103的堆叠层，参考图2和图3所示。
在本申请实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，衬底100为体硅衬底。
本申请实施例中，衬底100上可以形成堆叠层，堆叠层可以包括第一掺杂材料层101、沟道层102和第二掺杂材料层103，参考图2和图3所示，其中图2为本申请实施例提供的一种半导体器件在制造过程中的示意图，图3为图2所示的半导体器件中虚线所在水平平面内的结构示意图。其中第一掺杂材料层101和第二掺杂材料层103可以作为源漏，即二者中，一个为源极，另一个为漏极。第一掺杂材料层101、沟道层102和第二掺杂材料层103的材料可以根据实际情况确定。
具体的，在衬底100为硅衬底时，第一掺杂材料层101、沟道层102和第二掺杂材料层103的材料可以为硅锗、硅、硅锗，即硅锗作为源漏，而硅作为沟道，这样第一掺杂材料层101与硅衬底具有相近的晶格常数，有利于形成质量较好的第一掺杂材料层101。
具体的，在衬底100为硅衬底时，第一掺杂材料层101、沟道层102和第二掺杂材料层103的材料可以为硅、硅锗、硅，即硅作为源漏，硅锗作为沟道，此时第一掺杂材料层101与硅衬底具有一致的材料，有利于形成质量较好的第一掺杂材料层101。其中，硅的电子迁移率约为1600cm2V-1s-1，空穴迁移率约为430cm2V-1s-1，锗的电子迁移率约为3900cm2V-1s-1，空穴迁移率约为1900cm2V-1s-1，即硅锗具有比硅较好的载流子迁移率，因此形成的器件可以有较好的性能。
具体的，在衬底100为硅衬底时，第一掺杂材料层101、沟道层102和第二掺杂材料层103的材料可以为锗、锗锡、锗，即锗作为源漏，锗锡作为沟道，此时第一掺杂材料层101与硅衬底具有一定的晶格差异，因此可以在第一掺杂材料层101和硅衬底之间形成缓冲层，该缓冲层可以为低温形成的锗层，也可以为低温形成的锗层和高温形成的锗层的叠层，用于平衡第一掺杂材料层101和硅衬底之间的晶格常数，以形成质量较好的第一掺杂材料层101。由于锗的载流子迁移率高于硅，且锡也具有较高的载流子迁移率，因此形成的器件具有较好的性能。
当然，本申请实施例中的第一掺杂材料层101、沟道层102和第二掺杂材料层103还可以是其他材料，例如GaAs、InAs、InAb或三五族材料等，这些材料具有更高的载流子迁移率，有利于器件性能的提高，本领域技术人员可以根据实际情况选取合适的为第一掺杂材料层101、沟道层102和第二掺杂材料层103选择合适的材料。
第一掺杂材料层101、沟道层102和第二掺杂材料层103的厚度范围可以为10-30nm，其中，第一掺杂材料层101和第二掺杂材料层103是经过掺杂的材料，二者的掺杂类型可以相同，掺杂的方式可以是原位掺杂，也可以是其他掺杂方式。在第一掺杂材料层101和沟道层102之间可以形成扩散阻挡层，扩散阻挡层可以为第一掺杂材料的本征层，从而阻挡第一掺杂材料层101中的掺杂元素扩散至沟道层102中，同理，在沟道层102和第二掺杂材料层103之间也可以形成扩散阻挡层，扩散阻挡层可以为第二掺杂材料层103的本征层，总而阻挡第二掺杂材料层103中的掺杂元素扩散至沟道层102中。
作为一种示例，堆叠层可以包括掺杂的硅层、本征硅层、硅锗层、本征硅层、掺杂的硅层，其中，本征硅层作为扩散阻挡层；或者堆叠层可以包括掺杂的硅锗层、本征硅锗层、硅层、本征硅锗层、掺杂的硅锗层，其中，本征硅锗层作为扩散阻挡层；或者堆叠层可以包括掺杂的锗层、本征锗层、锗锡层、本征锗层、掺杂的锗层。
第一掺杂材料层101、沟道层102和第二掺杂材料层103可以通过外延生长的方式形成，例如可以通过化学气相沉积(Chemical Vapor Deposition，CVD)、分子束外延(Molecular Beam Epitaxy，MBE)、原子层沉积(Atomic Layer Deposition，ALD)等方式形成。
具体的，外延生长硅的工艺中，可以在温度为500-700℃，腔压为10-20Torr的条件下，利用含硅的前驱体生成硅外延层，外延生长硅的时间可以在20s-240s范围内。其中，含硅的前驱体可以是Si2H2Cl2，其流量可以为20-500sccm；含硅的前驱体也可以为SiH4，其流量可以为20-300sccm；含硅的前驱体还可以为Si2H6和H2的混合气体，其流量可以为20-300sccm。在外延生长的硅作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含硅的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长硅锗的工艺中，可以在温度为500-700℃，腔压为10-20Torr的条件下，利用含硅的前驱体和含锗的前驱体生成外延层，外延生长硅锗的时间可以在20s-240s范围内。其中，含硅的前驱体可以为Si2H2Cl2，其流量可以为20-500sccm；含硅的前驱体也可以为SiH4，其流量可以为20-300sccm；含硅的前驱体还可以为Si2H6和H2的混合气体，其流量可以为20-300sccm；含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-300sccm。在外延生长的硅锗作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含硅的前驱体以及含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长锗的工艺中，可以在温度为350-700℃，腔压为10-20Torr的条件下，利用含锗的前驱体生成外延层，外延生长锗的时间可以在20s-240s范围内。其中，含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-1000sccm。在外延生长的锗作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长锗锡的工艺中，可以在温度为250-400℃，腔压为10-20Torr的条件下，利用含锡的前驱体和含锗的前驱体生成外延层，外延生长锗锡的时间可以在20s-240s的范围内。其中，含锡的前驱体可以为SnCl4(H2携带)，其流量可以为20-500sccm；含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-1000sccm。在外延生长的锗锡作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含锡的前驱体以及含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体实施时，硅锗层中，锗的组分可以根据实际情况而定，综合硅锗层中的载流子迁移率以及硅锗层与硅之间的晶格常数，硅锗层中锗的组分可以小于或等于30％；锗锡中锡的组分可以根据实际情况而定，综合锡锗层中的载流子迁移率以及锡锗层与锗层之间的晶格常数，锡锗层中锡的组分可以为0.5％-20％；源漏中的离子掺杂浓度为1E19-3E20 cm-3；器件中第一掺杂材料层101、第二掺杂材料层103和沟道层102的厚度可以根据实际情况确定，作为一种示例，其厚度可以均为10-30nm；在源极和沟道之间，以及沟道层102与漏极之间，可以形成有扩散阻挡层，扩散阻挡层的厚度可以为1-5nm，扩散阻挡层通常为在形成第一掺杂材料层101后，停止掺杂气体的输入而形成的本征层，或者未在形成第二掺杂材料层103之前，无掺杂气体的输入而形成的本征层。
需要说明的是，在衬底100上可以包括多个竖直方向堆叠的堆叠层，每个堆叠层均可以包括第一掺杂材料层101、沟道层102和第二掺杂材料层103，这样可以提高器件的集成度，多个堆叠层之间可以利用绝缘材料隔开。
S102，对堆叠层进行刻蚀得到第一隔离沟槽104和第二隔离沟槽110，在第一隔离沟槽104中形成绝缘层105，参考图4-图11所示。
在形成第一掺杂材料层101、沟道层102和第二掺杂材料层103的堆叠层后，可以对堆叠层进行刻蚀，得到第一隔离沟槽104和第二隔离沟槽110，其中，第二隔离沟槽110可以将不同器件所在的堆叠层隔离开，即，第二隔离沟槽110可以将堆叠层分隔为多个独立结构，第一隔离沟槽104可以形成于被第二隔离沟槽110隔离开的独立结构中。
参考图6和图7所示，图6为本申请实施例提供的一种半导体器件在制造过程中的示意图，图7为图6所示的半导体器件中虚线所在水平平面内的结构示意图，其中，第二隔离沟槽110可以将堆叠层分隔为四个独立结构。
被第二隔离沟槽110隔离出的多个独立结构中，可以都形成有第一隔离沟槽104，也可以只有部分独立结构中形成有第一隔离沟槽104，独立结构中可以形成有至少一个第一隔离沟槽104，从而将第二隔离沟槽110隔离出来的独立结构分隔为多个部分，增加堆叠层中可以形成的器件的数量。第一隔离沟槽104可以和第二隔离沟槽110中的至少一个平行，也可以是其他方向。
独立结构中形成有多个第一隔离沟槽104时，多个第一隔离沟槽104可以相交，也可以不相交，参考图7所示，每个独立结构被两个相交的第一隔离沟槽104分隔为四个部分，也就是说，实际上，图7中包括16个独立的堆叠层部分，对应的，可以形成16个独立的器件，因此具有较高的集成度。
本申请实施例中，独立结构中可以包括两个相交的第一隔离沟槽104时，这两个相交的第一隔离沟槽104在平行于衬底表面的平面内可以垂直，也可以呈其他角度；每个独立的堆叠层中可以包括四个相交的第一隔离沟槽104时，这四个相交的第一隔离沟槽104可以均匀分布，相邻的两个第一隔离沟槽104之间的夹角可以为45°。当然，每个独立的堆叠层中可以包括其他数量的第一隔离沟槽104，第一隔离沟槽104的数量与实际要形成的器件数量相关，在此不进行一一举例说明。
多个第一隔离沟槽104的交点可以在独立的堆叠层的中心位置，以使后续保留的沟道层较为均匀，多个第一隔离沟槽104的交点也可以不位于堆叠层的中心位置。第一隔离沟槽104的宽度可以根据实际情况而定。
作为一种可能的实施方式，可以先对堆叠层进行刻蚀得到第一隔离沟槽104，并在第一隔离沟槽104中形成绝缘层105，之后再对堆叠层进行刻蚀得到第二隔离沟槽110，其中第二隔离沟槽110和第一隔离沟槽104无重叠区域，第二隔离沟槽110可以形成于相邻的第一隔离沟槽104之间。
作为另一种可能的实施方式，也可以先对堆叠层进行刻蚀得到第二隔离沟槽110，将各个器件所在的堆叠层隔离开，在第二隔离沟槽110中填充隔离层111，隔离层111可以为绝缘层，例如可以为氧化硅、氮化硅等，参考图4和图5所示，其中，图4为本申请实施例提供的一种半导体器件在制造过程中的示意图，图5为图4所示的半导体器件中虚线所在水平平面内的结构示意图；之后可以以图案化的掩模层120为掩蔽，在各个独立的堆叠层中刻蚀得到第一隔离沟槽104，这里的第一隔离沟槽104为两条，参考图6和图7所示，掩模层120可以为光刻胶层，也可以是硬掩模层，硬掩模层利用可以是氧化硅、氮化硅等，之后，可以去除掩模层120，在掩模层120为硬掩模层时，也可以不进行掩模层120的去除，从而利用掩模层120对堆叠层进行保护；再在第一隔离沟槽104中填充绝缘层105，填充后的绝缘层105可以与堆叠层齐平，在堆叠层上保留有掩模层120时，绝缘层105可以与硬掩模层齐平，参考图8和图9所示，其中图8为本申请实施例提供的一种半导体器件在制造过程中的示意图，图9为图8所示的半导体器件中虚线所在水平平面内的结构示意图；之后，可以去除第二隔离沟槽110中的隔离层111，参考图10和图11所示，其中图10为本申请实施例提供的一种半导体器件在制造过程中的示意图，图11为图10所示的半导体器件中虚线所在水平平面内的结构示意图。
其中，绝缘层105的作用在于增加器件的结构稳定性，以及隔离不同器件以增加器件的集成度，其材料可以包括氧化硅、氮化硅等。在一种实现方式中，绝缘层105还可以包括应变材料层，从而为与应变材料层接触的沟道层102提供压应力或张应力，以提高沟道层102的载流子迁移率。绝缘层105可以仅包括应变材料层，即应变材料层填充在第一隔离沟槽104中，绝缘层105也可以包括应变材料层和其他绝缘层，此时应变材料层位于其他绝缘层外侧，与沟道层102接触，举例来说，应变材料层可以位于氧化硅外侧，具体实施中，可以在第一隔离沟槽104侧壁形成应变材料层，之后利用氧化硅填充第一隔离沟槽104。
具体的，在应变材料层为沟道层102提供压应力时，可以提高沟道层102的空穴迁移率，因此，可以在PMOS器件中选择能够为沟道层102提供压应力的应变材料层，具体的，可以选择晶格常数大于沟道层材料的晶格常数的应变材料层，例如在沟道层102为硅锗时，应变材料层可以是单晶硅。
具体的，在应变材料层为沟道层102提供张应力时，可以提高沟道层102的电子迁移率，因此，可以在NMOS器件中选择能够为沟道层102提供张应力的应变材料层，具体的，可以选择晶格常数小于沟道层材料的晶格常数的应变材料层，例如在沟道层102为硅时，应变材料层可以是硅锗，在沟道层102为锗锡时，应变材料层可以为单晶锗。
对堆叠层的刻蚀可以通过光刻技术实现，具体的，可以在堆叠层上形成光刻胶，通过光刻和显影，得到图案化的光刻胶，以光刻胶为掩模进行堆叠层的刻蚀得到第一隔离沟槽104或第二隔离沟槽110，之后去除光刻胶层。
刻蚀得到的第一隔离沟槽104可以贯穿至衬底100，也可以过刻蚀部分衬底100，刻蚀得到的第二隔离沟槽110可以仅贯穿堆叠层，也可以贯穿至衬底100，还可以过刻蚀部分衬底100。在第一掺杂材料层101和衬底100之间形成有缓冲层时，第一隔离沟槽104可以仅贯穿堆叠层，即停止在缓冲层之上，当然也可以刻蚀部分或全部的缓冲层。
事实上，第一隔离沟槽104和第二隔离沟槽110均可用于隔离不同器件，二者可以具有相同的宽度和深度，不同之处在于，第一隔离沟槽104用于隔离不同器件的沟道层，以及不同器件的源漏，而第二隔离沟槽110用于隔离不同器件的栅极层，以及不同器件的源漏，二者填充的材料可以相同，也可以不同。
S103，通过第二隔离沟槽110从侧向对沟道层102进行刻蚀，保留绝缘层105侧壁上的沟道层102，以形成第一掺杂材料层101和第二掺杂材料层103之间的间隙1021，参考图12和图13所示。
由于第二隔离沟槽110是贯穿堆叠层的，因此会暴露出在堆叠层中的第一掺杂材料层101、沟道层102、第二掺杂材料层103的侧壁，此时，可以通过第二隔离沟槽110从侧向对沟道层102进行刻蚀，以去除部分沟道层102，形成第一掺杂材料层101和第二材料层之间的间隙1021，在绝缘层105侧壁上保留有沟道层102，保留的沟道层102连接着第一掺杂材料层101和第二掺杂材料层103，沟道长度与沟道层102的厚度一致，参考图12和图13所示，其中图12为本申请实施例提供的一种半导体器件在制造过程中的示意图，图13为图12所示的半导体器件中虚线所在水平平面内的结构示意图。其中，由于沟道层102是从第二隔离沟槽110刻蚀的，保留的沟道层102往往是距离第二隔离沟槽110较远的部分，参考图13所示，第一隔离沟槽104的交点在独立结构的中心位置，最终保留的沟道层102也靠近独立结构的中心位置，第一隔离沟槽104中的绝缘层105将多个沟道层102隔离开。
通过第二隔离沟槽110侧向对沟道层102进行刻蚀，可以通过湿法刻蚀进行，例如可以通过酸法刻蚀去除部分沟道层102，也可以是通过气体分子反应进行刻蚀，还可以通过多次氧化去除工艺进行。其中，氧化去除工艺具体来说，可以先进行沟道层102的氧化工艺，以在第二隔离沟槽110中暴露的沟道层102表面上形成氧化层，之后去除沟道层102表面的氧化层。
其中，进行沟道层102的氧化工艺，可以具体为，采用等离子或者化学自限制性氧化沟道层102，在此过程中，沟道层102可以较第一掺杂材料层101和第二掺杂材料层103被更多的氧化。其中的氧化剂可以是氧气O2，也可以是臭氧O3。在沟道层102上生成氧化层后，可以采用刻蚀的气体精确腐蚀生成的氧化物。具体的，可以采用干法刻蚀去除氧化层。
这种氧化去除工艺中，沟道层102在一定厚度内被氧化，可以对生成的沟道层102的氧化物进行刻蚀，多次氧化和去除氧化物，能够实现较快和较精准的刻蚀，通常来说，刻蚀精度能够精确到准原子级。更优地，通过氧化工艺中工艺参数的控制，可以将每次氧化后的氧化层的厚度可以控制在1～10A，并通过高选择比的刻蚀，重复氧化和刻蚀步骤，可以将刻蚀精度能够精确到准原子级。
举例来说，在第一掺杂材料层101、沟道层102和第二掺杂材料层103分别为硅、硅锗和硅时，可以先进行硅锗的氧化，之后可以刻蚀去除硅锗的氧化物，经过多次氧化和刻蚀工艺，可以实现硅锗层的侧向去除；在第一掺杂材料层101、沟道层102和第二掺杂材料层103分别为硅锗、硅、硅锗时，可以先进行硅的氧化，之后可以刻蚀去除氧化得到的氧化硅，经过多次氧化和刻蚀工艺，可以实现硅层的侧向去除。
在利用氧化去除工艺对沟道层102进行侧向刻蚀时，还可以在一定程度上改变沟道层102的应变，进一步提高沟道层102的载流子迁移率。例如随着对硅层的刻蚀，硅层受到张应力也随之变大，进一步对提高NMOS管的电子迁移率；随着对硅锗层的刻蚀，硅锗层受到压应力也随之变大，进一步对提高PMOS管的空穴迁移率。
S104，在间隙1021中形成栅介质层106和栅极层107，参考图14-图17。
在对沟道层102进行侧向刻蚀后，可以在第一掺杂材料层101和第二掺杂材料层103之间形成间隙1021，该间隙1021中靠近绝缘层105的一侧为沟道层102表面，之后可以在间隙1021中形成栅介质层106和栅极层107，参考图14和图15所示，其中图14为本申请实施例提供的一种半导体器件在制造过程中的示意图，图15为图14所示的半导体器件中虚线所在水平平面内的结构示意图。
具体的，栅介质层106可以为高K材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO，La2O3，HrZrO等，栅介质层106的形成方式可以是ALD或CVD等方式，这样可以形成覆盖间隙1021侧壁、间隙1021内的沟道层102表面、间隙1021之外的堆叠层侧壁、堆叠层上表面、第二隔离沟槽110底部的栅介质层106。
栅极层107可以为金属材料，也可以是其他导体材料，还可以是金属材料和其他导体材料的组合，例如可以是Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx，W，Co等或它们的叠层。栅极层107的形成方式可以是ALD或CVD等方式，这样可以形成覆盖栅介质层106的栅极层107。
之后，可以去除间隙1021之外的其他位置的栅极层107和栅介质层106，以得到间隙1021中的栅介质层106和栅极层107。具体的，可以先通过各项异性刻蚀，去除堆叠层上表面以及第二隔离沟槽110底部的栅介质层106和栅极层107，之后可以利用各项同性刻蚀去除堆叠层侧壁上的栅介质层106和栅极层107。
之后，可以利用层间介质层130覆盖堆叠层以及第二隔离沟槽110，参考图16和图17所示，其中图16为本申请实施例提供的一种半导体器件在制造过程中的示意图，图17为图16所示的半导体器件中虚线所在水平平面内的结构示意图。之后可以进行连接线的引出(图未示出)。
本申请实施例提供了一种半导体器件的制造方法，在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层，第一掺杂材料层和第二掺杂材料层中，一个为源极，另一个为漏极，对堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在第一隔离沟槽中形成绝缘层，之后可以通过第二隔离沟槽从侧向对沟道层进行刻蚀，保留绝缘层侧壁上的沟道层，以形成第一掺杂材料层和第二掺杂材料层之间的间隙，在间隙中形成栅介质层和栅极。这样，源极和漏极为平行于衬底表面的水平膜层，绝缘层侧壁上保留的沟道层作为源极和漏极之间的竖直方向上的沟道，沟道的宽度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件。
基于以上实施例提供的一种半导体器件结构的制造方法，本申请实施例还提供了一种半导体结构，参考图14所示，半导体结构包括：
衬底；
所述衬底上的第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层；
所述堆叠层中的第一隔离沟槽和第二隔离沟槽，所述第一隔离沟槽中形成有绝缘层；
所述沟道层在所述第二隔离沟槽中凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成有间隙；
所述间隙中形成有栅介质层和栅极层。
可选的，所述第二隔离沟槽将所述堆叠层分隔为多个独立结构，每个所述独立结构中至少包括一个所述第一隔离沟槽，所述第一隔离沟槽将所述独立结构分隔为多个部分。
可选的，所述独立结构中包括多个第一隔离沟槽时，多个所述第一隔离沟槽相交设置。
可选的，所述第一掺杂材料层、所述沟道层和所述第二掺杂材料层分别为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述沟道层之间，以及所述第一掺杂材料层和所述栅介质层之间形成有所述第一掺杂材料层的本征层，所述沟道层和所述第二掺杂材料层之间，以及所述栅介质层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层。
可选的，所述绝缘层包括应变材料层，用于为所述沟道层提供压应力或张应力。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层；
对所述堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在所述第一隔离沟槽中形成绝缘层；
通过所述第二隔离沟槽从侧向对所述沟道层进行刻蚀，保留所述绝缘层侧壁上的沟道层，以形成所述第一掺杂材料层和所述第二掺杂材料层之间的间隙；
通过所述第二隔离沟槽在所述间隙中形成栅介质层和栅极层。
2.根据权利要求1所述的方法，其特征在于，所述第二隔离沟槽将所述堆叠层分隔为多个独立结构，每个所述独立结构中至少包括一个所述第一隔离沟槽，所述第一隔离沟槽将所述独立结构分隔为多个部分。
3.根据权利要求2所述的方法，其特征在于，所述独立结构中包括多个第一隔离沟槽时，多个所述第一隔离沟槽相交设置。
4.根据权利要求1所述的方法，其特征在于，所述通过所述第二隔离沟槽侧向对所述沟道层进行刻蚀，包括：
进行多次氧化去除工艺；所述氧化去除工艺包括：进行所述沟道层的氧化工艺，以在所述第二隔离沟槽中暴露的沟道层表面上形成氧化层；去除所述氧化层。
5.根据权利要求1所述的方法，其特征在于，所述对所述堆叠层进行刻蚀得到第一隔离沟槽和第二隔离沟槽，在所述第一隔离沟槽中形成绝缘层，包括：
对所述堆叠层进行刻蚀得到第二隔离沟槽，在所述第二隔离沟槽中形成隔离层；
对所述堆叠层进行刻蚀得到第一隔离沟槽，在所述第一隔离沟槽中形成绝缘层；
去除所述第二隔离沟槽中的所述隔离层。
6.根据权利要求1-5任意一项所述的方法，其特征在于，所述第一掺杂材料层、所述沟道层和所述第二掺杂材料层分别为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
7.根据权利要求1-5任意一项所述的方法，其特征在于，所述衬底和所述第一掺杂材料层之间形成有缓冲层。
8.根据权利要求1-5任意一项所述的方法，其特征在于，所述第一掺杂材料层和所述沟道层之间形成有所述第一掺杂材料层的本征层，所述沟道层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层。
9.根据权利要求1-5任意一项所述的方法，其特征在于，所述绝缘层包括应变材料层，用于为所述沟道层提供压应力或张应力。
10.一种半导体器件，其特征在于，包括：
衬底；
所述衬底上的第一掺杂材料层、沟道层和第二掺杂材料层的堆叠层；
所述堆叠层中的第一隔离沟槽和第二隔离沟槽，所述第一隔离沟槽中形成有绝缘层；
所述沟道层在所述第二隔离沟槽中凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成有间隙；所述沟道层位于所述绝缘层的侧壁；
所述间隙中形成有栅介质层和栅极层。
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