JP2022027707A - 半導体デバイス及びその形成方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 187
- 238000000034 method Methods 0.000 title claims abstract description 123
- 239000010410 layer Substances 0.000 claims abstract description 407
- 239000011241 protective layer Substances 0.000 claims abstract description 148
- 125000006850 spacer group Chemical group 0.000 claims abstract description 78
- 238000004519 manufacturing process Methods 0.000 claims description 101
- 239000000758 substrate Substances 0.000 claims description 55
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 claims description 37
- 229910052710 silicon Inorganic materials 0.000 claims description 37
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 33
- 239000010703 silicon Substances 0.000 claims description 33
- 229910052732 germanium Inorganic materials 0.000 claims description 30
- 238000000137 annealing Methods 0.000 claims description 24
- 229910052760 oxygen Inorganic materials 0.000 claims description 11
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 10
- 239000001301 oxygen Substances 0.000 claims description 10
- 230000007423 decrease Effects 0.000 claims description 8
- 239000011229 interlayer Substances 0.000 claims description 8
- 229910052729 chemical element Inorganic materials 0.000 claims description 5
- 238000011049 filling Methods 0.000 claims description 4
- 239000000463 material Substances 0.000 description 52
- 229910052751 metal Inorganic materials 0.000 description 41
- 239000002184 metal Substances 0.000 description 41
- 230000006870 function Effects 0.000 description 36
- 238000005229 chemical vapour deposition Methods 0.000 description 33
- 239000007789 gas Substances 0.000 description 25
- 238000005530 etching Methods 0.000 description 22
- 238000000151 deposition Methods 0.000 description 21
- 238000002955 isolation Methods 0.000 description 21
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052581 Si3N4 Inorganic materials 0.000 description 14
- 238000000059 patterning Methods 0.000 description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 14
- 238000000231 atomic layer deposition Methods 0.000 description 13
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 12
- 230000015572 biosynthetic process Effects 0.000 description 10
- 229910052814 silicon oxide Inorganic materials 0.000 description 10
- -1 SiCN Chemical compound 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- 229910044991 metal oxide Inorganic materials 0.000 description 9
- 150000004706 metal oxides Chemical class 0.000 description 9
- 238000001451 molecular beam epitaxy Methods 0.000 description 9
- 238000000206 photolithography Methods 0.000 description 9
- 238000005240 physical vapour deposition Methods 0.000 description 9
- 239000003989 dielectric material Substances 0.000 description 8
- 230000005669 field effect Effects 0.000 description 8
- 230000015654 memory Effects 0.000 description 8
- 239000002356 single layer Substances 0.000 description 8
- 150000001875 compounds Chemical class 0.000 description 7
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 6
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 238000001312 dry etching Methods 0.000 description 6
- 150000002739 metals Chemical class 0.000 description 6
- 230000001590 oxidative effect Effects 0.000 description 6
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- 229910010271 silicon carbide Inorganic materials 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 238000002441 X-ray diffraction Methods 0.000 description 4
- BYFGZMCJNACEKR-UHFFFAOYSA-N aluminium(i) oxide Chemical compound [Al]O[Al] BYFGZMCJNACEKR-UHFFFAOYSA-N 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000004128 high performance liquid chromatography Methods 0.000 description 4
- 229910052739 hydrogen Inorganic materials 0.000 description 4
- 125000004430 oxygen atom Chemical group O* 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 230000003068 static effect Effects 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 239000012530 fluid Substances 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- MWUXSHHQAYIFBG-UHFFFAOYSA-N nitrogen oxide Inorganic materials O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229920005591 polysilicon Polymers 0.000 description 3
- 229910052707 ruthenium Inorganic materials 0.000 description 3
- 229910052718 tin Inorganic materials 0.000 description 3
- 238000003949 trap density measurement Methods 0.000 description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- ITWBWJFEJCHKSN-UHFFFAOYSA-N 1,4,7-triazonane Chemical compound C1CNCCNCCN1 ITWBWJFEJCHKSN-UHFFFAOYSA-N 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- 229910017121 AlSiO Inorganic materials 0.000 description 2
- 229910002616 GeOx Inorganic materials 0.000 description 2
- 229910004129 HfSiO Inorganic materials 0.000 description 2
- 229910016006 MoSi Inorganic materials 0.000 description 2
- 229910005881 NiSi 2 Inorganic materials 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- FAPWRFPIFSIZLT-UHFFFAOYSA-M Sodium chloride Chemical compound [Na+].[Cl-] FAPWRFPIFSIZLT-UHFFFAOYSA-M 0.000 description 2
- 229910004490 TaAl Inorganic materials 0.000 description 2
- 229910004166 TaN Inorganic materials 0.000 description 2
- 229910004200 TaSiN Inorganic materials 0.000 description 2
- 229910010038 TiAl Inorganic materials 0.000 description 2
- 229910010037 TiAlN Inorganic materials 0.000 description 2
- 229910006249 ZrSi Inorganic materials 0.000 description 2
- 229910006501 ZrSiO Inorganic materials 0.000 description 2
- 239000002253 acid Substances 0.000 description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000003486 chemical etching Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 239000001257 hydrogen Substances 0.000 description 2
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 239000011261 inert gas Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910052748 manganese Inorganic materials 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000005121 nitriding Methods 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 238000001228 spectrum Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- WGTYBPLFGIVFAS-UHFFFAOYSA-M tetramethylammonium hydroxide Chemical compound [OH-].C[N+](C)(C)C WGTYBPLFGIVFAS-UHFFFAOYSA-M 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 238000000038 ultrahigh vacuum chemical vapour deposition Methods 0.000 description 2
- 238000003631 wet chemical etching Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910005542 GaSb Inorganic materials 0.000 description 1
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 description 1
- 229910000927 Ge alloy Inorganic materials 0.000 description 1
- 229910005898 GeSn Inorganic materials 0.000 description 1
- 229910000673 Indium arsenide Inorganic materials 0.000 description 1
- CHYRFIXHTWWYOX-UHFFFAOYSA-N [B].[Si].[Ge] Chemical compound [B].[Si].[Ge] CHYRFIXHTWWYOX-UHFFFAOYSA-N 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 125000004429 atom Chemical group 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000011010 flushing procedure Methods 0.000 description 1
- IWTIUUVUEKAHRM-UHFFFAOYSA-N germanium tin Chemical compound [Ge].[Sn] IWTIUUVUEKAHRM-UHFFFAOYSA-N 0.000 description 1
- 229910021478 group 5 element Inorganic materials 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- WPYVAWXEWQSOGY-UHFFFAOYSA-N indium antimonide Chemical compound [Sb]#[In] WPYVAWXEWQSOGY-UHFFFAOYSA-N 0.000 description 1
- RPQDHPTXJYYUPQ-UHFFFAOYSA-N indium arsenide Chemical compound [In]#[As] RPQDHPTXJYYUPQ-UHFFFAOYSA-N 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000005527 interface trap Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 238000002488 metal-organic chemical vapour deposition Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 239000011780 sodium chloride Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- H01L29/1054—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a variation of the composition, e.g. channel with strained layer for increasing the mobility
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/51—Insulating materials associated therewith
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- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
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- H01L29/772—Field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
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- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
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Abstract
【課題】ＦｉｎＦＥＴｓにおける駆動電流をさらに改善する方法や構造を提供する。
【解決手段】半導体デバイスは、半導体フィン１１２のチャネル部分（半導電性チャネル領域）と、半導電性保護層２１０と、ゲート構造ＭＧと、１対のゲートスペーサーとを含む。半導電性保護層は、チャネルに接する。ゲート構造は、半導電性保護層の上方に位置し、ゲート誘電体層２２０及びゲート電極ＧＥを含む。ゲート誘電体層は、半導電性保護層２１０の上方に位置する。ゲート電極は、ゲート誘電体層の上方に位置する。ゲートスペーサーは、ゲート構造の反対側に位置する。半導電性保護層は、１対のゲートスペーサーのうちの第１ゲートスペーサーの内側壁から１対のゲートスペーサーのうちの第２ゲートスペーサーの内側壁に延在している。
【選択図】図１１Ｂ
【解決手段】半導体デバイスは、半導体フィン１１２のチャネル部分（半導電性チャネル領域）と、半導電性保護層２１０と、ゲート構造ＭＧと、１対のゲートスペーサーとを含む。半導電性保護層は、チャネルに接する。ゲート構造は、半導電性保護層の上方に位置し、ゲート誘電体層２２０及びゲート電極ＧＥを含む。ゲート誘電体層は、半導電性保護層２１０の上方に位置する。ゲート電極は、ゲート誘電体層の上方に位置する。ゲートスペーサーは、ゲート構造の反対側に位置する。半導電性保護層は、１対のゲートスペーサーのうちの第１ゲートスペーサーの内側壁から１対のゲートスペーサーのうちの第２ゲートスペーサーの内側壁に延在している。
【選択図】図１１Ｂ
Description
本発明は、半導体デバイス及びその形成方法に関する。
金属酸化物半導体（ＭＯＳ）トランジスタの速度は、ＭＯＳトランジスタの駆動電流と密接に関連しており、さらにＭＯＳトランジスタのチャネルにおける電荷移動度と密接に関連する。例えば、チャネル領域における電子移動度が高いとき、ＮＭＯＳトランジスタは高い駆動電流を有し、チャネル領域における正孔移動度が高いとき、ＰＭＯＳトランジスタは高い駆動電流を有する。このように、ゲルマニウム、シリコンゲルマニウム、ＩＩＩ族元素及びＶ族元素からなる化合物半導体材料（以下、ＩＩＩ－Ｖ族化合物半導体と称する）は、高い電子移動度及び／又は正孔移動度を形成する候補として適切である。
ゲルマニウム、シリコンゲルマニウム、ゲルマニウムスズ、ＩＩＩ－Ｖ族化合物半導体領域もフィン型電界効果トランジスタ（ＦｉｎＦＥＴｓ）のチャネル領域を形成するのに有望な材料である。ＦｉｎＦＥＴｓにおける駆動電流をさらに改善する方法や構造が現在研究されている。
本開示は添付の図面を参照して以下の詳細な説明から最もよく理解される。ここで強調しておきたいのは、様々な特徴は業界の標準的な慣行に従って、正確な縮尺率ではならず、説明を行う目的だけに使用されているということである。実際には、様々な特徴の寸法は、議論を明確にするために任意に増加又は減少させることができる。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。
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ゲルマニウム基板上に成膜されたシリコン保護層のＸ線回折スペクトル（ＸＲＤ） を２回の入射角の関数して図示する。
異なる周波数でのポストゲートフォーミングガスアニール（ＦＧＡ）プロセスを有する半導体デバイスのＣ－Ｖ特性を図示する。
ポストゲートフォーミングガスアニール（ＦＧＡ）プロセスを有する及び有しない半導体デバイスの界面準位密度（Ｄｉｔ）を図示する
ポストゲートフォーミングガスアニール（ＦＧＡ）プロセス及び／又はポストデポジションアニールプロセスを有する／有しない半導体デバイスの有効な酸化物トラップ密度（ＡＮｅｆｆ）を図示する。
以下の開示内容は、提供される主題の異なる特徴を実現するための多くの異なる実施形態又は例を提供する。部品、配置の具体例は以下にて本開示を簡明にするために説明される。当然のことながら、これらは例示に過ぎず限定的ではない。例えば、以下の説明において、第２特徴の上方又は上に第１特徴を形成することは直接接触する方式で第１特徴及び第２特徴を形成する実施形態を含むことができ、且つさらに第１特徴と第２特徴との間に付加的な特徴を形成することにより第１特徴と第２特徴が直接接触しない実施形態を含むことができる。また、本開示は様々な例において数字及び／又はアルファベットを繰り返し参照することができる。該繰り返しは簡単且つ明瞭な目的であり、且つ自体が議論された様々な実施形態及び／又は配置の間の関係を示すものではない。
また、説明を容易にするために、本明細書において例えば「…下（ｂｅｎｅａｔｈ）」、「…下（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「…上方（ａｂｏｖｅ）」、「上部（ｕｐｐｅｒ）」等の空間関連用語を使用して図に示された１つの要素又は特徴と他の要素又は特徴との関係を説明することができる。これらの空間関連用語はデバイスが使用又は操作において図に示された向き以外の異なる向きをカバーすることを意図する。装置は他の方式で指向する（９０度回転するか又は他の向きにする）ことができ、且つ本明細書で使用される空間相対記述子は同様に対応して解釈することができる。
本明細書では、「前後」、「概ね」、「約」、又は「実質的に」は、一般に、与えられた値又は範囲の２０％又は１０％以内、又は５％以内であることを意味する。本明細書で与えられる数値量は近似値であり、「前後」、「概ね」、「約」、又は「実質的に」という用語は、明示的に述べられていない場合、推論できることを意味する。
フィンは、任意の適切な方法でパターン化されることができる。例えば、フィンは、ダブルパターニング又はマルチパターニングプロセスを含む１つ又は複数のフォトリソグラフィプロセスを用いてパターニングすることができる。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスとを組み合わせ、例えば単一の直接フォトリソグラフィプロセスを用いて得られるものよりも小さいピッチを有するパターンを作成することができる。例えば、１つの実施形態において、基板上に犠牲層が形成され、フォトリソグラフィプロセスを用いてパターニングする。スペーサーは、自己整合プロセスを用いてパターン化された犠牲層の横に形成される。その後、犠牲層は除去され、残りのスペーサーはフィンをパターニングすることに用いられることができる。
ゲートオールアラウンド（ＧＡＡ）トランジスタ構造は、任意の適切な方法でパターン化されることができる。例えば、ダブルパターニング又はマルチパターニングプロセスを含む１つ又は複数のフォトリソグラフィプロセスを用いて構造をパターニングすることができる。一般に、ダブルパターニング又はマルチパターニングプロセスは、フォトリソグラフィと自己整合プロセスとを組み合わせ、例えば単一の直接フォトリソグラフィプロセスを用いて得られるものよりも小さいピッチを有するパターンを作成することができる。例えば、１つの実施形態において、基板上に犠牲層が形成され、フォトリソグラフィプロセスを用いてパターニングする。スペーサーは、自己整合プロセスを用いてパターン化された犠牲層の横に形成される。その後、犠牲層は除去され、残りのスペーサーはＧＡＡ構造をパターニングすることに用いられることができる。
本開示のいくつかの実施形態は、半導電性チャネル領域と半導体デバイスの界面層との間の半導電性保護層を含む半導体デバイスに関し、半導電性チャネル領域と界面層との間の界面問題を改善する。以下においてＦｉｎＦＥＴｓに関するいくつかの実装例を示すが、この概念はＦｉｎＦＥＴｓに限定されず、ＭＯＳＦＥＴｓ、ＨＧＡＡデバイスなどの他のタイプのデバイスにも適用できることが理解される。
図１～図１２Ｃは、本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。いくつかの実施形態において、図１～図１２Ｃに示す半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、論理回路、受動素子、及び／又はｐ型電界効果トランジスタ（ＰＦＥＴｓ）、ｎ型ＦＥＴｓ（ＮＦＥＴｓ）、マルチゲートＦＥＴｓ、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、高電圧トランジスタ、高周波トランジスタ、他のメモリセル、及びこれらの組み合わせのような能動素子を含む、集積回路（ＩＣ）又はその一部を処理する過程で製造される中間デバイスであってもよい。
図１を参照すると、基板１１０が提供される。いくつかの実施形態において、基板１１０は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（Ｓｉ１－ｘＧｅｘ、０＜ｘ≦１）、ヒ化ガリウム（ＧａＡｓ）、又は他の適当な半導体材料を含む。いくつかの実施形態において、基板１１０は、埋め込み誘電体層のようなシリコン・オン・インシュレータ （ＳＯＩ）構造を含むことができる。あるいは、基板１１０は、埋め込み酸化物（ＢＯＸ）層などの埋め込み誘電体層を含むことができ、例えば、ＳＩＭＯＸ （ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ）技術、ウェーハ接着、ＳＥＧ、又は他の適切な方法によって形成される。様々な実施形態において、基板１１０は、様々な基板構造及び材料のいずれかを含むことができる。様々な実施形態において、基板１１０は、高電圧アニールＧｅ（００１）基板であってもよい。
次に、基板１１０上にパッド層１２０を形成する。パッド層１２０は、後続のエッチングプロセスにより基板１１０が損傷することを防ぐことができる。パッド層１２０は、化学気相成長（ＣＶＤ）及び／又は原子層堆積（ＡＬＤ）などの堆積プロセスにより形成することができる。ＣＶＤプロセスのバリエーションは、常圧ＣＶＤ（ＡＰＣＶＤ）、減圧ＣＶＤ（ＬＰＣＶＤ）、プラズマＣＶＤ（ＰＥＣＶＤ）、有機金属ＣＶＤ（ＭＯＣＶＤ）、及びこれらの組み合わせを含むがこれらに限定されない。あるいは、パッド層１２０は、熱酸化又は熱窒化などの成長プロセスを用いて形成することができる。いくつかの実施形態において、パッド層１２０は、例えばＳｉＯ２のような酸化物からなり、ＣＶＤにより形成される。
次に、エッチングマスクとして用いるためにマスク層１３０をパッド層１２０上に形成する。いくつかの実施形態において、マスク層１３０は、ＳｉＮからなる。しかし、ＳｉＯＮ、炭化ケイ素、又はこれらの組み合わせなどの他の材料を用いることもできる。マスク層１３０は、例えばＣＶＤ、プラズマ化学気相成長（ＰＥＣＶＤ）、又はＬＰＣＶＤのようなプロセスにより形成されることができる。あるいは、マスク層１３０は、まず酸化ケイ素からなり、その後、窒化によりＳｉＮに変換されてもよい。
次に、ダミーマスク層１４０をマスク層１３０上に形成する。ダミーマスク層１４０は、アモルファスカーボン、フッ素化アモルファスカーボン等を含むことができるが、これらに限定されない。ダミーマスク層１４０は、例えば、ＣＶＤ、プラズマ化学気相成長（ＰＥＣＶＤ）、ＬＰＣＶＤ、物理気相成長（ＰＶＤ）のようなプロセスにより形成されることができる。
図２を参照すると、ダミーマスク層１４０をマスクとして用いて、ダミーマスク層１４０（図１参照）、マスク層１３０、パッド層１２０、及び基板１１０をパターニングすることにより基板１１０に複数のトレンチＴが形成される。隣接する２つのトレンチＴの間に半導体フィン１１２を規定する。トレンチＴは、反応性イオンエッチング（ＲＩＥ）のようなエッチングプロセスを用いて形成することができる。図２において、２つの半導体フィン１１２が示されているが、本開示の請求範囲はこれに限定されないことに留意すべきである。他のいくつかの実施形態において、当業者は実際の状況に応じて適切な数の半導体デバイスの半導体フィン１１２を製造することができる。トレンチＴ及び半導体フィン１１２を形成した後、ダミーマスク層１４０を除去する。
図３を参照すると、シャロートレンチアイソレーション（ＳＴＩ）領域であってもよいアイソレーション構造１５０がトレンチＴにおいて形成される。該形成は、例えば、流動性化学気相成長（ＦＣＶＤ）を用いて、トレンチＴに誘電体層（複数可）を充填することと、誘電体材料の上面とパッド層１２０の上面とを面一にする化学機械研磨（ＣＭＰ）を実行することと、を含むことができる（図２参照）。次いで、アイソレーション構造１５０を凹ませ、パッド層１２０を除去する。アイソレーション構造１５０は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＣＮ、ＳｉＣｘＯｙＮｚ又はこれらの組み合わせのような誘電体材料であってもよい。
図４を参照すると、半導体フィン１１２及びアイソレーション構造１５０の上方に少なくとも１つのダミーゲート構造１６０が形成される。ダミーゲート構造１６０は、ダミーゲート誘電体層１６２と、ダミーゲート層１６４と、ダミーゲート層１６４上に形成されるマスク層１６６とを含む。ダミーゲート構造１６０の形成は、基板１１０上に誘電体層、ダミーゲート層及びマスク層を順次堆積し、適切なフォトリソグラフィ及びエッチング技術を用いてマスク層をパターン化マスク層１６６にパターニングして、ついでマスク層１６６をマスクとして用いてダミーゲート層をパターニングすることで、パターン化されたダミーゲート層１６４を形成することを含む。その後、誘電体層はパターン化され、ダミーゲート誘電体層１６２を形成する。このように、ダミーゲート誘電体層１６２、ダミーゲート層１６４、及びマスク層１６６は、ダミーゲート構造１６０と称される。いくつかの実施形態において、ダミーゲート誘電体層１６２は、二酸化ケイ素、窒化ケイ素、高誘電率を持つ誘電体材料、又は他の適切な材料から作られてもよい。ダミーゲート層１６４は、ポリシリコン（ｐｏｌｙ－Ｓｉ）、ポリシリコンゲルマニウム（ｐｏｌｙ－ＳｉＧｅ）、又は他の適切な材料から作られてもよい。マスク層１６６は、酸化ケイ素又は他の適切な材料から作られてもよい。
図５を参照すると、ゲートスペーサー１７０は、ダミーゲート構造１６０の側壁にそれぞれ形成される。ゲートスペーサー１７０は、シールスペーサー及びメインスペーサー（図示せず）を含むことができる。ゲートスペーサー１７０は、酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＣＮ、ＳｉＣｘＯｙＮｚ又はこれらの組み合わせのような１つ又は複数の誘電体材料を含む。ダミーゲート構造１７０の側壁にシールスペーサーが形成され、シールスペーサー上にメインスペーサーが形成される。ゲートスペーサー１７０は、プラズマ化学気相成長（ＰＥＣＶＤ）、減圧化学気相成長（ＬＰＣＶＤ）、準常圧化学気相成長（ＳＡＣＶＤ）などの堆積方法を用いて形成することができる。ゲートスペーサー１７０の形成は、ブランケットでスペーサー層を形成した後、エッチング操作を行ってスペーサー層の水平部分を除去することを含むことができる。ゲートスペーサー層の残りの垂直部分は、ゲートスペーサー層１７０を形成する。
図６を参照すると、半導体フィン１１２をエッチングすることにより、ダミーゲート構造１６０の反対側に複数の凹部を形成する。ダミーゲート構造１６０及びゲートスペーサー１７０は、凹部形成時のエッチングマスクとして機能する。エッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はこれらの組み合わせを含む。
次に、半導体材料を凹部に堆積し、ソース・ドレイン領域と呼ばれるエピタキシャル構造１８０を形成する。エピタキシャル構造１８０は、レイズドソース及びドレイン領域と称することもできる。半導体材料は、ゲルマニウム（Ｇｅ）又はケイ素（Ｓｉ）のような単一元素半導体材料、ヒ化ガリウム（ＧａＡｓ）、ヒ化シリコン（ＳｉＡｓ）又はヒ化アルミニウムガリウム（ＡｌＧａＡｓ）のような化合物半導体材料、あるいはシリコンゲルマニウム（ＳｉＧｅ）、シリコンゲルマニウムボロン（ＳｉＧｅＢ）又はガリウムヒ素リン（ＧａＡｓＰ）のような半導体合金を含む。エピタキシャル構造１８０は、適切な結晶方位（例えば、ａ（１００）、（１１０）又は（１１１）結晶方位）を有する。いくつかの実施形態において、エピタキシャル構造１８０はソース・ドレインエピタキシャル構造を含む。Ｎ型デバイスが必要とされるいくつかの実施形態において、エピタキシャル構造１８０は、エピタキシャル成長したリン化ケイ素（ＳｉＰ）又は炭化ケイ素（ＳｉＣ）を含むことができる。Ｐ型デバイスが必要とされるいくつかの実施形態において、エピタキシャル構造１８０は、エピタキシャル成長したシリコンゲルマニウム（ＳｉＧｅ）を含むことができる。エピタキシャルプロセスは、ＣＶＤデポジション技術（例えば、気相エピタキシャル成長（ＶＰＥ）及び／又は超高真空ＣＶＤ（ＵＨＶ－ＣＶＤ））、分子線エピタキシー、及び／又は他の適切なプロセスを含む。エピタキシャルプロセスにおいて、必要とされるｐ型又はｎ型不純物はドープされてもよく、ドープされていなくてもよい。ドーピングは、イオン注入プロセス、プラズマ浸漬イオン注入（ＰＩＩＩ）プロセス、ガス及び／又は固体ソース拡散プロセス、他の適切なプロセス、又はこれらの組み合わせにより達成され得る。
図７を参照すると、コンタクトエッチストップ層（ＣＡＳＬ）１９０は、図６の構造上にコンフォーマルに形成される。いくつかの実施形態において、ＣＥＳＬ１９０は応力を有する層又は複数の層であってもよい。いくつかの実施形態において、ＣＥＳＬ１９０は引張応力を有し、Ｓｉ３Ｎ４から形成される。他のいくつかの実施形態において、ＣＥＳＬ１９０は、窒素酸化物のような材料を含む。さらに、他のいくつかの実施形態において、ＣＥＳＬ１９０は、酸化ケイ素層を覆う窒化ケイ素層のような複数の層を含む複合構造を有することができる。ＣＥＳＬ１９０は、プラズマＣＶＤ（ＰＥＣＶＤ）を用いて形成することができるが、減圧ＣＶＤ（ＬＰＣＶＤ）、原子層堆積（ＡＬＤ）などの他の適切な方法を用いることもできる。
次に、ＣＥＳＬ１９０上に層間絶縁層（ＩＬＤ）１９５を形成する。ＩＬＤ１９５は、化学気相成長（ＣＶＤ）、高密度プラズマＣＶＤ、スピンオン、スパッタリング、又は他の適切な方法によって形成され得る。いくつかの実施形態において、ＩＬＤ１９５は酸化ケイ素を含む。他のいくつかの実施形態において、ＩＬＤ１９５は、酸窒化ケイ素、窒化ケイ素、Ｓｉ、Ｏ、Ｃ及び／又はＨを含む化合物（例えば、酸化ケイ素、ＳｉＣＯＨ及びＳｉＯＣ）、低誘電率材料、又は有機材料（例えば、ポリマー）を含むことができる。ＩＬＤ１９５を形成した後、ＣＭＰのような平坦化操作を行い、マスク層１６６（図６参照）を除去し、ダミーゲート層１６４を露出させる。
図８Ａ～８Ｃを参照すると、図８Ｂは、図８ＡのＢ－Ｂ線に沿って切り取った断面図であり、図８Ｃは、図８ＡのＣ－Ｃ線に沿って切り取った断面図である。その後、ダミーゲート層１６４及びダミーゲート誘電体層１６２（図７参照）を除去し、ゲートスペーサー１７０の間にゲートトレンチ１６８を形成し、半導体フィン１１２のチャネル部分（半導電性チャネル領域と呼ぶ）を露出させる。ＩＬＤ１９５は、ダミーゲート層１６４及びダミーゲート誘電体層１６２を除去している間、エピタキシャル構造１８０を保護する。ダミーゲート層１６４及びダミーゲート誘電体層１６２は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去することができる。ダミーゲート層１６４がポリシリコンであり、ＩＬＤ１９５が酸化ケイ素である場合、ＴＭＡＨ溶液のようなウェットエッチャントを用いて、ダミーゲート層１６２を選択的に除去することができる。ダミーゲート層１６４は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去することができる。その後、ダミーゲート誘電体層１６２も除去される。これにより、半導体フィン１１２のチャネル部分が露出する。
半導電性保護層（例えば、シリコン含有保護層）２１０は、半導体フィン１１２のチャネル部分の上方に形成される。いくつかの実施形態において、半導電性保護層２１０は、分子線エピタキシー（ＭＢＥ）のような適切なプロセスにより形成される。ＭＢＥは、超高真空チャンバに収容されたクヌーセンセル内で生成する原子又は分子線を用いて、結晶基板上に薄い単結晶層を堆積するプロセスである。いくつかの実施形態において、半導電性保護層２１０は、約３００℃より低い温度、例えば約－１９６℃～約３００℃、室温～約３００℃、又は約１００℃～約２００℃で形成される。低温ＭＢＥプロセス（例えば、約３００℃未満）は、半導体フィン１１２のチャネル部分におけるゲルマニウム原子が半導電性保護層２１０の上面へ拡散するのを抑制する。このため、半導電性保護層２１０におけるゲルマニウム原子の割合は比較的低くなる。ゲルマニウムの拡散が抑制されることで、後続のプロセスにおいて、半導電性保護層２１０の上面のＧｅＯｘが比較的低くなる。半導電性保護層２１０の上面のＧｅＯｘがない又は比較的低いとき、界面準位密度（Ｄｉｔ）が低くなるので、半導電性保護層２１０及び半導体フィン１１２のチャネル部分における電子移動度を向上することができる。半導電性保護層２１０が約－１９６℃より低い温度で形成された場合、半導電性保護層２１０はアモルファスシリコンで形成され得る。いくつかの実施形態において、約１００℃～約２００℃でＭＢＥプロセス処理を行うことで、Ｇｅの拡散を良好に抑制する。
半導電性保護層２１０は、シリコンのような半導体材料、例えば、単結晶シリコンを含む。いくつかの実施形態において、半導電性保護層２１０は純粋なシリコン層であってもよい。半導電性保護層２１０は、例えば、低温ＭＢＥプロセスによりゲルマニウム原子割合が約１０％より低い、実質的に純粋なシリコン層であってもよい。例えば、ゲルマニウム濃度は、半導電性保護層２１０の下方に向かって減少する。半導電性保護層２１０を形成する他の方法として、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、又は他の適切なプロセスを含む。いくつかの実施形態において、半導電性保護層２１０は、厚さＴ１を有する。
半導電性保護層２１０の形成において、半導電性保護層２１０は実質的に非酸化である。即ち、半導電性保護層２１０の形成において、半導電性保護層２１０の上方に酸化物層が実質的に形成されない。あるいは、半導電性保護層２１０は、次に形成されるゲート誘電体層２２０と直接接触している（図９Ａ～９Ｃ参照）。このような構成であれば、半導電性保護層２１０におけるゲルマニウム（その中にゲルマニウムが存在する場合）が酸化されてＧｅＯｘを形成することはなく、得られる半導体デバイスのバイアス温度不安定性（ＢＴＩ）を上昇させることができる。
図９Ａ～９Ｃを参照すると、図９Ｂは、図９ＡのＢ－Ｂ線に沿って切り取った断面図であり、図９Ｃは、図９ＡのＣ－Ｃ線に沿って切り取った断面図である。ゲート誘電体層２２０は、ゲートトレンチ１６８内及び半導電性保護層２１０上方にコンフォーマルに形成される。ゲート誘電体層２２０は、ＳｉＯ２の誘電率よりも高い誘電率（κ）、すなわちκ＞３．９を有する高誘電率誘電体層であってもよい。ゲート誘電体層２２０は、ＬａＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＴｉＯ、ＨｆＯｘ、ＴａＯｘ、ＧｄＯｘ、ＹＯｘ、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３（ＢＴＯ）、ＢａＺｒＯ、ＨｆＺｒＯ、ＺｒＳｉＯｘ、ＨｆＬａＯ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＬａＳｉＯｘ、ＡｌＳｉＯｘ、ＧｄＳｉＯｘ、ＹＳｉＯｘ、ＨｆＴａＯ、ＨｆＴｉＯ、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、酸窒化物（ＳｉＯＮ）、又は他の適切な材料を含むことができる。いくつかの実施形態において、ゲート誘電体層２２０は単層である。他のいくつかの実施形態において、ゲート誘電体層２２０は、例えば、ＨｆＯ２層及びＨｆＯ２層上方のＡｌ２Ｏ３層のような多層を含む。ゲート誘電体層２２０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、熱酸化、これらの組み合わせ、又は他の適切な技術のような適切な技術により堆積される。いくつかの実施形態において、ゲート誘電体層２２０が単層である場合、ゲート誘電体層２２０は、約１ｎｍ～約２ｎｍの範囲内の厚さＴ２を有する。他のいくつかの実施形態において、ゲート誘電体層２２０が多層を含む場合、ゲート誘電体層２２０は、約１ｎｍ～約１０ｎｍの範囲内の厚さＴ２を有する。
ゲート誘電体層２２０の堆積後に、ゲート誘電体層２２０及び半導電性保護層２１０上にポストデポジションアニール（ＰＤＡ）プロセスを行うことができる。ポストデポジションアニールは、ゲート誘電体層２２０の界面及びバルク特性を改善する。いくつかの実施形態において、ポストデポジションアニールプロセスは、約２００℃～約１０００℃の範囲で形成され、例えば、約６００℃である。いくつかの実施形態において、ポストデポジションアニールプロセスは、空気又はＮ２、Ｈｅ、Ａｒのような反応性の低いガス又はＯ２、Ｈ２のような反応性の高いガス又は前述のガスの混合物において行われる。
図１０Ａ～１０Ｃを参照すると、図１０Ｂは、図１０ＡのＢ－Ｂ線に沿って切り取った断面図であり、図１０Ｃは、図１０ＡのＣ－Ｃ線に沿って切り取った断面図である。ゲート電極ＧＥは、ゲート誘電体層２２０の上方に形成され、ゲートトレンチ１６８を充填する（図９Ａ～９Ｃ参照）。いくつかの実施形態において、ゲート電極ＧＥは、少なくとも１つの仕事関数金属層２３０（複数可）、充填層２４０、及び／又は金属ゲートスタックにおいて所望の他の適切な層を含む。仕事関数金属層２３０は、ｎ型及び／又はｐ型仕事関数金属を含むことができる。例示的なｎ型仕事関数金属は、Ｔｉ、Ｔａ、Ａｇ、ＴｉＡｌ、ＴａＡｌ、ＴａＡｌＣ、ＴｉＡｌＮ、ＴａＣ、ＴｉＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ、他の適切なｎ型仕事関数材料、又はこれらの組み合わせを含む。例示的なｐ型仕事関数金属は、ＴｉＮ、ＴａＮ、Ｒｕ、Ｍｏ、Ａｌ、ＷＮ、ＺｒＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＮｉＳｉ２、ＷＮ、その他の適切なｐ型仕事関数材料、又はそれらの組み合わせを含む。仕事関数金属層２３０は、多層を有していてもよい。仕事関数金属層２３０（複数可）は、ＣＶＤ、ＰＶＤ、電気めっき、及び／又は他の適切なプロセスによって堆積されることができる。いくつかの実施形態において、金属ゲート電極ＧＥにおける充填層２４０は、タングステン（Ｗ）、Ｍｏ、Ｒｕ、又は他の適切な導電性材料を含むことができる。充填層２４０は、ＡＬＤ、ＰＶＤ、ＣＶＤ又は他の適切なプロセスにより堆積されることができる。
図１１Ａ～１１Ｃを参照すると、図１１Ｂは、図１１ＡのＢ－Ｂ線に沿って切り取った断面図であり、図１１Ｃは、図１１ＡのＣ－Ｃ線に沿って切り取った断面図である。界面層２５０は、半導電性保護層２１０とゲート誘電体層２２０との間に形成される。これにより、界面層２５０、ゲート誘電体層２２０及びゲート電極ＧＥは、共にゲート構造ＭＧと呼ばれる。例えば、半導電性保護層２１０、ゲート誘電体層２２０及びゲート電極ＧＥ上にポストゲートフォーミングガスアニール（ＦＧＡ）プロセスが行われる。いくつかの実施形態において、ＦＧＡプロセスは、約２００℃～約５００℃の範囲、例えば、約４００℃で行われる。いくつかの実施形態において、ＦＧＡプロセスは、水素（Ｈ２）と、Ｎ２、Ｈｅ、及び／又はＡｒのような不活性ガスとの混合ガスを処理して実施される。処理ガスのＨ２濃度は、約０．１％～１００％とであることができる。例えば、処理ガスは約１５％のＨ２ガスと約８５％のＮ２ガスとを含む。いくつかの実施形態において、界面層２５０は、約１オングストロームから約２０オングストロームの範囲の厚さＴ３を有し、これにより低い界面トラップを提供するが、厚さの範囲内で適切な等価酸化膜厚（ＥＯＴ）を提供することができる。
界面層２５０は、ゲート誘電体層２２０の近傍の半導電性保護層２１０の一部を酸化することにより形成される。このため、界面層２５０と半導電性保護層２１０は、同一の化学元素（複数可）、例えば、この場合はシリコンを含む。即ち、界面層２５０は、ＳｉＯｘを含む。いくつかの実施形態において、稀に又はいくつかのゲルマニウムが半導電性保護層２１０の上面（即ち、半導電性保護層２１０とゲート誘電体層２２０との間の界面）に拡散して、界面層２５０が少量のＧｅＯｘをさらに含むようにすることができる。さらに、界面層２５０における酸素原子をゲート誘電体層２２０から拡散させることができるため、ゲート誘電体層２２０の酸素原子濃度は、ゲート電極ＧＥから界面層２５０に向かう方向に減少する。界面層２５０の形成後、半導電性保護層２１０の厚さＴ１（図８参照）は、厚さＴ１′に減少される。いくつかの実施形態において、半導電性保護層２１０の厚さＴ１′は、界面層２５０の厚さＴ３よりも大きい。いくつかの実施形態において、Ｔ３／Ｔ１′の比は、約０．１～約１０の範囲にある。
図１２Ａ～１２Ｃを参照すると、図１２Ｂは、図１２ＡのＢ－Ｂ線に沿って切り取った断面図であり、図１２Ｃは、図１２ＡのＣ－Ｃ線に沿って切り取った断面図である。ＩＬＤ１９５をパターン化してゲート構造ＭＧの反対側にトレンチ１９７を形成した後、ＣＳＬ１９０をパターン化してエピタキシャル構造１８０を露出させる。いくつかの実施形態において、複数のエッチングプロセスは、ＩＬＤ１９５及びＣＥＳＬ１９０をパターニングするために実行される。エッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はこれらの組み合わせを含む。
コンタクト２６０は、トレンチ１９７に形成される。これにより、コンタクト２６０は、エピタキシャル構造１８０とそれぞれ接触している。いくつかの実施形態において、コンタクト２６０は、Ｗ、Ｃｏ、Ｒｕ、Ａｌ、Ｃｕ、又は他の適切な材料のような金属から作られてもよい。コンタクト２６０の堆積後、化学的機械研磨（ＣＭＰ）プロセスのような平坦化プロセスを行うことができる。これにより、コンタクト２６０の上面とＩＬＤ１９５の上面とは実質的に同一平面上にある。いくつかの実施形態において、コンタクト２６０とエピタキシャル構造１８０との間に金属合金層（例えば、シリサイド）を形成することができる。さらに、コンタクト２６０を形成する前に、トレンチ１９７にバリア層を形成することができる。バリア層は、ＴｉＮ、ＴａＮ、又はそれらの組み合わせからなることができる。
図１２Ａ～１２Ｃにおいて、半導体フィン１１２は、ゲルマニウムを含む。半導電性保護層２１０は、半導体フィン１１２のチャネル部分（半導電性チャネル領域と称する）に直接接触している。いくつかの実施形態において、半導電性保護層２１０は、純粋なシリコン層又は実質的な純粋なシリコン層である。図１２Ｂに示すように、半導電性保護層２１０は、それぞれ半導体フィン１１２の上方に位置し、互いに分離されている。図１２Ｃにおいて、半導電性保護層２１０の側壁は、ゲートスペーサー１７０と直接接触しているため、エピタキシャル構造体１８０から離間している。即ち、半導電性保護層２１０及びゲートスペーサー１７０は共に半導体フィン１１２の上面に直接接触している。あるいは、ゲートスペーサー１７０の底面は、半導電性保護層２１０の上面よりも低い。さらに、半導電性保護層２１０は、一方のゲートスペーサー１７０の側面から他方のゲートスペーサー１７０の側面まで延在している。いくつかの実施形態において、半導電性保護層２１０は、約１．３１２５オングストローム～約２６．２６５オングストロームの範囲の厚さＴ１′（図１１Ｃ参照）を有する。即ち、半導電性保護層２１０は、１～約２０のシリコン層の単一層を含む。半導電性保護層２１０の厚さＴ１′が約２６．２６５オングストロームよりも大きい（又は約２０以上のシリコン層の単一層である）場合、緩和が生じ、ミスフィット転位により半導電性保護層２１０に欠陥が形成される。
界面層２５０は、半導電性保護層２１０及びゲート誘電体層２２０の上にあり、直接接触している。界面層２５０は、半導電性保護層２１０の一部を酸化して形成されているため、界面層２５０と半導電性保護層２１０とは、同一の化学元素（複数可）（例えば、この場合シリコン及び／又はゲルマニウムである）を含み、半導電性保護層２１０と界面層２５０は、（図１２Ｃに示すように）実質的に同一の幅を有する。界面層２５０の底面は、ゲートスペーサー１７０の底面よりも高い。界面層２５０の側壁は、ゲートスペーサー１７０と直接接触している。いくつかの実施形態において、界面層２５０の厚さＴ３（図１１Ｃ参照）は、約１オングストローム～約２０オングストロームの範囲内である。
界面層２５０における酸素は、ゲート誘電体層２２０から拡散することができる。これにより、ゲート誘電体層２２０の酸素濃度は、仕事関数金属層２３０から界面層２５０に向かう方向に低下する。対照的に、ゲート誘電体層２２０の一部は、アイソレーション構造１５０（図１２Ｂ参照）の上方にあり、実質的に均一な酸素濃度を有する。
このような構成であれば、半導体デバイスは、良好なデバイス信頼性を有する。例えば、半導電性保護層は低温（例えば、約３００℃未満）で形成されるため、半導体フィン１１２におけるゲルマニウム原子が半導電性保護層の上面に拡散しにくい。これにより、半導電性保護層の上面が平滑となり、半導電性保護層は優れた界面品質及び信頼性を有する。さらに、ゲルマニウム原子は半導電性保護層の上面に拡散しにくいため、界面層にはＧｅＯｘが含まれていないか、又は稀にしか含まれておらず、半導体デバイスのバイアス温度不安定性（ＢＴＩ）が改善される。
図１３～図２４Ｃは、本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。いくつかの実施形態において、図１３～図２４Ｃに示す半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、論理回路、受動素子、及び／又はｐ型電界効果トランジスタ（ＰＦＥＴｓ）、ｎ型ＦＥＴｓ（ＮＦＥＴｓ）、マルチゲートＦＥＴｓ、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、高電圧トランジスタ、高周波トランジスタ、他のメモリセル、及びこれらの組み合わせのような能動素子を含む、集積回路（ＩＣ）又はその一部を処理する過程で製造される中間デバイスであってもよい。
図１３を参照すると、基板３１０が提供される。いくつかの実施形態において、基板３１０は、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（Ｓｉ１－ｘＧｅｘ、０＜ｘ≦１）、ゲルマニウム合金Ｘ（０＜ｘ≦１）、ヒ化ガリウム（ＧａＡｓ）、又は他の適当な半導体材料を含む。いくつかの実施形態において、基板３１０は、埋め込み誘電体層のようなシリコン・オン・インシュレータ （ＳＯＩ）構造を含むことができる。あるいは、基板３１０は、埋め込み酸化物（ＢＯＸ）層などの埋め込み誘電体層を含むことができ、例えば、ＳＩＭＯＸ （ｓｅｐａｒａｔｉｏｎ ｂｙ ｉｍｐｌａｎｔａｔｉｏｎ ｏｆ ｏｘｙｇｅｎ）技術、ウェーハ接着、ＳＥＧ、又は他の適切な方法によって形成される。様々な実施形態において、基板３１０は、様々な基板構造及び材料のいずれかを含むことができる。様々な実施形態において、基板３１０は、高電圧アニールＧｅ（００１）基板であってもよい。
積層構造３２０が結晶層を形成するように、エピタキシーにより基板３１０上に積層構造３２０が形成される。積層構造３２０は、交互に積層された第１半導体層３２２と第２半導体層３２４とを含む。第１半導体層３２２及び第２半導体層３２４は、異なる格子定数を有する材料からなり、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧｅＳｎ、ＧａＡｓ、ＩｎＡｓ、ＩｎＳｂ、ＧａＰ、ＧａＳｂ、ＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＧａＳｂＰ、ＧａＡｓＳｂ又はＩｎＰの１つ又は複数の層を含んでもよい。いくつかの実施形態において、第１半導体層３２２及び第２半導体層３２４は、Ｓｉ、Ｓｉ化合物、ＳｉＧｅ、Ｇｅ又はＧｅ化合物からなる。図１４において、２層の第１半導体層３２２及び２層の第２半導体層３２４が配置されている。ただし、これらの層の数は１つに限定されず、第１半導体層と第２半導体層のそれぞれを１層又は３～１０層で形成してもよい。積層する層の数を調整することにより、ＧＡＡ ＦＥＴデバイスの駆動電流を調整することができる。
いくつかの実施形態において、第１半導体層３２２は、０よりも大きいゲルマニウム原子の割合を有するＳｉＧｅ層である。いくつかの実施形態において、第２半導体層３２４は、０より大きいゲルマニウム原子の割合を有するＳｉＧｅ層である。いくつかの実施形態において、第２半導体層３２４のゲルマニウム原子の割合は、第１半導体層３２２のゲルマニウム原子の割合よりも高い。
次に、積層構造３２０上にマスク層３４０を形成する。マスク層３４０の製造プロセス及び／又は材料は、図２に示したマスク層１３０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図１４を参照すると、積層構造３２０（図１３参照）は、フィン構造３２６及びトレンチＴにパターン化される。フィン構造３２６は、トランジスタの活性領域（例えば、チャネル及びソース・ドレインフィーチャ）として機能することができる。フィン構造３２６の数は、これに限定されず、１つでもよいし、３つ以上でもよい。いくつかの実施形態において、パターニング操作におけるパターン忠実度を改善するために、フィン構造３２６の両側に１つ以上のダミーフィン構造が形成される。
トレンチＴは、基板３１０に延びており、長さ方向が実質的に互いに平行である。トレンチＴは、基板３１０にベース部分３１２を形成し、ベース部分３１２は基板３１０から突出しており、フィン構造３２６は基板３１０のベース部分３１２上方にそれぞれ形成されている。
図１５を参照すると、シャロートレンチアイソレーション（ＳＴＩ）領域であってもよいアイソレーション構造３５０がトレンチＴに形成される。該形成は、例えば、流動性化学気相成長（ＦＣＶＤ）を用いて、トレンチＴに誘電体層（複数可）を充填することと、誘電体材料の上面と最頂部の第２半導体層３２４の上面とを面一とする化学機械研磨（ＣＭＰ）を実行することと、を含むことができる。次いで、アイソレーション構造３５０を凹ませる。得られたアイソレーション構造３５０の上面は、第１半導体層３２２の底面と面一になっていてもよいし、第１半導体層３２２の底面より低くなっていてもよい。アイソレーション構造３５０は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＣＮ、ＳｉＣｘＯｙＮｚ又はこれらの組み合わせのような誘電体材料であってもよい。
図１６を参照すると、フィン構造３６０及びアイソレーション構造３５０の上方に少なくとも１つのダミーゲート構造３６０が形成される。ダミーゲート構造３６０は、ダミーゲート誘電体層３６２と、ダミーゲート層３６４と、ダミーゲート層３６４上に形成されるマスク層３６６とを含む。その後、ゲートスペーサー３７０は、ダミーゲート構造３６０の側壁にそれぞれ形成される。ダミーゲート構造３６０及びゲートスペーサー３７０の製造プロセス及び／又は材料は、図４、５にそれぞれ示したダミーゲート構造１６０及びゲートスペーサー１７０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図１７を参照すると、フィン構造３２６の露出部分は、ソース・ドレイン（ＳＳＤ）エッチングプロセスを用いて除去される。ＳＳＤエッチングプロセスは、様々な方法で行うことができる。いくつかの実施形態において、ＳＳＤエッチングプロセスは、プラズマソースと反応ガスと有するドライケミカルエッチングによって実行されてもよい。他のいくつかの実施形態において、ＳＳＤエッチングプロセスはウェットケミカルエッチングによって実行されてもよい。さらに、他のいくつかの実施形態において、ＳＳＤエッチングステップは、ドライケミカルエッチングとウェットケミカルエッチングとの組み合わせによって実行されてもよい。
その後、第２半導体層３２４が第１半導体層３２２の反対側の端面を横方向に延びるように、第１半導体層３２２は水平方向に凹んでいる（エッチングされている）。いくつかの実施形態において、第１半導体層３２２の端面は、ゲートスペーサー３７０の側面と実質的に垂直に整列していてもよい。
図１８を参照すると、第１半導体層３２２（図１７参照）が水平方向に凹んだ後、図１８に示すように、内側スペーサー３７５は、第１半導体層３２２の凹面上に形成される。内側スペーサー３７５を形成することは、内側スペーサー材料層（例えば、窒化ケイ素）を堆積し、次いで、異方性エッチングプロセスにより内側スペーサー材料層をエッチングすることで、基板３１０から内側スペーサー材料層を除去することを含む。いくつかの実施形態において、内側スペーサー３７５は、窒化ケイ素などの絶縁材料を含む。
図１９を参照すると、エピタキシャル構造３８０はソース・ドレイン領域と呼ばれ、露出したベース部分３１２からエピタキシャル成長している。エピタキシャル構造３８の製造プロセス及び／又は材料は、図６に示したエピタキシャル構造１８０と類似又は同様であるため、この点に関する説明は、以下では繰り返さない。
エピタキシャル構造３８０上にコンタクトエッチストップ層（ＣＥＳＬ）３９０をコンフォーマルに形成し、次いでＣＥＳＬ３９０上に層間絶縁層（ＩＬＤ）３９５を形成する。ＣＭＰプロセスの後、マスク層３６６（図１８参照）が除去され、ダミーゲート層３６４が露出する。ＣＥＳＬ３９０及びＩＬＤ３９５の製造プロセス及び／又は材料は、図７に示した延期ＣＥＳＬ１９０及びＩＬＤ１９５と類似又は同様であるため、この点に関する説明は、以下では繰り返さない。
図２０Ａ～２０Ｃを参照すると、図２０Ｂは、図２０ＡのＢ－Ｂ線に沿って切り取った断面図であり、図２０Ｃは、図２０ＡのＣ－Ｃ線に沿って切り取った断面図である。ついで、ダミーゲート層３６４及びダミーゲート誘電体層３６２（図１９参照）は除去される。さらに、第１半導体層３２２（図１７参照）も除去され、ゲートスペーサー３７０と（又は内側スペーサー３７５と）露出している第２半導体層３２４との間にゲートトレンチ３６８を形成する。ＩＬＤ３９５は、ダミーゲート層３６４、ダミーゲート誘電体層３６２、及び第１半導体層３２２の除去の間、エピタキシャル構造３８０を保護する。ダミーゲート層３６４、ダミーゲート誘電体層３６２、及び第１半導体層３２２は、プラズマドライエッチング及び／又はウェットエッチングを用いて除去することができる。
半導電性保護層（例えば、シリコン含有保護層）４１０は、第２半導体層３２４を囲み、基板３１０のベース部分３１２の上方に形成される。いくつかの実施形態において、半導電性保護層４１０は、分子線エピタキシー（ＭＢＥ）のような適切なプロセスにより形成される。いくつかの実施形態において、半導電性保護層４１０は、約３００℃より低い温度、例えば約－１９６℃～約３００℃又は室温～約３００℃で形成される。低温ＭＢＥプロセス（例えば、約３００℃未満）は、第２半導体層３２４又はベース部分３１２におけるゲルマニウム原子が半導電性保護層４１０の外表面拡散するのを抑制する。このため、半導電性保護層４１０中におけるゲルマニウム原子の割合は比較的低くなる。ゲルマニウムの拡散が抑制されることで、半導電性保護層４１０の外表面が平滑となり、半導電性保護層４１０及び第２半導体層３２４における電子移動度を向上することができる。半導電性保護層４１０がが約－１９６℃より低い温度で形成された場合、半導電性保護層４１０はアモルファスシリコンで形成され得る。
半導電性保護層４１０は、シリコンのような半導体材料を含む。いくつかの実施形態において、半導電性保護層４１０は純粋なシリコン層であってもよい。半導電性保護層４１０は、例えば、低温ＭＢＥプロセスによりゲルマニウム原子割合が約１０％より低い、実質的に純粋なシリコン層であってもよい。例えば、ゲルマニウム濃度は、半導電性保護層４１０の外表面から内表面に向かう方向に減少する。半導電性保護層４１０を形成する他の方法を形成する他の方法として、化学気相成長（ＣＶＤ）、原子層堆積（ＡＬＤ）、又は他の適切なプロセスを含む。いくつかの実施形態において、半導電性保護層４１０は、厚さＴ１を有する。
半導電性保護層４１０の形成において、半導電性保護層４１０は実質的に非酸化である。即ち、半導電性保護層４１０の形成において、半導電性保護層４１０の上方に酸化物層が実質的に形成されない。あるいは、半導電性保護層４１０は、次に形成されるゲート誘電体層４２０と直接接触している（図２１Ａ～２１Ｃ参照）。このような構成であれば、半導電性保護層４１０におけるゲルマニウム（その中にゲルマニウムが存在する場合）が酸化されてＧｅＯｘを形成することはなく、得られる半導体デバイスのバイアス温度不安定性（ＢＴＩ）を上昇させることができる。
図２１Ａ～２１Ｃを参照すると、図２１Ｂは、図２１ＡのＢ－Ｂ線に沿って切り取った断面図であり、図２１Ｃは、図２１ＡのＣ－Ｃ線に沿って切り取った断面図である。ゲート誘電体層４２０は、ゲートトレンチ３６８にコンフォーマルに形成され、半導電性保護層４１０を囲む。ゲート誘電体層４２０は、ＳｉＯ２の誘電率よりも高い誘電率（κ）、すなわちκ＞３．９を有する高誘電率誘電体層であってもよい。ゲート誘電体層４２０は、ＬａＯｘ、ＡｌＯｘ、ＺｒＯｘ、ＴｉＯ、ＨｆＯｘ、ＴａＯｘ、ＧｄＯｘ、ＹＯｘ、ＳｒＴｉＯ３（ＳＴＯ）、ＢａＴｉＯ３（ＢＴＯ）、ＢａＺｒＯ、ＨｆＺｒＯ、ＺｒＳｉＯｘ、ＨｆＬａＯ、ＨｆＳｉＯｘ、ＨｆＳｉＯＮ、ＬａＳｉＯｘ、ＡｌＳｉＯｘ、ＧｄＳｉＯｘ、ＹＳｉＯｘ、ＨｆＴａＯ、ＨｆＴｉＯ、（Ｂａ、Ｓｒ）ＴｉＯ３（ＢＳＴ）、Ａｌ２Ｏ３、Ｓｉ３Ｎ４、酸窒化物（ＳｉＯＮ）、又は他の適切な材料を含むことができる。いくつかの実施形態において、ゲート誘電体層４２０は単層である。他のいくつかの実施形態において、ゲート誘電体層４２０は、例えば、ＨｆＯ２層及びＨｆＯ２層上方のＡｌ２Ｏ３層のような多層を含む。層ゲート誘電体層４２０は、ＡＬＤ、ＣＶＤ、ＰＶＤ、熱酸化、これらの組み合わせ、又は他の適切な技術のような適切な技術により堆積される。いくつかの実施形態において、ゲート誘電体層４２０が単層である場合、ゲート誘電体層４２０は、約１ｎｍから約２ｎｍの範囲内の厚さＴ２を有する。他のいくつかの実施形態において、ゲート誘電体層２２０が多層を含む場合、ゲート誘電体層４２０は、約１ｎｍから約１０ｎｍの範囲内の厚さＴ２を有する。
ゲート誘電体層４２０の堆積後に、ゲート誘電体層４２０及び半導電性保護層４１０上にポストデポジションアニール（ＰＤＡ）処理を行うことができる。ポストデポジションアニールは、ゲート誘電体層４２０の界面及びバルク特性を改善する。いくつかの実施形態において、ポストデポジションアニールプロセスは、約２００℃から約１０００℃の範囲で形成され、例えば、約６００℃である。いくつかの実施形態において、ポストデポジションアニールプロセスは、空気又はＮ２、Ｈｅ、Ａｒのような反応性の低いガス又はＯ２、Ｈ２のような反応性の高いガス又は前述のガスの混合物において行われる。
図２２Ａ～２２Ｃを参照すると、図２２Ｂは、図２２ＡのＢ－Ｂ線に沿って切り取った断面図であり、図２２Ｃは、図２２ＡのＣ－Ｃ線に沿って切り取った断面図である。ゲート電極ＧＥは、ゲート誘電体層４２０の上方に形成され、ゲートトレンチ３６８を充填する（図２１Ａ～２１Ｃ参照）。いくつかの実施形態において、ゲート電極ＧＥは、少なくとも１つの、仕事関数金属層４３０（複数可）、充填層４４０、及び／又は金属ゲートスタックにおいて所望の他の適切な層を含む。仕事関数金属層４３０はｎ型及び／又はｐ型仕事関数金属を含むことができる。例示的なｎ型仕事関数金属は、Ｔｉ、Ｔａ、Ａｇ、ＴｉＡｌ、ＴａＡｌ、ＴａＡｌＣ、ＴｉＡｌＮ、ＴａＣ、ＴｉＣ、ＴａＣＮ、ＴａＳｉＮ、Ｍｎ、Ｚｒ、他の適切なｎ型仕事関数材料、又はこれらの組み合わせを含む。例示的なｐ型仕事関数金属は、ＴｉＮ、ＴａＮ、Ｒｕ、Ｍｏ、Ａｌ、ＷＮ、ＺｒＳｉ２、ＭｏＳｉ２、ＴａＳｉ２、ＮｉＳｉ２、ＷＮ、その他の適切なｐ型仕事関数材料、又はそれらの組み合わせを含む。仕事関数金属層４３０は、多層を有していてもよい。仕事関数金属層４３０（複数可）は、ＣＶＤ、ＰＶＤ、電気めっき、及び／又は他の適切なプロセスによって堆積されることができる。いくつかの実施形態において、金属ゲート電極ＧＥにおける充填層４４０は、タングステン（Ｗ）、Ｍｏ、Ｒｕ、又は他の適切な導電性材料を含むことができる。充填層４４０は、ＡＬＤ、ＰＶＤ、ＣＶＤ又は他の適切なプロセスにより堆積されることができる。
図２３Ａ～２３Ｃを参照すると、図２３Ｂは、図２３ＡのＢ－Ｂ線に沿って切り取った断面図であり、図２３Ｃは、図２３ＡのＣ－Ｃ線に沿って切り取った断面図である。界面層４５０は、半導電性保護層４１０とゲート誘電体層４２０との間に形成される。これにより、界面層４５０、ゲート誘電体層４２００及びゲート電極ＧＥは、共にゲート構造ＭＧと呼ばれる。例えば、半導電性保護層４１０、ゲート誘電体層４２０及びゲート電極ＧＥ上にポストゲートフォーミングガスアニール（ＦＧＡ）プロセスが行われる。ＦＧＡプロセスは、約２００℃～約５００℃の範囲、例えば、約４００℃で行われる。いくつかの実施形態において、ＦＧＡプロセスは、水素（Ｈ２）と、Ｎ２、Ｈｅ、及び／又はＡｒのような不活性ガスとの混合ガスを処理して実施される。処理ガスのＨ２濃度は、約０．１％～１００％とであることができる。例えば、処理ガスは約１５％のＨ２ガスと約８５％のＮ２ガスとを含む。いくつかの実施形態において、界面層４５０は、約１オングストロームから約２０オングストロームの範囲の厚さＴ３を有し、これにより低い界面トラップを提供するが、厚さの範囲内で適切なＥＯＴを提供することができる。
界面層４５０は、ゲート誘電体層４２０の近傍の半導電性保護層４１０の一部を酸化することにより形成される。このため、界面層４５０と半導電性保護層４１０とは、同一の化学元素、例えば、この場合はシリコンを含む。即ち、界面層４５０はＳｉＯｘを含む。いくつかの実施形態において、稀に又はいくつかのゲルマニウムが半導電性保護層４１０の上面（即ち、半導電性保護層４１０とゲート誘電体層４２０との間の界面）に拡散して、界面層４５０が少量のＧｅＯｘをさらに含むようにすることができる。さらに、界面層４５０における酸素原子をゲート誘電体層４２０から拡散させることができるらめ、ゲート誘電体層４２０の酸素原子濃度は、ゲート電極ＧＥから界面層４５０に向かう方向に減少する。界面層４５０の形成後、半導電性保護層４１０の厚さＴ１（図２０Ｃ参照）は、厚さＴ１’に減少される。いくつかの実施形態において、半導電性保護層４１０の厚さＴ１’は、界面層４５０の厚さＴ３よりも大きい。
図２４Ａ～２４Ｃを参照すると、図２４Ｂは、図２４ＡのＢ－Ｂ線に沿って切り取った断面図であり、図２４Ｃは、図２４ＡのＣ－Ｃ線に沿って切り取った断面図である。ＩＬＤ３９５をパターン化してゲート構造ＭＧの反対側にトレンチ３９７を形成した後、ＣＥＳＬ３９０をパターン化してエピタキシャル構造３８０を露出させる。いくつかの実施形態において、複数のエッチングプロセスは、ＩＬＤ３９５及びＣＥＳＬ３９０をパターンするために実行される。エッチングプロセスは、ドライエッチングプロセス、ウェットエッチングプロセス、又はこれらの組み合わせを含む。
コンタクト４６０は、トレンチ３９７に形成される。これにより、コンタクト４６０は、エピタキシャル構造３８０とそれぞれ接触している。コンタクト４６０の製造プロセス及び／又は材料は、図１２Ａ～１２Ｃに示したコンタクト２６０と類似又は同様であるため、この点に関する説明は、以下では繰り返さない。
図２４Ａ～２４Ｃにおいて、第２半導体層３２４及び／又はベース部分３１２は、ゲルマニウムを含む。半導電性保護層４１０は、第２半導体層３２４及びベース部分３１２に直接接触している。いくつかの実施形態において、半導電性保護層４１０は、純粋なシリコン層又は実質的な純粋なシリコン層である。図２４Ｂに示すように、半導電性保護層４１０は、それぞれ第２半導体層３２４を囲み、互いに分離されている。図２４Ｃにおいて、半導電性保護層４１０の側壁は、ゲートスペーサー３７０又は内側スペーサー３７５と直接接触し、エピタキシャル構造３８０から離間している。また、半導電性保護層４１０は、一方のゲートスペーサー３７０（又は内側スペーサー３７５）の側面から他方のゲートスペーサー３７０（又は内側スペーサー３７５）の側面まで延在している。いくつかの実施形態において、半導電性保護層４１０は、約１．３１２５オングストロームから約２６．２６５オングストロームの範囲の厚さＴ１’を有する。即ち、半導電性保護層４１０は、１～約２０のシリコン層の単一層を含む。半導電性保護層４１０の厚さＴ１’が約２６．２６５オングストロームよりも大きい（又は約２０以上のシリコン層の単一層である）場合、緩和が生じ、ミスフィット転位により半導電性保護層４１０に欠陥が形成される。
界面層４５０は、半導電性保護層４１０及びゲート誘電体層４２０の上にあり、直接接触している。界面層４５０は、半導電性保護層４１０の一部を酸化して形成されているため、界面層４５０と半導電性保護層４１０とは、同一の化学元素（例えば、この場合シリコン及び／又はゲルマニウムである）を含み、半導電性保護層４１０と界面層４５０は、（図２４Ｃに示すように）実質的に同一の幅を有する。界面層４５０の側壁は、ゲートスペーサー４７０又は内側スペーサー３７５と直接接触している。いくつかの実施形態において、界面層４５０の厚さＴ３（図２３Ｃ参照）は、約１オングストロームから約２０オングストロームの範囲内である。
界面層４５０における酸素は、ゲート誘電体層４２０から拡散することができる。これにより、ゲート誘電体層４２０の酸素濃度は仕事関数金属層４３０から界面層４５０に向かう方向に低下する。対照的に、ゲート誘電体層４２０の一部は、アイソレーション構造３５０（図２４Ｂを参照）の上方にあり、実質的に均一な酸素濃度を有する。
図２５～図３４は、本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。いくつかの実施形態において、図２５～図２３４に示す半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、論理回路、受動素子、及び／又はｐ型電界効果トランジスタ（ＰＦＥＴｓ）、ｎ型ＦＥＴｓ（ＮＦＥＴｓ）、マルチゲートＦＥＴｓ、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、高電圧トランジスタ、高周波トランジスタ、他のメモリセル、及びこれらの組み合わせのような能動素子を含む、集積回路（ＩＣ）又はその一部を処理する過程で製造される中間デバイスであってもよい。
図２５を参照すると、基板５１０が提供される。パッド層５２０は、基板５１０上に形成される。次に、マスク層５３０は、パッド層５２０上に形成される。次に、ダミーマスク層５４０は、マスク層５３０上上に形成される。基板５１０、パッド層５２０、マスク層５３０及びダミーマスク層５４０の製造プロセス及び／又は材料は、図１にそれぞれ示した基板１１０、パッド層１２０、マスク層１３０及びダミーマスク層１４０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図２６を参照すると、ダミーマスク層１４０をパターン化した後、パターン化されたダミーマスク層５４０をマスクとして用いて、マスク層５３０、パッド層５２０及び基板５１０をパターニングすることで、基板５１０に複数のトレンチＴを形成する。トレンチＴは、それらの間に活性領域５１２を規定する。
図２７を参照すると、シャロートレンチアイソレーション（ＳＴＩ）領域であってもよいアイソレーション構造５５０がトレンチＴに形成される。該形成は、例えば、例えば、流動性化学気相成長（ＦＣＶＤ）を用いて、トレンチＴに誘電体層（複数可）を充填することと、誘電体材料を凹ませ、ダミーマスク層５４０及びマスク層５３０を除去するために反応性イオンエッチングプロセスのようなエッチングプロセスを実行すし、得られるアイソレーション構造５５０の上面がパッド層５２０の上面と実質的に水平となるようにすることと、を含む。アイソレーション構造５５０は、例えば、二酸化ケイ素、窒化ケイ素、酸窒化ケイ素、ＳｉＣＮ、ＳｉＣｘＯｙＮｚ又はこれらの組み合わせのような誘電体材料であってもよい。
図２８を参照すると、活性領域５１２の上方に少なくとも１つのダミーゲート層５６０が形成される。パッド層５２０は、ダミーゲート層５６０をエッチングマスクとしてパターン化する。次に、ゲートスペーサー５７０は、ダミーゲート層５６０の側壁にそれぞれを形成される。ダミーゲート層５６０及びゲートスペーサー５７０の製造プロセス及び／又は材料は、図４、５にそれぞれ示したダミーゲート層１６４及びゲートスペーサー１７０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図２９を参照すると、注入プロセスは、ソース・ドレイン領域５８０を形成するために、基板５１０に不純物を導入し、ダミーゲート層５６０及びゲートスペーサー５７０は、基板５１０の他の領域への不純物の注入を実質的に防止するためのマスクとして用いられることができる。不純物は、ｎ型不純物であってもよく、ｐ型不純物であってもよい。ｎ型不純物はリン、ヒ素などであってもよく、ｐ型不純物はホウ素、ＢＦ２であってもよい。他のいくつかの実施形態において、ソース・ドレイン領域５８０は、エピタキシャル構造であってもよく、その製造方法及び／又は材料は、図６に示すエピタキシャル構造１８０と類似又は同様であってもよい。
コンタクトエッチストップ層（ＣＥＳＬ）５９０は、ソース・ドレイン領域５８０上にコンフォーマルに形成され、その後、層間絶縁層（ＩＬＤ）５９５は、ＣＥＳＬ５９０上に形成される。ＣＥＳＬ５９０及びＩＬＤ５９５の製造プロセス及び／又は材料は、図７に示したＣＥＳＬ１９０及びＩＬＤ１９５と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３０を参照すると、その後、リプレースメントゲート（ＲＰＧ）プロセススキームが用いられる。ダミーゲート層３６４及びパッド層５２０は、金属ゲート構造ＭＧに置き換えられる（図３３参照）。具体的には、ダミーゲート層１６４及びダミーゲート誘電体層１６２（図２９参照）を除去することにより、ゲートスペーサー５７０間にゲートトレンチ５６８を形成し、基板５１０のチャネル部分（半導電性チャネル領域と称する）を露出する。
半導電性保護層（例えば、シリコン含有保護層）６１０は、基板５１０のチャネル部の上方に形成される。半導電性保護層６１０の製造プロセス及び／又は材料は、図８Ａ～８Ｃに示した半導電性保護層２１０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３１を参照すると、ゲート誘電体層６２０は、ゲートトレンチ５６８内及び半導電性保護層６１０上方にコンフォーマルに形成される。ゲート誘電体層６２０の製造プロセス及び／又は材料は、図９Ａ～９Ｃに示したゲート誘電体層２２０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３２を参照すると、ゲート電極ＧＥは、ゲート誘電体層６２０の上方に形成され、ゲートトレンチ５６８（図３１参照）を充填する。いくつかの実施形態において、ゲート電極ＧＥは、少なくとも１つの、仕事関数金属層６３０（複数可）、充填層６４０、及び／又は金属ゲートスタックにおいて所望の他の適切な層を含む。ゲート電極ＧＥの製造プロセス及び／又は材料は、図１０Ａ～１０Ｃに示したゲート電極ＧＥと類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
ゲート誘電体層６２０の堆積後に、ゲート誘電体層６２０及び半導電性保護層６１０上にポストデポジションアニール（ＰＤＡ）処理を行うことができる。ポストデポジションアニールプロセスの製造プロセスは、図９Ａ～９Ｃに示したポストデポジションアニールプロセスと類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３３を参照すると、界面層６５０は、半導電性保護層６１０とゲート誘電体層６２０との間に形成される。これにより、界面層６５０、ゲート誘電体層６２０及びゲート電極ＧＥは、共にゲート構造ＭＧと呼ばれる。界面層６５０の製造プロセス及び／又は材料は、図１１Ａ～１１Ｃに示した界面層２５０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３４を参照すると、ＩＬＤ５９５をパターン化してゲート構造６００の反対側にトレンチ５９７を形成した後、ＣＳＬ５９０をパターン化してソース・ドレイン領域５８０を露出させる。コンタクト６６０は、トレンチ５９７に形成される。これにより、コンタクト６６０はソース・ドレイン領域６８０とそれぞれ接する。コンタクト６６０製造プロセス及び／又は材料は、図１２Ａ～１２Ｃに示したコンタクト２６０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３５～図４０は、本開示のいくつかの実施形態による様々な段階での半導体デバイスの製造方法を示す図である。いくつかの実施形態において、図３５～図４０に示す半導体デバイスは、スタティックランダムアクセスメモリ（ＳＲＡＭ）、論理回路、受動素子、及び／又はｐ型電界効果トランジスタ（ＰＦＥＴｓ）、ｎ型ＦＥＴｓ（ＮＦＥＴｓ）、マルチゲートＦＥＴｓ、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴｓ）、相補型金属酸化物半導体（ＣＭＯＳ）トランジスタ、バイポーラトランジスタ、高電圧トランジスタ、高周波トランジスタ、他のメモリセル、及びこれらの組み合わせのような能動素子を含む、集積回路（ＩＣ）又はその一部を処理する過程で製造される中間デバイスであってもよい。
図３５を参照すると、基板７１０が提供される。複数のトレンチＴが、それらの間に活性領域７１２を規定した基板７１０に形成される。シャロートレンチアイソレーション（ＳＴＩ）領域であってもよいアイソレーション構造７５０がトレンチＴに形成される。基板７１０、トレンチＴ、及びアイソレーション構造７５０の製造プロセス及び／又は材料は、図１、３にそれぞれ示した基板１１０、トレンチＴ、及びアイソレーション構造１５０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３６を参照すると、半導電性保護層８１０は、基板７１０の活性領域７１２の上方に形成される。半導電性保護層８１０の製造プロセス及び／又は材料は、図８Ａ～８Ｃに示した半導電性保護層２１０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
ゲート誘電体層８２０は、半導電性保護層８１０の上方にコンフォーマルに形成される。ゲート誘電体層８２０の製造プロセス及び／又は材料は、図９Ａ～９Ｃに示したゲート誘電体層２２０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
ゲート誘電体層８２０の堆積後に、ゲート誘電体層８２０及び半導電性保護層８１０上にポストデポジションアニー処理を行うことができる。ポストデポジションアニールプロセスの製造プロセスは、図９Ａ～９Ｃに示したポストデポジションアニールプロセスと類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
少なくとも１つの仕事関数金属層８３０（複数可）がゲート誘電体層８２０の上方に形成される。仕事関数金属層８３０の製造プロセス及び／又は材料は、図１０Ａ～１０Ｃに示した仕事関数金属層２３０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
ハードマスク層７４０は、仕事関数金属層８３０の上方に形成される。ハードマスク層７４０の製造プロセス及び／又は材料は、図１に示したダミーマスク層１４０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３７を参照すると、ハードマスク層７４０（図３６参照）をパターン化した後、ハードマスク層７４０をエッチングマスクとして、仕事関数金属層８３０、ゲート誘電体層８２０及び半導電性保護層８１０をパターン化する。ついで、パターン化ハードマスク層７４０を除去（又は剥離）する。その後、パターン化仕事関数金属層８３０、パターン化ゲート誘電体層８２０及びパターン化半導電性保護層８１０層の側壁にゲートスペーサー７７０を形成する。ゲートスペーサー７７０の製造プロセス及び／又は材料は、図５に示したゲートスペーサー１７０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３８を参照すると、注入プロセスは、ソース・ドレイン領域７８０を形成するために、基板７１０に不純物を導入する。注入プロセスにおいて、仕事関数金属層８３０をドーピングしてもよい。即ち、ソース・ドレイン領域７８０及び仕事関数金属層８３０は、同一のドーパントを含んでもよい。ソース・ドレイン領域７８０の製造プロセス及び／又は材料は、図２９に示したソース・ドレイン領域５８０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
コンタクトエッチストップ層（ＣＡＳＬ）７９０は、ソース・ドレイン領域７８０上にコンフォーマルに形成され、その後、層間絶縁層（ＩＬＤ）７９５は、ＣＥＳＬ７９０上に形成される。ソース・ドレイン領域７８０、ＣＥＳＬ７９０及びＩＬＤ７９５の製造プロセス及び／又は材料は、図７に示したソース・ドレイン領域５８０、ＣＥＳＬ１９０及びＩＬＤ１９５と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図３９を参照すると、界面層８５０は、半導電性保護層８１０とゲート誘電体層８２０との間に形成される。界面層８５０の製造プロセス及び／又は材料は、図１１Ａ～１１Ｃに示した界面層２５０と類似又は同様である。したがって、この点に関する説明は、以下では繰り返さない。
図４０を参照すると、金属層８４０は、仕事関数金属層８３０の上方に形成される。例えば、図３９の構造の上方にマスク層（図示せず）を形成し、マスク層に開口部を形成して仕事関数金属層８３０を露出させる。金属材料は開口部に堆積され、ＣＭＰプロセスを実行して開口部外の金属材料の一部を除去する。次に、金属層８４０が仕事関数金属層８３０の上方に形成されるように、マスク層を除去する。いくつかの実施形態において、金属層８４０は、タングステン（Ｗ）又は他の適切な導電性材料を含むことができる。金属層８４０は、ＡＬＤ、ＰＶＤ、ＣＶＤ又は他の適切なプロセスによって堆積されることができる。これにより、界面層８５０、ゲート誘電体層８２０、仕事関数金属層８３０及び金属層８４０は、共にゲート構造ＭＧと称される。
図４１は、ゲルマニウム基板上に成膜されたシリコン保護層のＸ線回折スペクトル（ＸＲＤ）を２回の入射角の関数として図示する。明確にするために、Ｓｉ（００４）とＧｅ（００４）の位置を図４１に示す。ライン１２は成膜したシリコン保護層としての信号であり、ライン１４はゲルマニウム基板の信号であり、ライン１６はライン１２のフィッティング曲線である。ブランケットＧｅ基板（ライン１４）と比較して、シリコン保護層は顕著な特徴があり、フリンジは規則的な高品質Ｓｉ層を示している。シリコン保護層の厚さは、ライン１２のフリンジ信号をフィットする約１ｎｍである。
図４２は、異なる周波数でのポストゲートフォーミングガスアニール（ＦＧＡ）プロセスを有する半導体デバイスのＣ－Ｖ特性を図示する。曲線は、異なる周波数でのＣ－Ｖ特性を表す。例えば、ライン２２は１ＭＨｚでのＣ－Ｖ特性を表し、ライン３４は５００ＨｚでのＣ－Ｖ特性を表し、ライン２２とライン２４との間の曲線は５００Ｈｚ～１ＭＨｚの間の周波数でのＣ－Ｖ特性を表す。図４２では、周波数分散は約２．０％（０．７％／１０年）である。
図４３は、ポストゲートフォーミングガスアニール（ＦＧＡ）プロセスを有する及び有しない半導体デバイスの界面準位密度（Ｄｉｔ）を図示する。図４３に示すように、ＦＧＡプロセス後、シリコン保護層と界面層との間の界面準位密度が低下している。
図４４は、ポストゲートフォーミングガスアニール（ＦＧＡ）プロセス及び／又はポストデポジションアニール（ＰＤＡ）プロセスを有する／有しない半導体デバイスの有効な酸化物トラップ密度（ＡＮｅｆｆ）を図示する。図４４に示すように。ＦＧＡプロセス後、有効な酸化物トラップ密度は著しく減少している。ターゲットは、ＡＮｅｆｆ約３Ｅ１０ｃｍ－２及びＥｏｘ約３．５ＭＶ／ｃｍ。
いくつかの実施形態によれば、半導体デバイスは、半導電性チャネル領域と、半導電性保護層と、ゲート構造と、１対のゲートスペーサーとを含む。半導電性保護層はチャネルの上に設けられ、チャネルに接する。ゲート構造は、半導電性保護層の上方に位置し、ゲート誘電体層及びゲート電極を含む。ゲート誘電体層は、半導電性保護層の上方に位置する。ゲート電極は、ゲート誘電体層の上方に位置する。ゲートスペーサーは、ゲート構造の反対側に位置する。半導電性保護層は、１対のゲートスペーサーのうちの第１げートスペーサーの内側壁から１対のゲートスペーサーのうちの第２ゲートスペーサーの内側壁に延在している。
いくつかの実施形態によれば、半導体デバイスの製造方法は、基板上に半導電性チャネル領域を形成することを含む。半導電性チャネル領域上にダミーゲートを形成する。ゲートスペーサーをダミーゲートの反対側に形成する。ダミーゲートを除去して、ゲートスペーサー間にゲートトレンチを形成することにより、半導体フィンをゲートトレンチ内に露出させる。ゲートトレンチ内において、露出した半導電性チャネル領域の上に半導電性保護層を形成する。ゲートトレンチ内において、半導電性保護層の上方にゲート構造を形成する。
いくつかの実施形態によれば、半導体デバイスの製造方法は、フィン構造を基板の上に形成することを含む。フィン構造は、交互に積層された第１半導体層と第２半導体層とを含む。フィン構造の上にダミーゲートを形成する。ダミーゲートを横方向から囲むように層間絶縁層を形成する。ダミーゲートと第１半導体層を除去して、層間絶縁層内にゲートトレンチを形成する。ゲートトレンチを充填するようにゲート構造を形成する。ゲートトレンチを充填した後、ゲート構造と第２半導体層との間に界面層を形成する。
上記内容はいくつかの実施形態の特徴を概説することにより、当業者は本開示の様々な態様をよりよく理解することができる。当業者であれば理解されるように、それらは本願を他のプロセス及び構造を設計するか又は修正する基礎として本明細書に紹介された実施例と同じ目的を行うか及び／又は本明細書に紹介された実施形態と同じ利点を達成することができる。当業者はさらにこれらの等価構造が本開示の精神及び範囲から逸脱せず、かつそれらが本開示の精神及び範囲から逸脱することなく本明細書において様々な変更、代替及び変更を行うことができることを理解すべきである。
Claims (20)
- 半導電性チャネル領域と、
前記半導電性チャネル領域の上に設けられ、前記半導電性チャネル領域に接する半導電性保護層と、
前記半導電性保護層の上方に設けられたゲート構造であって、前記半導電性保護層の上方に設けられたゲート誘電体層と、前記ゲート誘電体層の上方に設けられたゲート電極と、を備えるゲート構造と、
前記ゲート構造の反対側に設けられた１対のゲートスペーサーであって、前記半導電性保護層が前記１対のゲートスペーサーのうちの第１ゲートスペーサーの内側壁から前記１対のゲートスペーサーのうちの第２ゲートスペーサーの内側壁まで延在している１対のゲートスペーサーと、を備える、
半導体デバイス。 - 前記半導電性チャネル領域の反対側にソース・ドレインエピタキシャル構造を更に備える、
請求項１に記載の半導体デバイス。 - 前記半導電性保護層は、
前記１対のゲートスペーサーによって、前記ソース・ドレインエピタキシャル構造から分離されている、
請求項２に記載の半導体デバイス。 - 前記ゲート構造のゲート誘電体層と前記半導電性保護層とに接する界面層を更に備える、
請求項１に記載の半導体デバイス。 - 前記半導電性保護層の厚さは、前記界面層の厚さよりも大きい、
請求項４に記載の半導体デバイス。 - 前記半導電性保護層と前記界面層とは、同し化学元素を含む、
請求項４に記載の半導体デバイス。 - 前記ゲート誘電体層の酸素濃度が、前記ゲート電極から前記界面層に向かって減少する、
請求項４に記載の半導体デバイス。 - 前記界面層は、前記半導電性チャネル領域から間隔が空いている、
請求項４に記載の半導体デバイス。 - 前記半導電性チャネル領域の幅は、前記界面層の幅よりも大きい、
請求項４に記載の半導体デバイス。 - 前記半導電性チャネル領域は、ゲルマニウムを含む、
請求項１に記載の半導体デバイス。 - 基板上に半導電性チャネル領域を形成することと、
前記半導電性チャネル領域上にダミーゲートを形成することと、
前記ダミーゲートの反対側にゲートスペーサーを形成することと、
前記ダミーゲートを除去して前記ゲートスペーサー間にゲートトレンチを形成することにより、前記半導電性チャネル領域を前記ゲートトレンチ内に露出させることと、
前記ゲートトレンチ内において、露出した前記半導電性チャネル領域の上に半導電性保護層を形成することと、
前記ゲートトレンチ内において、前記半導電性保護層の上方にゲート構造を形成することと、を含む、
半導体デバイスの製造方法。 - 前記半導電性保護層を、約３００度より低い温度で形成する、
請求項１１に記載の半導体デバイスの製造方法。 - 前記ゲート構造を形成することは、
前記半導電性保護層の上方にゲート誘電体層を形成し、ここで、前記ゲート誘電体層が前記半導電性保護層に接することと、
前記ゲート誘電体層の上方にゲート電極を形成することと、を含む、
請求項１１に記載の半導体デバイスの製造方法。 - 前記ゲート電極を形成する前に、前記ゲート誘電体層にポストデポジションアニール（ＰＤＡ）プロセスを実行することを更に備える、
請求項１３に記載の半導体デバイスの製造方法。 - 前記半導電性保護層を形成することは、前記半導電性保護層が前記半導電性チャネル領域を囲むようにする、
請求項１１に記載の半導体デバイスの製造方法。 - 前記半導電性保護層は、シリコン層である、
請求項１１に記載の半導体デバイスの製造方法。 - 前記半導電性チャネル領域は、ゲルマニウムを含む、
請求項１１に記載の半導体デバイスの製造方法。 - 基板の上にフィン構造を形成し、ここで、前記フィン構造が、交互に積層された第１半導体層と第２半導体層とを含むことと、
前記フィン構造の上にダミーゲートを形成することと、
前記ダミーゲートを横方向から囲むように層間絶縁層を形成することと、
前記ダミーゲートと前記第１半導体層を除去して、前記層間絶縁層内にゲートトレンチを形成することと、
前記ゲートトレンチを充填するようにゲート構造を形成することと、
前記ゲートトレンチを充填した後、前記ゲート構造と前記第２半導体層との間に界面層を形成することと、を備える、
半導体デバイスの製造方法。 - 前記界面層は、酸化物層である、
請求項１８に記載の半導体デバイスの製造方法。 - 前記界面層を形成することは、前記ゲート構造のゲート誘電体層の酸素濃度が、前記ゲート電極から前記界面層へ向かって減少するようにする、
請求項１８に記載の半導体デバイスの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US16/945,199 US11245023B1 (en) | 2020-07-31 | 2020-07-31 | Semiconductor device and manufacturing method thereof |
| US16/945,199 | 2020-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2022027707A true JP2022027707A (ja) | 2022-02-14 |
Family
ID=77155666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2021125568A Pending JP2022027707A (ja) | 2020-07-31 | 2021-07-30 | 半導体デバイス及びその形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (3) | US11245023B1 (ja) |
| EP (1) | EP3945594A1 (ja) |
| JP (1) | JP2022027707A (ja) |
| CN (1) | CN113471199A (ja) |
| TW (1) | TW202207360A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11245023B1 (en) * | 2020-07-31 | 2022-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8895384B2 (en) * | 2011-11-10 | 2014-11-25 | International Business Machines Corporation | Gate structures and methods of manufacture |
| US9236267B2 (en) | 2012-02-09 | 2016-01-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Cut-mask patterning process for fin-like field effect transistor (FinFET) device |
| US9171929B2 (en) | 2012-04-25 | 2015-10-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strained structure of semiconductor device and method of making the strained structure |
| US9006829B2 (en) | 2012-08-24 | 2015-04-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Aligned gate-all-around structure |
| US9093530B2 (en) | 2012-12-28 | 2015-07-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | Fin structure of FinFET |
| US9159824B2 (en) | 2013-02-27 | 2015-10-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with strained well regions |
| US9214555B2 (en) | 2013-03-12 | 2015-12-15 | Taiwan Semiconductor Manufacturing Co., Ltd. | Barrier layer for FinFET channels |
| US9209247B2 (en) | 2013-05-10 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Self-aligned wrapped-around structure |
| US9136332B2 (en) | 2013-12-10 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company Limited | Method for forming a nanowire field effect transistor device having a replacement gate |
| US9136106B2 (en) | 2013-12-19 | 2015-09-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for integrated circuit patterning |
| US9548303B2 (en) | 2014-03-13 | 2017-01-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFET devices with unique fin shape and the fabrication thereof |
| US9263586B2 (en) * | 2014-06-06 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Quantum well fin-like field effect transistor (QWFinFET) having a two-section combo QW structure |
| US9608116B2 (en) | 2014-06-27 | 2017-03-28 | Taiwan Semiconductor Manufacturing Company, Ltd. | FINFETs with wrap-around silicide and method forming the same |
| US9412817B2 (en) | 2014-12-19 | 2016-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Silicide regions in vertical gate all around (VGAA) devices and methods of forming same |
| US9536738B2 (en) | 2015-02-13 | 2017-01-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical gate all around (VGAA) devices and methods of manufacturing the same |
| US10269968B2 (en) * | 2015-06-03 | 2019-04-23 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device including fin structures and manufacturing method thereof |
| US9564489B2 (en) * | 2015-06-29 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multiple gate field-effect transistors having oxygen-scavenged gate stack |
| US9502265B1 (en) | 2015-11-04 | 2016-11-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Vertical gate all around (VGAA) transistors and methods of forming the same |
| US9520482B1 (en) | 2015-11-13 | 2016-12-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of cutting metal gate |
| US10381479B2 (en) * | 2017-07-28 | 2019-08-13 | International Business Machines Corporation | Interface charge reduction for SiGe surface |
| US10867862B2 (en) * | 2018-08-31 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor method and device |
| US11245023B1 (en) * | 2020-07-31 | 2022-02-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device and manufacturing method thereof |
-
2020
- 2020-07-31 US US16/945,199 patent/US11245023B1/en active Active
- 2020-11-25 TW TW109141361A patent/TW202207360A/zh unknown
- 2020-12-02 CN CN202011403793.3A patent/CN113471199A/zh active Pending
-
2021
- 2021-07-30 JP JP2021125568A patent/JP2022027707A/ja active Pending
- 2021-07-30 EP EP21188777.3A patent/EP3945594A1/en not_active Withdrawn
-
2022
- 2022-02-07 US US17/666,347 patent/US11749738B2/en active Active
-
2023
- 2023-07-14 US US18/352,876 patent/US20240021698A1/en active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US11749738B2 (en) | 2023-09-05 |
| US20240021698A1 (en) | 2024-01-18 |
| US20220037505A1 (en) | 2022-02-03 |
| TW202207360A (zh) | 2022-02-16 |
| EP3945594A1 (en) | 2022-02-02 |
| US20220157965A1 (en) | 2022-05-19 |
| US11245023B1 (en) | 2022-02-08 |
| CN113471199A (zh) | 2021-10-01 |
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