TW202207360A - 半導體裝置 - Google Patents

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TW202207360A
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Taiwan
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layer
gate
semiconductor
protective layer
dielectric layer
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TW109141361A
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English (en)
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萬獻文
鄭伊婷
洪銘輝
郭瑞年
楊博宇
洪毓傑
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台灣積體電路製造股份有限公司
國立臺灣大學
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Abstract

一種半導體裝置包含：半導體通道區、半導體保護層、閘極結構及一對閘極間隔物。半導體保護層在半導體通道區上且接觸半導體通道區。閘極結構在半導體保護層上方，且包含閘極介電層及閘極電極。閘極介電層在半導體保護層上方。閘極電極在閘極介電層上方。閘極間隔物在閘極結構的相對側上。半導體保護層從一對閘極間隔物中的第一閘極間隔物的內側壁延伸到一對閘極間隔物中的第二閘極間隔物的內側壁。

Description

半導體裝置與其製造方法
無
金屬氧化物半導體(metal-oxide-semiconductor; MOS)電晶體的速度與金屬氧化物半導體電晶體的驅動電流密切相關，而驅動電流進一步與金屬氧化物半導體電晶體的通道中的電荷遷移率密切相關。例如，當電晶體的通道區中的電子遷移率較高時，n型金屬氧化物半導體(NMOS)電晶體具有高驅動電流，而當p型金屬氧化物半導體(PMOS)電晶體的通道區中的電洞遷移率較高時，p型金屬氧化物半導體電晶體具有高驅動電流。因此，包含三(III)族及五(V)族元素的鍺、矽鍺及合成半導體材料(下文稱為三五(III-V)族合成半導體)係形成鍺、矽鍺及合成半導體材料的高電子遷移率及/或電洞遷移率的良好候選者。
鍺、矽鍺、鍺錫及三五族合成半導體區亦係用於形成鰭式場效電晶體(FinFET)的通道區的有前景的材料。當前正在研究用於進一步改善鰭式場效電晶體上的驅動電流的方法及結構。
無
以下揭露提供了用於實現所提供的標的的不同特徵的許多不同的實施例或實例。下面描述組件及配置的特定實例以簡化本揭露。當然，這些僅係實例，且不旨在進行限制。例如，在下面的描述中，在第二特徵的上面或在第二特徵上的第一特徵的形成可包含其中第一特徵及第二特徵直接接觸形成的實施例，且進一步可包含其中另外的特徵在第一特徵與第二特徵之間形成使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭露可在各個實例中重複圖式標號及/或字母。此重複係出於簡單及清楚的目的，且此重複本身且不指示所討論的各種實施例及/或組態之間的關係。
此外，為了便於描述，本文可使用空間相對術語，諸如「在…… 下面」、「在…… 下方」、「下部」、「在…… 上方」、「上部」及類似術語來描述圖中所例示的一個元件或特徵與另一個元件或特徵的關係。除了在圖中描繪的取向以外，空間相對術語還旨在涵蓋裝置在使用或作業中的不同方向。設備可以其他方式(旋轉90度或以其他取向)定向，且本文中使用的空間相對描述符可同樣相應地解釋。
如本文所用，「大約」、「約」、「近似地」或「實質上」通常應當意指給定值或範圍的20%以內、10%以內或5%以內。本文給出的數值係近似的，這意指如果沒有明確說明，則可推斷出術語「大約」、「約」、「近似地」或「實質上」。
鰭可藉由任何合適的方法來圖案化。例如，可使用一種或多種光刻製程(包含雙圖案化或多圖案化製程)來圖案化鰭。通常，雙圖案化或多圖案化製程將光刻及自對準製程相結合，從而允許產生具有例如節距小於使用單個直接光刻製程可獲得的節距的圖案。例如，在一個實施例中，在基板上面形成犧牲層且使用光刻製程對犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，且然後剩餘的間隔物可被用來圖案化鰭。
可藉由任何合適的方法來圖案化環繞式閘極(gate all around; GAA)電晶體結構。例如，可使用一種或多種光刻製程(包含雙圖案化或多圖案化製程)來圖案化結構。通常，雙圖案化或多圖案化製程將光刻及自對準製程相結合，從而允許產生具有例如節距小於使用單個直接光刻製程可獲得的節距的圖案。例如，在一個實施例中，在基板上面形成犧牲層且使用光刻製程對犧牲層進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。然後移除犧牲層，且然後剩餘的間隔物可被用來圖案化環繞式閘極(GAA)結構。
本揭露的一些實施例係關於半導體裝置，這些半導體裝置包含在半導體裝置的半導體通道區與介面層之間的半導體保護層，以改善半導體通道區與介面層之間的介面問題。儘管下面相對於鰭式場效電晶體例示一些實施方案，但是應當瞭解，此概念不限於鰭式FET，而是亦適用於其他類型的裝置，諸如金屬氧化物半導體(metal-oxide-semiconductor; MOS) 場效電晶體、水平式全包覆閘極(Horizontal Gate-All-Around; HGAA)裝置及類似裝置。
第1圖至第12C圖例示根據本揭露的一些實施例的用於在各種階段製作半導體裝置的方法。在一些實施例中，第1圖至第12C圖所示的半導體裝置可以係在積體電路(integrated circuit; IC)或積體電路的一部分的處理期間製作的中間裝置，積體電路可包含靜態隨機存取記憶體(static random access memory; SRAM)、邏輯電路、被動組件及/或主動組件，諸如p型場效電晶體(p-type field effect transistor; PFET)、n型場效電晶體 (n-type FET; NFET)、多閘極場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor; MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor; CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
參考第1圖。提供了基板110。在一些實施例中，基板110包含鍺(Ge)、矽鍺(Si1-x Gex ，其中0＜x≤ 1)、砷化鎵(GaAs)或其他合適的半導體材料。在一些實施例中，基板110可包含絕緣體上半導體(semiconductor-on-insulator; SOI)結構，諸如埋入介電層。或者，基板110可包含諸如藉由通過氧注入(separation by implantation of oxygen; SIMOX)技術、晶圓接合、選擇性磊晶成長(selective epitaxial growth; SEG)或其他合適的方法形成的埋入介電層，諸如埋入氧化物(buried oxide; BOX)層。在各種實施例中，基板110可包含多種基板結構及材料中的任何一種。在各種實施例中，基板110可為高壓退火的鍺(Ge(001))基板。
接下來，在基板110上形成襯墊層120。襯墊層120可防止基板110由隨後的蝕刻製程損壞。可藉由諸如化學氣相沉積(chemical vapor deposition; CVD)及/或原子層沉積(atomic layer deposition; ALD)的沉積製程來形成襯墊層120。不同的化學氣相沉積製程包含但不限於大氣壓化學氣相沉積(atmospheric pressure CVD; APCVD)、低壓化學氣相沉積(low pressure CVD; LPCVD)、電漿增強化學氣相沉積(plasma enhanced CVD; PECVD)、金屬有機化學氣相沉積(metal-organic CVD; MOCVD)及其組合，且亦可採用此類變型。或者，可使用諸如熱氧化或熱氮化的生長製程來形成襯墊層120。在一些實施例中，襯墊層120由藉由化學氣相沉積形成的氧化物(諸如氧化矽(SiO2 ))製成。
然後在襯墊層120上形成遮罩層130以用作蝕刻遮罩。在一些實施例中，遮罩層130由氮化矽(SiN)製成。然而，亦可使用其他材料，諸如氮氧化矽(SiON)、碳化矽或其組合。可藉由諸如化學氣相沉積、電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition; PECVD)或低壓化學氣相沉積的製程來形成遮罩層130。或者，遮罩層130可首先由氧化矽製成，然後藉由氮化轉化為氮化矽(SiN)。
然後在遮罩層130上形成偽遮罩層140。偽遮罩層140可包含但不限於非晶碳、氟化非晶碳或類似物。可藉由諸如化學氣相沉積、電漿增強化學氣相沉積(PECVD)、低壓化學氣相沉積或物理氣相沉積(physical vapor deposition; PVD)的製程來形成偽遮罩層140。
參考第2圖。藉由使用偽遮罩層140作為遮罩來圖案化偽遮罩層140 (參見第1圖)、遮罩層130、襯墊層120及基板110來在基板110中形成複數個溝道T。相鄰兩溝道T界定在它們之間的半導體鰭112。可藉由使用諸如反應離子蝕刻(reactive ion etching; RIE)的蝕刻製程來形成溝道T。注意，儘管在第2圖中有兩個半導體鰭112，但是本揭露的專利申請範圍在此態樣不受限制。在一些其他實施例中，一般技藝人士可根據實際情況製作合適數量的半導體裝置的半導體鰭112。在形成溝道T及半導體鰭112之後，移除偽遮罩層140。
參考第3圖。在溝道T中形成可為淺溝道隔離(shallow trench isolation; STI)區的隔離結構150。形成方法可包含例如使用可流動的化學氣相沉積(flowable chemical vapor deposition; FCVD)製造一或多個介電層填充溝道T，及執行化學機械拋光(chemical mechanical polish; CMP)以使介電材料的頂表面與襯墊層120的頂表面(參見第2圖)齊平。然後凹陷隔離結構150，且亦移除襯墊層120。隔離結構150可為介電材料，諸如氧化矽、氮化矽、氮氧化矽、氮化碳化矽(SiCN)、碳化氮氧化矽(SiCx Oy Nz )或其組合。
參考第4圖。在半導體鰭112及隔離結構150上方形成至少一個偽閘極結構160。偽閘極結構160包含偽閘極介電層162、偽閘極層164及形成在偽閘極層164上面的遮罩層166。偽閘極結構160的形成包含：在基板110上面依序沉積介電層、偽閘極層及遮罩層，使用合適的光刻及蝕刻技術將遮罩層圖案化為圖案化的遮罩層166，接著使用遮罩層166作為遮罩圖案化偽閘極層以形成圖案化的偽閘極層164。隨後，圖案化介電層以形成偽閘極介電層162。這樣，偽閘極介電層162、偽閘極層164及遮罩層166被稱為偽閘極結構160。在一些實施例中，偽閘極介電層162可由二氧化矽、氮化矽、高介電常數(κ)介電材料或其他合適的材料製成。偽閘極層164可由多晶矽(poly-Si)、多晶矽-鍺(poly-SiGe)或其他合適的材料製成。遮罩層166可由二氧化矽或其他合適的材料製成。
參考第5圖。在偽閘極結構160的側壁上分別形成閘極間隔物170。閘極間隔物170可包含密封間隔物及主間隔物(未示出)。閘極間隔物170包含一種或多種介電材料，諸如氧化矽、氮化矽、氮氧化矽、氮化碳化矽(SiCN)、氮化碳氧化矽(SiCx Oy Nz )或其組合。在偽閘極結構160的側壁上形成密封間隔物，且主間隔物形成在密封間隔物上。可使用諸如電漿增強化學氣相沉積(plasma enhanced chemical vapor deposition; PECVD)、低壓化學氣相沉積(low-pressure chemical vapor deposition; LPCVD)、低於大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition; SACVD)或類似沉積的沉積方法來形成閘極間隔物170。閘極間隔物170的形成可包含毯覆形成間隔物層，然後執行蝕刻作業以移除間隔物層的水平部分。閘極間隔物層的其餘垂直部分形成閘極間隔物170。
參考第6圖。藉由蝕刻半導體鰭112在偽閘極結構160的相對側上形成複數個凹槽。偽閘極結構160及閘極間隔物170在形成凹槽中用作蝕刻遮罩。蝕刻製程包含乾燥蝕刻製程、濕蝕刻製程或其組合。
然後將半導體材料沉積在凹槽中以形成被稱為源極/汲極區的磊晶結構180。磊晶結構180亦可被稱為凸起的源極/汲極區。半導體材料包含單元素半導體材料，諸如鍺(Ge)或矽(Si)，化合物半導體材料，諸如砷化鎵(GaAs)、砷化矽(SiAs)或砷化鋁鎵(AlGaAs)，或半導體合金，諸如矽鍺(SiGe)、矽鍺硼(SiGeB)或磷砷化鎵(GaAsP)。磊晶結構180具有合適的晶面(例如，(100)、(110)或(111)晶面)。在一些實施例中，磊晶結構180包含源極/汲極磊晶結構。在一些實施例中，在欲形成N型裝置的情況下，磊晶結構180可包含磊晶生長的矽磷(SiP)或矽碳(SiC)。在一些實施例中，在欲形成P型裝置的情況下，磊晶結構180可包含磊晶生長的矽鍺(SiGe)。磊晶製程包含化學氣相沉積技術(例如，氣相磊晶(vapor-phase epitaxy; VPE)及/或超高真空化學氣相沉積 (ultra-high vacuum CVD; UHV-CVD))、分子束磊晶及/或其他合適的製程。在磊晶製程期間，可摻雜或可不摻雜所要的p型或n型雜質。摻雜可藉由離子注入製程、電漿浸沒離子注入(PIII)製程、氣體及/或固體源擴散製程、其他合適的製程或其組合來達成。
參考第7圖。在第6圖的結構上面共形地形成接觸蝕刻終止層(contact etch stop layer; CESL) 190。在一些實施例中，接觸蝕刻終止層190可為一或多個應力層。在一些實施例中，接觸蝕刻終止層190具有拉應力且由氮化矽(Si3 N4 )形成。在一些其他實施例中，接觸蝕刻終止層190包含諸如氮氧化物的材料。在又一些其他實施例中，接觸蝕刻終止層190可具有包含複數個層的複合結構，諸如覆蓋在氧化矽層上面的氮化矽層。接觸蝕刻終止層190可使用電漿增強化學氣相沉積 (PECVD)形成，然而，亦可使用其他合適的方法，諸如低壓化學氣相沉積 (LPCVD)、原子層沉積(atomic layer deposition; ALD)及類似沉積。
然後在接觸蝕刻終止層190上形成層間介電層(interlayer dielectric; ILD) 195。層間介電層195可藉由化學氣相沉積(chemical vapor deposition; CVD)、高密度電漿化學氣相沉積、旋轉塗佈、濺鍍或其他合適的方法形成。在一些實施例中，層間介電層195包含氧化矽。在一些其他實施例中，層間介電層195可包含氮氧化矽、氮化矽、包含矽(Si)、氧(O)、碳(C)及/或氫(H)的化合物(例如，氧化矽，碳化氫氧化矽(SiCOH)及碳氧化矽(SiOC))、低介電常數材料或有機材料(例如聚合物)。形成層間介電層195之後，執行諸如化學機械拋光的平坦化作業，從而移除遮罩層166 (參見第6圖)且曝露偽閘極層164。
參考第8A圖至第8C圖，其中第8B圖係沿著第8A圖的線B-B截取的剖視圖，且第8C圖係沿著第8A圖的線C-C截取的剖視圖。然後移除偽閘極層164及偽閘極介電層162 (參見第7圖)，從而在閘極間隔物170之間形成閘極溝道168，且曝露出半導體鰭112的通道部分(稱為半導體通道區)。在移除偽閘極層164及偽閘極介電層162期間，層間介電層195保護磊晶結構180。可使用電漿乾燥蝕刻及/或濕蝕刻來移除偽閘極層164及偽閘極介電層162。當偽閘極層164係多晶矽且層間介電層195係氧化矽時，可使用諸如四甲基氫氧化銨(TMAH)溶液的濕蝕刻劑來選擇性地移除偽閘極介電層162。可使用電漿乾燥蝕刻及/或濕蝕刻來移除偽閘極層164。隨後，亦移除偽閘極介電層162。這樣，半導體鰭112的通道部分被曝露。
在半導體鰭112的通道部分上方形成半導體保護層(例如，含矽保護層) 210。在一些實施例中，半導體保護層210藉由諸如分子束磊晶(molecular beam epitaxy; MBE)的合適製程形成。分子束磊晶係使用超高真空腔室中包含的克努森容器中產生的原子或分子束在晶基板上沉積薄的單晶層的製程。在一些實施例中，半導體保護層210在低於約攝氐300度的溫度下(例如在約攝氐-196度至約攝氐300度的範圍內、在室溫至約攝氐300度的範圍內或在約攝氐100度至約攝氐200度的範圍內)形成。低溫分子束磊晶製程(例如，低於約攝氐300度)抑制了在半導體鰭112的通道部分中的鍺原子朝向半導體保護層210的頂表面的擴散。這樣，半導體保護層210中的鍺原子百分比相對較低。隨著鍺擴散的抑制，在隨後的製程中，氧化鍺(GeOx )在半導體保護層210的頂表面上相對較低。在半導體保護層210的頂表面上沒有氧化鍺或氧化鍺相對較少的情況下，介面能態密度(Dit )較低，因此可改善半導體保護層210及半導體鰭112的通道部分中的電子遷移率。如果半導體保護層210在低於約攝氐-196度的溫度下形成，則半導體保護層210可能形成非晶矽。在一些實施例中，在約攝氐100度至約攝氐200度之間的溫度下的分子束磊晶製程處理顯示出對鍺擴散的良好抑制。
半導體保護層210包含諸如矽(例如單晶矽)的半導體材料。在一些實施例中，半導體保護層210可以係純矽層。半導體保護層210亦可以係實質上純的矽層，例如，其中由於低溫分子束磊晶製程，鍺原子百分比低於約10％。例如，鍺濃度在半導體保護層210中朝上方遞減。形成半導體保護層210的其他方法包含化學氣相沉積(chemical vapor deposition; CVD)、原子層沉積(atomic layer deposition; ALD)或其他合適的製程。在一些實施例中，半導體保護層210可具有厚度T1。
在形成半導體保護層210期間，半導體保護層210實質上未被氧化。亦即，在半導體保護層210的形成期間，在半導體保護層210上方實質上不形成氧化物層。或者，半導體保護層210與接下來形成的閘極介電層220 (參見第9A圖至第9C圖)直接接觸。通過此種配置，半導體保護層210中的鍺(如果其中存在鍺)將不被氧化而形成氧化鍺，其中氧化鍺會提高所得半導體裝置的偏壓溫度的不穩定性(bias temperature instability；BTI)。
參考第9A圖至第9C圖，其中第9B圖係沿著第9A圖的線B-B截取的剖視圖，且第9C圖係沿著第9A圖的線C-C截取的剖視圖。閘極介電層220共形地形成在閘極溝道168中且在半導體保護層210上方。閘極介電層220可以係具有介電常數(κ)高於 SiO2 的介電常數(即κ＞ 3.9)的高κ介電層。閘極介電層220可包含：氧化鑭(LaOx )、氧化鋁(AlOx )、氧化鋯(ZrOx )、氧化鈦(TiO)、氧化鉿(HfOx )、氧化鉭(TaOx )、氧化釓(GdOx )、氧化釔(YOx )、鈦酸鍶(SrTiO3 (STO))、鈦酸鋇(BaTiO3 (BTO))、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氧化鋯矽(ZrSiOx )、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiOx )、氮氧化鉿矽(HfSiON)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiOx )、氧化矽釓(GdSiOx )、氧化矽釔(YSiOx )、氧鉭化鉿(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3 (BST))、三氧化二鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)或其他合適的材料。在一些實施例中，閘極介電層220係單層。在一些其他實施例中，閘極介電層220包含多層，例如，二氧化鉿(HfO2 )層及在二氧化鉿層上方的三氧化二鋁層。閘極介電層220藉由合適的技術(諸如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化、其組合或其他合適的技術)沉積。在一些實施例中，當閘極介電層220係單層時，閘極介電層220具有在約1 奈米至約2奈米範圍內的厚度T2。在一些其他實施例中，當閘極介電層220包含多層時，閘極介電層220具有在約1奈米至約10奈米範圍內的厚度T2。
沉積閘極介電層220之後，可在閘極介電層220及半導體保護層210上執行沉積後退火(post-deposition annealing; PDA)製程。沉積後退火製程改善了閘極介電層220的介面性質及閘極介電層220的本身性質。在一些實施例中，沉積後退火製程在約攝氏200度至約攝氏1000度的溫度範圍內(例如約攝氏600度)下執行。在一些實施例中，沉積後退火製程在空氣或具有低反應的氣體(諸如氮氣(N2 )、氦氣(He)、氬氣(Ar))或具有高反應的氣體(諸如氧氣(O2 )、氫氣(H2 ))或上述氣體的混合物中執行。
參考第10A圖至第10C圖，其中第10B圖係沿著第10A圖的線B-B截取的剖視圖，且第10C圖係沿著第10A圖的線C-C截取的剖視圖。閘極電極GE在閘極介電層220上方形成且填充閘極溝道168 (參見第9A圖至第9C圖)。在一些實施例中，閘極電極GE包含至少一個功函數金屬層230、填充層240及/或金屬閘極堆疊中所要的其他合適的層。功函數金屬層230可包含n型及/或p型功函數金屬。示範性n型功函數金屬包含：鈦(Ti)、鉭(Ta)、銀(Ag)、鈦鋁合金(TiAl)、鉭鋁合金(TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳化鈦(TiC)、碳化氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他合適的n型功函數材料或其組合。示範性p型功函數金屬：包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2 )、二矽化鉬(MoSi2 )、二矽化鉭(TaSi2 )、二矽化鎳(NiSi2 )、其他合適的p型功函數材料或其組合。功函數金屬層230可具有多個層。一或多個功函數金屬層230可藉由化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程來沉積。在一些實施例中，金屬閘極電極GE中的填充層240可包含：鎢(W)、鉬(Mo)、釕(Ru)或其他合適的導電材料。可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的製程來沉積填充層240。
參考第11A圖至第11C圖，其中第11B圖係沿著第11A圖的線B-B截取的剖視圖，且第11C圖係沿著第11A圖的線C-C截取的剖視圖。在半導體保護層210與閘極介電層220之間形成介面層250。這樣，介面層250、閘極介電層220及閘極電極GE一起稱為閘極結構MG。例如，對半導體保護層210、閘極介電層220及閘極電極GE執行閘極形成後氣體退火(FGA)製程。在一些實施例中，閘極形成後氣體退火製程在約攝氏200度至約攝氏500度的溫度範圍內(例如約攝氏400度)下執行。在一些實施例中，執行閘極形成後氣體退火製程以處理氫氣(H2 )及惰性氣體(諸如氮氣(N2 )、氦氣(He)及/或氬氣(Ar))的混合物的氣體。處理氣體中的氫氣濃度約為0.1%至100%。例如，處理氣體包含約15% 氫氣氣體及約85% 氮氣氣體。在一些實施例中，介面層250具有在約1埃至約20埃範圍內的厚度T3，在這厚度範圍內可提供低介面陷阱，但仍合適的等效氧化物厚度(equivalent oxide thickness; EOT)。
介面層250是藉由氧化半導體保護層210的靠近閘極介電層220的一部分來形成的。如此一來，介面層250及半導體保護層210包含一或多個相同的化學元素，例如在這種情況下為矽。亦即，介面層250包含氧化矽(SiOx )。在一些實施例中，很少的鍺或一些鍺可擴散到半導體保護層210的頂表面(即，半導體保護層210及閘極介電層220之間的介面)，使得介面層250可進一步包含少量的氧化鍺。此外，介面層250中的氧原子可從閘極介電層220擴散，使得閘極介電層220的氧原子濃度在從閘極電極GE朝向介面層250的方向上遞減。形成介面層250之後，半導體保護層210的厚度T1 (參見第8C圖)減小為厚度T1’ 。在一些實施例中，半導體保護層210的厚度T1’ 大於介面層250的厚度T3。在一些實施例中，T3/T1’ 的比率在約0.1至約10的範圍內。
參考第12A圖至第12C圖，其中第12B圖係沿著第12A圖的線B-B截取的剖視圖，且第12C圖係沿著第12A圖的線C-C截取的剖視圖。將層間介電層 195圖案化以在閘極結構MG的相對側上形成溝道197，然後將接觸蝕刻終止層 190圖案化以曝露磊晶結構180。在一些實施例中，執行多次蝕刻製程以圖案化層間介電層 195及接觸蝕刻終止層190。蝕刻製程包含乾燥蝕刻製程、濕蝕刻製程或其組合。
在溝道197中形成接觸件260。如此一來，接觸件260分別與磊晶結構180接觸。在一些實施例中，接觸件260可由金屬(諸如鎢(W)、鈷(Co)、釕(Ru)、鋁(Al)、銅(Cu)或其他合適的材料)製成。沉積接觸件260之後，可執行諸如化學機械拋光的平坦化製程。如此一來，接觸件260的頂表面及層間介電質 195的頂表面實質上共平面。在一些實施例中，金屬合金層(例如矽化物)可形成在接觸件260與磊晶結構180之間。此外，可在形成接觸件260之前在溝道197中形成阻障層。阻障層可由氮化鈦(TiN)、氮化鉭(TaN)或其組合製成。
在第12A圖至第12C圖中，半導體鰭112包含鍺。半導體保護層210與半導體鰭112的通道部分(稱為半導體通道區)直接接觸。在一些實施例中，半導體保護層210為純矽層或實質上純的矽層。如第12B圖所示，半導體保護層210分別在半導體鰭112上方且彼此分開。在第12C圖中，半導體保護層210的側壁與閘極間隔物170直接接觸，且因此與磊晶結構180間隔開。亦即，半導體保護層210及閘極間隔物170兩者與半導體鰭112的頂表面直接接觸。或者，閘極間隔物170的底表面低於半導體保護層210的頂表面。此外，半導體保護層210從一個閘極間隔物170的內側壁延伸到另一個閘極間隔物170的內側壁。在一些實施例中，半導體保護層210具有在約1.3125埃至約26.265埃的範圍內的厚度T1’ (參見第11C圖)。亦即，半導體保護層210包含一個至約20個單層矽層。如果半導體保護層210的厚度T1’ 大於約26.265埃(或大於約20個單層矽層)，則將發生鬆弛，且半導體保護層210將產生失配差排以形成缺陷。
介面層250在半導體保護層210上且與半導體保護層210及閘極介電層220直接接觸。由於介面層250係藉由氧化半導體保護層210的一部分而形成的，因此介面層250及半導體保護層210包含一或多個相同的化學元素(在這種情況下例如為矽及/或鍺)，且半導體保護層210及介面層250具有實質上相同的寬度(如第12C圖所示)。介面層250的底表面高於閘極間隔物170的底表面。介面層250的側壁與閘極間隔物170直接接觸。在一些實施例中，介面層250的厚度T3 (參見第11C圖)在約1埃至約20埃的範圍內。
介面層250中的氧可從閘極介電層220擴散。如此一來，閘極介電層220的氧濃度從功函數金屬層230朝向介面層250的方向上遞減。相比之下，在隔離結構150正上方的閘極介電層220的一部分(參見第12B圖)具有實質上均勻的氧濃度。
利用此種組態，半導體裝置具有良好的裝置可靠性。例如，由於半導體保護層係在低溫(例如，低於約攝氏300度)下形成的，所以半導體鰭中的鍺原子不容易擴散到半導體保護層的頂表面。如此一來，半導體保護層的頂表面係光滑的，且半導體保護層具有優異的介面品質及可靠性。此外，由於鍺原子不容易擴散到半導體保護層的頂表面，所以介面層不包含或包含很少的氧化鍺，且改善了半導體裝置的偏壓溫度不穩定性(bias temperature instability; BTI)。
第13圖至第24C圖例示根據本揭露的一些實施例的用於在各種階段製作半導體裝置的方法。在一些實施例中，第13圖至第24C圖所示的半導體裝置可以係在積體電路(integrated circuit; IC)或積體電路的一部分的處理期間製作的中間裝置，積體電路可包含靜態隨機存取記憶體(static random access memory; SRAM)、邏輯電路、被動組件及/或主動組件，諸如p型場效應電晶體(p-type field effect transistor; PFET)、n型場效電晶體 (n-type FET; NFET)、多閘極場效電晶體、金屬氧化物半導體場效電晶體(metal-oxide semiconductor field effect transistor; MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor; CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
參考第13圖。提供了基板310。在一些實施例中，基板310包含鍺(Ge)、矽鍺(Si1-x Gex ，其中0＜x≤ 1)、砷化鎵(GaAs)或其他合適的半導體材料。在一些實施例中，基板310可包含絕緣體上半導體(semiconductor-on-insulator; SOI)結構，諸如埋入介電層。或者，基板310可包含諸如藉由通過氧注入(separation by implantation of oxygen; SIMOX)技術、晶圓接合、選擇性磊晶成長或其他合適的方法形成的埋入介電層，諸如埋入氧化物(buried oxide; BOX)層。在各種實施例中，基板310可包含多種基板結構及材料中的任何一種。在各種實施例中，基板310可為超高壓退火的鍺(001)基板。
堆疊結構320通過磊晶形成在基板310上，使得堆疊結構320形成結晶層。堆疊結構320包含交替堆疊的第一半導體層322及第二半導體層324。第一半導體層322及第二半導體層324由具有不同晶格常數的材料製成，且可包含：矽(Si)、鍺(Ge)、矽鍺(SiGe)、鍺錫(GeSn)、砷化鎵(GaAs)、砷化銦(InAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化鋁銦(InAlAs)、砷化銦鎵(InGaAs)、磷化鎵銻(GaSbP)、銻砷化鎵(GaAsSb)或磷化銦(InP)的一或多個層。在一些實施例中，第一半導體層322及第二半導體層324由矽、矽化合物、矽鍺、鍺或鍺化合物製成。在第14圖中，設置了兩層第一半導體層322及兩層第二半導體層324。然而，層的數量不限於一種，且可形成一層或3至10層的第一半導體層及一層或3至10層的第二半導體層。藉由調整堆疊層的數量，可調整環繞式閘極場效電晶體裝置的驅動電流。
在一些實施例中，第一半導體層322係具有鍺原子百分比大於零的矽鍺層。在一些實施例中，第二半導體層324係具有鍺原子百分比大於零的矽鍺層。在一些實施例中，第二半導體層324的鍺原子百分比高於第一半導體層322的鍺原子百分比。
接下來，在堆疊結構320上形成遮罩層340。遮罩層340的製作製程及/或材料與第2圖所示的遮罩層130類似或相同。因此，下文將不再重複這態樣的描述。
參考第14圖。堆疊結構320 (參見第13圖)被圖案化為鰭結構326及溝道T。鰭結構326可用作電晶體的主動區(例如，通道及源極/汲極特徵)。鰭結構326的數量不限於且可小至一個及三個或更多。在一些實施例中，在鰭結構326的兩側上形成一或多個偽鰭結構，以在圖案化作業中提高圖案保真度。
溝道T延伸到基板310中，且具有實質上彼此平行的縱向方向。溝道T在基板310中形成基底部分312，其中基底部分312從基板310突出，且在基板310的基底部分312上方分別形成鰭結構326。
參考第15圖。在溝道T中形成可為淺溝道隔離(shallow trench isolation; STI)區的隔離結構350。形成方法可包含例如使用可流動的化學氣相沉積(flowable chemical vapor deposition; FCVD)製造一或多個介電層填充溝道T，及執行化學機械拋光(chemical mechanical polish; CMP)以使介電材料的頂表面與最上層的第二半導體層324的頂表面齊平。然後凹陷隔離結構350。所得隔離結構350的頂表面可與第一半導體層322的底表面齊平，或者可低於第一半導體層322的底表面。隔離結構350可以係介電材料，諸如氧化矽、氮化矽、氮氧化矽、氮化碳化矽(SiCN)、氮化碳氧化矽(SiCx Oy Nz )或其組合。
參考第16圖。在鰭結構326及隔離結構350上方形成至少一個偽閘極結構360。偽閘極結構360包含偽閘極介電層362、偽閘極層364及形成在偽閘極層364上面的遮罩層366。隨後，分別在偽閘極結構360的側壁上形成閘極間隔物370。偽閘極結構360及閘極間隔物370的製作製程及/或材料分別與第4圖及第5圖所示的偽閘極結構160及閘極間隔物170類似或相同。因此，下文將不再重複這態樣的描述。
參考第17圖。鰭結構326的曝露部分係藉由使用應變源極/汲極(strained source/drain; SSD)蝕刻製程以移除。應變源極/汲極蝕刻製程可以多種方式執行。在一些實施例中，可藉由利用電漿源及反應氣體的乾燥化學蝕刻來執行應變源極/汲極蝕刻製程。在一些其他實施例中，可藉由濕化學蝕刻來執行應變源極/汲極蝕刻製程。在又一些其他實施例中，可藉由乾燥化學蝕刻及濕化學蝕刻的組合來執行應變源極/汲極蝕刻步驟。
隨後，水平凹陷(蝕刻)第一半導體層322，使得第二半導體層324橫向延伸超過第一半導體層322的相對端表面。在一些實施例中，第一半導體層322的端表面可與閘極間隔物370的側表面實質上垂直對準。
參考第18圖。水平地凹陷第一半導體層322 (參見第17圖)之後，在第一半導體層322的凹陷表面上形成內間隔物375，如第18圖所示。內間隔物375的形成包含沉積內間隔物材料層(例如，氮化矽)，接著藉由各向異性蝕刻製程回蝕內間隔物材料層，以從基板310移除內間隔物材料層。在一些實施例中，內間隔物375包含諸如氮化矽或類似物的絕緣材料。
參考第19圖。被稱為源極/汲極區的磊晶結構380從曝露的基底部分312磊晶生長。磊晶結構380的製作製程及/或材料與第6圖所示的磊晶結構180類似或相同，且因此，下文將不再重複這態樣的描述。
在磊晶結構380上面共形地形成接觸蝕刻終止層(contact etch stop layer; CESL) 390，然後在接觸蝕刻終止層390上形成層間介電層(interlayer dielectric; ILD) 395。化學機械拋光製程之後，移除遮罩層366 (參見第18圖)，且曝露偽閘極層364。接觸蝕刻終止層390及層間介電層395的製作製程及/或材料與第7圖所示的接觸蝕刻終止層190及層間介電層 195類似或相同，且因此，下文將不再重複這態樣的描述。
參考第20A圖至第20C圖，其中第20B圖係沿著第20A圖的線B-B截取的剖視圖，且第20C圖係沿著第20A圖的線C-C截取的剖視圖。然後移除偽閘極層364及偽閘極介電層362 (參見第19圖)。此外，亦移除第一半導體層322 (參見第17圖)，從而在閘極間隔物370之間(或在內間隔物375之間)形成閘極溝道368，且曝露出第二半導體層324。在移除偽閘極層364、偽閘極介電層362及第一半導體層322期間，層間介電層 395保護磊晶結構380。可使用電漿乾燥蝕刻及/或濕蝕刻來移除偽閘極層364、偽閘極介電層362及第一半導體層322。
形成半導體保護層(例如，含矽保護層) 410以圍繞第二半導體層324且形成在基板310的基底部分312上方。在一些實施例中，半導體保護層410藉由諸如分子束磊晶(molecular beam epitaxy; MBE)的合適製程形成。在一些實施例中，半導體保護層410在低於約攝氏300度的溫度下(例如在約攝氏-196度至約攝氏300度的範圍內或在室溫至約攝氏300度的範圍內)形成。低溫分子束磊晶製程(例如，低於約攝氏300度)抑制了鍺原子在第二半導體層324或基底部分312中朝向半導體保護層410的外表面的擴散。如此一來，半導體保護層410中的鍺原子百分比相對較低。通過抑制鍺擴散，半導體保護層410的外表面係光滑的，可改善半導體保護層410及第二半導體層324中的電子遷移率。如果半導體保護層410在低於約攝氏-196度的溫度下形成，則半導體保護層410可能形成非晶矽。
半導體保護層410包含諸如矽的半導體材料。在一些實施例中，半導體保護層410可以係純矽層。半導體保護層410亦可以係實質上純的矽層，例如，其中由於低溫分子束磊晶製程，鍺原子百分比低於約10％。例如，鍺濃度在從半導體保護層410的外表面朝向內表面的方向上遞減。形成半導體保護層410的其他方法包含化學氣相沉積(chemical vapor deposition; CVD)、原子層沉積(atomic layer deposition; ALD)或其他合適的製程。在一些實施例中，半導體保護層410可具有厚度T1。
在形成半導體保護層410期間，半導體保護層410實質上未被氧化。亦即，在半導體保護層410的形成期間，在半導體保護層410上方實質上不形成氧化物層。或者，半導體保護層410與接下來形成的閘極介電層420 (參見第21A圖至第21C圖)直接接觸。通過此種配置，半導體保護層410中的鍺(如果其中存在鍺)將不被氧化而形成氧化鍺，其中氧化鍺會提高所得半導體裝置的偏壓溫度的不穩定性(BTI)。
參考第21A圖至第21C圖，其中第21B圖係沿著第21A圖的線B-B截取的剖視圖，且第21C圖係沿著第21A圖的線C-C截取的剖視圖。閘極介電層420共形地形成在閘極溝道368中且圍繞半導體保護層410。閘極介電層420可以係具有介電常數(κ)高於 二氧化矽的介電常數(即κ＞ 3.9)的高介電常數介電層。閘極介電層420可包含：氧化鑭(LaOx )、氧化鋁(AlOx )、氧化鋯(ZrOx )、氧化鈦(TiO)、氧化鉿(HfOx )、氧化鉭(TaOx )、氧化釓(GdOx )、氧化釔(YOx )、鈦酸鍶(SrTiO3 (STO))、鈦酸鋇(BaTiO3 (BTO))、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氧化鋯矽(ZrSiOx )、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiOx )、氮氧化鉿矽(HfSiON)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiOx )、氧化矽釓(GdSiOx )、氧化矽釔(YSiOx )、氧鉭化鉿(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸鍶鋇((Ba,Sr)TiO3 (BST))、三氧化二鋁(Al2 O3 )、氮化矽(Si3 N4 )、氮氧化物(SiON)或其他合適的材料。在一些實施例中，閘極介電層420係單層。在一些其他實施例中，閘極介電層420包含多個層，例如，二氧化鉿層及在二氧化鉿層上方的三氧化二鋁層。閘極介電層420藉由合適的技術(諸如原子層沉積、化學氣相沉積、物理氣相沉積、熱氧化、其組合或其他合適的技術)沉積。在一些實施例中，當閘極介電層420係單層時，閘極介電層420具有在約1奈米至約2 奈米範圍內的厚度T2。在一些其他實施例中，當閘極介電層220包含多個層時，閘極介電層420具有在約1 奈米至約10 奈米範圍內的厚度T2。
沉積閘極介電層420之後，可在閘極介電層420及半導體保護層410上執行沉積後退火(PDA)製程。沉積後退火改善了閘極介電層420的介面性質及閘極介電層420的本身性質。在一些實施例中，沉積後退火製程在約攝氏200度至約攝氏1000度的溫度範圍內(例如約攝氏600度)下執行。在一些實施例中，沉積後退火製程在空氣或具有低反應的那些氣體(諸如氮氣、氦氣、氬氣)或具有高反應的那些氣體(諸如氧氣、氫氣)或上述氣體的混合物中執行。
參考第22A圖至第22C圖，其中第22B圖係沿著第22A圖的線B-B截取的剖視圖，且第22C圖係沿著第22A圖的線C-C截取的剖視圖。閘極電極GE在閘極介電層420上方形成且填充閘極溝道368 (參見第21A圖至第21C圖)。在一些實施例中，閘極電極GE包含至少一個功函數金屬層430、填充層440及/或金屬閘極堆疊中所要的其他合適的層。功函數金屬層430可包含n型及/或p型功函數金屬。示範性n型功函數金屬包含：鈦(Ti)、鉭(Ta)、銀(Ag)、鈦鋁合金(TiAl)、鉭鋁合金(TaAl)、碳化鉭鋁(TaAlC)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳化鈦(TiC)、碳化氮化鉭(TaCN)、氮化矽鉭(TaSiN)、錳(Mn)、鋯(Zr)、其他合適的n型功函數材料或其組合。示範性p型功函數金屬：包含氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、二矽化鋯(ZrSi2 )、二矽化鉬(MoSi2 )、二矽化鉭(TaSi2 )、二矽化鎳(NiSi)其他合適的p型功函數材料或其組合。功函數金屬層430可具有多個層。一或多個功函數金屬層430可藉由化學氣相沉積、物理氣相沉積、電鍍及/或其他合適的製程來沉積。在一些實施例中，金屬閘極電極GE中的填充層440可包含：鎢(W)、鉬(Mo)、釕(Ru)或其他合適的導電材料。可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的製程來沉積填充層440。
參考第23A圖至第23C圖，其中第23B圖係沿著第23A圖的線B-B截取的剖視圖，且第23C圖係沿著第23A圖的線C-C截取的剖視圖。在半導體保護層410與閘極介電層420之間形成介面層450。這樣，介面層450、閘極介電層420及閘極電極GE一起稱為閘極結構MG。例如，對半導體保護層410、閘極介電層420及閘極電極GE執行閘極形成後氣體退火(FGA)製程。在一些實施例中，閘極形成後氣體退火製程在約200度至約500度的溫度範圍內(例如約400度)下執行。在一些實施例中，執行閘極形成後氣體退火製程以處理氫氣(H2 )及惰性氣體(諸如氮氣、氦氣及/或氬氣)的混合物的氣體。處理氣體中的H2 濃度約為0.1%至100%。例如，處理氣體包含約15%氫氣氣體及約85%氮氣氣體。在一些實施例中，介面層450具有在約1埃至約20埃範圍內的厚度T3，在這厚度範圍內可提供低介面陷阱，但仍具有合適的等效氧化物厚度。
介面層450是藉由氧化靠近閘極介電層420的半導體保護層410的一部分來形成的。如此一來，介面層450及半導體保護層410包含一或多個相同的化學元素，例如在這種情況下為矽。亦即，介面層450包含氧化矽。在一些實施例中，很少的鍺或一些鍺可擴散到半導體保護層410的頂表面(即，半導體保護層410及閘極介電層420之間的介面)，使得介面層450可進一步包含少量的氧化鍺。此外，介面層450中的氧原子可從閘極介電層420擴散，使得閘極介電層420的氧原子濃度在從閘極電極GE朝向介面層450的方向上降低。形成介面層450之後，半導體保護層410的厚度T1 (參見第20C圖)減小為厚度T1’ 。在一些實施例中，半導體保護層410的厚度T1’ 大於介面層450的厚度T3。
參考第24A圖至第24C圖，其中第24B圖係沿著第24A圖的線B-B截取的剖視圖，且第24C圖係沿著第24A圖的線C-C截取的剖視圖。將層間介電層395圖案化以在閘極結構MG的相對側上形成溝道397，然後將接觸蝕刻終止層390圖案化以曝露磊晶結構380。在一些實施例中，執行多次蝕刻製程以圖案化層間介電層 395及接觸蝕刻終止層390。蝕刻製程包含乾燥蝕刻製程、濕蝕刻製程或其組合。
在溝道397中形成接觸件460。如此一來，接觸件460分別與磊晶結構380接觸。接觸件460的製作製程及/或材料與第12A圖至第12C圖中所示的接觸件260類似或相同，且因此，下文將不再重複這態樣的描述。
在第24A圖至第24C圖中，第二半導體層324及/或基底部分312包含鍺。半導體保護層410與第二半導體層324及基底部分312直接接觸。在一些實施例中，半導體保護層410係純矽層或實質上純的矽層。如第24B圖所示，半導體保護層410分別圍繞半導體層324且彼此分開。在第24C圖中，半導體保護層410的側壁與閘極間隔物370或內間隔物375直接接觸，且因此與磊晶結構380間隔開。此外，半導體保護層410從一個閘極間隔物370 (或內間隔物375)的內側壁延伸到另一個閘極間隔物370 (或內間隔物375)的內側壁。在一些實施例中，半導體保護層410具有在約1.3125埃至約26.265埃的範圍內的厚度T1’ 。亦即，半導體保護層410包含一個至約20個單層矽層。如果半導體保護層410的厚度T1’ 大於約26.265埃(或大於約20個單層矽層)，則將發生鬆弛，且半導體保護層410將產生失配差排以形成缺陷。
介面層450在半導體保護層410上且與半導體保護層410及閘極介電層420直接接觸。由於介面層450係藉由氧化半導體保護層410的一部分而形成的，因此介面層450及半導體保護層410包含一或多個相同的化學元素(在這種情況下例如為矽及/或鍺)，且半導體保護層410及介面層450具有實質上相同的寬度(如第24C圖所示)。介面層450的側壁與閘極間隔物470或內間隔物375直接接觸。在一些實施例中，介面層450的厚度T3 (參見第23C圖)在約1埃至約20埃的範圍內。
介面層450中的氧可從閘極介電層420擴散。如此一來，閘極介電層420的氧濃度從功函數金屬層430朝向介面層450的方向上遞減。相比之下，在隔離結構350正上方的閘極介電層420的一部分(參見第24B圖)具有實質上均勻的氧濃度。
第25圖至第34圖例示根據本揭露的一些實施例在各階段製作半導體裝置的方法。在一些實施例中，第25圖至第34圖所示的半導體裝置可以係在積體電路(integrated circuit; IC)或積體電路的一部分的處理期間製作的中間裝置，積體電路可包含靜態隨機存取記憶體(static random access memory; SRAM)、邏輯電路、無源組件及/或有源組件，諸如p型場效電晶體(p-type field effect transistor; PFET)、n型場效電晶體 (n-type FET; NFET)、多閘極場效電晶體、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistor; MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor; CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
參考第25圖。提供了基板510。在基板510上形成襯墊層520。然後在襯墊層520上形成遮罩層530。然後在遮罩層530上形成偽遮罩層540。基板510、襯墊層520、遮罩層530及偽遮罩層540的製作製程及/或材料分別與如第1圖所示的基板110、襯墊層120、遮罩層130及偽遮罩層140類似或相同。因此，下文將不再重複這態樣的描述。
參考第26圖。將偽遮罩層540圖案化，然後藉由使用圖案化的偽遮罩層540作為遮罩圖案化遮罩層530、襯墊層520及基板510來在基板510中形成複數個溝道T。相鄰兩溝道T在它們之間界定主動區512。
參考第27圖。在溝道T中形成可為淺溝道隔離(shallow trench isolation; STI)區的隔離結構550。形成方法可包含例如使用可流動的化學氣相沉積(flowable chemical vapor deposition; FCVD)利用一或多個介電層填充溝道T，及執行蝕刻製程(例如反應離子蝕刻製程)，以凹陷介電材料且移除偽遮罩層540及遮罩層530，使得所得隔離結構550的頂表面與襯墊層520的頂表面實質上齊平。隔離結構550可以係介電材料，諸如氧化矽、氮化矽、氮氧化矽、氮化碳化矽(SiCN)、氮化碳氧化矽(SiCx Oy Nz )或其組合。
參考第28圖。在主動區512上方形成至少一個偽閘極層560。藉由使用偽閘極層560作為蝕刻遮罩來圖案化襯墊層520。隨後，分別在偽閘極層560的側壁上形成閘極間隔物570。偽閘極層560及閘極間隔物570的製作製程及/或材料分別與第4圖及第5圖所示的偽閘極層164及閘極間隔物170類似或相同。因此，下文將不再重複這態樣的描述。
參考第29圖。執行植入製程以將雜質引入到基板510中以形成源極/汲極區580，且偽閘極層560及閘極間隔物570可用作遮罩以實質上防止雜質被植入到基板510的其他區中。雜質可以係n型雜質或p型雜質。n型雜質可以係磷、砷或類似物，且p型雜質可以係硼、二氟化硼(BF2 )或類似物。在一些其他實施例中，源極/汲極區580可以係磊晶結構，且源極/汲極區580的製作方法及/或材料可與第6圖所示的磊晶結構180相同或類似。
在源極/汲極區580上面共形地形成接觸蝕刻終止層(contact etch stop layer; CESL) 590，然後在接觸蝕刻終止層590上形成層間介電層(interlayer dielectric; ILD) 595。接觸蝕刻終止層590及層間介電層 595的製作製程及/或材料與第7圖所示的接觸蝕刻終止層190及層間介電層195類似或相同，且因此，下文將不再重複這態樣的描述。
參考第30圖。隨後，採用了替換閘極(replacement poly gate ; RPG)製程方案。偽閘極層560及襯墊層520被金屬閘極結構MG (參見第33圖)替換。具體地，移除閘極層560及襯墊層520 (參見第29圖)，從而在閘極隔離物570之間形成閘極溝道568，且曝露出基板510的通道部分(稱為半導體通道區)。
在基板510的通道部分上方形成半導體保護層(例如，含矽保護層) 610。半導體保護層610的製作製程及/或材料與第8A圖至第8C圖所示的半導體保護層210類似或相同。因此，下文將不再重複這態樣的描述。
參考第31圖。閘極介電層620共形地形成在閘極溝道568中且在半導體保護層610上方。閘極介電層620的製作製程及/或材料與第9A圖至第9C圖所示的閘極介電層220類似或相同。因此，下文將不再重複這態樣的描述。
參考第32圖。在閘極介電層620上方形成閘極電極GE且閘極電極GE填充閘極溝道568 (參見第31圖)。在一些實施例中，閘極電極GE包含至少一個功函數金屬層630、填充層640及/或金屬閘極堆疊中所要的其他合適的層。閘極電極GE的製作製程及/或材料與第10A圖至第10C圖所示的閘極電極GE類似或相同。因此，下文將不再重複這態樣的描述。
沉積閘極介電層620之後，可在閘極介電層620及半導體保護層610上執行沉積後退火製程。沉積後退火製程的製作製程與第9A圖至第9C圖中所描述的沉積後退火製程類似或相同。因此，下文將不再重複這態樣的描述。
參考第33圖。在半導體保護層610與閘極介電層620之間形成介面層650。如此一來，介面層650、閘極介電層620及閘極電極GE一起稱為閘極結構MG。介面層650的製作製程及/或材料與第11A圖至第11C圖所示的介面層250類似或相同。因此，下文將不再重複這態樣的描述。
參考第34圖。圖案化層間介電層595以在閘極結構600的相對側上形成溝道597，然後圖案化接觸蝕刻終止層590以曝露源極/汲極區580。接觸件660在溝道597中形成。如此一來，接觸件660分別與源極/汲極區580接觸。接觸件660的製作製程及/或材料與第12A圖至第12C圖中所示的接觸件260類似或相同，且因此，下文將不再重複這態樣的描述。
第35圖至第40圖例示根據本揭露的一些實施例的用於在各種階段製作半導體裝置的方法。在一些實施例中，第35圖至第40圖所示的半導體裝置可以係在積體電路(integrated circuit; IC)或積體電路的一部分的處理期間製作的中間裝置，積體電路可包含靜態隨機存取記憶體(static random access memory; SRAM)、邏輯電路、被動組件及/或主動組件，諸如p型場效電晶體(p-type field effect transistor; PFET)、n型場效電晶體 (n-type FET; NFET)、多閘極場效電晶體、金屬氧化物半導體場效應電晶體(metal-oxide semiconductor field effect transistor; MOSFET)、互補金屬氧化物半導體(complementary metal-oxide semiconductor; CMOS)電晶體、雙極電晶體、高壓電晶體、高頻電晶體、其他記憶體單元及其組合。
參考第35圖。提供了基板710。在基板710中形成複數個溝道T以在它們之間界定主動區712。在溝道T中形成可為淺溝道隔離(shallow trench isolation; STI)區的隔離結構750。基板710、溝道T及隔離結構750的製作製程及/或材料分別與在第1圖及第3圖中示出的基板110、溝道T及隔離結構150類似或相同。因此，下文將不再重複這態樣的描述。
參考第36圖。在基板710的主動區712上方形成半導體保護層810。半導體保護層810的製作製程及/或材料與第8A圖至第8C圖所示的半導體保護層210類似或相同。因此，下文將不再重複這態樣的描述。
在半導體保護層810上方共形地形成閘極介電層820。閘極介電層820的製作製程及/或材料與第9A圖至第9C圖所示的閘極介電層220類似或相同。因此，下文將不再重複這態樣的描述。
沉積閘極介電層820之後，可在閘極介電層820及半導體保護層810上執行沉積後退火製程。沉積後退火製程的製作製程與第9A圖至第9C圖中所描述的沉積後退火製程類似或相同。因此，下文將不再重複這態樣的描述。
在閘極介電層820上方形成至少一個功函數金屬層830。功函數金屬層830的製作製程及/或材料與第10A圖至第10C圖所示的功函數金屬層230類似或相同。因此，下文將不再重複這態樣的描述。
在功函數金屬層830上方形成硬遮罩層740。硬遮罩層740的製作製程及/或材料與第1圖所示的偽遮罩層140類似或相同。因此，下文將不再重複這態樣的描述。
參考第37圖。圖案化硬遮罩層740 (參見第36圖)，然後藉由使用硬遮罩層740作為蝕刻遮罩圖案化功函數金屬層830、閘極介電層820及半導體保護層810。然後移除(或剝離)圖案化的硬遮罩層740。隨後，閘極間隔物770形成在圖案化的功函數金屬層830、圖案化的閘極介電層820及圖案化的半導體保護層810的側壁上。閘極間隔物770的製作製程及/或材料分別與第5圖所示的閘極間隔物170類似或相同。因此，下文將不再重複這態樣的描述。
參考第38圖。執行植入製程以將雜質引入基板710中以形成源極/汲極區780。在植入製程期間，亦可摻雜雜質至功函數金屬層830。亦即，源極/汲極區780及功函數金屬層830可包含相同的摻雜劑。源極/汲極區780的製作製程及/或材料分別與第29圖所示的源極/汲極區580類似或相同。因此，下文將不再重複這態樣的描述。
在源極/汲極區780上面共形地形成接觸蝕刻終止層(contact etch stop layer; CESL) 790，然後在接觸蝕刻終止層790上形成層間介電層(interlayer dielectric; ILD) 795。源極/汲極區780、接觸蝕刻終止層790及層間介電層 795的製作製程及/或材料與第7圖所示的源極/汲極區580、接觸蝕刻終止層190及層間介電層195類似或相同，且因此，下文將不再重複這態樣的描述。
參考第39圖。在半導體保護層810與閘極介電層820之間形成介面層850。介面層850的製作製程及/或材料與第11A圖至第11C圖所示的介面層250類似或相同。因此，下文將不再重複這態樣的描述。
參考第40圖。在功函數金屬層830上方形成金屬層840。例如，在第39圖的結構上方形成遮罩層(未示出)，且在遮罩層中形成開口以曝露功函數金屬層830。在開口中沉積金屬材料，且執行化學機械拋光製程以移除開口外部的金屬材料的一部分。然後移除遮罩層，使得在功函數金屬層830上方形成金屬層840。在一些實施例中，金屬層840可包含鎢(W)或其他合適的導電材料。可藉由原子層沉積、物理氣相沉積、化學氣相沉積或其他合適的製程來沉積金屬層840。這樣，介面層850、閘極介電層820、功函數金屬層830及金屬層840一起稱為閘極結構MG。
第41圖係用於鍺基板上沉積態的矽保護層的x射線繞射光譜(x-ray diffraction spectra; XRD)隨入射角的兩倍而變化的曲線圖。為了清楚起見，在第41圖中示出了矽 (004)及鍺(004)的位置。線12係沉積態的矽保護層的信號，線14係鍺基板的信號，線16係線12的擬合曲線。與鍺基板(線14)相比，矽保護層具有明顯的特徵，且潘迪羅桑條紋(Pendellösung fringes)顯示有序的高品質矽層。根據線12的條紋信號，矽保護層的厚度為約1 奈米。
第42圖係在不同頻率下採用閘極形成後氣體退火(post-gate forming gas annealing; FGA)製程的半導體裝置的電容-電壓(C-V)特性曲線圖。曲線表示不同頻率下的電容-電壓特性。例如，線22表示在500 赫茲(Hz)下的電容-電壓特性，線24表示在1百萬赫茲(MHz)下的電容-電壓特性，且線22與線24之間的曲線表示在500赫茲與1百萬赫茲之間的頻率下的電容-電壓特性。在第42圖中，頻率分散為約2.0% (0.7％/十倍(decade))。
第43圖係具有及不具有閘極形成後氣體退火(post-gate forming gas annealing; FGA)製程的半導體裝置的介面能態密度(Dit )的圖。如第43圖所示，閘極形成後氣體退火製程之後，矽保護層與介面層之間的介面能態密度降低。
第44圖係具有/不具有閘極形成後氣體退火(post-gate forming gas annealing; FGA)製程及/或沉積後退火(post-deposition annealing; PDA)製程的半導體裝置的有效氧化物陷阱密度(ΔNeff )的曲線圖。如第44圖所示，閘極形成後氣體退火製程之後，有效氧化物陷阱密度顯著降低。目標在有效氧化物陷阱密度為約3E10 公分-2 (cm-2 )處，且等效氧化物電場為約3.5 百萬伏特/公分(MV/cm)處。
根據一些實施例，半導體裝置包含半導體通道區、半導體保護層、閘極結構及一對閘極間隔物。半導體保護層在半導體通道區上且與半導體通道區接觸。閘極結構在半導體保護層上方，且包含閘極介電層及閘極電極。閘極介電層在半導體保護層上方。閘極電極在閘極介電層上方。閘極間隔物在閘極結構的相對側上。半導體保護層從一對閘極間隔物中的第一個的內側壁延伸到一對閘極間隔物中的第二個的內側壁。
於一些實施例中，半導體通道區包含鍺。
根據一些實施例，一種製作半導體裝置的方法包含：在基板上形成半導體通道區。在半導體通道區上形成偽閘極。在偽閘極的相對側上形成複數個閘極間隔物。移除偽閘極以在閘極間隔物之間形成閘極溝道，從而在間隔溝道中曝露出半導體鰭。在閘極溝道中及在曝露的半導體通道區上形成半導體保護層。在閘極溝道中及在半導體保護層上方形成閘極結構。
根據一些實施例，一種製作半導體裝置的方法包含：在基板上方形成鰭結構。鰭結構包含交替堆疊的複數個第一半導體層及複數個第二半導體層。在鰭結構上面形成偽閘極。橫向圍繞偽閘極形成層間介電。移除偽閘極及第一半導體層以在層間介電中形成閘極溝道。形成閘極結構以填充閘極溝道。填充閘極溝道之後，在閘極結構與第二半導體層之間形成介面層。
前述概述了若干實施例的特徵，使得熟習此項技術者可更好地理解本揭露的態樣。熟習此項技術者應當瞭解，他們可容易地將本揭露用作設計或修改其他製程及結構的基礎，以執行與本文介紹的實施例相同的目的及/或達成相同的優點。熟習此項技術者進一步應當認識到，此種等效構造不脫離本揭露的精神及範圍，且在不脫離本揭露的精神及範圍的情況下，熟習此項技術者可進行各種改變、替代及變更。
110:基板 112:半導體鰭 120:襯墊層 130:遮罩層 140:偽遮罩層 150:隔離結構 160:偽閘極結構 162:偽閘極介電層 164:偽閘極層 166:遮罩層 168:閘極溝道 170:閘極間隔物 180:磊晶結構 190:接觸蝕刻終止層 195:層間介電層 197:溝道 210:半導體保護層 220:閘極介電層 230:功函數金屬層 240:填充層 250:介面層 260:接觸件 310:基板 312:基底部分 320:堆疊結構 322:第一半導體層 324:第二半導體層 326:鰭結構 340:遮罩層 350:隔離結構 360:偽閘極結構 362:偽閘極介電層 364:偽閘極層 366:遮罩層 368:閘極溝道 370:閘極間隔物 375:內間隔物 380:磊晶結構 390:接觸蝕刻終止層 395:層間介電層 397:溝道 410:半導體保護層 420:閘極介電層 430:功函數金屬層 440:填充層 450:介面層 460:接觸件 470:閘極間隔物 510:基板 512:主動區 520:襯墊層 530:遮罩層 540:偽遮罩層 550:隔離結構 560:偽閘極層 568:閘極溝道 570:閘極間隔物 580:源極/汲極區 590:接觸蝕刻終止層 595:層間介電層 597:溝道 600:閘極結構 610:半導體保護層 620:閘極介電層 630:功函數金屬層 640:填充層 650:介面層 660:接觸件 710:基板 712:主動區 740:硬遮罩層 750:隔離結構 780:源極/汲極區 790:接觸蝕刻終止層 795:層間介電層 810:半導體保護層 820:閘極介電層 830:功函數金屬層 840:金屬層 850:介面層 B-B:線 C-C:線 GE:閘極電極 MG:閘極結構 T:溝道 T1:厚度 T1’:厚度 T2:厚度 T3:厚度 12:線 14:線 16:線 22:線 24:線
當與隨附圖式一起閱讀時，根據以下詳細描述可最好地理解本揭露的各態樣。注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，為了討論清楚起見，各種特徵的尺寸經任意擴大或縮小。 第1圖至第12C圖例示根據本揭露的一些實施例在各階段製作半導體裝置的方法。 第13圖至第24C圖例示根據本揭露的一些實施例在各階段製作半導體裝置的方法。 第25圖至第34圖例示根據本揭露的一些實施例在各階段製作半導體裝置的方法。 第35圖至第40圖例示根據本揭露的一些實施例在各階段製作半導體裝置的方法。 第41圖係用於鍺基板上沉積態的矽保護層的x射線繞射光譜(x-ray diffraction spectra; XRD)隨入射角的兩倍而變化的曲線圖。 第42圖係在不同頻率下採用閘極形成後氣體退火製程的半導體裝置的電容-電壓(C-V)特性曲線圖。 第43圖係具有及不具有閘極形成後氣體退火製程的半導體裝置的介面能態密度(Dit )的圖。 第44圖係具有/不具有閘極形成後氣體退火製程及/或沉積後退火製程的半導體裝置的有效氧化物陷阱密度(ΔNeff )的曲線圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
110:基板
112:半導體鰭
150:隔離結構
210:半導體保護層
220:閘極介電層
230:功函數金屬層
240:填充層
250:介面層
GE:閘極電極
MG:閘極結構

Claims (20)

  1. 一種半導體裝置，包含： 一半導體通道區； 一半導體保護層，在該半導體通道區上且接觸該半導體通道區接觸； 一閘極結構，在該半導體保護層上方，其中該閘極結構包含： 一閘極介電層，在該半導體保護層上方；及 一閘極電極，在該閘極介電層上方；及 一對閘極間隔物，在該閘極結構的相對側上，該半導體保護層從該一對閘極間隔物中的一第一閘極間隔物的一內側壁延伸到該一對閘極間隔物中的一第二閘極間隔物的一內側壁。
  2. 如請求項1所述之半導體裝置，更包含：在該半導體溝槽區的相對側上的源極/汲極磊晶結構。
  3. 如請求項2所述之半導體裝置，其中該半導體保護層藉由該一對閘極間隔物與該些源極/汲極磊晶結構分開。
  4. 如請求項1所述之半導體裝置，更包含：與該閘極結構的該閘極介電層及該半導體保護層接觸的一介面層。
  5. 如請求項4所述之半導體裝置，其中該半導體保護層的一厚度大於該介面層的一厚度。
  6. 如請求項4所述之半導體裝置，其中該半導體保護層及該介面層包含相同的化學元素。
  7. 如請求項4所述之半導體裝置，其中該閘極介電層的一氧濃度在從該閘極電極朝向該介面層的一方向上降低。
  8. 如請求項4所述之半導體裝置，其中該介面層與該半導體溝槽區間隔開。
  9. 如請求項4所述之半導體裝置，其中該半導體溝槽區的一寬度大於該介面層的一寬度。
  10. 如請求項1所述之半導體裝置，其中該半導體溝槽區包含鍺。
  11. 一種用於製作一半導體裝置的方法，包含： 形成一半導體溝槽區於一基板上； 形成一偽閘極於該半導體溝槽區上； 形成閘極間隔物於該偽閘極的相對側上； 移除該偽閘極以在該些閘極間隔物之間形成一閘極溝道，從而導致在該間隔溝道中曝露出該半導體溝槽區； 形成一半導體保護層於該閘極溝道中及在該經曝露之半導體溝槽區上；及 形成一閘極結構於該閘極溝道中及在該半導體保護層上方。
  12. 如請求項11所述之方法，其中該半導體保護層在低於約攝氏300度的一溫度下形成。
  13. 如請求項11所述之方法，其中形成該閘極結構包括之步驟包含： 形成一閘極介電層於該半導體保護層上方，使得該閘極介電質層與該半導體保護層接觸；及 形成一閘極電極於該閘極介電層上方。
  14. 如請求項13所述之方法，更包含：在形成該閘極電極之前，對該閘極電介質層執行一沉積後退火製程。
  15. 如請求項11所述之方法，其中形成該半導體保護層之步驟係使得該半導體保護層圍繞該半導體溝槽區。
  16. 如請求項11所述之方法，其中該半導體保護層係一矽層。
  17. 如請求項11所述之方法，其中該半導體溝槽區包含鍺。
  18. 一種用於製作一半導體裝置的方法，包含： 形成一鰭結構於一基板上方，其中該鰭結構包括交替堆疊的第一半導體層及第二半導體層； 形成一偽閘極於該鰭結構之上； 形成橫向圍繞該偽閘極的一層間介電質； 移除該偽閘極及該些第一半導體層以在該層間介電質中形成一閘極溝道； 形成一閘極結構以填充該閘極溝道；及 在填充該閘極溝道之後，在該閘極結構與該些第二半導體層之間形成一介面層。
  19. 如請求項18所述之方法，其中該介面層係一氧化物層。
  20. 如請求項18所述之方法，其中形成該些介面層之步驟係使得該閘極結構的一閘極介電層的一氧濃度在從該閘極電極的一閘極電極朝向該介面層的一方向上降低。
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