CN113471199A - 半导体装置 - Google Patents

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CN113471199A
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semiconductor
gate
silicon
protection layer
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万献文
郑伊婷
洪铭辉
郭瑞年
杨博宇
洪毓傑
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

一种半导体装置包含：半导体通道区、半导体保护层、栅极结构及一对栅极间隔物。半导体保护层在半导体通道区上且接触半导体通道区。栅极结构在半导体保护层上方，且包含栅极介电层及栅极电极。栅极介电层在半导体保护层上方。栅极电极在栅极介电层上方。栅极间隔物在栅极结构的相对侧上。半导体保护层从一对栅极间隔物中的第一栅极间隔物的内侧壁延伸到一对栅极间隔物中的第二栅极间隔物的内侧壁。

Description

半导体装置
技术领域
本揭露的一些实施例是关于一种半导体装置，特别是关于一种包含半导体保护层的半导体装置。
背景技术
金属氧化物半导体(metal-oxide-semiconductor；MOS)晶体管的速度与金属氧化物半导体晶体管的驱动电流密切相关，而驱动电流进一步与金属氧化物半导体晶体管的通道中的电荷迁移率密切相关。例如，当晶体管的通道区中的电子迁移率较高时，n型金属氧化物半导体(NMOS)晶体管具有高驱动电流，而当p型金属氧化物半导体(PMOS)晶体管的通道区中的空穴迁移率较高时，p型金属氧化物半导体晶体管具有高驱动电流。因此，包含三(III)族及五(V)族元素的锗、硅锗及合成半导体材料(下文称为三五(III-V)族合成半导体)是形成锗、硅锗及合成半导体材料的高电子迁移率及/或空穴迁移率的良好候选者。
锗、硅锗、锗锡及三五族合成半导体区亦是用于形成鳍式场效晶体管(FinFET)的通道区的有前景的材料。当前正在研究用于进一步改善鳍式场效晶体管上的驱动电流的方法及结构。
发明内容
依据本揭露的一些实施例，提供一种半导体装置，包含：半导体通道区、半导体保护层、栅极结构及一对栅极间隔物。半导体保护层在半导体通道区上且接触半导体通道区。栅极结构在半导体保护层上方，且包含栅极介电层及栅极电极。栅极介电层在半导体保护层上方。栅极电极在栅极介电层上方。栅极间隔物在栅极结构的相对侧上。半导体保护层从一对栅极间隔物中的第一栅极间隔物的内侧壁延伸到一对栅极间隔物中的第二栅极间隔物的内侧壁。
附图说明
当与随附附图一起阅读时，根据以下详细描述可最好地理解本揭露的各态样。注意，根据行业中的标准惯例，各种特征未按比例绘制。实际上，为了讨论清楚起见，各种特征的尺寸经任意扩大或缩小。
图1至图12C例示根据本揭露的一些实施例在各阶段制作半导体装置的方法；
图13至图24C例示根据本揭露的一些实施例在各阶段制作半导体装置的方法；
图25至图34例示根据本揭露的一些实施例在各阶段制作半导体装置的方法；
图35至图40例示根据本揭露的一些实施例在各阶段制作半导体装置的方法；
图41是用于锗基板上沉积态的硅保护层的x射线绕射光谱(x-raydiffractionspectra；XRD)随入射角的两倍而变化的曲线图；
图42是在不同频率下采用栅极形成后气体退火制程的半导体装置的电容-电压(C-V)特性曲线图；
图43是具有及不具有栅极形成后气体退火制程的半导体装置的界面能态密度(Dit)的图；
图44是具有/不具有栅极形成后气体退火制程及/或沉积后退火制程的半导体装置的有效氧化物陷阱密度(ΔNeff)的曲线图。
【符号说明】
110:基板
112:半导体鳍
120:衬垫层
130:遮罩层
140:伪遮罩层
150:隔离结构
160:伪栅极结构
162:伪栅极介电层
164:伪栅极层
166:遮罩层
168:栅极沟道
170:栅极间隔物
180:磊晶结构
190:接触蚀刻终止层
195:层间介电层
197:沟道
210:半导体保护层
220:栅极介电层
230:功函数金属层
240:填充层
250:界面层
260:接触件
310:基板
312:基底部分
320:堆叠结构
322:第一半导体层
324:第二半导体层
326:鳍结构
340:遮罩层
350:隔离结构
360:伪栅极结构
362:伪栅极介电层
364:伪栅极层
366:遮罩层
368:栅极沟道
370:栅极间隔物
375:内间隔物
380:磊晶结构
390:接触蚀刻终止层
395:层间介电层
397:沟道
410:半导体保护层
420:栅极介电层
430:功函数金属层
440:填充层
450:界面层
460:接触件
470:栅极间隔物
510:基板
512:主动区
520:衬垫层
530:遮罩层
540:伪遮罩层
550:隔离结构
560:伪栅极层
568:栅极沟道
570:栅极间隔物
580:源极/漏极区
590:接触蚀刻终止层
595:层间介电层
597:沟道
600:栅极结构
610:半导体保护层
620:栅极介电层
630:功函数金属层
640:填充层
650:界面层
660:接触件
710:基板
712:主动区
740:硬遮罩层
750:隔离结构
780:源极/漏极区
790:接触蚀刻终止层
795:层间介电层
810:半导体保护层
820:栅极介电层
830:功函数金属层
840:金属层
850:界面层
B-B:线
C-C:线
GE:栅极电极
MG:栅极结构
T:沟道
T1:厚度
T1’:厚度
T2:厚度
T3:厚度
12:线
14:线
16:线
22:线
24:线
具体实施方式
以下揭露提供了用于实现所提供的标的的不同特征的许多不同的实施例或实例。下面描述组件及配置的特定实例以简化本揭露。当然，这些仅是实例，且不旨在进行限制。例如，在下面的描述中，在第二特征的上面或在第二特征上的第一特征的形成可包含其中第一特征及第二特征直接接触形成的实施例，且进一步可包含其中另外的特征在第一特征与第二特征之间形成使得第一特征及第二特征可不直接接触的实施例。此外，本揭露可在各个实例中重复附图标号及/或字母。此重复是出于简单及清楚的目的，且此重复本身且不指示所讨论的各种实施例及/或组态之间的关系。
此外，为了便于描述，本文可使用空间相对术语，诸如“在……下面”、“在……下方”、“下部”、“在……上方”、“上部”及类似术语来描述图中所例示的一个元件或特征与另一个元件或特征的关系。除了在图中描绘的取向以外，空间相对术语还旨在涵盖装置在使用或作业中的不同方向。设备可以其他方式(旋转90度或以其他取向)定向，且本文中使用的空间相对描述符可同样相应地解释。
如本文所用，“大约”、“约”、“近似地”或“实质上”通常应当意指给定值或范围的20％以内、10％以内或5％以内。本文给出的数值是近似的，这意指如果没有明确说明，则可推断出术语“大约”、“约”、“近似地”或“实质上”。
鳍可通过任何合适的方法来图案化。例如，可使用一种或多种光刻制程(包含双图案化或多图案化制程)来图案化鳍。通常，双图案化或多图案化制程将光刻及自对准制程相结合，从而允许产生具有例如节距小于使用单个直接光刻制程可获得的节距的图案。例如，在一个实施例中，在基板上面形成牺牲层且使用光刻制程对牺牲层进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且然后剩余的间隔物可被用来图案化鳍。
可通过任何合适的方法来图案化环绕式栅极(gate all around；GAA)晶体管结构。例如，可使用一种或多种光刻制程(包含双图案化或多图案化制程)来图案化结构。通常，双图案化或多图案化制程将光刻及自对准制程相结合，从而允许产生具有例如节距小于使用单个直接光刻制程可获得的节距的图案。例如，在一个实施例中，在基板上面形成牺牲层且使用光刻制程对牺牲层进行图案化。使用自对准制程在图案化的牺牲层旁边形成间隔物。然后移除牺牲层，且然后剩余的间隔物可被用来图案化环绕式栅极(GAA)结构。
本揭露的一些实施例是关于半导体装置，这些半导体装置包含在半导体装置的半导体通道区与界面层之间的半导体保护层，以改善半导体通道区与界面层之间的界面问题。尽管下面相对于鳍式场效晶体管例示一些实施方案，但是应当了解，此概念不限于鳍式FET，而是亦适用于其他类型的装置，诸如金属氧化物半导体(metal-oxide-semiconductor；MOS)场效晶体管、水平式全包覆栅极(Horizontal Gate-All-Around；HGAA)装置及类似装置。
图1至图12C例示根据本揭露的一些实施例的用于在各种阶段制作半导体装置的方法。在一些实施例中，图1至图12C所示的半导体装置可以是在集成电路(integratedcircuit；IC)或集成电路的一部分的处理期间制作的中间装置，集成电路可包含静态随机存取记忆体(static random access memory；SRAM)、逻辑电路、被动组件及/或主动组件，诸如p型场效晶体管(p-type field effect transistor；PFET)、n型场效晶体管(n-typeFET；NFET)、多栅极场效晶体管、金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistor；MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合。
参考图1。提供了基板110。在一些实施例中，基板110包含锗(Ge)、硅锗(Si1-xGex，其中0<x≤1)、砷化镓(GaAs)或其他合适的半导体材料。在一些实施例中，基板110可包含绝缘体上半导体(semiconductor-on-insulator；SOI)结构，诸如埋入介电层。或者，基板110可包含诸如通过通过氧注入(separation by implantation of oxygen；SIMOX)技术、晶圆接合、选择性磊晶成长(selective epitaxial growth；SEG)或其他合适的方法形成的埋入介电层，诸如埋入氧化物(buried oxide；BOX)层。在各种实施例中，基板110可包含多种基板结构及材料中的任何一种。在各种实施例中，基板110可为高压退火的锗(Ge(001))基板。
接下来，在基板110上形成衬垫层120。衬垫层120可防止基板110由随后的蚀刻制程损坏。可通过诸如化学气相沉积(chemical vapor deposition；CVD)及/或原子层沉积(atomic layer deposition；ALD)的沉积制程来形成衬垫层120。不同的化学气相沉积制程包含但不限于大气压化学气相沉积(atmospheric pressure CVD；APCVD)、低压化学气相沉积(low pressure CVD；LPCVD)、电浆增强化学气相沉积(plasma enhanced CVD；PECVD)、金属有机化学气相沉积(metal-organic CVD；MOCVD)及其组合，且亦可采用此类变型。或者，可使用诸如热氧化或热氮化的生长制程来形成衬垫层120。在一些实施例中，衬垫层120由通过化学气相沉积形成的氧化物(诸如氧化硅(SiO2))制成。
然后在衬垫层120上形成遮罩层130以用作蚀刻遮罩。在一些实施例中，遮罩层130由氮化硅(SiN)制成。然而，亦可使用其他材料，诸如氮氧化硅(SiON)、碳化硅或其组合。可通过诸如化学气相沉积、电浆增强化学气相沉积(plasma enhanced chemical vapordeposition；PECVD)或低压化学气相沉积的制程来形成遮罩层130。或者，遮罩层130可首先由氧化硅制成，然后通过氮化转化为氮化硅(SiN)。
然后在遮罩层130上形成伪遮罩层140。伪遮罩层140可包含但不限于非晶碳、氟化非晶碳或类似物。可通过诸如化学气相沉积、电浆增强化学气相沉积(PECVD)、低压化学气相沉积或物理气相沉积(physical vapor deposition；PVD)的制程来形成伪遮罩层140。
参考图2。通过使用伪遮罩层140作为遮罩来图案化伪遮罩层140(参见图1)、遮罩层130、衬垫层120及基板110来在基板110中形成多个沟道T。相邻两沟道T界定在它们之间的半导体鳍112。可通过使用诸如反应离子蚀刻(reactive ion etching；RIE)的蚀刻制程来形成沟道T。注意，尽管在图2中有两个半导体鳍112，但是本揭露的权利要求范围在此态样不受限制。在一些其他实施例中，一般技艺人士可根据实际情况制作合适数量的半导体装置的半导体鳍112。在形成沟道T及半导体鳍112之后，移除伪遮罩层140。
参考图3。在沟道T中形成可为浅沟道隔离(shallow trench isolation；STI)区的隔离结构150。形成方法可包含例如使用可流动的化学气相沉积(flowable chemicalvapor deposition；FCVD)制造一或多个介电层填充沟道T，及执行化学机械抛光(chemicalmechanical polish；CMP)以使介电材料的顶表面与衬垫层120的顶表面(参见图2)齐平。然后凹陷隔离结构150，且亦移除衬垫层120。隔离结构150可为介电材料，诸如氧化硅、氮化硅、氮氧化硅、氮化碳化硅(SiCN)、碳化氮氧化硅(SiCxOyNz)或其组合。
参考图4。在半导体鳍112及隔离结构150上方形成至少一个伪栅极结构160。伪栅极结构160包含伪栅极介电层162、伪栅极层164及形成在伪栅极层164上面的遮罩层166。伪栅极结构160的形成包含：在基板110上面依序沉积介电层、伪栅极层及遮罩层，使用合适的光刻及蚀刻技术将遮罩层图案化为图案化的遮罩层166，接着使用遮罩层166作为遮罩图案化伪栅极层以形成图案化的伪栅极层164。随后，图案化介电层以形成伪栅极介电层162。这样，伪栅极介电层162、伪栅极层164及遮罩层166被称为伪栅极结构160。在一些实施例中，伪栅极介电层162可由二氧化硅、氮化硅、高介电常数(κ)介电材料或其他合适的材料制成。伪栅极层164可由多晶硅(poly-Si)、多晶硅-锗(poly-SiGe)或其他合适的材料制成。遮罩层166可由二氧化硅或其他合适的材料制成。
参考图5。在伪栅极结构160的侧壁上分别形成栅极间隔物170。栅极间隔物170可包含密封间隔物及主间隔物(未示出)。栅极间隔物170包含一种或多种介电材料，诸如氧化硅、氮化硅、氮氧化硅、氮化碳化硅(SiCN)、氮化碳氧化硅(SiCxOyNz)或其组合。在伪栅极结构160的侧壁上形成密封间隔物，且主间隔物形成在密封间隔物上。可使用诸如电浆增强化学气相沉积(plasma enhanced chemical vapor deposition；PECVD)、低压化学气相沉积(low-pressure chemical vapor deposition；LPCVD)、低于大气压化学气相沉积(sub-atmospheric chemical vapor deposition；SACVD)或类似沉积的沉积方法来形成栅极间隔物170。栅极间隔物170的形成可包含毯覆形成间隔物层，然后执行蚀刻作业以移除间隔物层的水平部分。栅极间隔物层的其余垂直部分形成栅极间隔物170。
参考图6。通过蚀刻半导体鳍112在伪栅极结构160的相对侧上形成多个凹槽。伪栅极结构160及栅极间隔物170在形成凹槽中用作蚀刻遮罩。蚀刻制程包含干燥蚀刻制程、湿蚀刻制程或其组合。
然后将半导体材料沉积在凹槽中以形成被称为源极/漏极区的磊晶结构180。磊晶结构180亦可被称为凸起的源极/漏极区。半导体材料包含单元素半导体材料，诸如锗(Ge)或硅(Si)，化合物半导体材料，诸如砷化镓(GaAs)、砷化硅(SiAs)或砷化铝镓(AlGaAs)，或半导体合金，诸如硅锗(SiGe)、硅锗硼(SiGeB)或磷砷化镓(GaAsP)。磊晶结构180具有合适的晶面(例如，(100)、(110)或(111)晶面)。在一些实施例中，磊晶结构180包含源极/漏极磊晶结构。在一些实施例中，在欲形成N型装置的情况下，磊晶结构180可包含磊晶生长的硅磷(SiP)或硅碳(SiC)。在一些实施例中，在欲形成P型装置的情况下，磊晶结构180可包含磊晶生长的硅锗(SiGe)。磊晶制程包含化学气相沉积技术(例如，气相磊晶(vapor-phaseepitaxy；VPE)及/或超高真空化学气相沉积(ultra-high vacuum CVD；UHV-CVD))、分子束磊晶及/或其他合适的制程。在磊晶制程期间，可掺杂或可不掺杂所要的p型或n型杂质。掺杂可通过离子注入制程、电浆浸没离子注入(PIII)制程、气体及/或固体源扩散制程、其他合适的制程或其组合来达成。
参考图7。在图6的结构上面共形地形成接触蚀刻终止层(contact etch stoplayer；CESL)190。在一些实施例中，接触蚀刻终止层190可为一或多个应力层。在一些实施例中，接触蚀刻终止层190具有拉应力且由氮化硅(Si3N4)形成。在一些其他实施例中，接触蚀刻终止层190包含诸如氮氧化物的材料。在又一些其他实施例中，接触蚀刻终止层190可具有包含多个层的复合结构，诸如覆盖在氧化硅层上面的氮化硅层。接触蚀刻终止层190可使用电浆增强化学气相沉积(PECVD)形成，然而，亦可使用其他合适的方法，诸如低压化学气相沉积(LPCVD)、原子层沉积(atomic layer deposition；ALD)及类似沉积。
然后在接触蚀刻终止层190上形成层间介电层(interlayer dielectric；ILD)195。层间介电层195可通过化学气相沉积(chemical vapor deposition；CVD)、高密度电浆化学气相沉积、旋转涂布、溅镀或其他合适的方法形成。在一些实施例中，层间介电层195包含氧化硅。在一些其他实施例中，层间介电层195可包含氮氧化硅、氮化硅、包含硅(Si)、氧(O)、碳(C)及/或氢(H)的化合物(例如，氧化硅，碳化氢氧化硅(SiCOH)及碳氧化硅(SiOC))、低介电常数材料或有机材料(例如聚合物)。形成层间介电层195之后，执行诸如化学机械抛光的平坦化作业，从而移除遮罩层166(参见图6)且曝露伪栅极层164。
参考图8A至图8C，其中图8B是沿着图8A的线B-B截取的剖视图，且图8C是沿着图8A的线C-C截取的剖视图。然后移除伪栅极层164及伪栅极介电层162(参见图7)，从而在栅极间隔物170之间形成栅极沟道168，且曝露出半导体鳍112的通道部分(称为半导体通道区)。在移除伪栅极层164及伪栅极介电层162期间，层间介电层195保护磊晶结构180。可使用电浆干燥蚀刻及/或湿蚀刻来移除伪栅极层164及伪栅极介电层162。当伪栅极层164是多晶硅且层间介电层195是氧化硅时，可使用诸如四甲基氢氧化铵(TMAH)溶液的湿蚀刻剂来选择性地移除伪栅极介电层162。可使用电浆干燥蚀刻及/或湿蚀刻来移除伪栅极层164。随后，亦移除伪栅极介电层162。这样，半导体鳍112的通道部分被曝露。
在半导体鳍112的通道部分上方形成半导体保护层(例如，含硅保护层)210。在一些实施例中，半导体保护层210通过诸如分子束磊晶(molecular beam epitaxy；MBE)的合适制程形成。分子束磊晶是使用超高真空腔室中包含的克努森容器中产生的原子或分子束在晶基板上沉积薄的单晶层的制程。在一些实施例中，半导体保护层210在低于约摄氏300度的温度下(例如在约摄氏-196度至约摄氏300度的范围内、在室温至约摄氏300度的范围内或在约摄氏100度至约摄氏200度的范围内)形成。低温分子束磊晶制程(例如，低于约摄氏300度)抑制了在半导体鳍112的通道部分中的锗原子朝向半导体保护层210的顶表面的扩散。这样，半导体保护层210中的锗原子百分比相对较低。随着锗扩散的抑制，在随后的制程中，氧化锗(GeOx)在半导体保护层210的顶表面上相对较低。在半导体保护层210的顶表面上没有氧化锗或氧化锗相对较少的情况下，界面能态密度(Dit)较低，因此可改善半导体保护层210及半导体鳍112的通道部分中的电子迁移率。如果半导体保护层210在低于约摄氏-196度的温度下形成，则半导体保护层210可能形成非晶硅。在一些实施例中，在约摄氏100度至约摄氏200度之间的温度下的分子束磊晶制程处理显示出对锗扩散的良好抑制。
半导体保护层210包含诸如硅(例如单晶硅)的半导体材料。在一些实施例中，半导体保护层210可以是纯硅层。半导体保护层210亦可以是实质上纯的硅层，例如，其中由于低温分子束磊晶制程，锗原子百分比低于约10％。例如，锗浓度在半导体保护层210中朝上方递减。形成半导体保护层210的其他方法包含化学气相沉积(chemical vapor deposition；CVD)、原子层沉积(atomic layer deposition；ALD)或其他合适的制程。在一些实施例中，半导体保护层210可具有厚度T1。
在形成半导体保护层210期间，半导体保护层210实质上未被氧化。亦即，在半导体保护层210的形成期间，在半导体保护层210上方实质上不形成氧化物层。或者，半导体保护层210与接下来形成的栅极介电层220(参见图9A至图9C)直接接触。通过此种配置，半导体保护层210中的锗(如果其中存在锗)将不被氧化而形成氧化锗，其中氧化锗会提高所得半导体装置的偏压温度的不稳定性(bias temperature instability；BTI)。
参考图9A至图9C，其中图9B是沿着图9A的线B-B截取的剖视图，且图9C是沿着图9A的线C-C截取的剖视图。栅极介电层220共形地形成在栅极沟道168中且在半导体保护层210上方。栅极介电层220可以是具有介电常数(κ)高于SiO2的介电常数(即κ＞3.9)的高κ介电层。栅极介电层220可包含：氧化镧(LaOx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化钛(TiO)、氧化铪(HfOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化钇(YOx)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化锆硅(ZrSiOx)、氧化镧铪(HfLaO)、氧化硅铪(HfSiOx)、氮氧化铪硅(HfSiON)、氧化硅镧(LaSiO)、氧化硅铝(AlSiOx)、氧化硅钆(GdSiOx)、氧化硅钇(YSiOx)、氧钽化铪(HfTaO)、氧化钛铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3(BST))、三氧化二铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)或其他合适的材料。在一些实施例中，栅极介电层220是单层。在一些其他实施例中，栅极介电层220包含多层，例如，二氧化铪(HfO2)层及在二氧化铪层上方的三氧化二铝层。栅极介电层220通过合适的技术(诸如原子层沉积、化学气相沉积、物理气相沉积、热氧化、其组合或其他合适的技术)沉积。在一些实施例中，当栅极介电层220是单层时，栅极介电层220具有在约1纳米至约2纳米范围内的厚度T2。在一些其他实施例中，当栅极介电层220包含多层时，栅极介电层220具有在约1纳米至约10纳米范围内的厚度T2。
沉积栅极介电层220之后，可在栅极介电层220及半导体保护层210上执行沉积后退火(post-deposition annealing；PDA)制程。沉积后退火制程改善了栅极介电层220的界面性质及栅极介电层220的本身性质。在一些实施例中，沉积后退火制程在约摄氏200度至约摄氏1000度的温度范围内(例如约摄氏600度)下执行。在一些实施例中，沉积后退火制程在空气或具有低反应的气体(诸如氮气(N2)、氦气(He)、氩气(Ar))或具有高反应的气体(诸如氧气(O2)、氢气(H2))或上述气体的混合物中执行。
参考图10A至图10C，其中图10B是沿着图10A的线B-B截取的剖视图，且图10C是沿着图10A的线C-C截取的剖视图。栅极电极GE在栅极介电层220上方形成且填充栅极沟道168(参见图9A至图9C)。在一些实施例中，栅极电极GE包含至少一个功函数金属层230、填充层240及/或金属栅极堆叠中所要的其他合适的层。功函数金属层230可包含n型及/或p型功函数金属。示范性n型功函数金属包含：钛(Ti)、钽(Ta)、银(Ag)、钛铝合金(TiAl)、钽铝合金(TaAl)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳化钛(TiC)、碳化氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料或其组合。示范性p型功函数金属：包含氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi2)、其他合适的p型功函数材料或其组合。功函数金属层230可具有多个层。一或多个功函数金属层230可通过化学气相沉积、物理气相沉积、电镀及/或其他合适的制程来沉积。在一些实施例中，金属栅极电极GE中的填充层240可包含：钨(W)、钼(Mo)、钌(Ru)或其他合适的导电材料。可通过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程来沉积填充层240。
参考图11A至图11C，其中图11B是沿着图11A的线B-B截取的剖视图，且图11C是沿着图11A的线C-C截取的剖视图。在半导体保护层210与栅极介电层220之间形成界面层250。这样，界面层250、栅极介电层220及栅极电极GE一起称为栅极结构MG。例如，对半导体保护层210、栅极介电层220及栅极电极GE执行栅极形成后气体退火(FGA)制程。在一些实施例中，栅极形成后气体退火制程在约摄氏200度至约摄氏500度的温度范围内(例如约摄氏400度)下执行。在一些实施例中，执行栅极形成后气体退火制程以处理氢气(H2)及惰性气体(诸如氮气(N2)、氦气(He)及/或氩气(Ar))的混合物的气体。处理气体中的氢气浓度约为0.1％至100％。例如，处理气体包含约15％氢气气体及约85％氮气气体。在一些实施例中，界面层250具有在约1埃至约20埃范围内的厚度T3，在这厚度范围内可提供低界面陷阱，但仍合适的等效氧化物厚度(equivalent oxide thickness；EOT)。
界面层250是通过氧化半导体保护层210的靠近栅极介电层220的一部分来形成的。如此一来，界面层250及半导体保护层210包含一或多个相同的化学元素，例如在这种情况下为硅。亦即，界面层250包含氧化硅(SiOx)。在一些实施例中，很少的锗或一些锗可扩散到半导体保护层210的顶表面(即，半导体保护层210及栅极介电层220之间的界面)，使得界面层250可进一步包含少量的氧化锗。此外，界面层250中的氧原子可从栅极介电层220扩散，使得栅极介电层220的氧原子浓度在从栅极电极GE朝向界面层250的方向上递减。形成界面层250之后，半导体保护层210的厚度T1(参见图8C)减小为厚度T1’。在一些实施例中，半导体保护层210的厚度T1’大于界面层250的厚度T3。在一些实施例中，T3/T1’的比率在约0.1至约10的范围内。
参考图12A至图12C，其中图12B是沿着图12A的线B-B截取的剖视图，且图12C是沿着图12A的线C-C截取的剖视图。将层间介电层195图案化以在栅极结构MG的相对侧上形成沟道197，然后将接触蚀刻终止层190图案化以曝露磊晶结构180。在一些实施例中，执行多次蚀刻制程以图案化层间介电层195及接触蚀刻终止层190。蚀刻制程包含干燥蚀刻制程、湿蚀刻制程或其组合。
在沟道197中形成接触件260。如此一来，接触件260分别与磊晶结构180接触。在一些实施例中，接触件260可由金属(诸如钨(W)、钴(Co)、钌(Ru)、铝(Al)、铜(Cu)或其他合适的材料)制成。沉积接触件260之后，可执行诸如化学机械抛光的平坦化制程。如此一来，接触件260的顶表面及层间介电质195的顶表面实质上共平面。在一些实施例中，金属合金层(例如硅化物)可形成在接触件260与磊晶结构180之间。此外，可在形成接触件260之前在沟道197中形成阻障层。阻障层可由氮化钛(TiN)、氮化钽(TaN)或其组合制成。
在图12A至图12C中，半导体鳍112包含锗。半导体保护层210与半导体鳍112的通道部分(称为半导体通道区)直接接触。在一些实施例中，半导体保护层210为纯硅层或实质上纯的硅层。如图12B所示，半导体保护层210分别在半导体鳍112上方且彼此分开。在图12C中，半导体保护层210的侧壁与栅极间隔物170直接接触，且因此与磊晶结构180间隔开。亦即，半导体保护层210及栅极间隔物170两者与半导体鳍112的顶表面直接接触。或者，栅极间隔物170的底表面低于半导体保护层210的顶表面。此外，半导体保护层210从一个栅极间隔物170的内侧壁延伸到另一个栅极间隔物170的内侧壁。在一些实施例中，半导体保护层210具有在约1.3125埃至约26.265埃的范围内的厚度T1’(参见图11C)。亦即，半导体保护层210包含一个至约20个单层硅层。如果半导体保护层210的厚度T1’大于约26.265埃(或大于约20个单层硅层)，则将发生松弛，且半导体保护层210将产生失配差排以形成缺陷。
界面层250在半导体保护层210上且与半导体保护层210及栅极介电层220直接接触。由于界面层250是通过氧化半导体保护层210的一部分而形成的，因此界面层250及半导体保护层210包含一或多个相同的化学元素(在这种情况下例如为硅及/或锗)，且半导体保护层210及界面层250具有实质上相同的宽度(如图12C所示)。界面层250的底表面高于栅极间隔物170的底表面。界面层250的侧壁与栅极间隔物170直接接触。在一些实施例中，界面层250的厚度T3(参见图11C)在约1埃至约20埃的范围内。
界面层250中的氧可从栅极介电层220扩散。如此一来，栅极介电层220的氧浓度从功函数金属层230朝向界面层250的方向上递减。相比之下，在隔离结构150正上方的栅极介电层220的一部分(参见图12B)具有实质上均匀的氧浓度。
利用此种组态，半导体装置具有良好的装置可靠性。例如，由于半导体保护层是在低温(例如，低于约摄氏300度)下形成的，所以半导体鳍中的锗原子不容易扩散到半导体保护层的顶表面。如此一来，半导体保护层的顶表面是光滑的，且半导体保护层具有优异的界面品质及可靠性。此外，由于锗原子不容易扩散到半导体保护层的顶表面，所以界面层不包含或包含很少的氧化锗，且改善了半导体装置的偏压温度不稳定性(bias temperatureinstability；BTI)。
图13至图24C例示根据本揭露的一些实施例的用于在各种阶段制作半导体装置的方法。在一些实施例中，图13至图24C所示的半导体装置可以是在集成电路(integratedcircuit；IC)或集成电路的一部分的处理期间制作的中间装置，集成电路可包含静态随机存取记忆体(static random access memory；SRAM)、逻辑电路、被动组件及/或主动组件，诸如p型场效应晶体管(p-type field effect transistor；PFET)、n型场效晶体管(n-typeFET；NFET)、多栅极场效晶体管、金属氧化物半导体场效晶体管(metal-oxidesemiconductor field effect transistor；MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合。
参考图13。提供了基板310。在一些实施例中，基板310包含锗(Ge)、硅锗(Si1-xGex，其中0<x≤1)、砷化镓(GaAs)或其他合适的半导体材料。在一些实施例中，基板310可包含绝缘体上半导体(semiconductor-on-insulator；SOI)结构，诸如埋入介电层。或者，基板310可包含诸如通过通过氧注入(separation by implantation of oxygen；SIMOX)技术、晶圆接合、选择性磊晶成长或其他合适的方法形成的埋入介电层，诸如埋入氧化物(buriedoxide；BOX)层。在各种实施例中，基板310可包含多种基板结构及材料中的任何一种。在各种实施例中，基板310可为超高压退火的锗(001)基板。
堆叠结构320通过磊晶形成在基板310上，使得堆叠结构320形成结晶层。堆叠结构320包含交替堆叠的第一半导体层322及第二半导体层324。第一半导体层322及第二半导体层324由具有不同晶格常数的材料制成，且可包含：硅(Si)、锗(Ge)、硅锗(SiGe)、锗锡(GeSn)、砷化镓(GaAs)、砷化铟(InAs)、锑化铟(InSb)、磷化镓(GaP)、锑化镓(GaSb)、砷化铝铟(InAlAs)、砷化铟镓(InGaAs)、磷化镓锑(GaSbP)、锑砷化镓(GaAsSb)或磷化铟(InP)的一或多个层。在一些实施例中，第一半导体层322及第二半导体层324由硅、硅化合物、硅锗、锗或锗化合物制成。在图14中，设置了两层第一半导体层322及两层第二半导体层324。然而，层的数量不限于一种，且可形成一层或3至10层的第一半导体层及一层或3至10层的第二半导体层。通过调整堆叠层的数量，可调整环绕式栅极场效晶体管装置的驱动电流。
在一些实施例中，第一半导体层322是具有锗原子百分比大于零的硅锗层。在一些实施例中，第二半导体层324是具有锗原子百分比大于零的硅锗层。在一些实施例中，第二半导体层324的锗原子百分比高于第一半导体层322的锗原子百分比。
接下来，在堆叠结构320上形成遮罩层340。遮罩层340的制作制程及/或材料与图2所示的遮罩层130类似或相同。因此，下文将不再重复这态样的描述。
参考图14。堆叠结构320(参见图13)被图案化为鳍结构326及沟道T。鳍结构326可用作晶体管的主动区(例如，通道及源极/漏极特征)。鳍结构326的数量不限于且可小至一个及三个或更多。在一些实施例中，在鳍结构326的两侧上形成一或多个伪鳍结构，以在图案化作业中提高图案保真度。
沟道T延伸到基板310中，且具有实质上彼此平行的纵向方向。沟道T在基板310中形成基底部分312，其中基底部分312从基板310突出，且在基板310的基底部分312上方分别形成鳍结构326。
参考图15。在沟道T中形成可为浅沟道隔离(shallow trench isolation；STI)区的隔离结构350。形成方法可包含例如使用可流动的化学气相沉积(flowable chemicalvapor deposition；FCVD)制造一或多个介电层填充沟道T，及执行化学机械抛光(chemicalmechanical polish；CMP)以使介电材料的顶表面与最上层的第二半导体层324的顶表面齐平。然后凹陷隔离结构350。所得隔离结构350的顶表面可与第一半导体层322的底表面齐平，或者可低于第一半导体层322的底表面。隔离结构350可以是介电材料，诸如氧化硅、氮化硅、氮氧化硅、氮化碳化硅(SiCN)、氮化碳氧化硅(SiCxOyNz)或其组合。
参考图16。在鳍结构326及隔离结构350上方形成至少一个伪栅极结构360。伪栅极结构360包含伪栅极介电层362、伪栅极层364及形成在伪栅极层364上面的遮罩层366。随后，分别在伪栅极结构360的侧壁上形成栅极间隔物370。伪栅极结构360及栅极间隔物370的制作制程及/或材料分别与图4及图5所示的伪栅极结构160及栅极间隔物170类似或相同。因此，下文将不再重复这态样的描述。
参考图17。鳍结构326的曝露部分是通过使用应变源极/漏极(strained source/drain；SSD)蚀刻制程以移除。应变源极/漏极蚀刻制程可以多种方式执行。在一些实施例中，可通过利用电浆源及反应气体的干燥化学蚀刻来执行应变源极/漏极蚀刻制程。在一些其他实施例中，可通过湿化学蚀刻来执行应变源极/漏极蚀刻制程。在又一些其他实施例中，可通过干燥化学蚀刻及湿化学蚀刻的组合来执行应变源极/漏极蚀刻步骤。
随后，水平凹陷(蚀刻)第一半导体层322，使得第二半导体层324横向延伸超过第一半导体层322的相对端表面。在一些实施例中，第一半导体层322的端表面可与栅极间隔物370的侧表面实质上垂直对准。
参考图18。水平地凹陷第一半导体层322(参见图17)之后，在第一半导体层322的凹陷表面上形成内间隔物375，如图18所示。内间隔物375的形成包含沉积内间隔物材料层(例如，氮化硅)，接着通过各向异性蚀刻制程回蚀内间隔物材料层，以从基板310移除内间隔物材料层。在一些实施例中，内间隔物375包含诸如氮化硅或类似物的绝缘材料。
参考图19。被称为源极/漏极区的磊晶结构380从曝露的基底部分312磊晶生长。磊晶结构380的制作制程及/或材料与图6所示的磊晶结构180类似或相同，且因此，下文将不再重复这态样的描述。
在磊晶结构380上面共形地形成接触蚀刻终止层(contact etch stop layer；CESL)390，然后在接触蚀刻终止层390上形成层间介电层(interlayer dielectric；ILD)395。化学机械抛光制程之后，移除遮罩层366(参见图18)，且曝露伪栅极层364。接触蚀刻终止层390及层间介电层395的制作制程及/或材料与图7所示的接触蚀刻终止层190及层间介电层195类似或相同，且因此，下文将不再重复这态样的描述。
参考图20A至图20C，其中图20B是沿着图20A的线B-B截取的剖视图，且图20C是沿着图20A的线C-C截取的剖视图。然后移除伪栅极层364及伪栅极介电层362(参见图19)。此外，亦移除第一半导体层322(参见图17)，从而在栅极间隔物370之间(或在内间隔物375之间)形成栅极沟道368，且曝露出第二半导体层324。在移除伪栅极层364、伪栅极介电层362及第一半导体层322期间，层间介电层395保护磊晶结构380。可使用电浆干燥蚀刻及/或湿蚀刻来移除伪栅极层364、伪栅极介电层362及第一半导体层322。
形成半导体保护层(例如，含硅保护层)410以围绕第二半导体层324且形成在基板310的基底部分312上方。在一些实施例中，半导体保护层410通过诸如分子束磊晶(molecular beam epitaxy；MBE)的合适制程形成。在一些实施例中，半导体保护层410在低于约摄氏300度的温度下(例如在约摄氏-196度至约摄氏300度的范围内或在室温至约摄氏300度的范围内)形成。低温分子束磊晶制程(例如，低于约摄氏300度)抑制了锗原子在第二半导体层324或基底部分312中朝向半导体保护层410的外表面的扩散。如此一来，半导体保护层410中的锗原子百分比相对较低。通过抑制锗扩散，半导体保护层410的外表面是光滑的，可改善半导体保护层410及第二半导体层324中的电子迁移率。如果半导体保护层410在低于约摄氏-196度的温度下形成，则半导体保护层410可能形成非晶硅。
半导体保护层410包含诸如硅的半导体材料。在一些实施例中，半导体保护层410可以是纯硅层。半导体保护层410亦可以是实质上纯的硅层，例如，其中由于低温分子束磊晶制程，锗原子百分比低于约10％。例如，锗浓度在从半导体保护层410的外表面朝向内表面的方向上递减。形成半导体保护层410的其他方法包含化学气相沉积(chemical vapordeposition；CVD)、原子层沉积(atomic layer deposition；ALD)或其他合适的制程。在一些实施例中，半导体保护层410可具有厚度T1。
在形成半导体保护层410期间，半导体保护层410实质上未被氧化。亦即，在半导体保护层410的形成期间，在半导体保护层410上方实质上不形成氧化物层。或者，半导体保护层410与接下来形成的栅极介电层420(参见图21A至图21C)直接接触。通过此种配置，半导体保护层410中的锗(如果其中存在锗)将不被氧化而形成氧化锗，其中氧化锗会提高所得半导体装置的偏压温度的不稳定性(BTI)。
参考图21A至图21C，其中图21B是沿着图21A的线B-B截取的剖视图，且图21C是沿着图21A的线C-C截取的剖视图。栅极介电层420共形地形成在栅极沟道368中且围绕半导体保护层410。栅极介电层420可以是具有介电常数(κ)高于二氧化硅的介电常数(即κ＞3.9)的高介电常数介电层。栅极介电层420可包含：氧化镧(LaOx)、氧化铝(AlOx)、氧化锆(ZrOx)、氧化钛(TiO)、氧化铪(HfOx)、氧化钽(TaOx)、氧化钆(GdOx)、氧化钇(YOx)、钛酸锶(SrTiO3(STO))、钛酸钡(BaTiO3(BTO))、氧化锆钡(BaZrO)、氧化锆铪(HfZrO)、氧化锆硅(ZrSiOx)、氧化镧铪(HfLaO)、氧化硅铪(HfSiOx)、氮氧化铪硅(HfSiON)、氧化硅镧(LaSiO)、氧化硅铝(AlSiOx)、氧化硅钆(GdSiOx)、氧化硅钇(YSiOx)、氧钽化铪(HfTaO)、氧化钛铪(HfTiO)、钛酸锶钡((Ba,Sr)TiO3(BST))、三氧化二铝(Al2O3)、氮化硅(Si3N4)、氮氧化物(SiON)或其他合适的材料。在一些实施例中，栅极介电层420是单层。在一些其他实施例中，栅极介电层420包含多个层，例如，二氧化铪层及在二氧化铪层上方的三氧化二铝层。栅极介电层420通过合适的技术(诸如原子层沉积、化学气相沉积、物理气相沉积、热氧化、其组合或其他合适的技术)沉积。在一些实施例中，当栅极介电层420是单层时，栅极介电层420具有在约1纳米至约2纳米范围内的厚度T2。在一些其他实施例中，当栅极介电层220包含多个层时，栅极介电层420具有在约1纳米至约10纳米范围内的厚度T2。
沉积栅极介电层420之后，可在栅极介电层420及半导体保护层410上执行沉积后退火(PDA)制程。沉积后退火改善了栅极介电层420的界面性质及栅极介电层420的本身性质。在一些实施例中，沉积后退火制程在约摄氏200度至约摄氏1000度的温度范围内(例如约摄氏600度)下执行。在一些实施例中，沉积后退火制程在空气或具有低反应的那些气体(诸如氮气、氦气、氩气)或具有高反应的那些气体(诸如氧气、氢气)或上述气体的混合物中执行。
参考图22A至图22C，其中图22B是沿着图22A的线B-B截取的剖视图，且图22C是沿着图22A的线C-C截取的剖视图。栅极电极GE在栅极介电层420上方形成且填充栅极沟道368(参见图21A至图21C)。在一些实施例中，栅极电极GE包含至少一个功函数金属层430、填充层440及/或金属栅极堆叠中所要的其他合适的层。功函数金属层430可包含n型及/或p型功函数金属。示范性n型功函数金属包含：钛(Ti)、钽(Ta)、银(Ag)、钛铝合金(TiAl)、钽铝合金(TaAl)、碳化钽铝(TaAlC)、氮化钛铝(TiAlN)、碳化钽(TaC)、碳化钛(TiC)、碳化氮化钽(TaCN)、氮化硅钽(TaSiN)、锰(Mn)、锆(Zr)、其他合适的n型功函数材料或其组合。示范性p型功函数金属：包含氮化钛(TiN)、氮化钽(TaN)、钌(Ru)、钼(Mo)、铝(Al)、氮化钨(WN)、二硅化锆(ZrSi2)、二硅化钼(MoSi2)、二硅化钽(TaSi2)、二硅化镍(NiSi)其他合适的p型功函数材料或其组合。功函数金属层430可具有多个层。一或多个功函数金属层430可通过化学气相沉积、物理气相沉积、电镀及/或其他合适的制程来沉积。在一些实施例中，金属栅极电极GE中的填充层440可包含：钨(W)、钼(Mo)、钌(Ru)或其他合适的导电材料。可通过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程来沉积填充层440。
参考图23A至图23C，其中图23B是沿着图23A的线B-B截取的剖视图，且图23C是沿着图23A的线C-C截取的剖视图。在半导体保护层410与栅极介电层420之间形成界面层450。这样，界面层450、栅极介电层420及栅极电极GE一起称为栅极结构MG。例如，对半导体保护层410、栅极介电层420及栅极电极GE执行栅极形成后气体退火(FGA)制程。在一些实施例中，栅极形成后气体退火制程在约200度至约500度的温度范围内(例如约400度)下执行。在一些实施例中，执行栅极形成后气体退火制程以处理氢气(H2)及惰性气体(诸如氮气、氦气及/或氩气)的混合物的气体。处理气体中的H2浓度约为0.1％至100％。例如，处理气体包含约15％氢气气体及约85％氮气气体。在一些实施例中，界面层450具有在约1埃至约20埃范围内的厚度T3，在这厚度范围内可提供低界面陷阱，但仍具有合适的等效氧化物厚度。
界面层450是通过氧化靠近栅极介电层420的半导体保护层410的一部分来形成的。如此一来，界面层450及半导体保护层410包含一或多个相同的化学元素，例如在这种情况下为硅。亦即，界面层450包含氧化硅。在一些实施例中，很少的锗或一些锗可扩散到半导体保护层410的顶表面(即，半导体保护层410及栅极介电层420之间的界面)，使得界面层450可进一步包含少量的氧化锗。此外，界面层450中的氧原子可从栅极介电层420扩散，使得栅极介电层420的氧原子浓度在从栅极电极GE朝向界面层450的方向上降低。形成界面层450之后，半导体保护层410的厚度T1(参见图20C)减小为厚度T1’。在一些实施例中，半导体保护层410的厚度T1’大于界面层450的厚度T3。
参考图24A至图24C，其中图24B是沿着图24A的线B-B截取的剖视图，且图24C是沿着图24A的线C-C截取的剖视图。将层间介电层395图案化以在栅极结构MG的相对侧上形成沟道397，然后将接触蚀刻终止层390图案化以曝露磊晶结构380。在一些实施例中，执行多次蚀刻制程以图案化层间介电层395及接触蚀刻终止层390。蚀刻制程包含干燥蚀刻制程、湿蚀刻制程或其组合。
在沟道397中形成接触件460。如此一来，接触件460分别与磊晶结构380接触。接触件460的制作制程及/或材料与图12A至图12C中所示的接触件260类似或相同，且因此，下文将不再重复这态样的描述。
在图24A至图24C中，第二半导体层324及/或基底部分312包含锗。半导体保护层410与第二半导体层324及基底部分312直接接触。在一些实施例中，半导体保护层410是纯硅层或实质上纯的硅层。如图24B所示，半导体保护层410分别围绕半导体层324且彼此分开。在图24C中，半导体保护层410的侧壁与栅极间隔物370或内间隔物375直接接触，且因此与磊晶结构380间隔开。此外，半导体保护层410从一个栅极间隔物370(或内间隔物375)的内侧壁延伸到另一个栅极间隔物370(或内间隔物375)的内侧壁。在一些实施例中，半导体保护层410具有在约1.3125埃至约26.265埃的范围内的厚度T1’。亦即，半导体保护层410包含一个至约20个单层硅层。如果半导体保护层410的厚度T1’大于约26.265埃(或大于约20个单层硅层)，则将发生松弛，且半导体保护层410将产生失配差排以形成缺陷。
界面层450在半导体保护层410上且与半导体保护层410及栅极介电层420直接接触。由于界面层450是通过氧化半导体保护层410的一部分而形成的，因此界面层450及半导体保护层410包含一或多个相同的化学元素(在这种情况下例如为硅及/或锗)，且半导体保护层410及界面层450具有实质上相同的宽度(如图24C所示)。界面层450的侧壁与栅极间隔物470或内间隔物375直接接触。在一些实施例中，界面层450的厚度T3(参见图23C)在约1埃至约20埃的范围内。
界面层450中的氧可从栅极介电层420扩散。如此一来，栅极介电层420的氧浓度从功函数金属层430朝向界面层450的方向上递减。相比之下，在隔离结构350正上方的栅极介电层420的一部分(参见图24B)具有实质上均匀的氧浓度。
图25至图34例示根据本揭露的一些实施例在各阶段制作半导体装置的方法。在一些实施例中，图25至图34所示的半导体装置可以是在集成电路(integrated circuit；IC)或集成电路的一部分的处理期间制作的中间装置，集成电路可包含静态随机存取记忆体(static random access memory；SRAM)、逻辑电路、无源组件及/或有源组件，诸如p型场效晶体管(p-type field effect transistor；PFET)、n型场效晶体管(n-type FET；NFET)、多栅极场效晶体管、金属氧化物半导体场效应晶体管(metal-oxide semiconductor fieldeffect transistor；MOSFET)、互补金属氧化物半导体(complementary metal-oxidesemiconductor；CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合。
参考图25。提供了基板510。在基板510上形成衬垫层520。然后在衬垫层520上形成遮罩层530。然后在遮罩层530上形成伪遮罩层540。基板510、衬垫层520、遮罩层530及伪遮罩层540的制作制程及/或材料分别与如图1所示的基板110、衬垫层120、遮罩层130及伪遮罩层140类似或相同。因此，下文将不再重复这态样的描述。
参考图26。将伪遮罩层540图案化，然后通过使用图案化的伪遮罩层540作为遮罩图案化遮罩层530、衬垫层520及基板510来在基板510中形成多个沟道T。相邻两沟道T在它们之间界定主动区512。
参考图27。在沟道T中形成可为浅沟道隔离(shallow trench isolation；STI)区的隔离结构550。形成方法可包含例如使用可流动的化学气相沉积(flowable chemicalvapor deposition；FCVD)利用一或多个介电层填充沟道T，及执行蚀刻制程(例如反应离子蚀刻制程)，以凹陷介电材料且移除伪遮罩层540及遮罩层530，使得所得隔离结构550的顶表面与衬垫层520的顶表面实质上齐平。隔离结构550可以是介电材料，诸如氧化硅、氮化硅、氮氧化硅、氮化碳化硅(SiCN)、氮化碳氧化硅(SiCxOyNz)或其组合。
参考图28。在主动区512上方形成至少一个伪栅极层560。通过使用伪栅极层560作为蚀刻遮罩来图案化衬垫层520。随后，分别在伪栅极层560的侧壁上形成栅极间隔物570。伪栅极层560及栅极间隔物570的制作制程及/或材料分别与图4及图5所示的伪栅极层164及栅极间隔物170类似或相同。因此，下文将不再重复这态样的描述。
参考图29。执行植入制程以将杂质引入到基板510中以形成源极/漏极区580，且伪栅极层560及栅极间隔物570可用作遮罩以实质上防止杂质被植入到基板510的其他区中。杂质可以是n型杂质或p型杂质。n型杂质可以是磷、砷或类似物，且p型杂质可以是硼、二氟化硼(BF2)或类似物。在一些其他实施例中，源极/漏极区580可以是磊晶结构，且源极/漏极区580的制作方法及/或材料可与图6所示的磊晶结构180相同或类似。
在源极/漏极区580上面共形地形成接触蚀刻终止层(contact etch stop layer；CESL)590，然后在接触蚀刻终止层590上形成层间介电层(interlayer dielectric；ILD)595。接触蚀刻终止层590及层间介电层595的制作制程及/或材料与图7所示的接触蚀刻终止层190及层间介电层195类似或相同，且因此，下文将不再重复这态样的描述。
参考图30。随后，采用了替换栅极(replacement poly gate；RPG)制程方案。伪栅极层560及衬垫层520被金属栅极结构MG(参见图33)替换。具体地，移除栅极层560及衬垫层520(参见图29)，从而在栅极隔离物570之间形成栅极沟道568，且曝露出基板510的通道部分(称为半导体通道区)。
在基板510的通道部分上方形成半导体保护层(例如，含硅保护层)610。半导体保护层610的制作制程及/或材料与图8A至图8C所示的半导体保护层210类似或相同。因此，下文将不再重复这态样的描述。
参考图31。栅极介电层620共形地形成在栅极沟道568中且在半导体保护层610上方。栅极介电层620的制作制程及/或材料与图9A至图9C所示的栅极介电层220类似或相同。因此，下文将不再重复这态样的描述。
参考图32。在栅极介电层620上方形成栅极电极GE且栅极电极GE填充栅极沟道568(参见图31)。在一些实施例中，栅极电极GE包含至少一个功函数金属层630、填充层640及/或金属栅极堆叠中所要的其他合适的层。栅极电极GE的制作制程及/或材料与图10A至图10C所示的栅极电极GE类似或相同。因此，下文将不再重复这态样的描述。
沉积栅极介电层620之后，可在栅极介电层620及半导体保护层610上执行沉积后退火制程。沉积后退火制程的制作制程与图9A至图9C中所描述的沉积后退火制程类似或相同。因此，下文将不再重复这态样的描述。
参考图33。在半导体保护层610与栅极介电层620之间形成界面层650。如此一来，界面层650、栅极介电层620及栅极电极GE一起称为栅极结构MG。界面层650的制作制程及/或材料与图11A至图11C所示的界面层250类似或相同。因此，下文将不再重复这态样的描述。
参考图34。图案化层间介电层595以在栅极结构600的相对侧上形成沟道597，然后图案化接触蚀刻终止层590以曝露源极/漏极区580。接触件660在沟道597中形成。如此一来，接触件660分别与源极/漏极区580接触。接触件660的制作制程及/或材料与图12A至图12C中所示的接触件260类似或相同，且因此，下文将不再重复这态样的描述。
图35至图40例示根据本揭露的一些实施例的用于在各种阶段制作半导体装置的方法。在一些实施例中，图35至图40所示的半导体装置可以是在集成电路(integratedcircuit；IC)或集成电路的一部分的处理期间制作的中间装置，集成电路可包含静态随机存取记忆体(static random access memory；SRAM)、逻辑电路、被动组件及/或主动组件，诸如p型场效晶体管(p-type field effect transistor；PFET)、n型场效晶体管(n-typeFET；NFET)、多栅极场效晶体管、金属氧化物半导体场效应晶体管(metal-oxidesemiconductor field effect transistor；MOSFET)、互补金属氧化物半导体(complementary metal-oxide semiconductor；CMOS)晶体管、双极晶体管、高压晶体管、高频晶体管、其他记忆体单元及其组合。
参考图35。提供了基板710。在基板710中形成多个沟道T以在它们之间界定主动区712。在沟道T中形成可为浅沟道隔离(shallow trench isolation；STI)区的隔离结构750。基板710、沟道T及隔离结构750的制作制程及/或材料分别与在图1及图3中示出的基板110、沟道T及隔离结构150类似或相同。因此，下文将不再重复这态样的描述。
参考图36。在基板710的主动区712上方形成半导体保护层810。半导体保护层810的制作制程及/或材料与图8A至图8C所示的半导体保护层210类似或相同。因此，下文将不再重复这态样的描述。
在半导体保护层810上方共形地形成栅极介电层820。栅极介电层820的制作制程及/或材料与图9A至图9C所示的栅极介电层220类似或相同。因此，下文将不再重复这态样的描述。
沉积栅极介电层820之后，可在栅极介电层820及半导体保护层810上执行沉积后退火制程。沉积后退火制程的制作制程与图9A至图9C中所描述的沉积后退火制程类似或相同。因此，下文将不再重复这态样的描述。
在栅极介电层820上方形成至少一个功函数金属层830。功函数金属层830的制作制程及/或材料与图10A至图10C所示的功函数金属层230类似或相同。因此，下文将不再重复这态样的描述。
在功函数金属层830上方形成硬遮罩层740。硬遮罩层740的制作制程及/或材料与图1所示的伪遮罩层140类似或相同。因此，下文将不再重复这态样的描述。
参考图37。图案化硬遮罩层740(参见图36)，然后通过使用硬遮罩层740作为蚀刻遮罩图案化功函数金属层830、栅极介电层820及半导体保护层810。然后移除(或剥离)图案化的硬遮罩层740。随后，栅极间隔物770形成在图案化的功函数金属层830、图案化的栅极介电层820及图案化的半导体保护层810的侧壁上。栅极间隔物770的制作制程及/或材料分别与图5所示的栅极间隔物170类似或相同。因此，下文将不再重复这态样的描述。
参考图38。执行植入制程以将杂质引入基板710中以形成源极/漏极区780。在植入制程期间，亦可掺杂杂质至功函数金属层830。亦即，源极/漏极区780及功函数金属层830可包含相同的掺杂剂。源极/漏极区780的制作制程及/或材料分别与图29所示的源极/漏极区580类似或相同。因此，下文将不再重复这态样的描述。
在源极/漏极区780上面共形地形成接触蚀刻终止层(contact etch stop layer；CESL)790，然后在接触蚀刻终止层790上形成层间介电层(interlayer dielectric；ILD)795。源极/漏极区780、接触蚀刻终止层790及层间介电层795的制作制程及/或材料与图7所示的源极/漏极区580、接触蚀刻终止层190及层间介电层195类似或相同，且因此，下文将不再重复这态样的描述。
参考图39。在半导体保护层810与栅极介电层820之间形成界面层850。界面层850的制作制程及/或材料与图11A至图11C所示的界面层250类似或相同。因此，下文将不再重复这态样的描述。
参考图40。在功函数金属层830上方形成金属层840。例如，在图39的结构上方形成遮罩层(未示出)，且在遮罩层中形成开口以曝露功函数金属层830。在开口中沉积金属材料，且执行化学机械抛光制程以移除开口外部的金属材料的一部分。然后移除遮罩层，使得在功函数金属层830上方形成金属层840。在一些实施例中，金属层840可包含钨(W)或其他合适的导电材料。可通过原子层沉积、物理气相沉积、化学气相沉积或其他合适的制程来沉积金属层840。这样，界面层850、栅极介电层820、功函数金属层830及金属层840一起称为栅极结构MG。
图41是用于锗基板上沉积态的硅保护层的x射线绕射光谱(x-raydiffractionspectra；XRD)随入射角的两倍而变化的曲线图。为了清楚起见，在图41中示出了硅(004)及锗(004)的位置。线12是沉积态的硅保护层的信号，线14是锗基板的信号，线16是线12的拟合曲线。与锗基板(线14)相比，硅保护层具有明显的特征，且潘迪罗桑条纹(
Figure BDA0002813259980000261
fringes)显示有序的高品质硅层。根据线12的条纹信号，硅保护层的厚度为约1纳米。
图42是在不同频率下采用栅极形成后气体退火(post-gate forming gasannealing；FGA)制程的半导体装置的电容-电压(C-V)特性曲线图。曲线表示不同频率下的电容-电压特性。例如，线22表示在500赫兹(Hz)下的电容-电压特性，线24表示在1百万赫兹(MHz)下的电容-电压特性，且线22与线24之间的曲线表示在500赫兹与1百万赫兹之间的频率下的电容-电压特性。在图42中，频率分散为约2.0％(0.7％/十倍(decade))。
图43是具有及不具有栅极形成后气体退火(post-gate forming gas annealing；FGA)制程的半导体装置的界面能态密度(Dit)的图。如图43所示，栅极形成后气体退火制程之后，硅保护层与界面层之间的界面能态密度降低。
图44是具有/不具有栅极形成后气体退火(post-gate forming gas annealing；FGA)制程及/或沉积后退火(post-deposition annealing；PDA)制程的半导体装置的有效氧化物陷阱密度(ΔNeff)的曲线图。如图44所示，栅极形成后气体退火制程之后，有效氧化物陷阱密度显著降低。目标在有效氧化物陷阱密度为约3E10厘米-2(cm-2)处，且等效氧化物电场为约3.5百万伏特/厘米(MV/cm)处。
根据一些实施例，半导体装置包含半导体通道区、半导体保护层、栅极结构及一对栅极间隔物。半导体保护层在半导体通道区上且与半导体通道区接触。栅极结构在半导体保护层上方，且包含栅极介电层及栅极电极。栅极介电层在半导体保护层上方。栅极电极在栅极介电层上方。栅极间隔物在栅极结构的相对侧上。半导体保护层从一对栅极间隔物中的第一个的内侧壁延伸到一对栅极间隔物中的第二个的内侧壁。
于一些实施例中，半导体装置还包含在半导体通道区的相对侧上的多个源极/漏极磊晶结构。
于一些实施例中，半导体保护层通过一对栅极间隔物与源极/漏极磊晶结构分开。
于一些实施例中，半导体装置还包含界面层。界面层接触栅极结构的栅极介电层及半导体保护层。
于一些实施例中，半导体保护层的厚度大于界面层的厚度。
于一些实施例中，半导体保护层及界面层包含相同的化学元素。
于一些实施例中，栅极介电层的氧浓度从栅极电极朝向界面层的方向上递减。
于一些实施例中，界面层与半导体通道区分隔开。
于一些实施例中，半导体通道区的宽度大于界面层的宽度。
于一些实施例中，半导体通道区包含锗。
根据一些实施例，一种制作半导体装置的方法包含：在基板上形成半导体通道区。在半导体通道区上形成伪栅极。在伪栅极的相对侧上形成多个栅极间隔物。移除伪栅极以在栅极间隔物之间形成栅极沟道，从而在间隔沟道中曝露出半导体鳍。在栅极沟道中及在曝露的半导体通道区上形成半导体保护层。在栅极沟道中及在半导体保护层上方形成栅极结构。
于一些实施例中，半导体保护层在低于约摄氏300度的温度下形成。
于一些实施例中，形成栅极结构的步骤包含：在半导体保护层上方形成栅极介电质层，使得介电质层与半导体保护层接触。在栅极电介质层上形成栅极电极。
于一些实施例中，形成栅极结构的步骤还包含：在形成栅极电极之前，对栅极介电质层执行沉积后退火制程。
于一些实施例中，形成半导体保护层的步骤是使得半导体保护层围绕半导体通道区。
于一些实施例中，半导体保护层是一硅层。
于一些实施例中，半导体通道区包含锗。
根据一些实施例，一种制作半导体装置的方法包含：在基板上方形成鳍结构。鳍结构包含交替堆叠的多个第一半导体层及多个第二半导体层。在鳍结构上面形成伪栅极。横向围绕伪栅极形成层间介电。移除伪栅极及第一半导体层以在层间介电中形成栅极沟道。形成栅极结构以填充栅极沟道。填充栅极沟道之后，在栅极结构与第二半导体层之间形成界面层。
于一些实施例中，界面层是一氧化物层。
于一些实施例中，形成界面层的步骤是使得栅极结构的栅极电介质层的氧浓度从栅极电极往界面层的方向上降低。
前述概述了若干实施例的特征，使得熟悉此项技术者可更好地理解本揭露的态样。熟悉此项技术者应当了解，他们可容易地将本揭露用作设计或修改其他制程及结构的基础，以执行与本文介绍的实施例相同的目的及/或达成相同的优点。熟悉此项技术者进一步应当认识到，此种等效构造不脱离本揭露的精神及范围，且在不脱离本揭露的精神及范围的情况下，熟悉此项技术者可进行各种改变、替代及变更。

Claims (1)

1.一种半导体装置，其特征在于，包含：
一半导体通道区；
一半导体保护层，在该半导体通道区上且接触该半导体通道区接触；
一栅极结构，在该半导体保护层上方，其中该栅极结构包含：
一栅极介电层，在该半导体保护层上方；及
一栅极电极，在该栅极介电层上方；及
一对栅极间隔物，在该栅极结构的相对侧上，该半导体保护层从该一对栅极间隔物中的一第一栅极间隔物的一内侧壁延伸到该一对栅极间隔物中的一第二栅极间隔物的一内侧壁。
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