CN109727870B - 半导体器件及其制造方法 - Google Patents

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Abstract

在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。形成第二金属层。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。第一金属层包括(111)取向的晶体层。本发明实施例涉及半导体器件及其制造方法。

Description

半导体器件及其制造方法
技术领域
本发明实施例涉及半导体集成电路，并且更具体地，涉及包括负电容场效应晶体管(NC FET)的半导体器件及其制造方法。
背景技术
亚阈值摆幅是晶体管的电流-电压特性的一个特征。在亚阈值区域中，漏极电流行为类似于正向偏压二极管的指数型增长的电流。在金属氧化物半导体(MOS)FET工作区域中，在漏极、源极和体(bulk)电压均固定的条件下，漏极电流相对于栅极电压的对数曲线将显现出近似的对数线性特性。为了改善亚阈值性能，已经提出了使用铁电材料的负电容场效应晶体管(NC FET)。
发明内容
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成介电层；在所述介电层上方形成第一金属层；在形成所述第一金属层之后，执行退火操作，随后执行冷却操作；以及在所述介电层上方形成第二金属层，其中：在所述冷却操作之后，所述介电层变为包括正交晶相的铁电介电层，以及所述第一金属层包括(111)取向的晶体层。
根据本发明的另一些实施例，还提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成晶种介电层；在所述晶种介电层上方形成介电层；在所述介电层上方形成第一金属层；以及在形成所述第一金属层之后，执行退火操作，随后执行冷却操作，其中：在所述冷却操作之后，所述介电层变为包括正交晶相的铁电介电层，并且所述晶种介电层变为包括正交晶相的铁电介电层。
根据本发明的又一些实施例，还提供了一种负电容场效应晶体管(NCFET)，包括：沟道层，由半导体制成；铁电介电层，设置在所述沟道层上方；以及栅电极层，设置在所述铁电介电层上方，其中，所述铁电介电层包括(111)取向的正交晶体。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1A示出了金属-绝缘体-半导体(MIS)FET型NC FET的截面图，和图1B示出了金属-绝缘体-金属-绝缘体半导体(MIMIS)FET型NC FET的截面图。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的负电容结构的制造操作的各个阶段。
图3A、图3B、图3C和图3D示出了根据本发明的实施例的负电容结构的制造操作的各个阶段。图3E和图3F示出了根据本发明的另一个实施例的负电容结构的制造操作的各个阶段。
图4A、图4B、图4C和图4D示出了HfO2的各种原子结构。图4E示出了X射线衍射(XRD)测量结果。
图5和图6示出了电子能量损失谱(EELS)测量结果。
图7A、图7B、图7C和图7D示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图8A、图8B、图8C和图8D示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图9A、图9B和图9C示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图10A、图10B和图10C示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图11A、图11B和图11C示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图12A、图12B和图12C示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图13A、图13B、图13C和图13D示出了根据本发明的实施例的NC FET的制造操作的各个阶段。
图14A、图14B、图14C和图14D示出了根据本发明的另一个实施例的NCFET的制造操作。
图15A、图15B、图15C和图15D示出了根据本发明的实施例的NCFET的制造操作。
图16示出了根据本发明的另一实施例的NC-FET的示例性结构。
具体实施方式
应该理解，以下公开提供了用于实现本发明不同特征的许多不同实施例或实例。以下描述了部件和配置的具体实施例或实例以简化本发明。当然，这些仅仅为实例而不用于限制。例如，元件的尺寸并不限于所公开的范围或数值，而是可依据器件的工艺条件和/或者期望的属性。此外，在以下描述中第一部件形成在第二部件上方或第二部件上包括第一和第二部件被形成为直接接触的实施例，并且还可以包括形成插入第一和第二部件之间的附加部件以使第一和第二部件不直接接触的实施例。为了简化和清楚的目的，各个部件可以按不同比例任意绘制。为了简化，在附图中可以省略一些层/特征。
此外，为了便于描述，诸如“在…下面”、“在…下方”、“下”、“在…上方”、“上”等空间相对位置术语在本文中可以用于描述如附图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中描述的方位外，这些空间相对位置术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，并因此对本文中使用的空间相对位置描述符进行同样的解释。另外，术语“由…制成”可意味着“包括”或“由…组成”。此外，在下面的制造过程中，在描述的操作之中/之间可能存在一个或多个附加操作，并且操作的顺序可以改变。
为了降低场效应晶体管(FET)的亚阈值摆幅(S.S.)，诸如集成铁电(FE)材料的负电容(NC)技术提供了显著降低VDD(电源)的可行的解决方案，并实现了具有用于低功率操作的陡峭S.S.的FET。
在NC FET中，具有负电容的电容器(例如，铁电(FE)电容器)串联连接至MOS FET的栅极。在一些实施例中，铁电负电容器可以是通过导电层(例如，线/接触件)连接到MOS FET的栅极的独立电容器。在其他的实施例中，负电容器的一个电极是MOS FET的栅极。在这种情况下，负电容器形成在MOS FET的侧壁间隔件中。
在传统的器件中，诸如HfO2的高K栅极材料通常是非晶层。然而，未掺杂的HfO2是非晶态的且顺电的，其不表现出负电容效应。具有钙钛矿结构的铁电材料(诸如PZT或BaTiO3)具有优异的FE特性。然而，由于这些材料的形成与硅基半导体不完全兼容，并且由于尺寸效应使得铁电特性随着材料厚度的减小而降低，所以这些材料仍然造成困难。
在本发明中，提供了表现出铁电特性的具有正交晶相的掺杂的HfO2层及其制造方法。另外，在本发明中，通过控制掺杂的HfO2的固有极化与来自栅电极的外部电场平行耦合，来控制掺杂的HfO2层的晶体取向以实现最大的铁电效应。为了控制晶体取向，提供了底部晶体结构控制层和顶部晶体结构控制层中的至少一个。
图1A示出了金属-绝缘体-半导体(MIS)FET型NC FET的截面的截面图，和图1B示出了金属-绝缘体-金属-绝缘体-半导体(MIMIS)FET型NC FET的截面图。虽然图1A和图1B示出了平面MOS晶体管结构的NC FET，但也可以采用鳍式FET和/或全环栅FET。
如图1A所示，MIS NC FET包括衬底100、沟道101以及源极和漏极102。源极和漏极102适当地掺杂有杂质。此外，源极和漏极以及沟道(有源区)由诸如浅沟槽隔离(STI)(例如，由氧化硅制成)的隔离绝缘层(未示出)围绕。
在一些实施例中，在沟道层101上方形成界面层103。在一些实施例中，界面层103由厚度在约0.5nm至约1.5nm范围内的氧化硅制成。
在界面层103上方设置铁电介电层105。铁电介电层105包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr组成的组中的一种或多种元素的HfO2。在一些实施例中，铁电介电层105包括掺杂有Si和/或Zr的HfO2。在某些实施例中，铁电介电层105包括掺杂有Zr的HfO2，诸如HfZrO2(Hf:Zr＝1:1)。此外，在其他实施例中，铁电介电层105包括掺杂有约7mol％至约11mol％浓度的Al的HfO2。在本发明中，铁电介电层105包括(111)取向的正交晶相。(111)取向层是指，主表面(与其上形成有该层的衬底的表面平行的表面)具有(111)晶面(即，具有平行于<111>方向的法线向量)。在一些实施例中，铁电介电层105的正交晶体基本上是单晶体，或者大部分晶相为(111)取向的晶体。在其他实施例中，铁电介电层105的正交晶体是(111)取向的多晶。可以通过X射线衍射(XRD)图谱确定正交晶相识别和(111)取向识别。可以通过进动电子衍射(PED)技术检测特定晶粒的正交晶相识别和(111)取向识别，该技术可以检测每个晶粒的择优取向以及层的层间间隔(d-间隔)。在一些实施例中，铁电介电层105的厚度在约1.0nm至约5nm的范围内。
在铁电介电层105上设置栅电极层106。栅电极层106包括一个或多个金属层。在一些实施例中，栅电极层106包括设置在铁电介电层105上的第一导电层(覆盖层)、设置在第一导电层上的第二导电层(阻挡层)、设置在第二导电层上的第三导电层(功函调整层)、设置在第三导电层上的第四导电层(粘合层)和/或设置在第四导电层上的第五导电层(主栅极金属层)。
覆盖层包括TiN基材，诸如TiN和掺杂有一种或多种额外元素的TiN。在一些实施例中，TiN层掺杂有Si。在一些实施例中，阻挡层包括TaN。
功函调整层包括一个或多个导电材料层，例如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层，或者两种以上的这些材料的多层。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi中的一种或多种用作功函调整层，对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co中的一种或多种用作功函调整层。
在一些实施例中，粘合层包括Ti、TiN和/或TaN。主栅极金属层包括选自W、Cu、Ti、Al和Co的组中的金属。
此外，如图1A所示，在栅极结构的相对的侧面上形成侧壁间隔件119。侧壁间隔件119包括一个或多个绝缘材料(诸如氧化硅、氮化硅和氮氧化硅)层。
在图1B中，与图1A类似的，在衬底100上形成沟道101以及源极和漏极102。在沟道101上设置第一栅极介电层113。在一些实施例中，第一栅极介电层113包括一个或多个高k介电层(例如，具有大于3.9的介电常数)。例如，一个或多个栅极介电层可以包括一层或多层Hf、Al、Zr，它们的组合的金属氧化物或硅酸盐以及它们的多层。其他合适的材料包括金属氧化物形式、金属合金氧化物形式La、Mg、Ba、Ti、Pb、Zr以及它们的组合。示例性的材料包括MgOx、SiN(Si3N4)、Al2O3、La2O3、Ta2O3、Y2O3、HfO2、ZrO2、GeO2、HfxZr1-xO2、Ga2O3、Gd2O3、TaSiO2、TiO2、HfSiON、YGexOy、YSixOy和LaAlO3等。在某些实施例中，使用HfO2、ZrO2和/或HfxZr1-xO2。第一栅极介电层113的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等。在一些实施例中，第一栅极介电层113具有约1.0nm至约5.0nm的厚度。
在一些实施例中，可以在形成第一栅极介电层113之前在沟道101上方形成界面层(未示出)，并且在界面层上方形成第一栅极介电层113。
在第一栅极介电层113上设置作为内部电极的第一栅电极114。第一栅电极114可以是一种或多种金属，诸如W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr。在一些实施例中，第一栅电极114包括TiN、WN、TaN和Ru中的一种或多种。也可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，W、Ti、Ta、TaN和TiN中的至少一种用作第一栅电极114。在一些实施例中，第一栅电极114包括功函调整层。
在第一栅电极114上形成铁电介电层115。铁电介电层115与铁电介电层105基本相同。
此外，在铁电介电层115上设置作为外部栅极的第二栅电极116。第二栅电极116可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组中的金属。第二栅电极116由与第一栅电极114相同的材料或不同的材料制成。此外，如图1B所示，在栅极结构的相对侧面上形成侧壁间隔件119。侧壁间隔件119包括一个或多个绝缘材料(诸如氧化硅，氮化硅和氮氧化硅)层。
如图1A和图1B所示，铁电介电层105和115以及第一栅极介电层113在截面中具有“U形”、在垂直方向上具有薄的中间部分和厚的侧部。
图2A、图2B、图2C和图2D示出了根据本发明的实施例的负电容结构的制造操作的各个阶段。应该理解，可以在图2A-图2D所示的工艺之前、期间和之后提供额外的操作，对于方法的额外的实施例，下面描述的一些操作可以被替换或去除。操作/工艺的顺序可以互换。在以下实施例中可以采用与以上图1A和图1B中描述的实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图2A所示，在衬底10上形成界面层20。在一些实施例中，衬底10是由诸如硅、金刚石或锗的合适的元素半导体，诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、硅锗碳化物(SiGeC、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、砷化镓砷(GaAsP)或磷化镓镓(GaInP))等的合适的合金或化合物半导体制成。此外，衬底10可以包括外延层(epi-layer)，为了提高性能该外延层可发生应变，和/或衬底10可以包括绝缘体上硅(SOI)结构。
在一些实施例中，界面层20是可通过化学反应形成的氧化硅。例如，可使用去离子水+臭氧(DIO3)、NH4OH+H2O2+H2O(APM)或其他方法来形成化学氧化硅。其他的实施例可以对界面层使用不同的材料或工艺。在一些实施例中，界面层20具有约0.5nm至约1.5nm的厚度。
然后，在界面层20上方形成介电层30。介电层30包括掺杂有选自由Si、Zr、Al、La、Y、Gd和Sr组成的组中的一种或多种元素的HfO2。
介电层30的形成方法包括分子束沉积(MBD)、原子层沉积(ALD)、物理气相沉积(PVD)、化学气相沉积(CVD)等。在一些实施例中，可以通过在约200℃至400℃的温度范围内使用HfCl4和H2O作为第一前体、并且ZrCl4和H2O作为第二前体的ALD来形成掺杂有Zr的HfO2。在HfO2掺杂有Si的情况下，可以使用SiH4、Si2H6和/或SiH2Cl2或其他合适的硅源气体。沉积的介电层30是非晶态的且顺电的。在一些实施例中，介电层30的厚度在约1nm至约5nm的范围内。
如图2B所示，在形成介电层30之后，在介电层30上形成作为顶部晶体结构控制层的覆盖层40。在一些实施例中，覆盖层40包括TiN基材(诸如TiN和掺杂有一种或多种额外元素的TiN)。在一些实施例中，TiN层掺杂有Si。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成覆盖层40。在一些实施例中，覆盖层40的厚度在约1nm至约5nm的范围内。
在本发明中，TiN基的覆盖层40包括(111)和/或(220)取向的晶粒。覆盖层40的(111)和(220)取向可以有助于控制HfO2层的晶体取向以具有(111)取向。可以通过ALD形成TiN基覆盖层40。当在ALD中在一个沉积步骤中沉积时，TiN基层以具有高密度的密集堆叠配置(即，(111)取向)形成单原子层。在一些实施例中，单原子层表现为具有较低密度的(200)和/或(220)取向。在退火操作之后，当通过X射线衍射方法观察时，即使也观察到了(200)和/或(222)，但(111)信号变得更明显和更清晰。
在一些实施例中，可以在约350℃至约450℃的温度下，通过使用TiCl4和NH3作为前体、以Ar作为载气来形成TiN基覆盖层40。在一些实施例中，添加诸如SiH4的Si掺杂气体。通过控制ALD条件和退火温度，可以将TiN基覆盖层40的晶体取向控制为(111)取向。在其他实施例中，使用同样具有被控制的晶体取向的TaN和/或W作为覆盖层40。
如图2C所示，在形成覆盖层40之后，执行退火操作。在惰性气体环境(诸如N2、Ar和/或He)中，在约700℃至约1000℃范围内的温度下执行退火操作。在一些实施例中，退火时间在约10秒至1分钟的范围内。在退火之后，执行冷却操作。在一些实施例中，将衬底冷却至低于100℃或冷却至室温(约25℃)。形成覆盖层40之后的退火操作提供了驱动Zr掺杂HfO2结构从非晶相转变成高温四方晶相((111)取向)的力，并且覆盖层40提供了在冷却过程中晶体从高温四方晶相向高压铁电正交晶相转变所需的机械应力。由于覆盖层40的晶体取向(即，(111)和(220))，可以获得(111)取向的掺杂的HfO2层30。
当获得透射电子显微镜(TEM)图像时，观察到直接位于上方的TiN基覆盖层的不规则性与Zr掺杂的HfO2晶界一致，这表明TiN基覆盖层的多晶结构影响后退火和冷却过程中Zr掺杂的HfO2的生长方向和取向。
在一些实施例中，在形成覆盖层40之后，在覆盖层40上形成非晶硅层，然后执行退火操作。在执行退火操作和冷却操作之后，去除非晶硅层。
如图2D所示，在冷却操作之后，在覆盖层40上方形成例如由TaN制成的阻挡层52。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成阻挡层52。在一些实施例中，当使用ALD时，在约300℃至约400℃范围内的温度下进行ALD。在一些实施例中，阻挡层52的厚度在约1nm至约5nm的范围内。在一些实施例中，可以在形成阻挡层52之后，执行将非晶结构转换成正交晶系结构的退火操作。
此外，在阻挡层52上形成功函调整层54。在一些实施例中，功函调整层54包括用于p型晶体管的TiN和用于n型晶体管的TiAl。任何其他合适的金属材料可以用作功函调整层54。在一些实施例中，对于p型晶体管，在TiN功函调整层上还形成TiAl层。可以通过ALD、CVD或物理气相沉积(包括溅射或任何其他合适的方法)形成功函调整层54。在一些实施例中，当使用ALD时，在约300℃至约400℃范围内的温度下执行ALD。在一些实施例中，功函调整层54的厚度在约1nm至约5nm的范围内。
此外，在功函调整层54上方形成主栅极金属层58。主栅极金属层58包括一种或多种金属，诸如W，Cu，Ti，Al和Co或其他合适的材料。在一些实施例中，当主栅极金属层58为W时，在功函调整层54上形成粘合层56。在一些实施例中，粘合层56为Ti。如图2D所示，栅电极50可以包括设置在覆盖层40上的阻挡层52、设置在阻挡层52上的功函调整层54、设置在功函调整层54上的粘合层56以及主栅极金属层58。在一些实施例中，可以认为覆盖层是栅电极50的一部分。
图3A-图3F示出了根据本发明的实施例的负电容结构的制造操作的各个阶段。可以在以下实施例中采用与以上图1A至图2D中描述的实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。在图3A至图3F的实施例中，替代晶体覆盖层40或者除了晶体覆盖层40之外，使用作为底部晶体结构控制层的晶种介电层25来控制掺杂的HfO2层的晶体取向。
如图3A所示，在将界面层20形成在衬底10上之后，在形成介电层30之前形成晶种介电层25。在一些实施例中，晶种介电层25包括能够易于形成四方或正交晶系结构的层。在某些实施例中，ZrO2用作晶种介电层25。当晶粒尺寸小于临界值(例如，30nm)时，多晶ZrO2易于形成四方相。当通过XRD方法观察时，沉积和退火后的ZrO2膜表现出强正交相(111)信号和强四方相(011)信号。ZrO2层的这种结构有益于正交相的掺杂的HfO2层的生长。
在一些实施例中，可以通过ZrCl4和H2O作为前体并以Ar作为载气使用ALD形成ZrO2晶种层。在其他实施例中，使用具有氧等离子体的4-(二甲氨基)锆(Zr[N(CH3)2]4)与Ar或N2一起作为载气。在一些实施例中，在约250℃至300℃范围内的温度下执行ALD。在一些实施例中，晶种介电层25的厚度在约0.5nm至约2.0nm的范围内，并且在其他实施例中，晶种介电层25的厚度在约0.5nm至约1.0nm的范围内。
如图3A所示，在形成晶种介电层25之后，在晶种介电层25上形成介电层30(例如，Zr掺杂HfO2)。然后，与图2B类似的，在介电层30上形成覆盖层40。覆盖层40可以是如上所述的晶体取向控制层或多晶或非晶层。
如图3C所示，随后，与关于图2C说明的操作类似的，在形成覆盖层40之后执行退火操作。在退火(和冷却)操作之后，介电层30变为(111)取向的晶体层。由于晶种介电层25，可以获得(111)取向的掺杂的HfO2层30。另外，在退火(和冷却)操作之后，晶种介电层25也变为正交(111)取向的ZrO2层。此外，如图3D所示，与关于图2D说明的操作类似的，形成栅电极50。可以通过X射线衍射(XRD)图谱确定掺杂的HfO2层30的正交晶相识别和(111)取向识别。可以通过进动电子衍射(PED)技术检测特定晶粒的正交晶相识别和(111)取向识别，该技术可以检测每个晶粒的择优取向以及层的层间间隔(d-间隔)。
图3E和图3F示出了根据本发明的另一实施例的负电容结构的制造操作的各个阶段。在本实施例中，如图3E所示，介电层包括形成在晶种介电层25上方的交替堆叠的一个或多个HfO2层30A和一个或多个ZrO2层30B，而不是形成单层的掺杂的HfO2层30。
可以通过ALD来形成一个或多个HfO2层30A和一个或多个ZrO2层30B的交替结构。每个层可以是单原子层或多原子层(例如，两个或三个单原子层)。虽然图3E示出了四层HfO2层30A和四层ZrO2层30B，但是层的数量不限于四个，可以是两个、三个或五个或更多。
如图3F所示，在退火和冷却操作之后，HfO2层30A和ZrO2层30B的堆叠层变为具有(111)取向正交晶系结构(由PED技术确定的)的Zr掺杂的HfO2(HfZrO2)的单层。在一些实施例中，晶种介电层25的至少一部分被消耗成为Zr掺杂HfO2的单层。
图4A、图4B、图4C和图4D示出了HfO2的各种原子结构。图4A示出了沉积之后的掺杂的HfO2的非晶结构。如图4B所示，通过加热，非晶态结构转变为四方晶体结构(相)。如图4C所示，当具有四方晶体结构的加热的HfO2在其上具有覆盖金属的情况下被冷却时，HfO2变成正交晶体结构(相)。如图4D所示，如果具有四方晶体结构的加热的HfO2在其上不具有覆盖金属的情况下被冷却时，则HfO2变为单片晶体结构(左)和四方晶体结构(右)的混合物。正交晶系HfO2具有非中心对称结构，并且因此通过四个氧离子位移产生自发极化。因此，通过正交晶系HfO2可以获得更好的铁电性质。
图4E示出了X射线衍射(XRD)测量结果。样本是沉积的3nm厚的掺杂的HfO2以及在退火操作之后的具有覆盖层的3nm厚的掺杂HfO2。沉积的掺杂HfO2表现为象征非晶结构的宽光谱。相比之下，在退火操作之后的具有覆盖层的掺杂HfO2表现为对应于正交相的波峰。
图5和图6示出了电子能量损失谱(EELS)测量结果。如上所述，在介电层30转换为正交晶相之后，用一些热操作来形成额外的层。在ALD生长期间通过原位掺杂引入到HfO2中的掺杂剂元素(诸如半导体材料(Si)和金属元素(Zr、Al、La、Y、Gd和/或Sr)大致均匀地分布在掺杂的HfO2层中。如图5和图6所示，由覆盖层40(TiN基材料)产生的Ti扩散到HfZrO2层中。如图5所示，当TiAl层用作n型晶体管的功函调整层54时，Al也可以扩散到HfZrO2层中。在一些实施例中，HfZrO2层包含5-7mol％的量的Al。如图6所示，当TiN层用作p型晶体管的功函调整层54时，来自TiN功函调整层的Ti也可以扩散到HfZrO2层中。对于p型晶体管，即使在TiN功函调整层上形成TiAl层，Al也不会扩散到HfZrO2层中(低于检测极限)。在一些实施例中，HfZrO2层包含2-5mol％的量的Ti。
在一些实施例中，铁电HfO2层由正交晶相组成。在其他实施例中，基本上由正交晶相形成铁电HfO2层。在这种情况下，正交晶相是铁电HfO2层的约80％以上，并且剩余的相可以是非晶相、单片相和/或四方相。
图7A至图13C示出了根据本发明的实施例的NCFET的制造操作的各个阶段。应该理解，可以在图7A至图13C所示的工艺之前、期间和之后提供额外的操作，对于方法的另外的实施例，下面描述的一些操作可以被替换或去除。操作/工艺的顺序可以互换。在以下实施例中可以采用与以上图1A至图3F中描述的实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
图7A示出了透视图，图7B是沿着X方向的截面图，图7A和图7B示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图7A和图7B所示，提供衬底200。在一些实施例中，衬底200由合适的元素半导体(诸如硅、金刚石或锗)、合适的合金或化合物半导体(诸如IV族化合物半导体(硅锗(SiGe)、碳化硅(SiC)、硅锗碳化物(SiGeC)、GeSn、SiSn、SiGeSn)、III-V族化合物半导体(例如，砷化镓(GaAs)、砷化铟镓(InGaAs)、砷化铟(InAs)、磷化铟(InP)、锑化铟(InSb)、砷化镓砷(GaAsP)、或磷化镓镓(GaInP)))等制成。此外，衬底200可以包括外延层(epi-layer)，外延层可产生应变以增强性能，和/或可以包括绝缘体上硅(SOI)结构。衬底200的上部可以是Si和SiGe的多层。
图7C示出了透视图，图7D是沿着X方向的截面图，图7C和图7D示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图7C和图7D所示，通过蚀刻衬底200并形成隔离绝缘层220来形成鳍结构210。可以通过任何合适的方法来图案化鳍结构210。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化鳍结构210。通常，双重图案化或多重图案化工艺结合了光刻和自对准工艺，从而允许创建的图案具有例如比使用单一、直接光刻工艺可获得的间距更小的间距。例如，在一个实施例中，在衬底上方形成牺牲层并使用光刻工艺图案化牺牲层。使用自对准工艺沿着图案化的牺牲层形成间隔件。然后去除牺牲层，并且可以使用剩余的间隔件或芯轴来图案化鳍结构210。在一些实施例中，鳍结构210的宽度在约4nm至约10nm的范围内，鳍结构210的间距在约10nm至约50nm的范围内。
随后，在鳍结构上方形成绝缘材料层220，从而绝缘材料层220嵌入鳍结构。绝缘材料层220可以由合适的介电材料(诸如氧化硅、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(FSG))、低k电介质(诸如碳掺杂的氧化物)、极低k电介质(诸如多孔碳掺杂的二氧化硅)、聚合物(诸如聚酰亚胺)、这些的组合等制成。尽管可以使用任何可接受的工艺，但是在一些实施例中，通过诸如CVD、可流动CVD(FCVD)或旋涂玻璃工艺的工艺来形成绝缘材料层220。随后，如图7C和图7D所示，使用例如蚀刻工艺、化学机械抛光(CMP)等去除在鳍结构210的顶面上延伸的部分绝缘材料层220。
图8A示出了透视图，图8B是沿着X方向的截面图，图8A和图8B示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图8A和图8B所示，此外，凹进绝缘材料层220以暴露鳍结构210的上部。凹进的绝缘材料层220称为隔离绝缘层或浅沟槽隔离(STI)。在一些实施例中，由隔离绝缘层220的上表面测量的暴露的鳍结构210的高度在约30nm至约100nm的范围内。
图8C示出了透视图，图8D是沿着X方向的截面图，图8C和图8D示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图8C和图8D所示，随后，在鳍结构210的上部上形成伪栅极介电层215。在一些实施例中，伪栅极介电层215是通过CVD或ALD形成的氧化硅层。在一些实施例中，伪栅极介电层215的厚度在约1nm至约3nm的范围内。
然后，在伪栅极介电层215上方形成多晶硅层230，并且在多晶硅层上形成硬掩模层。如图9A至图9C所示，通过合适的光刻和蚀刻操作将硬掩模层图案化为硬掩模图案235。在一些实施例中，硬掩模图案235包括诸如氧化硅和氮化硅的绝缘材料的一层或多层。
图9A示出了透视图，图9B是沿着Y方向的截面图，图9C是沿着X方向的截面图，图9A至图9C示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图9A至图9C所示，通过使用硬掩模图案235作为蚀刻掩模将多晶硅层图案化为伪栅电极230。在一些实施例中，伪栅电极230的宽度在约8nm至约20nm的范围内。
图10A示出了透视图，图10B是沿着Y方向的截面图，图10C是沿着X方向的截面图，图10A至图10C示出了根据本发明的实施例的制造操作的各个阶段中的一个。在伪栅电极230的相对侧面上形成侧壁间隔件240。侧壁间隔件240包括诸如氧化硅、氮化硅和氮氧化硅的绝缘材料的一层或多层。此外，在鳍结构210的源极/漏极区上方形成源极/漏极外延层250。源极/漏极外延层250包括用于n型FET的SiP、SiAs、SiGeP、SiGeAs、GeP、GeAs、和/或SiGeSn或其他合适的材料，以及用于p型FET的SiB、SiGa、SiGeB、SiGeGa、GeB、GeGa、和/或SiGeSn或其他合适的材料。在一些实施例中，源极/漏极外延层250的厚度在约3nm至约8nm的范围内。在一些实施例中，在源极/漏极外延层250上方形成诸如硅化物层的合金层。
图11A示出了透视图，图11B是沿着Y方向的截面图，图11C是沿着X方向的截面图，图11A至图11C示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图11A至图11C所示，随后，形成接触蚀刻停止层(CESL)245和层间介电层260，并且执行诸如CMP操作的平坦化操作，以暴露伪栅电极230的上表面。
在一些实施例中，CESL层245由诸如SiN和SiON的氮化硅基材料制成，并且层间介电层260由诸如SiO2或低k材料的氧化硅基材料制成。在一些实施例中，在形成层间介电层之后执行退火操作。
图12A示出了透视图，图12B是沿着Y方向的截面图，图12C是沿着X方向的截面图，图12A至图12C示出了根据本发明的实施例的制造操作的各个阶段中的一个。如图12A至图12C所示，然后，通过使用干法和/或湿法蚀刻来去除伪栅电极230和伪栅极介电层215，从而形成栅极间隔265。此外，如图12A至图12C所示，在栅极间隔265中形成界面层271和铁电介电层270。在一些实施例中，在界面层271和介电层270之间形成晶种介电层(未示出)。如上所述，界面层271由氧化硅制成，晶种介电层由ZrO2制成，介电层270是Zr掺杂的HfO2层。
图13A示出了透视图，图13B是沿着Y方向的截面图，图13C是沿着X方向的截面图，图13A至图13C示出了根据本发明的实施例的制造操作的各个阶段中的一个。然后，与图2A至图3F所描述的操作类似的，形成覆盖层281(参见图13D)，并且执行退火操作以将非晶HfO2层转化为正交晶系HfO2层。此外，如图13A至图13C所示，形成栅电极280。可以使用合适的工艺(诸如ALD、CVD、PVD、电镀或它们的组合)形成覆盖层和栅电极。在形成用于栅电极的导电材料之后，执行诸如CMP的平坦化操作以去除层间介电层260之上的多余材料。
图13D示出了图13C的鳍结构的顶部的放大的截面图。在一些实施例中，硅衬底200是(100)衬底，因此鳍结构210的顶部具有(100)取向并且鳍结构210的侧面具有(110)取向。在鳍结构210上形成界面层271，在界面层271上形成铁电介电层270，并且在铁电层270上形成与图2A至图3F的覆盖层40类似的覆盖层281。
如上所述，铁电介电层270是例如Zr掺杂的HfO2层。Zr掺杂的HfO2的极化P平行于正交晶系结构的c轴。当Zr掺杂的HfO2为(111)取向时，总极化为P/√3。
在本发明中，由于使用覆盖层40/281和/或晶种介电层25来控制Zr掺杂的HfO2层的晶体取向，所以，如图13D所示，在鳍结构210的顶面和侧面上形成的Zr掺杂的HfO2层的晶粒取向为(111)。可以通过进动电子衍射(PED)技术确定特定晶粒的正交晶相识别和(111)取向识别。因此，通过控制掺杂的HfO2的极化与来自栅电极280所有方向的外部电场平行，可以实现最大的铁电效应。
在形成栅极结构之后，执行进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
图14A至图14D示出了根据本发明的一些实施例的NC FinFET的其他的制造操作。在各种视图和说明性实施例中，相同的附图标记用于表示相同的元件。应该理解，可以在图14A至图15D所示的工艺之前、期间和之后提供额外的操作，对于方法的另外的实施例，下面描述的一些操作可以被替换或去除。操作/工艺的顺序可以互换。可以在以下实施例中采用与以上图1A、图2A-图3F和图7A-图13C中描述的实施例相同或相似的材料、配置、尺寸和/或工艺，并且可以省略其详细说明。
如图14A所示，通过使用硬掩模图案312来图案化鳍结构320，并且形成隔离绝缘层325。如图14B所示，然后，在鳍结构320上方形成伪栅极介电层(未示出)和多晶硅层332，并且进一步在多晶硅层332上形成硬掩模图案334。硬掩模图案334包括诸如氧化硅和氮化硅的绝缘材料的一层或多层。
通过使用硬掩模图案334作为蚀刻掩模，将多晶硅层332图案化为伪栅电极332。如图14C所示，此外，在伪栅电极332的相对侧面上形成侧壁间隔件336，并且形成层间介电层342。侧壁间隔件336包括诸如氧化硅、氮化硅和氧氮化硅的绝缘材料的一层或多层，层间介电层342包括诸如氧化硅基材料(诸如二氧化硅(SiO2)和SiON)的绝缘材料的一层或多层。侧壁间隔件336的材料和层间介电层342的材料彼此不同，以使得可以选择性地蚀刻这些层中的每一个。在一个实施例中，侧壁间隔件336由SiOCN、SiCN或SiON制成，层间介电层342由SiO2制成。
如图14D所示，然后，通过使用干法蚀刻和/或湿法蚀刻来去除伪栅电极332和伪栅极介电层，从而形成栅极间隔333。
如图15A和图15B所示，在栅极间隔中，形成第一栅极介电层303和第一栅电极304。在第一栅极介电层303上方形成导电材料之后，执行诸如CMP的平坦化操作以形成第一栅电极304。第一栅极介电层303例如由高k介电材料制成，第一栅电极304例如由诸如TiN或其他金属材料的导电材料制成。此外，执行回蚀刻操作以减小第一栅极介电层303和第一栅电极304的高度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适工艺形成导电材料。
如图15C和图15D所示，然后，在栅极间隔333中形成铁电介电层305和第二栅电极306。通过参照图2A至图3F描述的操作形成铁电介电层305。在铁电介电层305上方形成导电材料。如图15C和图15D所示，在铁电介电层305上方形成导电材料之后，执行诸如CMP的平坦化操作以形成第二栅电极306。
在形成栅极结构之后，执行进一步的CMOS工艺以形成诸如额外的层间介电层、接触件/通孔、互连金属层和钝化层等的各种部件。
美国专利申请第15/476,221号和第15/447,479号描述了用于制造MIMIS NC FET的其他方法和结构，每一个申请中的其全部内容通过引用结合于此。例如，一些实施例公开了用于具有亚阈值摆幅改进的多阈值电压负电容鳍式场效应晶体管(NC-FinFET)的嵌入式铁电金属-绝缘体-金属(MIM)电容器结构，以及用于将多阈值电压NC-FinFET和FinFET集成在单个芯片中的混合后栅极制造方法。
随着晶体管尺寸的按比例缩小，电压(例如，电源电压)的持续按比例缩小对于超低功率器件是相当重要的。然而，电压按比例缩小将遇到60mV/dec的亚阈值摆幅的物理限制的瓶颈，伴随着更高的关态漏电流。在MOSFET的栅电极(内部栅极)上引入负铁电金属-绝缘体-金属(MIM)电容器的NC-FET将克服这个问题。
NC-FET的示例性结构如图16所示。NC-FET包括衬底1200、沟道1201以及源极和漏极1202。源极和漏极1202适当地掺杂有杂质。此外，源极和漏极以及沟道(有源区域)由隔离绝缘层围绕，诸如，由例如氧化硅制成的浅沟槽隔离(STI)。
第一栅极介电层1203设置在沟道1201上方。在一些实施例中，第一栅极介电层1203由诸如氧化硅的氧化物或氮氧化硅制成。在其它实施例中，第一栅极介电层1203包括一个或多个高k介电(氧化物)层(例如，具有大于约3.9的介电常数)。
用作内部栅极的第一栅电极1204设置在第一栅极介电层1203上。第一栅电极204可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。在一些实施例中，第一栅电极1204包括选自TiN、WN、TaN和Ru的组的金属。可以使用诸如Ti-Al、Ru-Ta、Ru-Zr、Pt-Ti、Co-Ni和Ni-Ta的金属合金和/或可以使用诸如WNx、TiNx、MoNx、TaNx和TaSixNy的金属氮化物。在一些实施例中，TiN用作第一栅电极1204。
由铁电材料制成的第二栅极介电层1205形成在第一栅电极1204上。
此外，用作外部栅极的第二栅电极1206设置在第二栅极介电层1205上。第二栅电极1206可以是选自W、Cu、Ti、Ag、Al、TiAl、TiAlN、TaC、TaCN、TaSiN、Mn、Co、Pd、Ni、Re、Ir、Ru、Pt和Zr的组的金属。第二栅电极1206由与第一栅电极1204相同的材料或不同的材料制成。
沟道1201、栅极介电层1203和第一栅电极1204构成MOS(金属氧化物半导体)结构并且第一栅电极1204、铁电层1205和第二栅电极1206构成MIM(金属-绝缘体-金属)结构。
由第一栅电极1204、铁电层1205和第二栅电极1206形成的铁电MIM电容器两端的电压(VFE)由铁电方程：VFE＝(2αQ+4βQ3)*TFE计算，其中，α和β是各向异性常数，Q是表面电荷密度并且TFE是铁电层厚度。当在铁电MIM电容器上施加电压时，内部栅极(层1204)电压由于铁电MIM电容器两端的感应负电压而被放大，产生用于NC-FET的低于60mV/dec的亚阈值摆幅。即使当铁电MIM电容器与MOSFET串联连接时，本征MOSFET的传输物理结构也仍保持不变。NC-FET的主要性能增益是亚阈值摆幅的减小，这不仅提供了更小的电压的益处，而且也提供了更低的关态漏电流的益处。
当通过先栅极工艺流程形成FET时，栅极介电层可能由于随后的工艺而退化，包括引起不受控制的阈值电压、更高的栅极漏电流和不充分的可靠性问题的高温热处理。相反，在后栅极工艺流程中，由于低的热预算，可以实现可调节的阈值电压和更好的栅极电介质质量。
应该理解的是，并非所有的优点都必须在此讨论，没有特定的优点是所有的实施例或示例都需要的，并且，其他的实施例或示例可以提供不同的优点。
例如，在本发明中，将具有正交晶相的掺杂的HfO2用于NC FET。通过在退火操作期间使用覆盖金属层，可以有效地将沉积的HfO2层的非晶结构转化为正交晶体结构。与其他钙钛矿铁电膜(诸如，PZT或BaTiO3)相比，本文公开的铁电HfO2可以保持极化不衰减至3nm。
根据本发明的一个方面，在制造负电容结构的方法中，在衬底上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。在介电层上方形成第二金属层。在冷却操作之后，介电层变变为包括正交晶相的铁电介电层，以及第一金属层包括(111)取向的晶体层。在一个或多个上述或以下的实施例中，铁电介电层包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr的组中的一种或多种的HfO2。在一个或多个上述或以下的实施例中，铁电介电层包括掺杂有Zr的HfO2并且包括(111)取向的晶体层。在一个或多个上述或以下的实施例中，在惰性气体环境中在700℃至1000℃范围内的温度下执行退火操作。在一个或多个上述或以下的实施例中，在冷却操作之后形成第二金属层。在一个或多个上述或以下的实施例中，第一金属层包括掺杂有Si的TiN。在一个或多个上述或以下的实施例中，第二金属层是TaN。在一个或多个上述或以下的实施例中，形成介电层包括在衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层。在一个或多个上述或以下的实施例中，形成的介电层是非晶的。
根据本发明的另一个方面，在制造负电容结构的方法中，在衬底上方形成晶种介电层。在晶种介电层上方形成介电层。在介电层上方形成第一金属层。在形成第一金属层之后，执行退火操作，随后执行冷却操作。在冷却操作之后，介电层变为包括正交晶相的铁电介电层，并且晶种介电层变为包括正交晶相的铁电介电层。在一个或多个上述或以下的实施例中，晶种介电层是ZrO2。在一个或多个上述或以下的实施例中，介电层包括具有Zr的HfO2。在一个或多个上述或以下的实施例中，形成介电层包括在衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层。在一个或多个上述或以下的实施例中，在惰性气体环境中在700℃至1000℃范围内的温度下执行退火操作。在一个或多个上述或以下的实施例中，第一金属层包括掺杂有Si的TiN。在一个或多个上述或以下的实施例中，在该方法中，进一步在介电层上方形成第二金属层。在一个或多个上述或以下的实施例中，在冷却操作之后形成第二金属层。在一个或多个前述或以下实施例中，在该方法中，在形成晶种介电层之前，进一步在衬底上方形成界面氧化物层。
根据本发明的又一个方面，在制造负电容鳍式场效应晶体管(NC-FinFET)的方法中，在鳍结构上方形成伪栅极结构。在鳍结构上方的伪栅极结构的相对的侧面形成源极/漏极结构。在源极/漏极结构上方形成层间介电层。去除伪栅极结构，从而暴露鳍结构的沟道区。在暴露的鳍结构上方形成界面层。在界面层上方形成介电层。在形成介电层之后，执行退火操作，随后执行冷却操作。形成包括一个或多个金属层的栅电极。在冷却操作之后，介电层变为包括正交晶相的铁电介电层。提供位于界面层与介电层之间的底部晶体结构控制层和位于介电层与栅电极之间的顶部晶体结构控制层之中的至少一个。在一个或多个前述或以下实施例中，介电层包括Zr掺杂的HfO2。
根据本申请的一个方面，负电容结构包括由半导体制成的沟道层，设置在沟道层上方的铁电介电层以及设置在铁电介电层上方的栅电极层。铁电介电层包括(111)取向的正交晶体。在一个或多个上述或以下的实施例中，铁电介电层包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr的组中的一种或多种的HfO2。在一个或多个上述或以下的实施例中，铁电介电层包括掺杂有Zr的HfO2并且包括(111)取向的晶体层。通过PED技术可以检测具体晶粒的正交晶相识别和(111)取向识别。在一个或多个上述或以下的实施例中，铁电介电层还包括2-5mol％的量的Ti。在一个或多个上述或以下的实施例中，铁电介电层还包括5-7mol％的量的Al。在一个或多个上述或以下的实施例中，栅电极层包括与铁电介电层接触的Si掺杂TiN层。在一个或多个上述或以下的实施例中，Si掺杂TiN层是(111)取向的。在一个或多个上述或以下的实施例中，负电容结构还包括设置在沟道层上的界面层和设置在界面层上的晶种介电层。在一个或多个上述或以下的实施例中，晶种介电层包括ZrO2。
根据本申请的另一个方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层，设置在沟道层上方的界面层，设置在界面层上方的铁电介电层，以及设置在铁电介电层上方的栅电极层。铁电介电层包括(111)取向的正交晶体。在一个或多个上述或以下的实施例中，铁电介电层包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr的组中的一种或多种的HfO2。在一个或多个上述或以下的实施例中，铁电介电层包括HfZrO2。在一个或多个上述或以下的实施例中，形成位于界面层与介电层之间的底部晶体结构控制层和位于介电层与栅电极之间的顶部晶体结构控制层之中的至少一个。在一个或多个上述或以下的实施例中，底部晶体结构控制层包括ZrO2。在一个或多个上述或以下的实施例中，顶部晶体结构控制层包括Si掺杂TiN。在一个或多个上述或以下的实施例中，铁电介电层还包括2-5mol％的量的Ti。在一个或多个上述或以下的实施例中，NC-FET是n型FET，并且功函调整层包括TiAl。在一个或多个上述或以下的实施例中，铁电介电层还包括5-7mol％的量的Al。
根据本申请的又一个方面，负电容场效应晶体管(NC-FET)包括由半导体制成的沟道层，设置在沟道层上方的第一介电层，设置在第一介电层上方的第一导电层，设置在第一导电层上方的第二介电层，以及设置在第二介电层上方的栅电极层。铁电介电层包括(111)取向的正交晶体。在一个或多个上述或以下的实施例中，NC-FET还包括设置在沟道层上方的界面层。提供位于界面层与第一介电层之间的底部晶体结构控制层和位于第一介电层与第一导电层之间的顶部晶体结构控制层之中的至少一个。
根据本发明的一些实施例，提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成介电层；在所述介电层上方形成第一金属层；在形成所述第一金属层之后，执行退火操作，随后执行冷却操作；以及在所述介电层上方形成第二金属层，其中：在所述冷却操作之后，所述介电层变为包括正交晶相的铁电介电层，以及所述第一金属层包括(111)取向的晶体层。
在上述方法中，所述铁电介电层包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr的组中的一种或多种的HfO2。
在上述方法中，所述铁电介电层包括掺杂有Zr的HfO2并且包括(111)取向的晶体层。
在上述方法中，在惰性气体环境中在700℃至1000℃范围内的温度下执行所述退火操作。
在上述方法中，在所述冷却操作之后形成所述第二金属层。
在上述方法中，所述第一金属层包括掺杂有Si的TiN。
在上述方法中，所述第二金属层是TaN。
在上述方法中，形成介电层包括：在衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层。
在上述方法中，形成的所述介电层是非晶的。
根据本发明的另一些实施例，还提供了一种制造负电容结构的方法，所述方法包括：在衬底上方形成晶种介电层；在所述晶种介电层上方形成介电层；在所述介电层上方形成第一金属层；以及在形成所述第一金属层之后，执行退火操作，随后执行冷却操作，其中：在所述冷却操作之后，所述介电层变为包括正交晶相的铁电介电层，并且所述晶种介电层变为包括正交晶相的铁电介电层。
在上述方法中，所述晶种介电层是ZrO2。
在上述方法中，所述介电层包括含有Zr的HfO2。
在上述方法中，形成介电层包括在衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层。
在上述方法中，在惰性气体环境中在700℃至1000℃范围内的温度下执行所述退火操作。
在上述方法中，所述第一金属层包括掺杂有Si的TiN。
在上述方法中，还包括：在所述介电层上方形成第二金属层。
在上述方法中，在所述冷却操作之后形成所述第二金属层。
在上述方法中，还包括：在形成所述晶种介电层之前，在所述衬底上方形成界面氧化物层。
根据本发明的又一些实施例，还提供了一种负电容场效应晶体管(NCFET)，包括：沟道层，由半导体制成；铁电介电层，设置在所述沟道层上方；以及栅电极层，设置在所述铁电介电层上方，其中，所述铁电介电层包括(111)取向的正交晶体。
在上述负电容场效应晶体管中，所述铁电介电层包括掺杂有Zr的HfO2。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种制造负电容结构的方法，所述方法包括：
在衬底上方形成介电层，形成所述介电层包括：在所述衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层；
在所述介电层上方形成第一金属层；
在形成所述第一金属层之后，执行退火操作，随后执行冷却操作；以及
在所述介电层上方形成第二金属层，其中：
在所述冷却操作之后，所述介电层变为包括正交晶相的单层铁电介电层，以及
所述第一金属层包括(111)取向的晶体层，所述第一金属层包括掺杂有Si的TiN的单层。
2.根据权利要求1所述的方法，其中，所述铁电介电层包括掺杂有选自Si、Zr、Al、La、Y、Gd和Sr的组中的一种或多种的HfO2。
3.根据权利要求1所述的方法，其中，所述铁电介电层包括掺杂有Zr的HfO2并且包括(111)取向的晶体层。
4.根据权利要求1所述的方法，其中，在惰性气体环境中在700℃至1000℃范围内的温度下执行所述退火操作。
5.根据权利要求1所述的方法，其中，在所述冷却操作之后形成所述第二金属层。
6.根据权利要求1所述的方法，其中，所述铁电介电层包括掺杂有Ti的HfZrO2。
7.根据权利要求1所述的方法，其中，所述第二金属层是TaN。
8.根据权利要求1所述的方法，其中，在300℃至400℃范围内的温度下进行原子层沉积(ALD)形成所述第二金属层。
9.根据权利要求1所述的方法，其中，形成的所述介电层是非晶的。
10.一种制造负电容结构的方法，所述方法包括：
在衬底上方形成晶种介电层；
在所述晶种介电层上方形成介电层，形成介电层包括在衬底上方交替地形成一个或多个HfO2层以及一个或多个ZrO2层；
在所述介电层上方形成第一金属层；以及
在形成所述第一金属层之后，执行退火操作，随后执行冷却操作，其中：
在所述冷却操作之后，所述介电层变为包括正交晶相的单层铁电介电层，并且所述晶种介电层变为包括正交晶相的铁电介电层。
11.根据权利要求10所述的方法，其中，所述晶种介电层是ZrO2。
12.根据权利要求10所述的方法，其中，所述介电层包括含有Zr的HfO2。
13.根据权利要求10所述的方法，其中，所述第一金属层包括(111)和(220)取向的晶粒。
14.根据权利要求10所述的方法，其中，在惰性气体环境中在700℃至1000℃范围内的温度下执行所述退火操作。
15.根据权利要求10所述的方法，其中，所述第一金属层包括掺杂有Si的TiN。
16.根据权利要求10所述的方法，还包括：在所述介电层上方形成第二金属层。
17.根据权利要求16所述的方法，其中，在所述冷却操作之后形成所述第二金属层。
18.根据权利要求10所述的方法，还包括：在形成所述晶种介电层之前，在所述衬底上方形成界面氧化物层。
19.一种负电容场效应晶体管(NCFET)，包括：
沟道层，由半导体制成；
铁电介电层，设置在所述沟道层上方；以及栅电极层，设置在所述铁电介电层上方，所述栅电极层包括与所述铁电介电层接触的第一金属层，所述第一金属层包括(111)和(220)取向的晶粒，
其中，所述铁电介电层包括包含(111)取向的正交晶体的单层HfZrO2。
20.根据权利要求19所述的负电容场效应晶体管，其中，所述铁电介电层包括掺杂有Zr的HfO2，所述栅电极层覆盖所述铁电介电层的所有暴露表面。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112786438A (zh) * 2019-11-11 2021-05-11 上海新微技术研发中心有限公司 半导体器件及其栅极结构的形成方法
KR20210081180A (ko) 2019-12-23 2021-07-01 삼성전자주식회사 전자 소자 및 그 제조방법
KR102314131B1 (ko) * 2020-01-16 2021-10-18 한양대학교 산학협력단 강유전체 커패시터 소자 및 그 제조 방법
US11508753B2 (en) * 2020-02-24 2022-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded ferroelectric FinFET memory device
US11264498B2 (en) * 2020-06-15 2022-03-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of fabricating the same
US11302529B2 (en) * 2020-07-09 2022-04-12 Taiwan Semiconductor Manufacturing Company Ltd. Seed layer for ferroelectric memory device and manufacturing method thereof
WO2022035618A1 (en) * 2020-08-10 2022-02-17 Tokyo Electron Limited Methods for forming dielectric materials with selected polarization for semiconductor devices
US11978798B2 (en) * 2020-11-04 2024-05-07 Samsung Electronics Co., Ltd. Semiconductor device
US20220140147A1 (en) * 2020-11-04 2022-05-05 Samsung Electronics Co., Ltd. Thin film structure and semiconductor device comprising the same
KR20220099030A (ko) * 2021-01-05 2022-07-12 삼성전자주식회사 캐패시터 및 캐패시터를 포함하는 반도체 소자를 제조하기 위한 방법들
US11690228B2 (en) * 2021-02-25 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Annealed seed layer to improve ferroelectric properties of memory layer
US11769815B2 (en) * 2021-03-05 2023-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Carrier barrier layer for tuning a threshold voltage of a ferroelectric memory device
TWI775427B (zh) * 2021-05-07 2022-08-21 財團法人工業技術研究院 鐵電記憶體
US20220367493A1 (en) * 2021-05-12 2022-11-17 Taiwan Semiconductor Manufacturing Co., Ltd. Interface film to mitigate size effect of memory device
KR20220164862A (ko) 2021-06-04 2022-12-14 한양대학교 산학협력단 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법
US20230207381A1 (en) * 2021-12-29 2023-06-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor devices and semiconductor devices
US20230292526A1 (en) * 2022-03-11 2023-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Memory Device Structure and Manufacturing Method Thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027074A (en) * 1974-08-19 1977-05-31 Leco Corporation Process for producing ferroelectric crystalline material
CN101645446A (zh) * 2007-09-05 2010-02-10 奇梦达股份公司 具有介电层的集成电路
CN105556658A (zh) * 2013-09-13 2016-05-04 美光科技公司 形成铁电存储器单元的方法及相关半导体装置结构

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2924574B2 (ja) 1993-05-31 1999-07-26 富士ゼロックス株式会社 配向性強誘電体薄膜素子
US6503763B2 (en) 2001-03-27 2003-01-07 Sharp Laboratories Of America, Inc. Method of making MFMOS capacitors with high dielectric constant materials
US6531325B1 (en) 2002-06-04 2003-03-11 Sharp Laboratories Of America, Inc. Memory transistor and method of fabricating same
US8841648B2 (en) * 2010-10-14 2014-09-23 Sandisk 3D Llc Multi-level memory arrays with memory cells that employ bipolar storage elements and methods of forming the same
US9368182B2 (en) * 2013-12-09 2016-06-14 Fraunhofer-Gesellschaft Zur Foerderung Der Angewandten Forschung E.V. Memory cell
US9269785B2 (en) 2014-01-27 2016-02-23 Globalfoundries Inc. Semiconductor device with ferroelectric hafnium oxide and method for forming semiconductor device
US9299799B2 (en) * 2014-06-10 2016-03-29 International Business Machines Corporation Semiconductor devices containing an epitaxial perovskite/doped strontium titanate structure
KR101701145B1 (ko) 2015-01-19 2017-02-01 한국과학기술원 네거티브 커패시턴스 로직 디바이스, 이를 포함하는 클럭 생성기 및 클럭 생성기의 동작 방법
US9691871B1 (en) * 2015-12-18 2017-06-27 Stmicroelectronics (Crolles 2) Sas Process for forming a layer of equiaxed titanium nitride and a MOSFET device having a metal gate electrode including a layer of equiaxed titanium nitride
US9793397B1 (en) * 2016-09-23 2017-10-17 International Business Machines Corporation Ferroelectric gate dielectric with scaled interfacial layer for steep sub-threshold slope field-effect transistor

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4027074A (en) * 1974-08-19 1977-05-31 Leco Corporation Process for producing ferroelectric crystalline material
CN101645446A (zh) * 2007-09-05 2010-02-10 奇梦达股份公司 具有介电层的集成电路
CN105556658A (zh) * 2013-09-13 2016-05-04 美光科技公司 形成铁电存储器单元的方法及相关半导体装置结构

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