KR20220164862A - 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명은 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것, 상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것, 상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것, 상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것, 및 상기 수직 채널 구조체들에 대한 열처리 공정 및 냉각 공정을 수행하는 것을 포함하되, 각각의 상기 수직 채널 구조체들을 형성하는 것은 상기 채널 홀들 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴을 형성하는 것, 및 상기 데이터 저장 패턴의 측벽을 덮는 수직 반도체 패턴을 형성하는 것을 포함하고, 상기 데이터 저장 패턴은 단일층 구조의 강유전체 박막으로 형성되고, 상기 냉각 공정의 냉각 속도는 -180도/sec 내지 -90도/sec인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법 및 이에 따라 제조된 3차원 반도체 메모리 장치를 개시한다.
Description
본 발명은 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것으로, 보다 구체적으로 열처리 후의 담금질(quenching) 기반 급냉을 통해 강유전성이 향상된 강유전체 박막의 제조 방법, 이를 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
한편, 일부 유전체는 외부 전계의 인가가 끝나도 분극이 남는 경우가 있는데, 이러한 성질을 강유전성이라 하며 강유전성을 갖는 물질을 강유전체라고 한다. 또한, 외부 전계 인가가 끝난 상태에서 남은 분극을 잔류 분극이라고 한다. 잔류 분극의 방향은 외부 전계의 방향에 의존한다. 강유전체 박막의 표면에 수직으로 미치는 전계의 방향을 180도 바꿔 논리 값이 1과 0에 대응하는 잔류 분극을 일으킬 수 있다. 이 원리는 비휘발성 메모리 장치에 적용될 수 있다. 이에 따라, 강유전체 박막을 이용한 비휘발성 메모리 장치, 그 중에서도 집적도가 증가된 3차원 반도체 메모리 장치에 대한 연구가 활발히 진행되고 있다.
본 발명의 일 기술적 과제는 강유전성이 향상된 강유전체 박막의 제조 방법, 이를 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 해당 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것, 상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것, 상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것, 상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것, 및 상기 수직 채널 구조체들에 대한 열처리 공정 및 냉각 공정을 수행하는 것을 포함하되, 각각의 상기 수직 채널 구조체들을 형성하는 것은 상기 채널 홀들 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴을 형성하는 것, 및 상기 데이터 저장 패턴의 측벽을 덮는 수직 반도체 패턴을 형성하는 것을 포함하고, 상기 데이터 저장 패턴은 단일층 구조의 강유전체 박막으로 형성되고, 상기 냉각 공정의 냉각 속도는 -180도/sec 내지 -90도/sec일 수 있다.
상기 냉각 공정은 상기 수직 채널 구조체들을 담금질(quenching) 기반 급냉하는 것일 수 있다.
상기 담금질은 이온이 제거된 초순수(deionized water; DI water) 내에 넣는 것일 수 있다.
상기 열처리 공정은 제1 시간 간격 동안 제1 온도까지 가열하는 것 및 제2 시간 간격 동안 제1 온도를 유지하는 것을 포함할 수 있다.
상기 제1 온도는 350도 내지 900도이고, 상기 열처리 공정의 가열 속도(ramping rate)는 17.5도/sec 내지 45도/sec일 수 있다.
상기 열처리 공정 및 상기 냉각 공정은 상기 게이트 전극들을 형성하는 것 이후에 수행될 수 있다.
상기 분리 트렌치에 의해 노출되는 상기 기판 내에 공통 소스 영역을 형성하는 것, 및 상기 분리 트렌치의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서로 둘러싸인 상기 분리 트렌치의 내부 공간을 채우는 공통 소스 플러그를 형성하는 것을 더 포함할 수 있다.
상기 수직 채널 구조체들을 형성하는 것은 상기 수직 반도체 패턴의 상부를 리세스시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질을 채우는 것을 통해 도전 패드를 형성하는 것을 더 포함할 수 있다.
상기 채널 홀들을 형성하는 것 및 상기 수직 채널 구조체들을 형성하는 것 사이에, 상기 채널 홀들의 하부에 하부 에피택셜층들을 형성하는 것을 더 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위하여 본 발명의 실시예들에 따른 강유전체 박막을 포함하는 3차원 반도체 메모리 장치는 기판, 상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체, 및 상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되, 상기 수직 채널 구조체들 각각은 상기 채널 홀들의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴, 및 상기 데이터 저장 패턴의 측벽을 덮는 수직 반도체 패턴을 포함하고, 상기 데이터 저장 패턴은 단일층 구조의 강유전체 박막이고, 상기 데이터 저장 패턴의 잔류 분극 값의 2배는 80 μC/cm2 내지 120 μC/cm2이고, 항전계 값의 2배는 9 MV/cm 내지 10 MV/cm일 수 있다.
상기 데이터 저장 패턴은 Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함할 수 있다.
상기 수직 반도체 패턴은 상기 데이터 저장 패턴과 열팽창 계수가 다른 물질을 포함할 수 있다.
상기 수직 반도체 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함할 수 있다.
상기 데이터 저장 패턴은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 갖고, 상기 수직 반도체 패턴은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다.
상기 데이터 저장 패턴의 평균 입자 반경(average grain radius)은 2.9 nm 내지 3.1 nm일 수 있다.
상기 데이터 저장 패턴의 사방정상 비율은 50 % 내지 60 %일 수 있다.
상기 데이터 저장 패턴의 상기 잔류 분극 값 및 상기 항전계 값은 상기 데이터 저장 패턴에 1 kHz의 주파수를 갖는 전압이 인가된 경우에 측정될 수 있다
상기 적층 구조체는 복수로 제공되고, 상기 3차원 반도체 메모리 장치는 상기 적층 구조체들 사이에서 제1 방향으로 연장되는 분리 트렌치 내에 제공되는 공통 소스 플러그를 더 포함하되, 상기 적층 구조체들은 상기 공통 소스 플러그를 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격될 수 있다.
상기 수직 채널 구조체들 각각은 상기 수직 반도체 패턴으로 둘러싸인 공간을 채우는 매립 절연 패턴, 및 상기 수직 반도체 패턴 및 상기 매립 절연 패턴 상의 도전 패드를 더 포함할 수 있다.
상기 데이터 저장 패턴은 열처리 공정 및 냉각 공정을 통해 형성되고, 상기 냉각 공정의 냉각 속도는 -180도/sec 내지 -90도/sec일 수 있다.
본 발명의 실시예들에 따른 강유전체 박막의 제조 방법은 열처리 후의 담금질(quenching) 기반 급냉을 통해 산화물 박막의 강유전성을 향상시킬 수 있다. 상기 제조 방법에 따라 제조된 강유전체 박막은 상대적으로 빠른 냉각 속도에 의해 사방정상 구조를 보다 잘 유지할 수 있고, 높은 잔류 분극(Pr) 값 및 항전계(Ec) 값을 가질 수 있으며, 이에 따라 멀티비트(multi-bit) 메모리 소자에 이용될 수 있다.
또한, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 사방정상 구조를 보다 잘 유지하며 높은 잔류 분극(Pr) 값 및 항전계(Ec) 값을 갖는 단일층 구조의 데이터 저장 패턴을 포함할 수 있고, 이에 따라 전기적 특성 및 신뢰성이 개선될 수 있다.
도 1은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도이다.
도 2는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예에 따른 냉각 공정과 비교예들에 따른 냉각 공정의 차이를 비교하여 설명하기 위한 그래프이다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6d 및 도 8d는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 그래프들이다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 사진들이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 설명하기 위한 그래프들이다.
도 10은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 간략 회로도이다.
도 11은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 12는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 13 내지 도 18은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로, 각각 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 2는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예에 따른 냉각 공정과 비교예들에 따른 냉각 공정의 차이를 비교하여 설명하기 위한 그래프이다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6d 및 도 8d는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 그래프들이다.
도 7a 내지 도 7c 및 도 8a 내지 도 8c는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 사진들이다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 설명하기 위한 그래프들이다.
도 10은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 간략 회로도이다.
도 11은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다.
도 12는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 13 내지 도 18은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로, 각각 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다.
본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러 가지 형태로 구현될 수 있고 다양한 수정 및 변경을 가할 수 있다. 단지, 본 실시예의 설명을 통해 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 설명의 편의를 위하여 각 구성 요소의 비율은 과장되거나 축소될 수 있다.
본 명세서에서 사용된 용어는 실시예를 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 또한 본 명세서에서 사용되는 용어들은 다르게 정의되지 않는 한, 해당 기술 분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.
본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 ‘포함한다(comprises)’ 및/또는 ‘포함하는(comprising)’은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 명세서에서 제1, 제2 등의 용어가 다양한 영역, 방향, 형상 등을 기술하기 위해서 사용되었지만, 이들 영역, 방향, 형상이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역, 방향 또는 형상을 다른 영역, 방향 또는 형상과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에서 제1 부분으로 언급된 부분이 다른 실시예에서는 제2 부분으로 언급될 수도 있다. 여기에 설명되고 예시되는 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 강유전체 박막의 제조 방법, 이를 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치 및 이의 제조 방법에 대하여 상세히 설명한다.
도 1은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 단면도이다. 도 2는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 설명하기 위한 흐름도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 강유전체 박막의 제조 방법은 기판(10) 상에 산화물 박막(20)을 형성하는 것(S100), 산화물 박막(20)을 열처리하는 것(S200) 및 열처리된 산화물 박막(20)을 냉각하는 것(S300)을 포함할 수 있다.
본 발명에 따른 강유전체 박막의 제조 방법은 기판(10) 상에 산화물 박막(20)을 형성하는 것(S100)과 산화물 박막(20)을 열처리하는 것(S200) 사이에, 산화물 박막(20) 상에 차례로 제1 도전층(30) 및 제2 도전층(40)을 형성하는 것을 더 포함할 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않는다. 본 발명에 따른 강유전체 박막의 제조 방법은, 일 예로, 기판(10) 상에 산화물 박막(20)을 형성하는 것(S100) 이전에, 기판(10)의 상면을 세척하는 것을 더 포함할 수도 있다. 본 발명에 따른 강유전체 박막의 제조 방법은, 다른 일 예로, 기판(10) 상에 제3 도전층을 형성하는 것을 더 포함할 수도 있다. 본 발명에 따른 강유전체 박막의 제조 방법은, 다른 일 예로, 산화물 박막(20) 상에 차례로 제1 도전층(30) 및 제2 도전층(40)을 형성하는 것 이후에, 제2 도전층(40) 상에 마스크 패턴을 형성하는 것 및 포토리소그래피 공정을 통해 제1 도전층(30) 및 제2 도전층(40)을 패터닝하는 것을 더 포함할 수도 있다. 이하에서, 산화물 박막(20) 상에 차례로 제1 도전층(30) 및 제2 도전층(40)을 형성하는 것을 포함하는 강유전체 박막의 제조 방법 및 이를 통해 제조된 강유전체 박막의 특성에 대하여 설명한다.
기판(10)은 반도체 기판일 수 있다. 기판(10)은, 예를 들어, Si, SiGe, Ge, Poly-Si, SOI, GaAs, InP, InGaAs, IGZO, IGO, GaN 또는 SiC 중 적어도 하나를 포함할 수 있다.
산화물 박막(20)은, 예를 들어, 원자 층 증착(atomic layer deposition; ALD) 공정을 통해 형성될 수 있다. 산화물 박막(20)은, 예를 들어, Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물이 도핑된 HfO2 또는 ZrO2 중 어느 하나의 산화물을 포함할 수 있다. 다시 말하면, 기판(10) 상에 산화물 박막(20)을 형성하는 것은 기판(10) 상에 HfO2 또는 ZrO2 중 어느 하나의 산화물을 원자 층 증착 공정을 통해 증착하는 것 및 Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물을 첨가하는 것을 포함할 수 있다. 이하에서, 산화물 박막(20)은 Al이 도핑된 HfO2를 포함하는 경우에 대하여 설명하나 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않는다.
제1 도전층(30) 및 제2 도전층(40) 각각은, 예를 들어, 스퍼터 공정 또는 플라즈마 원자 층 증착(plasma-enhanced atomic layer deposition; PEALD) 공정을 통해 형성될 수 있다. 산화물 박막(20)과 직접 접촉하는 제1 도전층(30)의 열팽창 계수는 산화물 박막(20)의 열팽창 계수와 다를 수 있다. 제1 도전층(30) 및 제2 도전층(40) 각각은, 예를 들어, 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, W, Cu, Al 등), 도전성 금속질화물(예를 들어, TiN, TaN 등) 또는 전이금속(예를 들어, Ti, Ta 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 이하에서, 제1 도전층(30)은 TiN을 포함하고 제2 도전층(40)은 W을 포함하는 경우에 대하여 설명하나 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않는다.
산화물 박막(20)을 열처리하는 것(S200)은, 예를 들어, N2 분위기에서 수행될 수 있다. 산화물 박막(20)을 열처리하는 것(S200)은, 예를 들어, 제1 시간 간격 동안 제1 온도까지 산화물 박막(20)을 가열하는 것 및 제2 시간 간격 동안 제1 온도를 유지하는 것을 포함할 수 있다. 제1 온도는, 예를 들어, 약 350도 내지 900도일 수 있다. 가열 속도(ramping rate)는, 예를 들어, 약 17.5도/sec 내지 45도/sec일 수 있다. 도 3을 참조하면, 제1 시간 간격은 약 20초일 수 있고, 제2 시간 간격은 약 10초일 수 있고, 가열 속도는 약 35도/sec일 수 있으며, 제1 온도는 약 700도일 수 있다.
열처리된 산화물 박막(20)을 냉각하는 것(S300)은 산화물 박막(20)을 담금질(quenching) 기반 급냉하는 것일 수 있다. 산화물 박막(20)의 냉각 속도(cooling rate)는, 예를 들어, 약 -180도/sec 내지 -30도/sec일 수 있다. 산화물 박막(20)의 냉각 속도는, 바람직하게는, 약 -180도/sec 내지 -70도/sec, 보다 바람직하게는 약 -180도/sec 내지 -90도/sec일 수 있다. 산화물 박막(20)의 냉각 속도가 -180도/sec보다 빠른 경우에는 열 응력(thermal stress)으로 인해 기판(10)이 손상될 수 있다.
담금질(quenching)은, 예를 들어, 이온이 제거된 초순수(deionized water; DI water) 내에 산화물 박막(20)을 넣는 것을 의미할 수 있으나, 본 발명은 이에 제한되지 않으며 상술한 범위 내의 냉각 속도를 달성할 수 있는 다양한 냉각 공정이 본 발명에 따른 강유전체 박막의 제조 방법에 사용될 수 있다.
산화물 박막(20)은, 열처리 공정(S200) 및 냉각 공정(S300)을 통해, 강유전성(ferroelectricity)을 나타내는 사방정상(orthorhombic phase) 구조를 가질 수 있다. 보다 구체적으로, 산화물 박막(20)과 제1 도전층(30)(또는, 제2 도전층(40))의 열팽창 계수의 차이에 의해 제1 도전층(30)(또는, 제2 도전층(40))에 압축 응력(compressive stress)가 작용할 수 있고, 이에 따라 산화물 박막(20)에 인장 응력(tensile stress)이 작용하여 사방정상(orthorhombic phase)이 형성될 수 있다. 즉, 산화물 박막(20)에 대한 열처리 공정(S200) 및 냉각 공정(S300)에 의해 강유전체 박막이 제조될 수 있다.
상술한 열처리 공정(S200) 및 냉각 공정(S300)을 통해 제조된 강유전체 박막은 사방정상 구조를 보다 잘 유지할 수 있고, 이에 따라 매우 높은 잔류 분극(remnant polarization, Pr) 값 및 항전계(coercive electric field, Ec) 값을 가질 수 있다. 강유전체 박막의 잔류 분극(Pr) 값의 2배(2Pr)는, 예를 들어, 약 80 μC/cm2 내지 120 μC/cm2일 수 있고, 강유전체 박막의 항전계(Ec) 값의 2배(2Ec)는, 예를 들어, 약 9 MV/cm 내지 10 MV/cm일 수 있다. 또한, 강유전체 박막의 사방정상 비율은 약 50 % 내지 60 %일 수 있고, 바람직하게는, 약 54 % 내지 56 %일 수 있다. 강유전체 박막의 평균 입자 반경(average grain radius)은 약 2.5 nm 내지 3.1 nm일 수 있고, 바람직하게는 약 2.9 nm 내지 3.1 nm일 수 있다.
도 3은 본 발명의 실시예에 따른 냉각 공정과 비교예들에 따른 냉각 공정의 차이를 비교하여 설명하기 위한 그래프이다. 가로축은 시간이고 단위는 초(sec)이다. 세로축은 온도이고 단위는 섭씨온도(Celsius; ℃)이다.
도 3을 참조하면, 열처리 공정(S200) 이후에 냉각 공정(S300)이 수행될 수 있다. 이하에서, 본 발명의 실시예에 따른 냉각 공정은 제1 냉각 공정(E1)으로 지칭되고, 제1 비교예에 따른 냉각 공정은 제2 냉각 공정(E2)으로 지칭되며, 제2 비교예에 따른 냉각 공정은 제3 냉각 공정(E3)으로 지칭된다.
제1 냉각 공정(E1)은 상술한 담금질(quenching) 기반 급냉 공정일 수 있고, 제1 냉각 공정(E1)의 냉각 속도는, 예를 들어, 약 -180도/sec 내지 -30도/sec, 바람직하게는, 약 -180도/sec 내지 -70도/sec, 보다 바람직하게는 약 -180도/sec 내지 -90도/sec일 수 있다. 제1 냉각 공정(E1)의 냉각 속도는 제2 냉각 공정(E2)의 냉각 속도 및 제3 냉각 공정(E3)의 냉각 속도보다 빠를 수 있다.
제2 냉각 공정(E2)은 공기 중에서의 냉각 공정(즉, 공냉(air cooling))일 수 있고, 제2 냉각 공정(E2)의 냉각 속도는 약 -5도/sec 내지 -4도/sec, 일 예로 약 -4.3도/sec일 수 있다. 또한, 제3 냉각 공정(E3)은 챔버 내 냉각 공정(즉, 챔버 냉각(chamber cooling))일 수 있고, 제3 냉각 공정(E3)의 냉각 속도는 약 -3도/sec 내지 -2도/sec일 수 있다. 보다 구체적으로, 제3 냉각 공정(E3)은 챔버 내부에서 150도까지 냉각하는 것(E3a) 및 챔버 외부에서 25도까지 냉각하는 것(E3b)을 포함할 수 있다. 챔버 내부에서의 냉각 속도는, 일 예로, 약 -2.3도/sec일 수 있고, 챔버 외부에서의 냉각 속도는, 일 예로, 약 -2.7도/sec일 수 있다.
도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6d 및 도 8d는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 그래프들이다. 도 7a 내지 도 7c 및 도 8a 내지 도 8c는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성과 비교예들에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명하기 위한 사진들이다. 이하에서, 도 4a, 도 4b, 도 5a, 도 5b, 도 6a 내지 도 6d, 도 7a 내지 도 7c 및 도 8a 내지 도 8d를 참조하여 본 발명의 실시예 및 비교예들 각각에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 비교하여 설명한다.
도 4a 및 도 4b를 참조하면, 제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 이력 곡선들(hysteresis loops)이 도시된다. 가로축은 전기장의 세기이고 단위는 MV/cm이다. 세로축은 분극의 세기이고 단위는 μC/cm2이다. 전기장의 세기가 0일 때의 분극의 세기는 잔류 분극(remnant polarization, Pr)이고, 분극의 세기가 0일 때의 전기장의 세기는 항전계(coercive electric field, Ec)이다. 이하에서, 강유전체 박막들의 이력 곡선들은 약 1 kHz의 주파수를 갖는 전압을 인가하여 측정된 것이다.
제1 냉각 공정(E1)을 통해 제조된 강유전체 박막의 이력 곡선에서, 잔류 분극(Pr) 값의 2배(2Pr)는 약 100 μC/cm2이고, 항전계(Ec) 값의 2배(2Ec)는 약 9.5 MV/cm이다. 제2 냉각 공정(E2)을 통해 제조된 강유전체 박막의 이력 곡선에서, 잔류 분극(Pr) 값의 2배(2Pr)는 약 50 μC/cm2이고, 항전계(Ec) 값의 2배(2Ec)는 약 8.8 MV/cm이다. 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막의 이력 곡선에서, 잔류 분극(Pr) 값의 2배(2Pr)는 약 20 μC/cm2이고, 항전계(Ec) 값의 2배(2Ec)는 약 6.4 MV/cm이다. 즉, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막은 제2 냉각 공정(E2) 또는 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막보다 큰 잔류 분극(Pr) 값 및 항전계(Ec) 값을 가질 수 있다.
도 5a 및 도 5b를 참조하면, 제1 및 제2 냉각 공정들(E1, E2)을 통해 제조된 강유전체 박막들 각각의 동작 전기장에 따른 이력 곡선들이 도시된다. 보다 구체적으로, 도 5a 및 도 5b는 동작 전기장이 각각 4 MV/cm, 5 MV/cm, 6 MV/cm, 7 MV/cm 및 8.1 MV/cm인 경우에 대해 측정된 것이다.
제1 및 제2 냉각 공정들(E1, E2)을 통해 제조된 강유전체 박막들 모두 최소한 5 MV/cm 이상의 동작 전기장이 인가되었을 때 동작할 수 있다. 5 MV/cm의 동작 전기장이 인가되었을 때, 제2 냉각 공정(E2)을 통해 제조된 강유전체 박막의 항전계(Ec) 값이 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막의 항전계(Ec) 값보다 클 수 있다. 다만, 6 MV/cm 이상의 동작 전기장이 인가되었을 때는, 반대로, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막의 항전계(Ec) 값이 제2 냉각 공정(E2)을 통해 제조된 강유전체 박막의 항전계(Ec) 값보다 클 수 있다.
제1 냉각 공정(E1)을 통해 제조된 강유전체 박막은 높은 잔류 분극(Pr) 값 및 항전계(Ec) 값으로 인해, 멀티비트(multi-bit) 메모리 소자에 이용될 수 있다.
도 6a 및 도 6b를 참조하면, 제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 그레이징 입사 X 선 회절(grazing incidence X-ray diffraction; 이하 GIXRD) 분석 패턴들이 도시된다. 가로축은 2θ(2 theta) 값이고 단위는 도(degree)이다. 세로축은 피크 강도(peak intensity)이다. 도 6b는 도 6a의 A 부분을 확대하여 하나의 그래프 상에 함께 도시한 것이다.
제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 GIXRD 분석 패턴들을 비교하면, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막은 제2 냉각 공정(E2) 또는 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막보다 큰 사방정상 피크(o(111))의 강도를 가질 수 있다.
도 6c를 참조하면, 제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 사방정상 비율(orthorhombic phase fraction)이 도시된다.
보다 구체적으로, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막의 사방정상 비율은 약 55.3 %이고, 제2 냉각 공정(E2)을 통해 제조된 강유전체 박막의 사방정상 비율은 약 43.1 %이며, 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막의 사방정상 비율은 약 40.5 %이다. 즉, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막은 제2 냉각 공정(E2) 또는 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막보다 높은 사방정상 비율을 가질 수 있다.
도 6d를 참조하면, 제1 및 제3 냉각 공정들(E1, E3)을 통해 제조된 강유전체 박막들의 잔류 응력(residual stress)을 나타내는 그래프들이 도시된다. 가로축은 sin2ψ 값이고, 이때 ψ는 GIXRD 분석 시 샘플이 회전하는 각도이다. 세로축은 변형률(strain)이고, 하기 [수학식 1]과 같이 표현된다.
[수학식 1]
ε (strain) = (dn-d0)/d0
이때, ε는 변형률(strain)의 크기이고, dn은 변형된 평면 간 간격(strained inter-planar spacing)이며, d0는 응력이 없을 때 격자 평면 간 간격(unstressed lattice inter-planar spacing)이다. 도 6d와 같이 잔류 응력(residual stress)을 나타내는 그래프가 우상향하는 것은 인장 응력(tensile stress)이 작용하는 상태를 의미한다. 이때, 그래프의 기울기가 클수록 더 큰 인장 응력이 작용하는 상태를 의미한다.
제1 냉각 공정(E1)을 통해 제조된 강유전체 박막에서 잔류 응력을 나타내는 그래프의 기울기는 약 0.00971이고, 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막에서 잔류 응력을 나타내는 그래프의 기울기는 약 0.00654이다. 즉, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막에 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막보다 더 큰 인장 응력이 작용할 수 있다.
결론적으로, 도 6a 내지 도 6d를 참조하면, 냉각 속도가 빠를수록 강유전체 박막에 작용하는 인장 응력(tensile stress)이 증가할 수 있고, 이에 따라 강유전체 박막의 사방정상 비율이 증가할 수 있다.
도 7a, 도 7b 및 도 7c를 도 1과 함께 참조하면, 기판(10), 산화물 박막(20), 제1 도전층(30) 및 산화물 박막(20)과 제1 도전층(30)의 경계 부분의 HR-TEM(high resolution transmission electron microscope) 사진들이 도시된다. 제3 냉각 공정(E3) 이후에는 산화물 박막(20)과 제1 도전층(30)의 경계 부분에 확산층(DL, 도 7c 참조)이 형성될 수 있다. 확산층(DL)은 냉각 속도가 상대적으로 느릴 때 제1 도전층(30)에 포함된 물질이 확산되는 것으로 인해 형성될 수 있다. 도 7c에서, 확산층(DL)은 약 0.6 nm 내지 0.7 nm의 두께로 형성될 수 있다.
제1 냉각 공정(E1) 및 제2 냉각 공정(E2) 이후에 산화물 박막(20)과 제1 도전층(30)의 경계 부분에 형성되는 확산층(DL)은 약 0.5 nm이하, 보다 바람직하게는 약 0.1 nm 이하일 수 있다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 표면들의 SEM 사진들(도 8a 내지 도 8c) 및 제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 입자 크기를 나타내는 그래프(도 8d)가 도시된다.
제1 내지 제3 냉각 공정들(E1, E2, E3)을 통해 제조된 강유전체 박막들의 입자 크기는 입자 반경(grain radius)으로 측정될 수 있다. 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막의 평균 입자 반경(average grain radius)은 약 3 nm이고, 제2 냉각 공정(E2)을 통해 제조된 강유전체 박막의 평균 입자 반경은 약 3.2 nm이며, 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막의 평균 입자 반경은 약 3.7 nm이다. 즉, 제1 냉각 공정(E1)을 통해 제조된 강유전체 박막은 제2 냉각 공정(E2) 또는 제3 냉각 공정(E3)을 통해 제조된 강유전체 박막보다 작은 평균 입자 반경을 가질 수 있다.
도 9a 및 도 9b는 본 발명의 실시예에 따른 냉각 공정을 통해 제조된 강유전체 박막의 특성을 설명하기 위한 그래프들이다.
도 9a 및 도 9b를 참조하면, 본 발명의 실시예에 따른 냉각 공정(즉, 제1 냉각 공정(E1))을 통해 제조된 강유전체 박막을 포함하는 소자의 신뢰성 측정 결과들이 도시된다. 강유전체 박막을 포함하는 소자는, 예를 들어, 도 1의 제1 및 제2 도전층들(30, 40)을 상부 전극으로 이용하는 커패시터 소자일 수 있다.
도 9a를 참조하면, 강유전체 박막을 포함하는 소자는 106번의 사이클 동안 잔류 분극(Pr) 값을 유지할 수 있다. 또한, 도 9b를 참조하면, 강유전체 박막을 포함하는 소자는 약 24 시간(즉, 1일) 이상의 시간 동안 잔류 분극(Pr) 값을 유지할 수 있다. 결론적으로, 본 발명의 실시예에 따른 냉각 공정(즉, 제1 냉각 공정(E1))을 통해 제조된 강유전체 박막을 이용하는 경우 소자의 지구력(endurance) 및 신뢰성(reliability)이 개선될 수 있다.
도 10은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 간략 회로도이다.
도 10을 참조하면, 본 발명에 따른 3차원 반도체 메모리 장치의 셀 어레이는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL0, BL1, BL2) 및 공통 소스 라인(CSL)과 비트 라인들(BL0, BL1, BL2) 사이에 제공되는 복수 개의 셀 스트링들(CSTR)을 포함할 수 있다.
셀 스트링들(CSTR)은 제1 방향(D1) 및 제1 방향(D1)과 교차하는 제2 방향(D2)을 따라 2차원적으로 배열될 수 있다. 일 예로, 제2 방향(D2)은 제1 방향(D1)과 직교하는 방향일 수 있다. 셀 스트링들(CSTR)은 각각 제3 방향(D3)을 따라 연장될 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 방향일 수 있다. 비트 라인들(BL0, BL1, BL2)은 제1 방향(D1)으로 서로 이격될 수 있다. 비트 라인들(BL0, BL1, BL2)은 각각 제2 방향(D2)으로 연장될 수 있다.
비트 라인들(BL0, BL1, BL2) 각각에 복수 개의 셀 스트링들(CSTR)이 병렬 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 공통으로 연결될 수 있다. 복수 개의 비트 라인들(BL0, BL1, BL2)과 하나의 공통 소스 라인(CSL) 사이에 복수 개의 셀 스트링들(CSTR)이 제공될 수 있다. 공통 소스 라인(CSL)은 복수 개로 제공될 수 있다. 복수 개의 공통 소스 라인들(CSL)은 2차원적으로 배열될 수 있다. 공통 소스 라인들(CSL)에 동일한 전압이 인가될 수 있거나, 또는 공통 소스 라인들(CSL) 각각이 전기적으로 제어될 수 있다.
실시예들에 따르면, 셀 스트링들(CSTR) 각각은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀 트랜지스터들(MCT), 접지 선택 트랜지스터(GST) 및 소거 제어 트랜지스터(ECT)로 구성될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함할 수 있다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인들(BL0, BL1, BL2) 중 하나에 접속될 수 있다. 이와 달리, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스 트랜지스터들로 구성될 수도 있다.
하나의 셀 스트링(CSTR)은 공통 소스 라인들(CSL)로부터의 거리가 서로 다른 복수 개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 메모리 셀 트랜지스터들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 소거 제어 트랜지스터(ECT)는 접지 선택 트랜지스터(GST)와 공통 소스 라인들(CSL) 사이에 연결될 수 있다. 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀 트랜지스터들(MCT) 중 최상위의 것 사이 및 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터들(MCT) 중 최하위의 것 사이에 각각 연결된 더미 셀 트랜지스터들(DMC)을 더 포함할 수 있다.
실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)에 의해 제어될 수 있다. 메모리 셀 트랜지스터들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 각각 제어 될 수 있으며, 더미 셀 트랜지스터들(DMC)은 더미 워드 라인(DWL)에 의해 각각 제어될 수 있다. 접지 선택 트랜지스터(GST)는 접지 선택 라인들(GSL0, GSL1, GSL2)에 의해 제어될 수 있으며, 소거 제어 트랜지스터(ECT)는 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터(ECT)는 복수 개로 제공될 수 있다. 공통 소스 라인들(CSL)은 소거 제어 트랜지스터들(ECT)의 소스들에 공통으로 연결될 수 있다.
공통 소스 라인들(CSL)로부터 실질적으로 동일한 거리에 제공되는, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되더라도, 서로 다른 행 또는 열에 제공되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 제1 방향(D1)을 따라 연장되며, 제2 방향(D2)으로 서로 이격될 수 있다. 공통 소스 라인들(CSL)로부터 실질적으로 동일한 레벨에 제공되는 접지 선택 라인들(GSL0, GSL1, GSL2), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3)은 전기적으로 서로 분리될 수 있다. 또한, 서로 다른 셀 스트링들(CSTR)의 소거 제어 트랜지스터들(ECT)은 공통의 소거 제어 라인(ECL)에 의해 제어될 수 있다. 소거 제어 트랜지스터들(ECT)은 메모리 셀 어레이의 소거 동작 시 게이트 유도 드레인 누설(Gate Induced Drain Leakage; 이하 GIDL)을 발생시킬 수 있다. 일부 실시예들에서, 메모리 셀 어레이의 소거 동작시 비트 라인들(BL0, BL1, BL2) 및/또는 공통 소스 라인들(CSL)에 소거 전압이 인가될 수 있으며, 스트링 선택 트랜지스터(SST) 및/또는 소거 제어 트랜지스터들(ECT)에서 게이트 유도 누설 전류가 발생될 수 있다.
도 11은 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 평면도이다. 도 12는 본 발명의 실시예에 따른 강유전체 박막의 제조 방법을 통해 제조된 강유전체 박막을 포함하는 3차원 반도체 메모리 장치를 설명하기 위한 단면도로, 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
도 11 및 도 12를 참조하면, 기판(100) 상에 복수의 적층 구조체들(ST)이 배치될 수 있다. 적층 구조체들(ST) 각각은 제1 방향(D1)으로 나란히 연장될 수 있다. 적층 구조체들(ST)은 제2 방향(D2)을 따라 배열될 수 있고, 제2 방향(D2)으로 서로 이격될 수 있다. 기판(100)은 불순물이 도핑된 반도체 기판일 수 있다. 기판(100)은 제1 도전형(예를 들어, P형)의 불순물이 도핑된 반도체 기판일 수 있다. 기판(100)은, 예를 들어, 실리콘 기판, 실리콘-게르마늄 기판, 게르마늄 기판 또는 단결정(monocrystalline) 실리콘 기판에 성장된 단결정 에피택시얼층(epitaxial layer)일 수 있다.
적층 구조체들(ST)은 각각 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층된 게이트 전극들(EL), 층간 절연막들(ILD)을 포함할 수 있다. 적층 구조체들(ST)은 실질적으로 평탄한 상면을 가질 수 있다. 적층 구조체들(ST)의 상면은 기판(100)의 상면과 평행할 수 있다.
다시 도 10을 참조하면, 각각의 게이트 전극들(EL)은 기판(100) 상에 차례로 적층된 소거 제어 라인(ECL), 접지 선택 라인들(GSL0, GSL1, GSL2), 워드 라인들(WL0-WLn, DWL), 제1 스트링 선택 라인들(SSL1-1, SSL1-2, SSL1-3) 및 제2 스트링 선택 라인들(SSL2-1, SSL2-2, SSL2-3) 중 하나일 수 있다. 게이트 전극들(EL) 각각은 실질적으로 동일한 제3 방향(D3)으로의 두께를 가질 수 있다. 이하에서, 두께는 제3 방향(D3)으로의 두께를 의미한다. 게이트 전극들(EL)은, 예를 들어, 도핑된 반도체(예를 들어, 도핑된 실리콘 등), 금속(예를 들어, W, Cu, Al 등), 도전성 금속질화물(예를 들어, TiN, TaN 등) 또는 전이금속(예를 들어, Ti, Ta 등) 등에서 선택된 적어도 하나를 포함할 수 있다.
도시되지 않았으나, 적층 구조체들(ST) 각각의 단부는 제1 방향(D1)을 따라 계단 구조(stepwise structure)를 가질 수 있다. 보다 구체적으로, 적층 구조체들(ST)의 게이트 전극들(EL)은 기판(100)으로부터 멀어질수록 제1 방향(D1)으로의 길이가 감소할 수 있다. 게이트 전극들(EL) 중 최상부의 것(topmost one)은 제1 방향(D1)으로의 길이가 가장 작을 수 있고, 기판(100)과 제3 방향(D3)으로 이격되는 거리가 가장 클 수 있다. 게이트 전극들(EL) 중 최하부의 것(bottommost one)은 제1 방향(D1)으로의 길이가 가장 클 수 있고, 기판(100)과 제3 방향(D3)으로 이격되는 거리가 가장 작을 수 있다. 계단식 구조에 의해, 적층 구조체들(ST) 각각은 후술하는 수직 채널 구조체들(VS) 중 최외각의 것(outer-most one)으로부터 멀어질수록 두께가 감소할 수 있고, 게이트 전극들(EL)의 측벽들은, 평면적 관점에서, 제1 방향(D1)을 따라 일정 간격으로 이격될 수 있다.
층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있다. 일 예로, 층간 절연막들(ILD) 중 최하부의 것 및 최상부의 것은 다른 층간 절연막들(ILD)보다 작은 두께를 가질 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명은 이에 제한되지 않으며, 층간 절연막들(ILD) 각각은 서로 다른 두께를 가질 수 있고, 층간 절연막들(ILD) 각각의 두께는 반도체 장치의 특성에 따라 달라질 수 있다. 층간 절연막들(ILD)은, 예를 들어, 실리콘 산화물을 포함할 수 있다.
적층 구조체들(ST) 및 기판(100)의 일부를 관통하는 복수 개의 채널 홀들(CH)이 제공될 수 있다. 채널 홀들(CH)의 내부에 하부 에피택셜층들(SEG) 및 수직 채널 구조체들(VS)이 제공될 수 있다. 하부 에피택셜층들(SEG) 각각은 채널 홀들(CH) 각각의 하부를 채울 수 있고, 그의 상부에서 수직 채널 구조체들(VS) 각각과 연결될 수 있다. 하부 에피택셜층들(SEG) 각각의 일부는 기판(100) 내부에 매립될 수 있고, 하부 에피택셜층들(SEG)의 하면들은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 수직 채널 구조체들(VS)은 하부 에피택셜층들(SEG)을 통해 기판(100)과 연결될 수 있다. 다만, 이는 예시적인 것일 뿐 본 발명에 따른 3차원 반도체 메모리 장치의 구조는 도시된 것에 제한되지 않으며, 도시된 바와 달리 하부 에피택셜층들(SEG)이 제공되지 않고 수직 채널 구조체들(VS)은 직접 기판(100)과 연결될 수도 있다. 또한, 도시된 바와 달리 채널 홀들(CH) 각각은 한 군데 이상의 경계들에서 각각 단차를 가질 수도 있다.
적층 구조체들(ST) 중 어느 하나를 관통하는 수직 채널 구조체들(VS)의 열들은 복수로 제공될 수 있다. 예를 들어, 도 11에 도시된 바와 같이, 2개의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 다만, 본 발명은 이에 제한되지 않으며 3개 이상의 수직 채널 구조체들(VS)의 열들이 적층 구조체들(ST) 중 하나를 관통할 수 있다. 인접한 한 쌍의 열들에 있어서, 하나의 열에 해당하는 수직 채널 구조체들(VS)은 이에 인접한 다른 하나의 열에 해당하는 수직 채널 구조체들(VS)로부터 제1 방향(D1)으로 시프트(shift)될 수 있다. 평면적 관점에서, 수직 채널 구조체들(VS)은 제1 방향(D1)을 따라서 지그재그 형태로 배열될 수 있다.
수직 채널 구조체들(VS) 각각은 기판(100)으로부터 제3 방향(D3)으로 연장되는 장축을 갖는 실린더 형태를 가질 수 있다. 수직 채널 구조체들(VS) 각각은, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다. 수직 채널 구조체들(VS) 각각의 상면은 원형, 타원형 또는 바(bar) 형태를 가질 수 있다.
수직 채널 구조체들(VS) 각각은 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP), 데이터 저장 패턴(DSP)의 내측벽을 덮는 수직 반도체 패턴(VSP), 수직 반도체 패턴(DSP)으로 둘러싸인 매립 절연 패턴(VI), 및 매립 절연 패턴(VI) 상의 도전 패드(PAD)를 포함할 수 있다. 수직 채널 구조체들(VS) 각각에서 데이터 저장 패턴(DSP)은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 가질 수 있고, 수직 반도체 패턴(VSP)은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 가질 수 있다. 매립 절연 패턴(VI)은 수직 반도체 패턴(VSP) 및 도전 패드(PAD)로 둘러싸인 공간을 채울 수 있다.
데이터 저장 패턴(DSP)은 게이트 전극들(EL)의 측벽들 및 층간 절연막들(ILD)의 측벽들과 접촉할 수 있다. 데이터 저장 패턴(DSP)은 강유전 물질을 포함하는 단일층 구조를 가질 수 있다. 데이터 저장 패턴(DSP)은 도 1 및 도 2를 참조하여 설명한 산화물 박막(20)과 동일한 물질을 포함할 수 있다. 데이터 저장 패턴(DSP)은, 예를 들어, 사방정계(orthorhombic) 결정 구조를 갖는 Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함할 수 있다. 데이터 저장 패턴(DSP)은 분극 현상에 의한 전압 변화로 이진 데이터 값을 나타낼 수 있다.
데이터 저장 패턴(DSP)과 직접 접촉하는 수직 반도체 패턴(VSP)은 데이터 저장 패턴(DSP)과 열팽창 계수가 다른 물질을 포함할 수 있다.
수직 반도체 패턴(VSP)은, 일 예로, 누설 전류를 차단, 억제 또는 최소화할 수 있는 산화물 반도체 물질을 포함할 수 있다. 수직 반도체 패턴(VSP)은 누설 전류 특성이 우수한 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함할 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질을 포함할 수 있다. 이때, 수직 반도체 패턴(VSP)은 게이트 전극들(EL) 또는 기판(100)으로의 누설 전류를 차단, 억제 또는 최소화할 수 있고, 게이트 전극들(EL) 중 적어도 어느 하나의 트랜지스터 특성(예를 들어, 문턱 전압 산포 및 프로그램/판독 동작의 속도)을 개선할 수 있다. 이에 따라 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
수직 반도체 패턴(VSP)은, 다른 일 예로, 캐리어를 확산시킬 수 있는 실리콘 계열 물질을 포함할 수 있다. 수직 반도체 패턴(VSP)은, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질을 포함할 수 있다. 예를 들어, 수직 반도체 패턴(VSP)은 기판(100)과 동일한 제1 도전형(예를 들어, P형)의 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 이때, 수직 반도체 패턴(VSP)은 홀 이동도(hole mobility)가 우수할 수 있고, 이에 따라 게이트 전극들(EL) 중 적어도 어느 하나에서의 GIDL에 의한 홀 주입 및 확산을 도울 수 있다. 즉, 수직 반도체 패턴(VSP)은 홀 주입 기반 메모리 동작을 가능케 할 수 있고, 이에 따라 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성이 개선될 수 있다.
다시 도 10을 참조하면, 수직 채널 구조체들(VS)은 소거 제어 트랜지스터(ECT), 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2) 및 접지 선택 트랜지스터(GST) 및 메모리 셀 트랜지스터들(MCT)의 채널들에 해당할 수 있다.
매립 절연 패턴(VI)의 상면 및 수직 반도체 패턴(VSP)의 상면 상에 도전 패드(PAD)가 제공될 수 있다. 도전 패드(PAD)는 수직 반도체 패턴(VSP)의 상부와 연결될 수 있다. 도전 패드(PAD)의 측벽은, 예를 들어, 데이터 저장 패턴(DSP)으로 둘러싸일 수 있다. 도전 패드(PAD)의 상면은 적층 구조체들(ST) 각각의 상면(즉, 층간 절연막들(ILD) 중 최상부의 것의 상면)과 실질적으로 공면을 이룰 수 있다. 도전 패드(PAD)의 하면은, 예를 들어, 게이트 전극들(EL) 중 최상부의 것의 상면보다 낮은 레벨에 위치할 수 있다. 보다 구체적으로, 도전 패드(PAD)의 하면은 게이트 전극들(EL) 중 최상부의 것의 상면과 하면 사이에 위치할 수 있다. 즉, 도전 패드(PAD)의 적어도 일부는 게이트 전극들(EL) 중 최상부의 것과 수평 방향으로 중첩될 수 있다.
도전 패드(PAD)는 불순물이 도핑된 반도체 또는 도전 물질을 포함할 수 있다. 도전 패드(PAD)는, 예를 들어, 제1 도전형(예를 들어, P형)과 다른 제2 도전형(예를 들어, N형)의 불순물이 도핑된 반도체 물질을 포함할 수 있다. 도전 패드(PAD)는 후술하는 비트 라인(BL)과 수직 반도체 패턴(VSP) 사이의 접촉 저항을 줄일 수 있다. 도전 패드(PAD)는 수직 반도체 패턴(VSP)으로 캐리어를 공급할 수 있다.
서로 인접한 적층 구조체들(ST) 사이에서 제1 방향(D1)으로 연장되는 분리 트렌치(TR)가 제공될 수 있다. 공통 소스 영역(CSR)은 분리 트렌치(TR)에 의해 노출되는 기판(100) 내부에 제공될 수 있다. 공통 소스 영역(CSR)은 기판(100) 내에서 제1 방향(D1)으로 연장될 수 있다. 공통 소스 영역(CSR)은, 제1 도전형과 다른 제2 도전형(예를 들어, N형)의 불순물이 도핑된 반도체 물질을 포함할 수 있다. 공통 소스 영역(CSR)은 도 10의 공통 소스 라인(CSL)에 해당할 수 있다.
공통 소스 플러그(CSP)가 분리 트렌치(TR) 내에 제공될 수 있다. 공통 소스 플러그(CSP)는 공통 소스 영역(CSR)과 연결될 수 있다. 공통 소스 플러그(CSP)는 제1 방향(D1) 및 제3 방향(D3)으로 연장되는 평판 형태를 가질 수 있다. 공통 소스 플러그(CSP)는, 예를 들어, 제3 방향(D3)으로 갈수록 제2 방향(D2)으로의 폭이 증가할 수 있다.
공통 소스 플러그(CSP)와 적층 구조체들(ST) 사이에 절연 스페이서들(SP)이 개재될 수 있다. 절연 스페이서들(SP)은 서로 인접하는 적층 구조체들(ST) 사이에서 서로 마주보도록 제공될 수 있다. 절연 스페이서들(SP)은, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 갖는 low-k 물질을 포함할 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(150)이 제공될 수 있다. 캡핑 절연막(150)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 캡핑 절연막(150)은, 예를 들어, 층간 절연막들(ILD)과 다른 절연 물질을 포함할 수 있다. 캡핑 절연막(150) 내부에 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BPLG)가 제공될 수 있다. 비트 라인 콘택 플러그(BPLG)는, 예를 들어, 제3 방향(D3)으로 갈수록 제1 방향(D1) 및 제2 방향(D2)으로의 폭이 증가할 수 있다.
캡핑 절연막(150) 및 비트 라인 콘택 플러그(BPLG) 상에 비트 라인(BL)이 제공될 수 있다. 비트 라인(BL)은 제2 방향(D2)으로 연장될 수 있다. 비트 라인(BL)은 비트 라인 콘택 플러그(BPLG)를 통해 수직 채널 구조체들(VS)과 전기적으로 연결될 수 있다. 비트 라인(BL) 및 비트 라인 콘택 플러그(BPLG)는 도전 물질을 포함할 수 있다. 비트 라인(BL)은 도 10의 복수 개의 비트 라인들(BL0, BL1, BL2) 중 어느 하나에 해당할 수 있다.
도 13 내지 도 18은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 단면도들로, 각각 도 11을 Ⅰ-Ⅰ'선으로 자른 단면에 대응된다.
본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것, 상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것, 상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것, 상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것, 상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것, 상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것, 상기 분리 트렌치에 의해 노출되는 상기 기판 내에 공통 소스 영역을 형성하는 것, 및 상기 분리 트렌치의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서로 둘러싸인 상기 분리 트렌치의 내부 공간을 채우는 공통 소스 플러그를 형성하는 것을 포함할 수 있다. 특히, 본 발명에 따른 3차원 반도체 메모리 장치의 제조 방법은 상기 게이트 전극들을 형성하는 것 이후에, 상기 수직 채널 구조체들에 대한 열처리 공정 및 냉각 공정을 수행하는 것을 더 포함할 수 있다. 이하에서, 도 13 내지 도 18, 도 11 및 도 12를 참조하여 본 발명의 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법의 각 단계에 대하여 상세히 설명한다.
도 13을 참조하면, 기판(100) 상에 교대로 적층된 층간 절연막들(110) 및 희생막들(130)을 포함하는 몰드 구조체(MS)가 형성될 수 있다. 층간 절연막들(110) 및 희생막들(130)은, 예를 들어, 화학적 기상 증착 방법에 의하여 형성될 수 있다. 다만, 희생막들(130) 중 최하부의 것과 기판(100) 사이에 위치한 층간 절연막들(110) 중 최하부의 것은 증착 공정 이후의 열산화 공정을 통해 형성될 수도 있다. 층간 절연막들(110)은 도 12의 층간 절연막들(ILD)에 대응될 수 있다.
몰드 구조체(MS)의 희생막들(130)은 층간 절연막들(110)에 대하여 식각 선택성을 갖는 물질을 포함할 수 있다. 예를 들어, 희생막들(130)은 실리콘 질화물을 포함할 수 있고, 층간 절연막들(110)은 실리콘 산화물을 포함할 수 있다.
도 14를 참조하면, 몰드 구조체(MS)를 관통하는 채널 홀들(CH)이 형성될 수 있다. 채널 홀들(CH)은 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 채널 홀들(CH)은 층간 절연막들(110) 및 희생막들(130)의 측벽들을 노출시킬 수 있다.
채널 홀들(CH)은 몰드 구조체(MS) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 이방성 식각 공정을 수행하는 것을 통해 형성될 수 있다. 이방성 식각 공정에 의해 기판(100)의 상면이 과도 식각될 수 있다. 채널 홀들(CH)은, 도 11의 평면적 관점에서, 복수의 열들을 가질 수 있고, 지그재그 형태로 배열될 수 있다.
도 15를 참조하면, 채널 홀들(CH) 내부에 하부 에피택셜층들(SEG) 및 수직 채널 구조체들(VS)이 형성될 수 있다. 하부 에피택셜층들(SEG)은 선택적 에피택셜 성장(selective epitaxial growth) 방법에 의하여 형성될 수 있다.
각각의 수직 채널 구조체들(VS)을 형성하는 것은 채널 홀들(CH) 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴(DSP)을 형성하는 것, 데이터 저장 패턴(DSP)의 측벽을 컨포멀하게 덮는 수직 반도체 패턴(VSP)을 형성하는 것, 수직 반도체 패턴(VSP)의 내측벽으로 둘러싸인 공간을 채우는 매립 절연 패턴(VI)을 형성하는 것 및 매립 절연 패턴(VI) 상에 도전 패드(PAD)를 형성하는 것을 포함할 수 있다.
데이터 저장 패턴(DSP)은 강유전 물질을 포함하는 단일층 구조로 형성될 수 있다. 데이터 저장 패턴(DSP)은 도 1 및 도 2를 참조하여 설명한 산화물 박막(20)과 동일한 물질로 형성될 수 있다. 데이터 저장 패턴(DSP)은, 예를 들어, 사방정계(orthorhombic) 결정 구조를 갖는 Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나로 형성될 수 있다.
수직 반도체 패턴(VSP)은, 일 예로, In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질, 예를 들어, AZO, ZTO, IZO, ITO, IGZO 또는 Ag-ZnO 등을 포함하는 ZnOx 계열의 물질로 형성될 수 있다.
수직 반도체 패턴(VSP)은, 다른 일 예로, 실리콘 계열 물질, 예를 들어, 불순물이 도핑된 반도체 물질, 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor) 물질 또는 다결정(polycrystalline) 반도체 물질로 형성될 수 있다.
데이터 저장 패턴(DSP) 및 수직 반도체 패턴(VSP)은 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다. 도전 패드(PAD)는, 예를 들어, 수직 반도체 패턴(VSP)의 상부를 리세스 시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질 또는 도전 물질을 채우는 것을 통해 형성될 수 있다.
도 16을 참조하면, 몰드 구조체(MS)를 관통하는 분리 트렌치(TR)가 형성될 수 있다. 분리 트렌치(TR)는 수직 채널 구조체들(VS)과 수평 방향으로 이격될 수 있다. 분리 트렌치(TR)는 기판(100)의 일부를 리세스시킬 수 있으며, 기판(100)의 상면을 노출시킬 수 있다. 분리 트렌치(TR)는 층간 절연막들(110) 및 희생막들(130)의 측벽들을 노출시킬 수 있다.
분리 트렌치(TR)는 몰드 구조체(MS) 상에 마스크 패턴을 형성하는 것 및 마스크 패턴을 식각 마스크로 이용하여 몰드 구조체(MS)를 패터닝하는 것을 통해 형성될 수 있다. 패터닝에 의해 기판(100)의 상면이 과도 식각될 수 있다. 분리 트렌치(TR)는, 도 11의 평면적 관점에서, 제1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다.
도 17을 참조하면, 분리 트렌치(TR)에 의해 노출된 희생막들(130)이 선택적으로 제거될 수 있다. 희생막들(130)의 선택적 제거는 식각 용액을 이용한 습식 식각 공정을 통해 수행될 수 있다. 예를 들어, 희생막들(130)은 불산 또는 인산을 포함하는 식각 용액에 의해 선택적으로 제거될 수 있다.
희생막들(130)이 제거된 공간은 게이트 영역들(GR)로 지칭될 수 있다. 게이트 영역들(GR)은 분리 트렌치(TR)로부터 층간 절연막들(110) 사이로 수평적으로 연장되는 영역으로 정의될 수 있다.
도 18을 참조하면, 게이트 영역들(GR)을 채우는 게이트 전극들(EL)이 형성될 수 있다. 게이트 전극들(EL)은 게이트 영역들(GR) 및 분리 트렌치(TR)의 일부를 채우는 도전막을 형성하는 것 및 분리 트렌치(TR) 내부에 형성된 도전막을 제거하는 것을 통해 형성될 수 있다. 게이트 전극들(EL)은, 예를 들어, 화학적 기상 증착 방법 또는 원자 층 증착 방법에 의하여 형성될 수 있다.
게이트 전극들(EL)이 형성됨에 따라, 기판(100)의 상면에 수직한 제3 방향(D3)으로 교대로 적층된 게이트 전극들(EL) 및 층간 절연막들(ILD)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은, 도 11의 평면적 관점에서, 제1 방향(D1)으로 연장될 수 있고, 제2 방향(D2)을 따라 배열될 수 있으며, 제2 방향(D2)으로 서로 이격될 수 있다. 서로 인접하는 적층 구조체들(ST) 사이에서 기판(100)의 상면의 일부가 노출될 수 있다.
적층 구조체들(ST)을 형성하는 것 이후에, 수직 채널 구조체들(VS)에 대한 열처리 공정 및 냉각 공정이 수행될 수 있다. 열처리 공정 및 냉각 공정은 도 1 및 도 2를 참조하여 설명한 열처리 공정(S200) 및 냉각 공정(S300)과 실질적으로 동일할 수 있다. 열처리 공정 및 냉각 공정에 의해 데이터 저장 패턴(DSP)은 도 1 및 도 2를 참조하여 설명한 제조 방법에 따라 제조된 강유전체 박막의 전기적, 물리적 특성들을 가질 수 있다. 열처리 공정 및 냉각 공정에 의해 데이터 저장 패턴(DSP)의 강유전성이 향상될 수 있고, 본 발명에 따른 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 개선될 수 있다. 실시예들에 따라, 수직 채널 구조체들(VS)에 대한 열처리 공정 및 냉각 공정은 후술하는 공통 소스 플러그(CSP)를 형성하는 것 이후에 수행될 수도 있다.
분리 트렌치(TR)에 의해 노출되는 기판(100)의 상면에 기판(100)과 다른 도전형의 불순물이 도핑될 수 있고, 이에 따라 서로 인접하는 적층 구조체들(ST) 사이의 기판(100) 내에 공통 소스 영역(CSR)이 형성될 수 있다.
다시 도 11 및 도 12를 참조하면, 분리 트렌치(TR)의 측벽을 덮는 절연 스페이서들(SP)이 형성될 수 있다. 절연 스페이서들(SP)은 기판(100) 및 적층 구조체들(ST) 상에 스페이서막을 컨포멀하게 증착하는 것 및 에치백 공정 등을 통해 공통 소스 영역(CSR)을 노출시키는 것을 통해 형성될 수 있다. 절연 스페이서들(SP)로 둘러싸인 분리 트렌치(TR)의 내부 공간에 공통 소스 플러그(CSP)가 형성될 수 있다.
적층 구조체들(ST), 수직 채널 구조체들(VS) 및 공통 소스 플러그(CSP) 상에 캡핑 절연막(150)이 형성될 수 있다. 캡핑 절연막(150)은 층간 절연막들(ILD) 중 최상부의 것의 상면, 도전 패드(PAD)의 상면 및 공통 소스 플러그(CSP)의 상면을 덮을 수 있다. 이어서, 캡핑 절연막(150)을 관통하여 도전 패드(PAD)와 전기적으로 연결되는 비트 라인 콘택 플러그(BPLG)가 형성될 수 있다. 이어서, 캡핑 절연막(150) 상에서 제2 방향(D2)으로 연장되며, 비트 라인 콘택 플러그(BPLG)와 전기적으로 연결되는 비트 라인(BL)이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 교대로 적층된 층간 절연막들 및 희생막들을 포함하는 몰드 구조체를 형성하는 것;
상기 몰드 구조체를 관통하는 채널 홀들을 형성하는 것;
상기 채널 홀들 내부에 수직 채널 구조체들을 형성하는 것;
상기 몰드 구조체를 관통하며 일 방향으로 연장되는 라인 형태를 갖는 분리 트렌치를 형성하는 것;
상기 분리 트렌치에 의해 노출된 상기 희생막들을 선택적으로 제거하는 것;
상기 희생막들이 제거된 공간을 채우는 게이트 전극들을 형성하는 것; 및
상기 수직 채널 구조체들에 대한 열처리 공정 및 냉각 공정을 수행하는 것을 포함하되,
각각의 상기 수직 채널 구조체들을 형성하는 것은:
상기 채널 홀들 각각의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴을 형성하는 것; 및
상기 데이터 저장 패턴의 측벽을 덮는 수직 반도체 패턴을 형성하는 것을 포함하고,
상기 데이터 저장 패턴은 단일층 구조의 강유전체 박막으로 형성되고,
상기 냉각 공정의 냉각 속도는 -180도/sec 내지 -90도/sec인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 냉각 공정은 상기 수직 채널 구조체들을 담금질(quenching) 기반 급냉하는 것인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 2 항에 있어서,
상기 담금질은 이온이 제거된 초순수(deionized water; DI water) 내에 넣는 것인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 열처리 공정은 제1 시간 간격 동안 제1 온도까지 가열하는 것 및 제2 시간 간격 동안 제1 온도를 유지하는 것을 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 4 항에 있어서,
상기 제1 온도는 350도 내지 900도이고,
상기 열처리 공정의 가열 속도(ramping rate)는 17.5도/sec 내지 45도/sec인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 열처리 공정 및 상기 냉각 공정은 상기 게이트 전극들을 형성하는 것 이후에 수행되는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 분리 트렌치에 의해 노출되는 상기 기판 내에 공통 소스 영역을 형성하는 것; 및
상기 분리 트렌치의 측벽을 덮는 절연 스페이서 및 상기 절연 스페이서로 둘러싸인 상기 분리 트렌치의 내부 공간을 채우는 공통 소스 플러그를 형성하는 것을 더 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 수직 채널 구조체들을 형성하는 것은 상기 수직 반도체 패턴의 상부를 리세스시키는 것 및 리세스된 영역 내에 도핑된 반도체 물질을 채우는 것을 통해 도전 패드를 형성하는 것을 더 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 제 1 항에 있어서,
상기 채널 홀들을 형성하는 것 및 상기 수직 채널 구조체들을 형성하는 것 사이에, 상기 채널 홀들의 하부에 하부 에피택셜층들을 형성하는 것을 더 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치의 제조 방법.
- 기판;
상기 기판 상에 제공되며, 교대로 적층된 층간 절연막들 및 게이트 전극들을 포함하는 적층 구조체; 및
상기 적층 구조체를 관통하는 채널 홀들 내에 제공되며, 상기 기판의 상면에 수직한 방향으로 연장되는 수직 채널 구조체들을 포함하되,
상기 수직 채널 구조체들 각각은:
상기 채널 홀들의 내측벽을 컨포멀하게 덮는 데이터 저장 패턴; 및
상기 데이터 저장 패턴의 측벽을 덮는 수직 반도체 패턴을 포함하고,
상기 데이터 저장 패턴은 단일층 구조의 강유전체 박막이고,
상기 데이터 저장 패턴의 잔류 분극 값의 2배는 80 μC/cm2 내지 120 μC/cm2이고, 항전계 값의 2배는 9 MV/cm 내지 10 MV/cm인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴은 Al, Gd, Si, Y, Zr, Sr, Sc, Ge, Ce, Ca, La, Sn, Dy 또는 Er 중 적어도 하나의 불순물이 도핑된 HfOx, PZT(Pb(Zr, Ti)O3), PTO(PbTiO3), SBT(SrBi2Ti2O3), BLT(Bi(La, Ti)O3), PLZT(Pb(La, Zr)TiO3), BST(Bi(Sr, Ti)O3), 티탄산바륨(barium titanate, BaTiO3), P(VDF-TrFE), PVDF, AlOx, ZnOx, TiOx, TaOx 또는 InOx 중 적어도 어느 하나를 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 수직 반도체 패턴은 상기 데이터 저장 패턴과 열팽창 계수가 다른 물질을 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 12 항에 있어서,
상기 수직 반도체 패턴은 In, Zn 또는 Ga 중 적어도 어느 하나를 포함하는 산화물 반도체 물질 또는 4족 반도체 물질을 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴은 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태를 갖고,
상기 수직 반도체 패턴은 하단이 닫힌(closed) 파이프 형태 또는 마카로니 형태를 갖는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴의 평균 입자 반경(average grain radius)은 2.9 nm 내지 3.1 nm인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴의 사방정상 비율은 50 % 내지 60 %인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴의 상기 잔류 분극 값 및 상기 항전계 값은 상기 데이터 저장 패턴에 1 kHz의 주파수를 갖는 전압이 인가된 경우에 측정되는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 적층 구조체는 복수로 제공되고,
상기 적층 구조체들 사이에서 제1 방향으로 연장되는 분리 트렌치 내에 제공되는 공통 소스 플러그를 더 포함하되,
상기 적층 구조체들은 상기 공통 소스 플러그를 사이에 두고 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 수직 채널 구조체들 각각은:
상기 수직 반도체 패턴으로 둘러싸인 공간을 채우는 매립 절연 패턴; 및
상기 수직 반도체 패턴 및 상기 매립 절연 패턴 상의 도전 패드를 더 포함하는, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
- 제 10 항에 있어서,
상기 데이터 저장 패턴은 열처리 공정 및 냉각 공정을 통해 형성되고,
상기 냉각 공정의 냉각 속도는 -180도/sec 내지 -90도/sec인, 강유전체 박막을 포함하는 3차원 반도체 메모리 장치.
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