CN111599760B - 一种半导体器件及其制造方法 - Google Patents

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Abstract

本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。这样，源漏之间存在纵向的沟道层，沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，能够提供多样化的器件结构，更能满足用户需求。

Description

一种半导体器件及其制造方法
技术领域
本申请涉及半导体器件及其制造领域，特别涉及一种半导体器件及其制造方法。
背景技术
随着半导体制造工艺技术的更新迭代，半导体器件的尺寸不断缩小，集成度不断提高，然而，随着工艺节点的微缩，工艺节点会达到一个极限点，其尺寸无法继续缩小，性能的提升越来越困难。如何获取小尺寸高性能的器件，是本领域面临的一项重要问题。
发明内容
有鉴于此，本申请的目的在于提供一种半导体器件及其制造方法，能够在较小的器件尺寸的前提下实现较高的性能。
为实现上述目的，本申请有如下技术方案：
本申请实施例提供了一种半导体器件的制造方法，包括：
在衬底上形成介质层；
在所述介质层中形成第一堆叠层和第二堆叠层，所述第一堆叠层和所述第二堆叠层的材料不完全相同；所述第一堆叠层形成于纵向贯穿所述介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层；所述第二堆叠层形成于纵向贯穿所述介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层；
在所述第一堆叠层中形成第一器件；
在所述第二堆叠层中形成第二器件；
其中，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
可选的，所述第一堆叠层中包括多个第一沟槽，所述多个第一沟槽相交设置；和/或，所述第二堆叠层中包括多个第二沟槽，所述多个第二沟槽相交设置。
可选的，
在所述第一堆叠层中形成第一器件，包括：
在所述第一堆叠层中形成所述第一绝缘层；对所述介质层进行刻蚀形成第三沟槽，以暴露所述第一堆叠层的侧壁，剩余的介质层覆盖所述第二堆叠层的侧壁；通过所述第三沟槽从侧向对所述第一沟道层进行刻蚀，保留所述第一绝缘层侧壁上的第一沟道层，以形成所述第一掺杂材料层和所述第二掺杂材料层之间的第一间隙；通过所述第三沟槽在所述第一间隙中形成第一栅介质层和第一栅极层；利用介质材料填充所述第三沟槽；
在所述第二堆叠层中形成第二器件，包括：
在所述第二堆叠层中形成所述第二绝缘层；对所述介质层进行刻蚀形成第四沟槽，以暴露所述第二堆叠层的侧壁，保留所述第一堆叠层的侧壁的介质材料；通过所述第四沟槽从侧向对所述第二沟道层进行刻蚀，保留所述第二绝缘层侧壁上的第二沟道层，以形成所述第三掺杂材料层和所述第四掺杂材料层之间的第二间隙；通过所述第四沟槽在所述第二间隙中形成第二栅介质层和第二栅极层；利用介质材料填充所述第四沟槽。
可选的，
所述通过所述第三沟槽从侧向对所述第一沟道层进行刻蚀，包括：
进行多次第一氧化去除工艺，所述第一氧化去除工艺包括：进行所述第一沟道层的氧化工艺，以在所述第三沟槽中暴露的第一沟道层表面上形成第一氧化层；去除所述第一氧化层；
所述通过所述第四沟槽从侧向对所述第二沟道层进行刻蚀，包括：
进行多次第二氧化去除工艺，所述第二氧化去除工艺包括：进行所述第二沟道层的氧化工艺，以在所述第四沟槽中暴露的第二沟道层表面上形成第二氧化层；去除所述第二氧化层。
可选的，
所述通过所述第三沟槽在所述第一间隙中形成第一栅介质层和第一栅极层，包括：
沉积第一栅介质层和第一栅极层，并通过所述第三沟槽去除所述第一间隙之外的第一栅极层和第一栅介质层；
所述通过所述第四沟槽在所述第二间隙中形成第二栅介质层和第二栅极层，包括：
沉积第二栅介质层和第二栅极层，并通过所述第四沟槽去除所述第二间隙之外的第二栅极层和第二栅介质层。
可选的，所述第一掺杂材料层、所述第一沟道层和所述第二掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗；所述第三掺杂材料层、所述第二沟道层和所述第四掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层，和/或，所述衬底和所述第三掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述第一沟道层之间形成有所述第一掺杂材料层的本征层，所述第一沟道层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层；和/或，所述第三掺杂材料层和所述第二沟道层之间形成有所述第三掺杂材料层的本征层，所述第二沟道层和所述第四掺杂材料层之间形成有所述第四掺杂材料层的本征层。
可选的，所述第一绝缘层包括第一应变材料层，用于为所述第一沟道层提供压应力或张应力；和/或，所述第二绝缘层包括第二应变材料层，用于为所述第二沟道层提供压应力或张应力。
本申请实施例还提供了一种半导体器件，包括：
衬底；
所述衬底上的介质材料；
所述介质材料中的第一堆叠层；所述第一堆叠层形成于纵向贯穿所述介质材料的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层；
所述第一堆叠层中的第一器件，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述介质材料中的第二堆叠层，所述第一堆叠层和所述第二堆叠层的材料不完全相同；所述第二堆叠层形成于纵向贯穿所述介质材料的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层；
所述第二堆叠层中的第二器件，所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
可选的，所述第一堆叠层中包括多个第一沟槽，所述多个第一沟槽相交设置；和/或，所述第二堆叠层中包括多个第二沟槽，所述多个第二沟槽相交设置。
可选的，所述第一掺杂材料层、所述第一沟道层和所述第二掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗；所述第三掺杂材料层、所述第二沟道层和所述第四掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层，和/或，所述衬底和所述第三掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述第一沟道层之间形成有所述第一掺杂材料层的本征层，所述第一沟道层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层；和/或，所述第三掺杂材料层和所述第二沟道层之间形成有所述第三掺杂材料层的本征层，所述第二沟道层和所述第四掺杂材料层之间形成有所述第四掺杂材料层的本征层。
可选的，所述第一绝缘层包括第一应变材料层，用于为所述第一沟道层提供压应力或张应力；和/或，所述第二绝缘层包括第二应变材料层，用于为所述第二沟道层提供压应力或张应力。
本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。
其中，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
这样，第一器件中，第一掺杂材料层和第二掺杂材料层作为源漏，源漏之间存在纵向的第一沟道层，在第二器件中，第三掺杂材料层和第四掺杂材料层作为源漏，源漏之间存在纵向的第二沟道层，第一沟道层和第二沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，由于衬底上可以包括不同材料的第一堆叠层和第二堆叠层，则可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1示出了本申请实施例中一种半导体器件的制造方法的流程示意图；
图2-35示出了根据本申请实施例的制造方法形成半导体器件过程中的结构示意图。
具体实施方式
为使本申请的上述目的、特征和优点能够更加明显易懂，下面结合附图对本申请的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本申请，但是本申请还可以采用其它不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本申请内涵的情况下做类似推广，因此本申请不受下面公开的具体实施例的限制。
其次，本申请结合示意图进行详细描述，在详述本申请实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本申请保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，随着半导体制造工艺技术的更新迭代，半导体器件的尺寸不断缩小，集成度不断提高，然而，随着工艺节点的微缩，半导体器件的尺寸受到工艺的限制，无法继续缩小，因此器件的性能的提升越来越困难。如何获取小尺寸高性能的器件，是本领域面临的一项重要的问题。
举例来说，目前可以在衬底上形成存储层和栅极层，在栅极层的两侧的衬底中掺杂形成源漏，则源漏之间的沟道层受到栅极层的尺寸的限制，而栅极层尺寸受到光刻工艺的限制，因此限制了器件的整体尺寸。
基于以上技术问题，本申请实施例提供了一种半导体器件及其制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。
其中，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽104中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；
所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙。
这样，第一器件中，第一掺杂材料层和第二掺杂材料层作为源漏，源漏之间存在纵向的第一沟道层，在第二器件中，第三掺杂材料层和第四掺杂材料层作为源漏，源漏之间存在纵向的第二沟道层，第一沟道层和第二沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，由于衬底上可以包括不同材料的第一堆叠层和第二堆叠层，则可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
为了更好的理解本申请的技术方案和技术效果，以下将结合附图对具体的实施例进行详细的描述。
参考图1所示，为本申请实施例提供的一种半导体器件的制造方法的流程图，该方法可以包括以下步骤：
S101，在衬底100上形成介质层200，参考图2和图3所示。
在本申请实施例中，所述衬底100可以为Si衬底、Ge衬底、SiGe衬底、SOI(绝缘体上硅，Silicon On Insulator)或GOI(绝缘体上锗，Germanium On Insulator)、三五族化合物及二四族化合物半导体等。在其他实施例中，衬底100还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以其他外延结构，例如SGOI(绝缘体上锗硅)等。在本实施例中，衬底100为体硅衬底。
介质层200可以是形成在衬底100上的绝缘材料，用于后续隔离不同器件以及在制造工艺中对器件构成保护。因此，介质层200的厚度与后续形成的器件的厚度有关，器件的厚度越厚，介质层200的厚度也相应越厚。参考图2和图3所示，其中图2为本申请实施例提供的一种半导体器件在制造过程中的示意图，图3为图2所示的半导体器件中虚线所在水平平面内的结构示意图。
介质层200可以为氧化硅或氮化硅等。在衬底100上形成介质层200的方法可以是利用沉积工艺，沉积工艺例如可以包括化学气相沉积(Chemical Vapor Deposition，CVD)、分子束外延(Molecular Beam Epitaxy，MBE)、原子层沉积(Atomic Layer Deposition，ALD)等。
S102，在介质层200中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，参考图4-图11所示。
在形成介质层200后，可以在介质中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，因此通常不能同时形成。
具体的，可以对介质层200进行刻蚀形成纵向贯穿介质层200的第一通孔201，参考图4和图5所示，其中图4为本申请实施例提供的一种半导体器件在制造过程中的示意图，图5为图4所示的半导体器件中虚线所在水平平面内的结构示意图；之后，可以在第一通孔201中形成第一堆叠层，参考图6和图7所示，其中图6为本申请实施例提供的一种半导体器件在制造过程中的示意图，图7为图6所示的半导体器件中虚线所在水平平面内的结构示意图；之后对介质层200进行刻蚀形成纵向贯穿介质层200的第二通孔202，参考图8和图9所示，其中图8为本申请实施例提供的一种半导体器件在制造过程中的示意图，图9为图8所示的半导体器件中虚线所在水平平面内的结构示意图；之后，在第二通孔202中形成第二堆叠层，参考图10和图11所示，其中图10为本申请实施例提供的一种半导体器件在制造过程中的示意图，图11为图10所示的半导体器件中虚线所在水平平面内的结构示意图。其中，第一通孔201和第二通孔202不连接也不重叠，则第一堆叠层和第二堆叠层彼此独立，中间的介质层200作为二者的隔离材料。
对介质层200的刻蚀形成第一通孔201和第二通孔202可以通过光刻技术实现，具体的，可以在介质层200上形成光刻胶，通过光刻和显影，得到图案化的光刻胶，以光刻胶为掩模进行介质层200的刻蚀得到第一通孔201或第二通孔202，之后可以去除光刻胶层。具体的，也可以在介质层200上形成硬掩模层和光刻胶层，通过光刻和显影，得到图案化的光刻胶，以光刻胶为掩模进行硬掩模的刻蚀以得到图案化的硬掩模层，之后，可以以图案化的硬掩模层为掩蔽进行介质层200的刻蚀从而得到第一通孔201或第二通孔202，之后可以去除光刻胶层和硬掩模层。
刻蚀得到的第一通孔201和第二通孔202可以纵向贯穿介质层200，具体的，可以贯穿至衬底100，也可以过刻蚀部分衬底100，第一通孔201在平行于衬底100表面的平面内的尺寸和第一器件的面积相关，第二通孔202在平行于衬底100表面的平面内的尺寸和第二器件的面积相关，第一通孔201和第二通孔202的尺寸可以根据实际情况进行设定。
其中，第一通孔201可以包括多个，这些第一通孔201中每个第一通孔201中均可以形成第一堆叠层，这些第一堆叠层的结构和材料均一致，因此其制造可以一并进行，参考图5所示，其中包括两个第一通孔201。类似的，第二通孔202也可以包括多个，这些第二通孔202中每个第二通孔202中均可以形成第二堆叠层，这些第二堆叠层的结构和材料均一致，因此其制造可以一并进行，参考图9所示，其中包括两个第二通孔202。
具体的，第一堆叠层为第一器件的基础材料层，可以包括第一掺杂材料层101、第一沟道层102和第二掺杂材料层103，其中第一掺杂材料层101和第二掺杂材料层103可以作为源漏，即二者中，一个为源极，另一个为漏极，参考图6所示。第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的材料可以根据实际情况确定。
具体实施时，在衬底100为硅衬底时，第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的材料可以为硅锗、硅、硅锗，即硅锗作为源漏，而硅作为沟道，这样第一掺杂材料层101与硅衬底具有相近的晶格常数，有利于形成质量较好的第一掺杂材料层101。
具体实施时，在衬底100为硅衬底时，第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的材料可以为硅、硅锗、硅，即硅作为源漏，硅锗作为沟道，此时第一掺杂材料层101与硅衬底具有一致的材料，有利于形成质量较好的第一掺杂材料层101。其中，硅的电子迁移率约为1600cm2V-1s-1，空穴迁移率约为430cm2V-1s-1，锗的电子迁移率约为3900cm2V-1s-1，空穴迁移率约为1900cm2V-1s-1，即硅锗具有比硅较好的载流子迁移率，因此形成的器件可以有较好的性能。
具体实施时，在衬底100为硅衬底时，第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的材料可以为锗、锗锡、锗，即锗作为源漏，锗锡作为沟道，此时第一掺杂材料层101与硅衬底具有一定的晶格差异，因此可以在第一掺杂材料层101和硅衬底之间形成缓冲层，该缓冲层可以为低温形成的锗层，也可以为低温形成的锗层和高温形成的锗层的叠层，用于平衡第一掺杂材料层101和硅衬底之间的晶格常数，以形成质量较好的第一掺杂材料层101。由于锗的载流子迁移率高于硅，且锡也具有较高的载流子迁移率，因此形成的器件具有较好的性能。
当然，本申请实施例中的第一掺杂材料层101、第一沟道层102和第二掺杂材料层103还可以是其他材料，例如GaAs、InAs、InAb或三五族元素等，这些材料具有更高的载流子迁移率，有利于器件性能的提高，本领域技术人员可以根据实际情况选取合适的为第一掺杂材料层101、第一沟道层102和第二掺杂材料层103选择合适的材料。
第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的厚度范围可以为10-30nm，其中，第一掺杂材料层101和第二掺杂材料层103是经过掺杂的材料，二者的掺杂类型可以相同，掺杂的方式可以是原位掺杂，也可以是其他掺杂方式。在第一掺杂材料层101和第一沟道层102之间可以形成扩散阻挡层，扩散阻挡层可以为第一掺杂材料层101的本征层，从而阻挡第一掺杂材料层101中的掺杂元素扩散至第一沟道层102中，同理，在第一沟道层102和第二掺杂材料层103之间也可以形成扩散阻挡层，扩散阻挡层可以为第二掺杂材料层103的本征层，从而阻挡第二掺杂材料层103中的掺杂元素扩散至第一沟道层102中。
作为一种示例，第一堆叠层可以包括掺杂的硅层、本征硅层、硅锗层、本征硅层、掺杂的硅层，其中，本征硅层作为扩散阻挡层；或者第一堆叠层可以包括掺杂的硅锗层、本征硅锗层、硅层、本征硅锗层、掺杂的硅锗层，其中，本征硅锗层作为扩散阻挡层；或者第一堆叠层可以包括掺杂的锗层、本征锗层、锗锡层、本征锗层、掺杂的锗层。
第一掺杂材料层101、第一沟道层102和第二掺杂材料层103可以通过外延生长的方式形成，例如可以通过CVD)、PVD、ALD等方式形成。
具体的，外延生长硅的工艺中，可以在温度为500-700℃，腔压为10-20Torr的条件下，利用含硅的前驱体生成硅外延层，外延生长硅的时间可以在20s-240s范围内。其中，含硅的前驱体可以是Si2H2Cl2，其流量可以为20-500sccm；含硅的前驱体也可以为SiH4，其流量可以为20-300sccm；含硅的前驱体还可以为Si2H6和H2的混合气体，其流量可以为20-300sccm。在外延生长的硅作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含硅的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长硅锗的工艺中，可以在温度为500-700℃，腔压为10-20Torr的条件下，利用含硅的前驱体和含锗的前驱体生成外延层，外延生长硅锗的时间可以在20s-240s范围内。其中，含硅的前驱体可以为Si2H2Cl2，其流量可以为20-500sccm；含硅的前驱体也可以为SiH4，其流量可以为20-300sccm；含硅的前驱体还可以为Si2H6和H2的混合气体，其流量可以为20-300sccm；含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-300sccm。在外延生长的硅锗作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含硅的前驱体以及含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长锗的工艺中，可以在温度为350-700℃，腔压为10-20Torr的条件下，利用含锗的前驱体生成外延层，外延生长锗的时间可以在20s-240s范围内。其中，含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-1000sccm。在外延生长的锗作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体的，外延生长锗锡的工艺中，可以在温度为250-400℃，腔压为10-20Torr的条件下，利用含锡的前驱体和含锗的前驱体生成外延层，外延生长锗锡的时间可以在20s-240s的范围内。其中，含锡的前驱体可以为SnCl4(H2携带)，其流量可以为20-500sccm；含锗的前驱体可以为GeH4和H2的混合气体，或者Ge2H6和H2的混合气体，其流量可以为20-1000sccm。在外延生长的锗锡作为源漏时，可以采用原位掺杂的方式生长掺杂的硅，具体的，可以利用掺杂气体提供掺杂元素，与含锡的前驱体以及含锗的前驱体共同输入腔体内，掺杂气体可以为PH3和H2的混合气体，或者AsH3和H2的混合气体。
具体实施时，硅锗层中，锗的组分可以根据实际情况而定，综合硅锗层中的载流子迁移率以及硅锗层与硅之间的晶格常数，硅锗层中锗的组分可以小于或等于30％；锗锡中锡的组分可以根据实际情况而定，综合锡锗层中的载流子迁移率以及锡锗层与锗层之间的晶格常数，锡锗层中锡的组分可以为0.5％-20％；源漏中的离子掺杂浓度为1E19-3E20cm-3；器件中第一掺杂材料层101、第二掺杂材料层103和第一沟道层102的厚度可以根据实际情况确定，作为一种示例，其厚度可以均为10-30nm；在源极和沟道之间，以及第一沟道层102与漏极之间，可以形成有扩散阻挡层，扩散阻挡层的厚度可以为1-5nm，扩散阻挡层通常为在形成第一掺杂材料层101后，停止掺杂气体的输入而形成的本征层，或者未在形成第二掺杂材料层103之前，无掺杂气体的输入而形成的本征层。
在形成第一堆叠层后，可以利用平坦化工艺使第一堆叠层与介质层200齐平，利于后续工艺，参考图6所示。
需要说明的是，在衬底100上可以包括多个竖直方向堆叠的第一堆叠层，每个第一堆叠层均可以包括第一掺杂材料层101、第一沟道层102和第二掺杂材料层103，这样可以提高器件的集成度，多个第一堆叠层之间可以利用绝缘材料隔开。
类似于第一堆叠层，第二堆叠层为第二器件的基础材料层，可以包括第三掺杂材料层111、第二沟道层112和第四掺杂材料层113，其中第三掺杂材料层111和第四掺杂材料层113可以作为源漏，即二者中，一个为源极，另一个为漏极。第三掺杂材料层111、第二沟道层112、第四掺杂材料层113的材料可以根据实际情况确定。
第一堆叠层的材料和第二堆叠层的材料可以不完全相同，例如第一掺杂材料层101的材料与第三掺杂材料层111的材料不同，和/或，第一沟道层102的材料与第二沟道层112的材料不同，和/或，第二掺杂材料层103的材料和第四掺杂材料层113的材料不同。作为一种示例，第一掺杂材料层101、第一沟道层102和第二掺杂材料层103可以依次为硅、硅锗和硅，第三掺杂材料层111、第二沟道层112和第四掺杂材料层113可以依次为硅锗、硅、硅锗。
这样，第一堆叠层和第二堆叠层可以不同时形成，即可以先进行第一通孔201的刻蚀以及第一堆叠层的形成，再进行第二通孔202的刻蚀以及第二堆叠层的形成。实际上，本申请实施例中，本质上就是在介质层200中分批进行不同器件的制造，同一批的器件的结构和材料相同，这样可以使衬底100上形成多种类型的器件。
具体实施时，在衬底100为硅衬底时，第三掺杂材料层111、第二沟道层112和第四掺杂材料层113可以依次为硅锗、硅、硅锗，即硅锗作为源漏，而硅作为沟道；在衬底100为硅衬底时，第三掺杂材料层111、第二沟道层112和第四掺杂材料层113的材料可以为硅、硅锗、硅，即硅作为源漏，硅锗作为沟道；在衬底100为硅衬底时，第三掺杂材料层111、第二沟道层112和第四掺杂材料层113的材料可以为锗、锗锡、锗，即锗作为源漏，锗锡作为沟道，此时第三掺杂材料层111与硅衬底具有一定的晶格差异，因此可以在第三掺杂材料层111和硅衬底之间形成缓冲层，该缓冲层可以为低温形成的锗层，也可以为低温形成的锗层和高温形成的锗层的叠层，用于平衡第三掺杂材料层111和硅衬底之间的晶格常数，以形成质量较好的第三掺杂材料层111；当然，本申请实施例中的第三掺杂材料层111、第二沟道层112和第四掺杂材料层113还可以是其他材料。
第三掺杂材料层111、第二沟道层112和第四掺杂材料层113的厚度范围、掺杂浓度范围、形成方法均可以参考第一掺杂材料层101、第一沟道层102和第二掺杂材料层103的相关描述，需要注意的是，第一堆叠层和第二堆叠层具有不完全一致的材料。
需要说明的是，在衬底100上可以包括多个竖直方向堆叠的第二堆叠层，每个第二堆叠层均可以包括第三掺杂材料层111、第二沟道层112和第四掺杂材料层113，这样可以提高器件的集成度，多个第二堆叠层之间可以利用绝缘材料隔开。
S103，在第一堆叠层中形成第一器件，参考图12-图23。
本申请实施例中，第一器件包括纵向贯穿第一堆叠层的第一沟槽104中的第一绝缘层105，以及包围第一绝缘层105的第一掺杂材料层101、第一沟道层102和第二掺杂材料层103，以及第一间隙1021中的第一栅介质层106和第一栅极层107；其中第一沟道层102在第一堆叠层的侧壁上凹于第一掺杂材料层101和第二掺杂材料层103，使第一掺杂材料层101和第二掺杂材料层103之间形成第一间隙1021。
具体而言，在形成第一器件的过程中，可以先对第一堆叠层进行刻蚀得到第一沟槽104，每个第一堆叠层中可以均包括第一沟槽104，也可以只有部分第一堆叠层中形成有第一沟槽104，第一沟槽104可以将第一堆叠层分隔为多个部分，增加第一堆叠层中可以形成的器件的数量。第一沟槽104可以位于和第一堆叠层的侧壁平行的方向，也可以位于其他方向。
第一堆叠层中形成有多个第一沟槽104时，多个第一沟槽104可以相交设置，也可以不相交设置，参考图12和图13所示，图12为本申请实施例提供的一种半导体器件在制造过程中的示意图，图13为图12所示的半导体器件中虚线所在水平平面内的结构示意图，其中，每个第一堆叠层被两个相交设置的第一沟槽104分隔为四个部分，因此具有较高的集成度。
本申请实施例中，多个第一沟槽104之间所成的角度可以是任意的，多个第一沟槽104可以按照角度均匀分布的规则而设置，也可以任意设置。举例来说，第一堆叠层中包括两个相交的第一沟槽104时，这两个相交的第一沟槽104在平行于衬底表面的平面内可以垂直，也可以呈其他角度，例如呈45°；每个第一堆叠层中包括四个相交的第一沟槽104时，这四个相交的第一沟槽104可以均匀分布，相邻的两个第一沟槽104之间的夹角可以为45°。当然，每个第一堆叠层中可以包括其他数量的第一沟槽104，第一沟槽104的数量与实际要形成的器件数量相关，在此不进行一一举例说明。
多个第一沟槽104的交点可以在第一堆叠层的中心位置，以使后续保留的第一沟道层102较为均匀，多个第一沟槽104的交点也可以不位于第一堆叠层的中心位置。第一沟槽104的宽度可以根据实际情况而定。
在对第一堆叠层进行刻蚀的过程中，可以以图案化的掩模层120为掩蔽，在各个第一堆叠层中刻蚀得到第一沟槽104，掩模层120可以为光刻胶层，也可以是硬掩模层，硬掩模层利用可以是氧化硅、氮化硅等，之后，可以去除掩模层120，在掩模层120为硬掩模层时，也可以不进行掩模层120的去除，从而利用掩模层120对堆叠层进行保护。
第一沟槽104可以纵向贯穿第一堆叠层，在第一掺杂材料层101和衬底100之间形成有缓冲层时，第一沟槽104可以贯穿至缓冲层，也可以贯穿部分缓冲层，还可以贯穿全部缓冲层至衬底100。第一沟槽104还可以过刻蚀部分衬底100。
在对第一堆叠层刻蚀得到第一沟槽104后，可以在第一沟槽104中填充第一绝缘层105，填充后的第一绝缘层105可以与第一堆叠层齐平，在第一堆叠层上形成有掩模层120时，第一绝缘层105可以与掩模层120齐平，参考图14和图15所示，其中图14为本申请实施例提供的一种半导体器件在制造过程中的示意图，图15为图14所示的半导体器件中虚线所在水平平面内的结构示意图。
其中，第一绝缘层105的作用在于增加器件的结构稳定性，其材料可以包括氧化硅、氮化硅等。在一种实现方式中，第一绝缘层105还可以包括第一应变材料层，从而为与第一应变材料层接触的第一沟道层102提供压应力或张应力，以提高第一沟道层102的载流子迁移率。第一绝缘层105可以仅包括第一应变材料层，即第一应变材料层填充在第一沟槽104中；第一绝缘层105也可以包括第一应变材料层和其他绝缘层，此时第一应变材料层位于其他绝缘层外侧，与第一沟道层102接触，举例来说，第一应变材料层可以位于氧化硅外侧，则可以先在第一沟槽104侧壁形成第一应变材料层，之后利用氧化硅填充第一沟槽104。
具体的，在第一应变材料层为第一沟道层102提供压应力时，可以提高第一沟道层102的空穴迁移率，因此，可以在PMOS器件中选择能够为第一沟道层102提供压应力的第一应变材料层，具体的，可以选择晶格常数大于第一沟道层材料的晶格常数的第一应变材料层，例如在第一沟道层102为硅锗时，第一应变材料层可以是单晶硅。
具体的，在第一应变材料层为第一沟道层102提供张应力时，可以提高第一沟道层102的电子迁移率，因此，可以在NMOS器件中选择能够为第一沟道层102提供张应力的第一应变材料层，具体的，可以选择晶格常数小于第一沟道层材料的晶格常数的第一应变材料层，例如在第一沟道层102为硅时，第一应变材料层可以是硅锗，在第一沟道层102为锗锡时，第一应变材料层可以为单晶锗。
之后，可以对介质层200进行刻蚀形成第三沟槽203，以暴露第一堆叠层的侧壁，剩余的介质层200覆盖第二堆叠层的侧壁。作为一种可能的实现方式，第三沟槽203可以暴露第一堆叠层的所有侧壁，参考图16和图17所示，图16为本申请实施例提供的一种半导体器件在制造过程中的示意图，图17为图16所示的半导体器件中虚线所在水平平面内的结构示意图，保留的介质层200覆盖第二堆叠层的侧壁，以保护第二堆叠层的侧壁；作为另一种可能的方式，第三沟槽203也可以暴露第一堆叠层的部分侧的侧壁(图未示出)。具体的，可以以图案化的掩模层120为掩蔽，对介质层200进行刻蚀，掩模层120可以为光刻胶层，也可以是硬掩模层，之后，可以去除掩模层120。
之后，可以通过第三沟槽203从侧向对第一沟道层102进行刻蚀，以去除部分第一沟道层102，形成第一掺杂材料层101和第二掺杂材料层103之间的第一间隙1021，在第一绝缘层105侧壁上保留有第一沟道层102，保留的第一沟道层102连接着第一掺杂材料层101和第二掺杂材料层103，即源漏之间的沟道长度与第一沟道层102的厚度一致，参考图18和图19所示，图18为本申请实施例提供的一种半导体器件在制造过程中的示意图，图19为图18所示的半导体器件中虚线所在水平平面内的结构示意图。
其中，由于第一沟道层102是从第三沟槽203刻蚀的，保留的第一沟道层102往往是距离第三沟槽203较远的部分，参考图19所示，第一沟槽104的交点在第一堆叠层的中心位置，最终保留的第一沟道层102也靠近第一堆叠层的中心位置，第一沟槽104中的第一绝缘层105将第一沟道层102隔离开。
通过第三沟槽203侧向对第一沟道层102进行刻蚀，可以通过湿法刻蚀进行，例如可以通过酸法刻蚀去除部分第一沟道层102，也可以是通过气体分子反应进行刻蚀，还可以通过多次第一氧化去除工艺进行。其中，第一氧化去除工艺具体来说，可以先进行第一沟道层102的氧化工艺，以在第三沟槽203中暴露的第一沟道层102表面上形成第一氧化层，之后去除第一沟道层102表面的第一氧化层。
其中，进行第一沟道层102的氧化工艺，可以具体为，采用等离子或者化学自限制性氧化第一沟道层102，在此过程中，第一沟道层102可以较第一掺杂材料层101和第二掺杂材料层103被更多的氧化。其中的氧化剂可以是氧气O2，也可以是臭氧O3。在第一沟道层102上生成第一氧化层后，可以采用刻蚀的气体精确腐蚀生成的第一氧化物。具体的，可以采用干法刻蚀去除第一氧化层。
这种氧化去除工艺中，第一沟道层102在一定厚度内被氧化，可以对生成的第一沟道层102的氧化物进行刻蚀，多次氧化和去除氧化物，能够实现较快和较精准的刻蚀，通常来说，刻蚀精度能够精确到准原子级。更优地，通过氧化工艺中工艺参数的控制，可以将每次氧化后的氧化层的厚度可以控制在1～10A，并通过高选择比的刻蚀，重复氧化和刻蚀步骤，可以将刻蚀精度能够精确到准原子级。
举例来说，在第一掺杂材料层101、第一沟道层102和第二掺杂材料层103分别为硅、硅锗和硅时，可以先进行硅锗的氧化，之后可以刻蚀去除硅锗的氧化物，经过多次氧化和刻蚀工艺，可以实现硅锗层的侧向去除；在第一掺杂材料层101、第一沟道层102和第二掺杂材料层103分别为硅锗、硅、硅锗时，可以先进行硅的氧化，之后可以刻蚀去除氧化得到的氧化硅，经过多次氧化和刻蚀工艺，可以实现硅层的侧向去除。
在利用氧化去除工艺对第一沟道层102进行侧向刻蚀时，还可以在一定程度上改变第一沟道层102的应变，进一步提高第一沟道层102的载流子迁移率。例如随着对硅层的刻蚀，硅层受到张应力也随之变大，进一步对提高NMOS管的电子迁移率；随着对硅锗层的刻蚀，硅锗层受到压应力也随之变大，进一步对提高PMOS管的空穴迁移率。
之后可以在第一间隙1021中形成第一栅介质层106和第一栅极层107，参考图20和图21所示，其中图20为本申请实施例提供的一种半导体器件在制造过程中的示意图，图21为图20所示的半导体器件中虚线所在水平平面内的结构示意图，其中，第一绝缘层105将第一栅介质层106分隔来，也将第一栅极层分隔开。
具体的，第一栅介质层106可以为高K材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO，La2O3，HrZrO等，第一栅介质层106的形成方式可以是ALD或CVD等方式，这样可以形成覆盖第一间隙1021侧壁、第一间隙1021内的第一沟道层102表面、第一间隙1021之外的第一堆叠层侧壁、第一堆叠层上表面、第三沟槽203底部的第一栅介质层106。
第一栅极层107可以为金属材料，也可以是其他导体材料，还可以是金属材料和其他导体材料的组合，例如可以是Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx，W，Co等或它们的叠层。第一栅极层107的形成方式可以是ALD或CVD等方式，这样可以形成覆盖第一栅介质层106的第一栅极层107。
之后，可以去除第一间隙1021之外的其他位置的第一栅极层107和第一栅介质层106，以得到第一间隙1021中的第一栅介质层106和第一栅极层107。具体的，可以先通过各项异性刻蚀，去除第一堆叠层上表面以及第三沟槽203底部的第一栅介质层106和第一栅极层107，之后可以利用各项同性刻蚀去除第一堆叠层侧壁上的第一栅介质层106和第一栅极层107。
之后，可以利用介质材料300填充第三沟槽203，参考图22和图23所示，其中图22为本申请实施例提供的一种半导体器件在制造过程中的示意图，图23为图22所示的半导体器件中虚线所在水平平面内的结构示意图。
S104，在第二堆叠层中形成第二器件，参考图24-图35。
在本申请实施例中，第二器件包括纵向贯穿第二堆叠层的第二沟槽114中的第二绝缘层115，以及包围第二绝缘层115的第三掺杂材料层111、第二沟道层112和第四掺杂材料层113，以及第二间隙1121中的第二栅介质层116和第二栅极层117；第二沟道层112在所述第二堆叠层的侧壁上凹于第三掺杂材料层111和所述第四掺杂材料层113，使第三掺杂材料层111和第四掺杂材料层113之间形成有第二间隙1121。
形成第二器件的过程和形成第一器件的过程类似，在此进行简要说明，不详尽之处参考第一器件的形成过程即可。
在形成第二器件的过程中，可以先对第二堆叠层进行刻蚀得到第二沟槽114，每个第二堆叠层中可以包括第二沟槽114，也可以只有部分第二堆叠层中形成有第二沟槽114，第二沟槽114可以将第二堆叠层分隔为多个部分，从而增加第二堆叠层中可以形成的器件的数量。第二沟槽114可以位于和第二堆叠层的侧壁平行的方向，也可以位于其他方向。
第二堆叠层中形成有多个第二沟槽114时，多个第二沟槽114可以相交设置，也可以不相交设置，参考图24和图25所示，图24为本申请实施例提供的一种半导体器件在制造过程中的示意图，图25为图24所示的半导体器件中虚线所在水平平面内的结构示意图，其中，每个第二堆叠层被两个相交设置的第二沟槽114分隔为四个部分，因此具有较高的集成度。
本申请实施例中，多个第二沟槽114之间所成的角度可以是任意的，多个第二沟槽114可以按照角度均匀分布的规则而设置，也可以任意设置。举例来说，第二堆叠层中包括两个相交的第二沟槽114时，这两个相交的第二沟槽114在平行于衬底表面的平面内可以垂直，也可以呈其他角度，例如呈45°；每个第二堆叠层中包括四个相交的第二沟槽114时，这四个相交的第二沟槽114可以均匀分布，相邻的两个第二沟槽114之间的夹角可以为45°。当然，每个第二堆叠层中可以包括其他数量的第二沟槽114，第二沟槽114的数量与实际要形成的器件数量相关，在此不进行一一举例说明。
多个第二沟槽114的交点可以在第二堆叠层的中心位置，以使后续保留的第二沟道层112较为均匀，多个第二沟槽114的交点也可以不位于第二堆叠层的中心位置。第二沟槽114的宽度可以根据实际情况而定。
在对第二堆叠层进行刻蚀的过程中，可以以图案化的掩模层220为掩蔽，在各个第二堆叠层中刻蚀得到第二沟槽114，掩模层220可以为光刻胶层，也可以是硬掩模层，硬掩模层利用可以是氧化硅、氮化硅等，之后，可以去除掩模层220，在掩模层220为硬掩模层时，也可以不进行掩模层220的去除，从而利用掩模层220对堆叠层进行保护。
第二沟槽114可以纵向贯穿第二堆叠层，在第三掺杂材料层101和衬底100之间形成有缓冲层时，第二沟槽114可以贯穿至缓冲层，也可以贯穿部分缓冲层，还可以贯穿全部缓冲层至衬底100。第二沟槽114还可以过刻蚀部分衬底100。
在对第二堆叠层刻蚀得到第二沟槽114后，可以在第二沟槽114中填充第二绝缘层115，填充后的第二绝缘层115可以与第二堆叠层齐平，在第二堆叠层上形成有掩模层220时，第二绝缘层115可以与掩模层220齐平，参考图26和图27所示，图26为本申请实施例提供的一种半导体器件在制造过程中的示意图，图27为图26所示的半导体器件中虚线所在水平平面内的结构示意图。其中，第二绝缘层115的作用在于增加器件的结构稳定性，其材料可以包括氧化硅、氮化硅等。在一种实现方式中，第二绝缘层115还可以包括第二应变材料层，从而为与第二应变材料层接触的第二沟道层112提供压应力或张应力，以提高第二沟道层112的载流子迁移率。
之后，可以对介质层200进行刻蚀形成第四沟槽204，以包括第二堆叠层的侧壁，剩余的介质层200覆盖第二堆叠层的侧壁。其中，第四沟槽204可以暴露第二堆叠层的所有侧壁，参考图28和图29所示，图28为本申请实施例提供的一种半导体器件在制造过程中的示意图，图29为图28所示的半导体器件中虚线所在水平平面内的结构示意图，保留的介质层200覆盖第二堆叠层的侧壁，以保护第二堆叠层的侧壁。
之后，可以通过第四沟槽204从侧向对第二沟道层112进行刻蚀，以去除部分第二沟道层112，形成第三掺杂材料层111和第四掺杂材料层113之间的第二间隙1121，在第二绝缘层115侧壁上保留有第二沟道层112，保留的第二沟道层112连接着第三掺杂材料层111和第四掺杂材料层113，即源漏之间的沟道长度与第二沟道层112的厚度一致，参考图30和图31所示，图30为本申请实施例提供的一种半导体器件在制造过程中的示意图，图31为图30所示的半导体器件中虚线所在水平平面内的结构示意图。
其中，由于第二沟道层112是从第四沟槽204刻蚀的，保留的第二沟道层112往往是距离第四沟槽204较远的部分，参考图19所示，第二沟槽114的交点在第二堆叠层的中心位置，最终保留的第二沟道层112也靠近第二堆叠层的中心位置，第二沟槽114中的第二绝缘层115将第二沟道层112隔离开。
通过第四沟槽204侧向对第二沟道层112进行刻蚀，可以通过湿法刻蚀进行，例如可以通过酸法刻蚀去除部分第二沟道层112，也可以是通过气体分子反应进行刻蚀，还可以通过多次第二氧化去除工艺进行。其中，第二氧化去除工艺具体来说，可以先进行第二沟道层112的氧化工艺，以在第四沟槽204中暴露的第二沟道层112表面上形成第二氧化层，之后去除第二沟道层112表面的第二氧化层。
在对第二沟道层112进行侧向刻蚀后，可以在第二间隙1121中形成第二栅介质层116和第二栅极层117，参考图32和图33所示，其中图32为本申请实施例提供的一种半导体器件在制造过程中的示意图，图33为图32所示的半导体器件中虚线所在水平平面内的结构示意图，其中，第二绝缘层115将第二栅介质层116分隔开，也将第二栅极层117分隔开。
具体的，第二栅介质层116可以为高K材料，例如HfO2、HfSiO、HfSiON、HfTaO、HfTiO，La2O3，HrZrO等，第二栅介质层116的形成方式可以是ALD或CVD等方式，这样可以形成覆盖第二间隙1121侧壁、第二间隙1121内的第二沟道层112表面、第二间隙1121之外的第二堆叠层侧壁、第二堆叠层上表面、第四沟槽204底部的第二栅介质层116。
第二栅极层117可以为金属材料，也可以是其他导体材料，还可以是金属材料和其他导体材料的组合，例如可以是Ti、TiAlx、TiN、TaNx、HfN、TiCx、TaCx，W，Co等或它们的叠层。第二栅极层117的形成方式可以是ALD或CVD等方式，这样可以形成覆盖第二栅介质层116的第二栅极层117。
之后，可以去除第二间隙1121之外的其他位置的第二栅极层117和第二栅介质层116，以得到第二间隙1121中的第二栅介质层116和第二栅极层117。具体的，可以先通过各项异性刻蚀，去除第二堆叠层上表面以及第四沟槽204底部的第二栅介质层116和第二栅极层117，之后可以利用各项同性刻蚀去除第二堆叠层侧壁上的第二栅介质层116和第二栅极层117。
之后，可以利用介质材料400填充第四沟槽204，参考图34和图35所示，其中图34为本申请实施例提供的一种半导体器件在制造过程中的示意图，图35为图34所示的半导体器件中虚线所在水平平面内的结构示意图。之后可以进行连接线的引出(图未示出)。
本申请实施例提供了一种半导体器件的制造方法，在衬底上可以形成介质层，在介质层中形成第一堆叠层和第二堆叠层，第一堆叠层和第二堆叠层的材料不完全相同，第一堆叠层形成于纵向贯穿介质层的第一通孔201中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层，第二堆叠层形成于纵向贯穿介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层，之后，可以在第一堆叠层中形成第一器件，以及在第二堆叠层中形成第二器件。
这样，第一器件中，第一掺杂材料层和第二掺杂材料层作为源漏，源漏之间存在纵向的第一沟道层，在第二器件中，第三掺杂材料层和第四掺杂材料层作为源漏，源漏之间存在纵向的第二沟道层，第一沟道层和第二沟道层的长度与膜层的厚度相关，无需高成本高精度的刻蚀，因此能够利用较低的成本和简易的工艺得到小尺寸高性能的器件，此外，由于衬底上可以包括不同材料的第一堆叠层和第二堆叠层，则可以包括不同材料构成的第一器件和第二器件，因此能够提供多样化的器件结构，更能满足用户需求。
基于以上实施例提供的一种半导体器件结构的制造方法，本申请实施例还提供了一种半导体结构，参考图34所示，半导体结构包括：
衬底；
所述衬底上的介质材料；
所述介质材料中的第一堆叠层；所述第一堆叠层形成于纵向贯穿所述介质材料的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层；
所述第一堆叠层中的第一器件，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述介质材料中的第二堆叠层，所述第一堆叠层和所述第二堆叠层的材料不完全相同；所述第二堆叠层形成于纵向贯穿所述介质材料的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层；
所述第二堆叠层中的第二器件，所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
可选的，所述第一堆叠层中包括多个第一沟槽，所述多个第一沟槽相交设置；和/或，所述第二堆叠层中包括多个第二沟槽，所述多个第二沟槽相交设置。
可选的，所述第一掺杂材料层、所述第一沟道层和所述第二掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗；所述第三掺杂材料层、所述第二沟道层和所述第四掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
可选的，所述衬底和所述第一掺杂材料层之间形成有缓冲层，和/或，所述衬底和所述第三掺杂材料层之间形成有缓冲层。
可选的，所述第一掺杂材料层和所述第一沟道层之间形成有所述第一掺杂材料层的本征层，所述第一沟道层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层；和/或，所述第三掺杂材料层和所述第二沟道层之间形成有所述第三掺杂材料层的本征层，所述第二沟道层和所述第四掺杂材料层之间形成有所述第四掺杂材料层的本征层。
可选的，所述第一绝缘层包括第一应变材料层，用于为所述第一沟道层提供压应力或张应力；和/或，所述第二绝缘层包括第二应变材料层，用于为所述第二沟道层提供压应力或张应力。
本说明书中的各个实施例均采用递进的方式描述，各个实施例之间相同相似的部分互相参见即可，每个实施例重点说明的都是与其它实施例的不同之处。尤其，对于器件实施例而言，由于其基本相似于方法实施例，所以描述得比较简单，相关之处参见方法实施例的部分说明即可。
以上所述仅是本申请的优选实施方式，虽然本申请已以较佳实施例披露如上，然而并非用以限定本申请。任何熟悉本领域的技术人员，在不脱离本申请技术方案范围情况下，都可利用上述揭示的方法和技术内容对本申请技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本申请技术方案的内容，依据本申请的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本申请技术方案保护的范围内。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：
在衬底上形成介质层；
在所述介质层中形成第一堆叠层和第二堆叠层，所述第一堆叠层和所述第二堆叠层的材料不完全相同；所述第一堆叠层形成于纵向贯穿所述介质层的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层；所述第二堆叠层形成于纵向贯穿所述介质层的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层；
在所述第一堆叠层中形成第一器件；
在所述第二堆叠层中形成第二器件；
其中，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
2.根据权利要求1所述的方法，其特征在于，所述第一堆叠层中包括多个第一沟槽，所述多个第一沟槽相交设置；和/或，所述第二堆叠层中包括多个第二沟槽，所述多个第二沟槽相交设置。
3.根据权利要求1所述的方法，其特征在于，
在所述第一堆叠层中形成第一器件，包括：
在所述第一堆叠层中形成所述第一绝缘层；对所述介质层进行刻蚀形成第三沟槽，以暴露所述第一堆叠层的侧壁，剩余的介质层覆盖所述第二堆叠层的侧壁；通过所述第三沟槽从侧向对所述第一沟道层进行刻蚀，保留所述第一绝缘层侧壁上的第一沟道层，以形成所述第一掺杂材料层和所述第二掺杂材料层之间的第一间隙；通过所述第三沟槽在所述第一间隙中形成第一栅介质层和第一栅极层；利用介质材料填充所述第三沟槽；
在所述第二堆叠层中形成第二器件，包括：
在所述第二堆叠层中形成所述第二绝缘层；对所述介质层进行刻蚀形成第四沟槽，以暴露所述第二堆叠层的侧壁，保留所述第一堆叠层的侧壁的介质材料；通过所述第四沟槽从侧向对所述第二沟道层进行刻蚀，保留所述第二绝缘层侧壁上的第二沟道层，以形成所述第三掺杂材料层和所述第四掺杂材料层之间的第二间隙；通过所述第四沟槽在所述第二间隙中形成第二栅介质层和第二栅极层；利用介质材料填充所述第四沟槽。
4.根据权利要求3所述的方法，其特征在于，
所述通过所述第三沟槽从侧向对所述第一沟道层进行刻蚀，包括：
进行多次第一氧化去除工艺，所述第一氧化去除工艺包括：进行所述第一沟道层的氧化工艺，以在所述第三沟槽中暴露的第一沟道层表面上形成第一氧化层；去除所述第一氧化层；
所述通过所述第四沟槽从侧向对所述第二沟道层进行刻蚀，包括：
进行多次第二氧化去除工艺，所述第二氧化去除工艺包括：进行所述第二沟道层的氧化工艺，以在所述第四沟槽中暴露的第二沟道层表面上形成第二氧化层；去除所述第二氧化层。
5.根据权利要求3所述的方法，其特征在于，
所述通过所述第三沟槽在所述第一间隙中形成第一栅介质层和第一栅极层，包括：
沉积第一栅介质层和第一栅极层，并通过所述第三沟槽去除所述第一间隙之外的第一栅极层和第一栅介质层；
所述通过所述第四沟槽在所述第二间隙中形成第二栅介质层和第二栅极层，包括：
沉积第二栅介质层和第二栅极层，并通过所述第四沟槽去除所述第二间隙之外的第二栅极层和第二栅介质层。
6.根据权利要求1-5任意一项所述的方法，其特征在于，所述第一掺杂材料层、所述第一沟道层和所述第二掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗；所述第三掺杂材料层、所述第二沟道层和所述第四掺杂材料层依次为硅锗、硅、硅锗，或硅、硅锗、硅，或锗、锗锡、锗。
7.根据权利要求1-5任意一项所述的方法，其特征在于，所述衬底和所述第一掺杂材料层之间形成有缓冲层，和/或，所述衬底和所述第三掺杂材料层之间形成有缓冲层。
8.根据权利要求1-5任意一项所述的方法，其特征在于，所述第一掺杂材料层和所述第一沟道层之间形成有所述第一掺杂材料层的本征层，所述第一沟道层和所述第二掺杂材料层之间形成有所述第二掺杂材料层的本征层；和/或，所述第三掺杂材料层和所述第二沟道层之间形成有所述第三掺杂材料层的本征层，所述第二沟道层和所述第四掺杂材料层之间形成有所述第四掺杂材料层的本征层。
9.根据权利要求1-5任意一项所述的方法，其特征在于，所述第一绝缘层包括第一应变材料层，用于为所述第一沟道层提供压应力或张应力；和/或，所述第二绝缘层包括第二应变材料层，用于为所述第二沟道层提供压应力或张应力。
10.一种半导体器件，其特征在于，包括：
衬底；
所述衬底上的介质材料；
所述介质材料中的第一堆叠层；所述第一堆叠层形成于纵向贯穿所述介质材料的第一通孔中，包括第一掺杂材料层、第一沟道层和第二掺杂材料层；
所述第一堆叠层中的第一器件，所述第一器件包括纵向贯穿所述第一堆叠层的第一沟槽中的第一绝缘层，以及包围所述第一绝缘层的第一掺杂材料层、第一沟道层和第二掺杂材料层，以及第一间隙中的第一栅介质层和第一栅极层；所述第一沟道层在所述第一堆叠层的侧壁上凹于所述第一掺杂材料层和所述第二掺杂材料层，使所述第一掺杂材料层和所述第二掺杂材料层之间形成所述第一间隙；所述第一沟槽将所述第一堆叠层分隔为多个部分；
所述介质材料中的第二堆叠层，所述第一堆叠层和所述第二堆叠层的材料不完全相同；所述第二堆叠层形成于纵向贯穿所述介质材料的第二通孔中，包括第三掺杂材料层、第二沟道层和第四掺杂材料层；
所述第二堆叠层中的第二器件，所述第二器件包括纵向贯穿所述第二堆叠层的第二沟槽中的第二绝缘层，以及包围所述第二绝缘层的第三掺杂材料层、第二沟道层和第四掺杂材料层，以及第二间隙中的第二栅介质层和第二栅极层；所述第二沟道层在所述第二堆叠层的侧壁上凹于所述第三掺杂材料层和所述第四掺杂材料层，使所述第三掺杂材料层和所述第四掺杂材料层之间形成所述第二间隙；所述第二沟槽将所述第二堆叠层分隔为多个部分。
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