KR100845175B1 - 반도체 디바이스 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 스트레인에 의해 향상된 이동도를 갖는 벌크 3중 게이트 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명은 또한 스트레인에 의해 향상된 이동도를 갖는 비평면 트랜지스터 및 제조 방법에 관한 것이다. 트랜지스터는 반도체 기판 상에 형성된 반도체 본체를 포함하며, 반도체 본체는 상부면 및 횡 대향 측벽을 포함한다. 반도체 캡핑층이 반도체 본체의 상부면 및 측벽 상에 형성된다. 그 다음에, 반도체 본체의 상부면 상의 반도체 캡핑층 및 반도체 본체의 측벽 상의 캡핑층 상에 게이트 유전층이 형성된다. 그 다음에 게이트 유전층 상과 그 주위에 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극이 형성된다. 그 다음에 게이트 전극의 양측의 반도체 본체 내에 한 쌍의 소스/드레인 영역이 형성된다.

Description

반도체 디바이스 및 그 제조 방법{A BULK NON-PLANAR TRANSISTOR HAVING A STRAINED CHANNEL WITH ENHANCED MOBILITY AND METHODS OF FABRICATION}
본 발명은 집적 회로 제조 분야에 관한 것으로서, 특히 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터(strain enhanced mobility bulk nonplanar transistor )의 형성 및 그 제조 방법에 관한 것이다.
마이크로프로세서와 같은 최근의 집적 회로는 문자 그대로 수억 개의 트랜지스터로 이루어진다. 집적 회로의 성능 및 전력 소비를 개선하기 위해, 새로운 트랜지스터 구조가 제안되어 왔다. 디바이스 성능을 개선하기 위해 3중 게이트 트랜지스터와 같은 비평면 트랜지스터가 제안되었다. 3중 게이트 트랜지스터(100)는 도 1a 및 1b에 도시되어 있다. 도 1a는 3중 게이트 트랜지스터(100)의 사시도이고, 도 1b는 3중 게이트 트랜지스터(100)의 데이트 전극을 통해 절취한 단면도이다. 3중 트랜지스터(100)는 한 쌍의 횡 대향 측벽(103) 및 상부면(104)을 갖는 실리콘 본체(102)를 포함한다. 실리콘 본체(102)는 단결정 실리콘 기판(108) 상에 형성되는 산화물층(106)을 포함하는 절연 기판 상에 형성된다. 실리콘 본체(102) 의 상부면(104) 및 측벽(103) 상에는 게이트 유전체(110)가 형성된다. 게이트 유전층(110) 상에 형성되고 실리콘 본체(102)를 둘러싼다. 게이트 전극(120)의 횡 대향 측벽을 따라서 실리콘 본체(102) 내에는 한 쌍의 소스/드레인 영역(130)이 형성된다. 트랜지스터(130)는 본래 3 개의 트랜지스터를 형성하는 세 개의 게이트(G1, G2, G3)를 포함하기 때문에, 3중 게이트 트랜지스터라고도 한다. 3중 게이트 트랜지스터(100)는 실리콘 본체(102)의 한 측면(103) 상의 제 1 게이트/트랜지스터와, 실리콘 본체(102)의 상부면(104) 상의 제 2 게이트/트랜지스터와, 실리콘 본체(102)의 제 2 측면(103) 상의 제 3 게이트/트랜지스터를 포함한다. 각각의 트랜지스터는 실리콘 본체(102)의 면에 비례하는 전류 흐름을 제공한다. 3중 게이트 트랜지스터는 면적당 큰 전류를 가져서 디바이스 성능을 개선시키기 때문에 매력적이다.
도 1a는 표준 3중 트랜지스터의 사시도.
도 1b는 표준 3중 게이트 트랜지스터의 절단면도.
도 2는 본 발명의 일실시예에 따른 스트레인에 의해 유도된 이동도를 갖는 벌크 3중 게이트 트랜지스터를 도시한 도면.
도 3a 내지 3i는 본 발명의 일실시예에 따른 스트레인에 의해 향상된 이동도를 갖는 벌크 3중 게이트 트랜지스터의 제조 방법을 도시한 도면.
도 4a 내지 4c는 본 발명의 일실시예에 따른 스트레인에 의해 향상된 이동도를 갖는 벌크 3중 게이트 트랜지스터의 제조 방법을 도시한 도면.
도 5는 벌크 실리콘, 스트레인을 갖는 실리콘 게르마늄 반도체 본체 및 스트레인을 갖는 실리콘 캡핑층에 대한 결정 격자를 도시한 도면.
본 발명의 실시예는 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터 및 그 제조 방법에 관한 것이다. 이하의 설명에서는, 본 발명의 완전한 이해를 위해 다수의 특정 실시예를 개시한다. 본 발명을 불필요하게 혼동시키지 않도록 하기 위해, 공지되어 있는 반도체 제조 공정 및 기법은 상세하게 설명하지 않았다.
본 발명의 실시예는 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터 및 그 제조 방법에 관한 것이다. 본 발명의 실시예는 스트레인 하에서 반도체 위 또는 그 주위에 형성된 캡핑층을 갖는 반도체 본체를 포함한다. 스트레인 하에서의 캡핑층은 디바이스 내의 캐리어의 이동도를 증가시켜 회로 속도를 향상시키는데 이용될 수 있는 디바이스의 전류를 증가시킨다.
스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 또는 3중 게이트 트랜지스터(200)의 일례가 도 2에 도시되어 있다. 트랜지스터(200)는 벌크 반도체 기판(202) 상에 형성된다. 본 발명의 일실시예에서는, 기판(202)이 단결정 실리콘 기판이다. STI(shallow trench isolation; 얕은 트렌치 격리) 영역과 같은 한 쌍 의 이격된 격리 영역(204)이 반도체 기판(202) 내에 형성되어 있는데, 이들 격리 영역은 그 사이의 기판 활성 영역(206)을 규정한다. 그러나, 기판(202)이 반드시 실리콘 단결정 기판일 필요는 없으며, 게르마늄(Ge), 실리콘 게르마늄(SixGey), 갈륨 아스나이드(GaAs), InSb, GaP 및 GaSb와 같은 다른 유형의 기판을 사용해도 된다. 활성 영역(206)은 통상 n형 디바이스용으로는 1×1016 내지 1×1019 원자/㎤ 의 p형 도전율 수준으로 도핑되며, p형 디바이스용으로는 1×1016 내지 1×1019 원자/㎤ 의 n형 도전율 수준으로 도핑된다. 본 발명의 다른 실시예에서는, 활성 영역(206)이 진성 또는 도핑되지 않은 실리콘 단결정 기판과 같이 도핑되지 않은 반도체일 수 있다.
트랜지스터(200)는 벌크 기판(202)의 활성 기판 영역(206) 상에 형성된 반도체 본체(208)를 포함한다. 반도체 본체(208)는 상부면(209) 및 한 쌍의 횡 대향 측벽(211)을 갖는다. 상부면(209)은 반도체 기판(206) 상에 형성된 하부면으로부터 본체 높이를 규정하는 거리만큼 이격되어 있다. 반도체 본체(208)의 횡 대향 측벽(211)은 본체 폭을 규정하는 거리만큼 이격되어 있다. 반도체 본체(208)는 단결정 또는 단일 결정의 반도체 막이다. 본 발명의 일실시예에서는, 반도체 본체(208)가 벌크 기판(202)을 형성하는데 사용된 반도체와 상이한 반도체 재료로 형성된다. 본 발명의 일실시예에서는, 반도체 본체(208)가 벌크 반도체 기판(202)과 상이한 격자 상수 또는 크기를 갖는 단일 결정의 반도체로 형성되어, 반도체 본체(208)가 스트레인을 받는다. 본 발명의 일실시예에서는, 벌크 반도체 기판이 단 결정 실리콘 기판이고, 반도체 본체(208)는 단일 결정의 실리콘-게르마늄 합금이다. 본 발명의 일실시예에서는, 실리콘 게르마늄 합금이 5 내지 40%의 게르마늄을 포함하고, 이상적으로는 대략 15 내지 25%의 게르마늄을 포함한다.
본 발명의 일실시예에서는, 벌크 반도체 기판(202)이 단결정 실리콘 기판이고, 반도체 본체(208)는 실리콘-탄소 합금이다.
본 발명의 일실시예에서는, 반도체 본체(208)가, 반도체 본체(208)의 외부면이 결정 격자 내에 이완(relaxation)을 일으키는 양보다 적은 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 본체(208)가 100 내지 2000 Å의 두께, 특히 200 내지 1000 Å의 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 본체(208)의 두께 및 높이가 대략 동일하다.
본 발명의 일실시예에서는, 반도체 본체(208)의 폭이 본체(208) 높이의 절반 내지 두 배이다. 본 발명의 일실시예에서는, 반도체 본체(208)가 n형 반도체 디바이스용으로는 1×1016 내지 1×1019 원자/㎤ 의 농도로 p형 도전성으로 도핑되며, p형 반도체 디바이스용으로는 1×1016 내지 1×1019 원자/㎤ 의 농도로 n형 도전성으로 도핑된다. 본 발명의 다른 실시예에서는, 반도체 본체(208)가 도핑되지 않은 또는 진성 실리콘 막과 같은 진성 반도체일 수 있다.
트랜지스터(200)는 반도체 본체(208)의 측벽 및 반도체 본체(208)의 상부면 상에 형성된 반도체 캡핑층(210)을 포함한다. 반도체 캡핑층(210)은 단일 결정 반도체 막이다. 본 발명의 일실시예에서는, 반도체 캡핑층(210)이 반도체 본체(208) 와 상이한 격자 상수를 갖는 반도체 재료로 형성되어, 캡핑층 내에 스트레인이 형성된다. 본 발명의 일실시예에서는, 캡핑층이 인장 스트레인(tensile strain)을 갖는다. 인장 스트레인은 전자의 이동도를 향상시키는 것으로 생각된다. 본 발명의 일실시예에서는, 캡핑층이 압축 스트레인(compressive strain)을 갖는다. 압축 스트레인은 정공의 이동도를 향상시킨다고 생각된다. 본 발명의 일실시예에서는, 캡핑층(210) 내의 스트레인과 직교하는 방향으로 전류가 흐른다. 본 발명의 일실시예에서는, 반도체 본체(208)의 측벽(211) 상의 캡핑층(210) 내의 스트레인이 반도체 본체(208)의 상부면(209) 상의 캡핑층(210) 내의 스트레인보다 더 크다.
본 발명의 일실시예에서는, 반도체 캡핑층(210)이 단일 결정 실리콘 막이다. 본 발명의 일실시예에서는, 캡핑층(210)이 실리콘 게르마늄 합금 본체(208) 상에 형성된 단일 결정 실리콘 막이다. 실리콘-게르마늄 합금 반도체 본체(208) 상에 형성된 단일 결정 실리콘 막은 단일 결정 실리콘 막이 인장 응력을 갖게 한다. 본 발명의 일실시예에서는, 캡핑층(210)이 실리콘-탄소 합금 반도체 본체(208) 상에 형성된 단일 결정 실리콘 막이다. 실리콘-탄소 합금 반도체 본체(208) 상에 형성된 단일 결정 실리콘 캡핑층(210)은 단일 결정 실리콘 막(210)이 압축 응력을 갖도록 한다.
본 발명의 일실시예에서는, 반도체 캡핑층(210)이, 단일 결정 막의 격자가 이완되는 양보다 더 적은 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 캡핑층(210)이 50 내지 300Å의 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 본체(208)의 측벽(211) 상의 캡핑층의 두께가 도 2에 도시되어 있는 바와 같이 반도체 본체(208)의 상부면(209) 상의 캡핑층(210)의 두께와 동일하다. 본 발명의 일실시예에서는, 반도체 캡핑층(210)이, 도 4c에 도시된 바와 같이 측벽(211) 상에서 보다 반도체 본체(208)의 상부면에서 더 두껍게 형성된다.
트랜지스터(200)는 게이트 유전층(212)을 포함한다. 게이트 유전층(212)은 반도체 본체(208)의 측벽(211) 상에 형성된 캡핑층(210) 상에 형성되고, 반도체 본체(208)의 상부면(209) 상에 형성된 반도체 캡핑층(210) 상에 형성된다. 게이트 유전층(210)은 공지되어 있는 어떠한 게이트 유전층일 수도 있다. 본 발명의 일실시예에서, 게이트 유전층은 실리콘 이산화물(SiO2), 실리콘 산질화물(SiOxNy) 또는 실리콘 질화물(Si3N4) 유전층이다. 본 발명의 일실시예에서는, 게이트 유전층(212)이 5 내지 20Å의 두께로 형성된 실리콘 산질화물이다. 본 발명의 일실시예에서는, 게이트 유전층(212)이 탄탈 오산화물(Ta2O5), 티타늄 산화물(TiO2), 하프늄 산화물(HfO) 및 지르코늄 산화물(ZrO)과 같은 금속 산화물 유전체와 같이 고유전율(high K) 게이트 유전층이다. 그러나, 게이트 유전층(212)은 PZT 및 BST와 같은 다른 유형의 고유전율 유전체일 수도 있다.
트랜지스터(200)는 게이트 전극(214)을 포함한다. 게이트 전극(214)은 도 2에 도시되어 있는 바와 같이, 게이트 유전층(212) 상에 그리고 그 주위에 형성된다. 도 2에 도시되어 있는 바와 같이, 게이트 전극(214)은 반도체 본체(208)의 측벽(211) 상에 형성된 캡핑층(210) 상에 형성된 게이트 유전층(212) 위 및 그 인접부에 형성되고, 반도체(208)의 상부면(209) 상에 형성된 캡핑층(210) 상에 형성된 게이트 유전층(212) 상에 형성되며, 게이트 전극(208)의 측벽(211) 상에 형성된 캡핑층(210) 상에 형성된 게이트 유전층(212) 위 또는 그 인접부에 형성된다. 게이트 전극(214)은 트랜지스터(200)의 게이트 길이(Lg)를 규정하는 거리만큼 이격되어 있는 한 쌍의 횡 대향 측벽(216)을 포함한다. 본 발명의 일실시예에서는, 게이트 전극(214)의 횡 대향 측벽(216)이 반도체 본체(208)의 횡 대향 측벽(211)과 직교하는 방향으로 위치한다. 게이트 전극(214)은 임의의 적절한 게이트 전극 재료로 형성될 수 있다. 본 발명의 일실시예에서는, 게이트 전극(214)이 1×1019 내지 1×1020 원자/㎤ 의 농도로 도핑된 다결정 실리콘 막을 포함한다. 게이트 전극(214)은 n형 디바이스에 대해서는 n형 도전성으로, p형 디바이스에 대해서는 p형 도전성으로 도핑된다. 본 발명의 일실시예에서는, 게이트 전극이 금속 게이트 전극일 수 있다. 본 발명의 일실시예에서는, 게이트 전극(214)이, 3.9 eV 내지 4.2 eV의 일함수와 같이 n형 디바이스용으로 제작된 일함수를 갖는 금속 막으로 형성된다. 본 발명의 일실시예에서는, 게이트 전극(214)이 4.9 eV 내지 5.2 eV의 일함수와 같이 p형 디바이스용으로 제작된 일함수를 갖는 금속 막으로 형성된다. 본 발명의 일실시예에서는, 게이트 전극(214)이 4.6 eV 내지 4.8 eV의 중간갭(midgap) 일함수를 갖는 재료로 형성된다. 중간갭 일함수는 반도체 본체(208) 및 캡핑층(210)이 진성 반도체 막인 경우에 사용하기에 이상적이다. 게이트 전극(214)은 단일 재료일 필요는 없으며 다결정 실리콘/금속 전극 또는 금속 다결정 실리콘 전극과 같은 박막들의 합성 스택일 수도 있다.
도 2에 도시되어 있는 바와 같이, 트랜지스터(200)는 반도체 본체(208) 및 게이트 전극(214)의 횡 대향 측벽(216)의 양측 상의 캡핑층 내에 형성된 한 쌍의 소스/드레인 영역을 포함한다. 소스/드레인 영역(218)은 n형 디바이스 형성시에는 n형 도전성으로 도핑되고, p형 디바이스 형성시에는 p형 도전성으로 도핑된다. 본 발명의 일실시예에서는, 소스/드레인 영역이 1×1019 내지 1×1021 원자/㎤ 의 도핑 농도를 갖는다. 소스/드레인 영역(218)은 균일한 농도로 형성될 수 있거나 또는 팁 영역(예를 들면, 소스/드레인 확장부)과 같은 상이한 농도 또는 도핑 프로파일의 서브 영역을 포함할 수 있다. 본 발명의 일실시예에서는, 트랜지스터(200)가 대칭 트랜지스터인 경우에, 소스 및 드레인 영역이 동일한 도핑 농도 프로파일을 가질 것이다. 본 발명의 일실시예에서는, 트랜지스터(200)가 비대칭 트랜지스터이고, 소스 영역 및 드레인 영역이 특정 전기 특성을 갖기 위해 변할 수도 있다.
소스/드레인 영역(216) 사이 및 게이트 전극(214) 아래에 위치하는 반도체 본체(208) 및 캡핑층(210)의 부분은 트랜지스터의 채널 영역을 규정한다. 채널 영역은 또한 게이트 전극(214)에 의해 둘러싸인 반도체 본체(208) 및 캡핑층(210)의 영역으로 규정될 수 있다. 소스/드레인 영역은 통상, 예를 들어 확산을 통해 게이트 전극 약간 아래로 연장되어, 게이트 전극 길이(Lg)보다 약간 더 작은 채널 영역을 규정한다. 트랜지스터(300)가 "ON"으로 되면, 반전층이 디바이스의 채널 영역 내에 형성되어, 전류가 소스/드레인 영역(340) 사이를 흐르도록 하는 도전성 채널을 형성한다. 반전층 또는 도전 채널은 반도체 본체(208)의 측벽(211) 상의 캡핑 층의 표면 및 반도체 본체(208)의 상부면(209) 상의 캡핑층(210)의 표면에 형성된다.
반도체 본체(208) 및 그 3면 상의 캡핑층(210)을 둘러싸는 게이트 유전층(212) 및 게이트 전극(214)을 제공함으로써, 비평면 트랜지스터는 3중 채널 및 3중 게이트를 갖게 되는데, 그 중 하나의 게이트(G1)는 반도체 본체(208)의 한 면(211) 상의 소스/드레인 영역 사이에서 연장되고, 제 2 게이트(G2)는 반도체 본체(208)의 상부면(209) 상의 소스/드레인 영역 사이에서 연장되며, 제 3 게이트(G3)는 반도체 본체(208)의 측벽(211) 상의 소스/드레인 영역 사이에서 연장된다. 트랜지스터(200)의 게이트 "폭"(Gw)은 세 개의 채널 영역의 폭의 합이다. 즉, 트랜지스터(200)의 게이트 폭은, 반도체 본체(208)의 높이와 측벽(211)의 상부면 상의 캡핑층의 두께의 합과, 반도체 본체(208)의 폭과 반도체 본체의 각 측벽(211) 상의 캡핑층의 두께의 합과, 반도체 본체(208)의 높이와 반도체 본체(208)의 상부면(209) 상의 캡핑층(210)의 두께의 합과 같다. 도 3i에 도시되어 있는 바와 같이, 단일 게이트 전극에 의해 둘러싸인 복수의 반도체 본체(208) 및 캡핑층을 사용하면 보다 큰 "폭"의 트랜지스터를 획득할 수 있다.
도 2에는 3중 게이트 트랜지스터(200)가 도시되어 있지만, 본 발명은 다른 비평면 트랜지스터에도 동일하게 적용할 수 있다. 예를 들면, 본 발명은 "finfet" 또는 이중 게이트에 적용할 수 있거나, 단지 두 개의 게이트만 반도체 본체의 대향 면에 형성된다. 또한, 본 발명은 게이트 전극이 반도체 본체 및 반도체 본체의 일부분 아래를 감싸는 랩어라운드 게이트 디바이스 또는 "오메가(omega)" 게이트에 적용할 수 있다. 반도체 본체(208) 상에 형성된 스트레인을 갖는 캡핑층(210)을 포함하면, "finfet" 디바이스 및 "오메가" 디바이스의 성능이 향상될 수 있으며, 이에 따라 디바이스 내의 캐리어의 이동도가 향상될 수 있다. 비평면 디바이스는 "ON"으로 되면 기판(202)의 평면에 직교하는 방향으로 도전 채널 또는 도전 채널 부분을 형성하는 디바이스이다. 비평면 트랜지스터는 또한, 수평 및 수직 방향으로 도전 채널 영역이 형성되는 디바이스라고 할 수 있다.
도 3a 내지 3i는 본 발명의 일실시예에 따른 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터를 형성하는 방법을 도시하고 있다. 먼저, 도 3a에 도시되어 있는 바와 같이, 반도체 기판(300)을 마련한다. 본 발명의 일실시예에서는, 반도체 기판(300)이 단결정 실리콘 기판이다. 기판(300)은 반드시 실리콘 기판일 필요는 없고, 실리콘 게르마늄 기판, 게르마늄 기판, 실리콘 게르마늄 합금, 게르마늄 아스나이드, InSb 및 G몌와 같은 다른 유형의 기판일 수 있다. 본 발명의 일실시예에서는, 반도체 기판(300)이 진성(즉, 도핑되지 않은) 실리콘 기판이다. 본 발명의 다른 실시예에서는, 반도체 기판(300)이 1×1016 내지 1×1019 원자/㎤ 의 농도로 p형 또는 n형 도전성으로 도핑된다. 그 다음에, 도 3a에 도시되어 있는 바와 같이, 격리 영역을 형성하는 마스크 부분(302)을 갖는 마스크가 기판(300) 상에 형성된다. 본 발명의 일실시예에서는, 마스크가 산화 방지 마스크이다. 본 발명의 일시예에서는, 마스크 부분(302)이 얇은 패드 산화물층(304) 및 두꺼운 실리콘 질화물 또는 산화 방지층(306)을 포함한다. 마스크 부분(302)은 트랜 지스터 본체가 형성될 기판(300) 내의 활성 영역(308)을 규정한다. 마스크 부분(302)은 기판(300) 상에 패드 산화물층을, 그 다음에 실리콘 질화물층을 블랭킷 증착함으로써 형성될 수 있다. 그 다음에, 공지되어 있는 포토리소그래피 기법을 이용하여 마스크 부분(302)이 형성되는 위치 상에 포토레지스트 마스킹층을 마스킹하고, 노광하고 현상한다. 그 다음에 질화 막(306) 및 패드 산화물층(304)을 형성된 포토레지스트 마스크와 정렬되도록 에칭하여 도 3a에 도시되어 있는 바와 같이 마스크 부분(302)을 형성한다.
본 발명의 일실시예에서는, 마스크 부분(302)이, 트랜지스터의 제조시에 포토리소그래피를 이용하여 규정될 수 있는 최소 폭 또는 최소 피처 크기(즉, 임계 크기(CD))인 폭(W1)을 갖는다. 또한, 본 발명의 일실시예에서는, 마스크 부분(302)이, 제조 공정에서 포토리소그래피를 이용하여 규정될 수 있는 최소 거리인 거리(D1)만큼 이격된다. 즉, 마스크 부분(302)은 최소 크기를 가지며, 트랜지스터를 제조하는데 사용된 포토리소그래피 공정을 이용하여 획득할 수 있는 최소 크기(임계 크기)만큼 이격된다. 이런 방식으로, 마스크 부분(302)은 트랜지스터의 제조에 사용된 포토리소그래피 공정으로 획득할 수 있는 최대 밀도 및 최소 크기를 갖도록 규정된다.
본 발명의 일실시예에서는, 마스크 부분(302)이 후속적으로 형성된 반도체 본체 또는 본체들에 적합한 두께 또는 높이 이상인 두께(T1)를 갖는다.
그 다음에, 도 3b에 도시되어 있는 바와 같이, 반도체(300)의 노출된 부분은 마스크 부분(302)의 외부 에지부와 정렬되도록 에칭되어 트렌치 개구(310)를 형성 한다. 트렌치 개구는 서로 인접한 트랜지스터들을 격리시킬 수 있는 깊이로 에칭된다.
그 다음에, 도 3c에 도시되어 있는 바와 같이, 트렌치를 유전체층(312)으로 채워 기판(300) 내에 얕은 트렌치 격리부(STI) 영역(312)을 형성한다. 본 발명의 일실시예에서는, 트렌치(310)의 측벽의 바닥에 먼저 얇은 라이너 산화물을 성장시켜 유전체층을 형성한다. 그 다음에, 예를 들어 고밀도 플라즈마(HDP) 화학 기상 증착 공정에 의해 라이너 산화물 상의 산화물 유전체층을 블랭킷 증착하여 트렌치(312)를 채운다. 마스크 부분(302)의 상부에도 충진 유전체층을 형성한다. 그 다음에, 예를 들어 화학 기계적 폴리싱에 의해 마스크 부분(302)의 상부로부터 충진 유전체층을 제거할 수 있다. 도 3c에 도시되어 있는 바와 같이, 마스크 부분(302)의 상부면이 노출되고 얕은 트렌치 격리 영역(312)의 상부면이 마스크 부분(302)의 상부면과 실질적으로 평면이 될 때까지 화학 기계적 폴리싱 공정을 계속한다.
본 발명에서는 얕은 트렌치 격리 영역이 이상적으로 사용되지만, LOCOS(local oxidation of silcon) 또는 리세스드(recessed) LOCOS와 같은 다른 공지되어 있는 격리 영역 및 기법들이 이용될 수도 있다.
그 다음에, 도 3d에 도시되어 있는 바와 같이, 기판(300)으로부터 마스크 부분(302)을 제거하여 반도체 본체 개구(314)를 형성한다. 먼저 격리 영역(312)을 크게 에칭하지 않고 산화 방지 또는 실리콘 질화물 부분(306)을 에칭하는 에칭제를 사용하여 실리콘 질화물 부분(306)을 제거한다. 실리콘 질화물 부분(306) 제거 후 에, 패드 산화물 부분(304)을 제거한다. 패드 산화물 부분(304)은 불화수소산(HF)을 포함하는 습식 에칭제로 제거할 수 있다. 마스크 부분(302)을 제거하면, 실질적으로 수직 측벽을 갖는 반도체 본체 개구 또는 트렌치(314)가 형성된다. 수직 측벽은 반도체 본체가 트렌치 내에서 성장할 수 있도록 하고, 그 내부로 한정하여 반도체 본체가 거의 수직 측벽으로 형성되도록 할 수 있다.
그 다음에, 도 3e에 도시되어 있는 바와 같이, 개구(314) 내에 반도체 본체 막(316)을 형성한다. 본 발명의 일실시예에서는, 반도체 본체 막(316)이 에피택셜 반도체 막이다. 본 발명의 다른 실시예에서는, 스트레인에 의해 향상된 반도체 디바이스가 요망될 때, 반도체 막이, 성장 시에 하부 반도체 기판과 상이한 격자 상수 또는 상이한 격자 크기를 갖는 단결정 반도체 막으로 형성되고, 따라서 반도체 막은 스트레인을 받게 된다. 본 발명의 일실시예에서는, 단일 결정 실리콘 막(316)이 하부 반도체 기판(300)보다 더 큰 격자 상수 또는 격자 크기를 갖는다. 본 발명의 일실시예에서는, 단일 결정 반도체 막(316)이 하부 반도체 기판(300)보다 더 작은 격자 크기 또는 격자 상수를 갖는다.
본 발명의 일실시예에서는, 반도체 막(316)이 실리콘 단결정 기판(300) 상에서 선택적으로 성장된 에피택셜 실리콘 게르마늄 합금 막이다. 실리콘 게르마늄 합금은 DCS(dichlorosilance), H2, 게르만(germane)(GeH4) 및 HCl을 포함하는 증착 기체를 이용하여 에피택셜 반응기에서 선택적으로 성장할 수 있다. 본 발명의 일실시예에서는, 실리콘 게르마늄 합금이 5 내지 40%의 게르마늄을 포함하고, 이상적 으로는 15 내지 25%의 게르마늄을 포함한다. 본 발명의 일실시예에서는, 에피택셜 반도체 막(316)이 실리콘 기판(300) 상에 형성된 단일 결정의 실리콘 탄소 합금이다. 단일 결정의 반도체 막(316)은 반도체 본체의 두께에 적합한 두께로 증착된다. 본 발명의 일실시예에서는, 격리 영역(312)의 상부면의 높이보다 낮은 두께로 성장하거나 증착된다. 이런 방법으로, 격리 영역(312)은 트렌치 내로 반도체 막을 한정하여, 거의 수직 측벽을 갖는 반도체 막이 형성된다. 이와 달리, 반도체 막(316)은 트렌치(314) 내와 격리 영역(312) 상부를 포함하여 기판(300) 상에 블랭킷 증착되고, 도 3e에 도시되어 있는 바와 같이, 반도체 막(316)이 격리 영역의 상부로부터는 제거되고 트렌치(314) 내에만 남도록 폴리싱된다.
본 발명의 일실시예에서는, 반도체 막(316)이 도핑되지 않은 진성 반도체 막이다. 본 발명의 일실시예에서는, p형 디바이스를 제조할 때, 반도체 막(316)이 1×1016 내지 1×1019 원자/㎤ 의 농도로 n형 도전성으로 도핑되었다. 본 발명의 일실시예에서는, n형 디바이스를 제조할 때, 반도체 막(316)이 1×1016 내지 1×1019 원자/㎤ 의 농도로 p형 도전성으로 도핑되었다. 반도체 막(316)은 증착 공정 기체 혼합 중에 도펀트 기체를 포함함으로써 "인시튜(insutu)" 공정에서 증착 동안에 도핑될 수 있다. 이와 달리, 반도체 막(316)은 예를 들어 이온 주입 또는 열 확산에 의해 후속적으로 도핑되어 도핑된 반도체 막(316)을 형성할 수 있다.
그 다음에, 격리 영역(312)을 에칭 또는 리세스하여 반도체 막(316)의 측벽(320)을 노출시켜, 도 3f에 도시되어 있는 반도체 본체(318)를 형성한다. 증착 동안에 반도체 막(316)이 격리 영역(312)에 의해 횡방향으로 한정되므로 반도체 본체(318)는 거의 수직인 측벽(320)을 갖는다. 격리 영역(312)은 반도체 막(316)을 크게 에칭하지 않는 에칭제로 에칭된다. 반도체 막(316)이 실리콘 또는 실리콘 합금인 경우, 격리 영역(312)은 HF를 포함하는 습식 에칭제를 이용하여 에칭될 수 있다. 본 발명의 일실시예에서는, 격리 영역이 도 3f에 도시된 바와 같이 반도체 기판(300) 내에 형성된 활성 영역(308)의 상부면과 거의 평면이 되도록 에칭된다.
그 다음에, 도 3g에 도시되어 있는 바와 같이, 반도체 본체의 상부면(319) 및 측벽(320) 상에 반도체 캡핑층(322)을 형성한다. 반도체 캡핑층(322)은 단일 결정의 반도체 막이다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 반도체 본체(318)와 다른 격자 상수 또는 크기를 갖는 재료로 형성된다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 단일 결정의 실리콘 막이다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 실리콘 게르마늄 합금 본체(318) 상에 형성된 단일 결정의 실리콘 막이다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 실리콘-탄소 합금 반도체 본체(318) 상에 형성된 단일 결정의 실리콘 막이다. 단일 결정의 실리콘 캡핑층(322)은 DCS, HCl 및 H2를 포함하는 처리 기체를 이용하여 에피택셜 증착 반응기에서 선택적으로 증착될 수 있다. 본 발명의 일실시예에서, 반도체 캡핑층(322)은 반도체 캡핑층(322)에서 실질적인 이완을 일으키는 양보다 적은 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이, 트랜지스터가 "ON"으로 될 때 전체 반전층이 캡핑층 내에 형성될 수 있을 정도의 두께로 형성 된다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 50 내지 300Å의 두께로 형성된다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 도핑되지 않은 또는 진성 반도체 막이다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 p형 디바이스를 형성하는 경우에는 1×1016 내지 1×1019 원자/㎤ 의 n형 도전성으로 도핑되고, n형 디바이스를 형성하는 경우에는 1×1016 내지 1×1019 원자/㎤ 의 p형 도전성으로 도핑된다. 본 발명의 일실시예에서는, 반도체 캡핑층(322)이 인시튜 증착 공정으로 도핑된다. 이와 달리, 캡핑층(322)이 이온 주입 또는 고체 소스 확산과 같은 다른 공지되어 있는 기법에 의해 도핑될 수 있다.
그 다음에, 도 3h에 도시되어 있는 바와 같이, 반도체 본체(318)의 측벽(320)과, 반도체 본체(318)의 상부면(319) 상에 형성된 캡핑층(322) 상에 게이트 유전체 막(324)을 형성한다. 본 발명의 일실시예에서는, 게이트 유전체 막이 실리콘 이산화물층, 실리콘 산질화물층 또는 이들의 조합과 같은 성장된 게이트 유전체 막이다. 실리콘 산화물 또는 실리콘 산질화물층은 공지되어 있는 건식/습식 산화 공정을 이용하여 반도체 캡핑층 상에 형성될 수 있다. 게이트 유전막(324)이 성장할 때, 이 게이트 유전막은 캡핑층(322)과 같은 반도체 함유 영역 상에만 형성되고 격리 영역(312) 상에는 형성되지 않는다. 이와 달리, 게이트 유전층(324)이 증착된 유전층일 수도 있다. 본 발명의 일실시예에서는, 게이트 유전층(324)이 하프늄 산화물, 지르코늄 산화물, 탄탈 산화물 및 티타늄 산화물과 같은 고유전율(high K) 게이트 유전층이다. 고유전율 금속 산화물 유전층은 화학 기상 증착 또는 스퍼터 링 증착과 같은 임의의 공지되어 있는 기법에 의해 증착될 수 있다. 게이트 유전층(324)이 증착될 때, 이 게이트 유전층은 격리 영역(312) 상에도 형성된다.
그 다음에, 도 3h에 도시되어 있는 바와 같이, 기판(300)상에 게이트 전극 재료(326)를 블랭킷 증착한다. 이 게이트 전극 재료는 게이트 유전층(324) 상에 그리고 그 주위에 증착된다. 즉, 게이트 전극 재료는 반도체 본체(318)의 상부면 상에 형성된 캡핑층(322) 상에 형성된 게이트 유전층(324) 상에 증착되고 반도체 본체(318)의 측벽(320) 상에 형성된 캡핑층(322)에 인접하게 형성된다. 본 발명의 일실시예에서는, 게이트 전극 재료(326)가 다결정 실리콘이다. 본 발명의 일실시예에서는, 게이트 전극 재료(326)가 금속 막이다. 본 발명의 일실시예에서는, 게이트 전극 재료(326)가 n형 디바이스용으로 제작된 일함수를 갖는 금속 막이고, 본 발명의 다른 실시예에서는, 게이트 전극 금속이 p형 디바이스용으로 제작된 일함수를 갖는 금속 막이다. 게이트 전극 재료(326)는 도 3h에 도시되어 있는 바와 같이, 반도체 본체(318), 캡핑층(322) 및 게이트 유전층(324)을 완전히 덮거나 감싸는 두께로 형성된다.
그 다음에, 도 3i에 도시되어 있는 바와 같이, 게이트 전극 재료(326) 및 게이트 유전층(324)을 공지되어 있는 방법으로 패터닝하여 게이트 전극(330) 및 게이트 유전층(328)을 형성한다. 게이트 전극 재료(326) 및 게이트 유전층(324)은 공지되어 있는 포토리소그래피 및 에칭 기법을 이용하여 패터닝될 수 있다. 게이트 전극(330)은 디바이스의 게이트 길이를 규정하는 한 쌍의 횡 대향 측벽(332)을 갖는다. 본 발명의 일실시예에서는, 횡 대향 측벽(332)이 반도체 본체(318)에 대해 직교하는 방향으로 연장된다. 게이트 전극(330) 형성에 대해 서브트랙티브법(subtractive process)을 제시하였지만, 대체 게이트 공정과 같은 다른 공지되어 있는 방법을 이용하여 게이트 전극(330)을 형성할 수도 있다.
그 다음에, 도 3i에 도시되어 있는 바와 같이, 게이트 전극(330)의 대향 면 상의 반도체 본체(318) 및 캡핑층(332)에 한 쌍의 소스/드레인 영역(340)을 형성한다. n형 디바이스를 형성하는 경우에는, 소스/드레인 영역이 1×1020 내지 1×1021 원자/㎤ 의 농도로 n형 도전성으로 형성될 수 있다. p형 디바이스를 형성하는 경우에는, 소스/드레인 영역이 1×1020 내지 1×1021 원자/㎤ 의 농도로 p형 도전성으로 형성될 수 있다. 이온 주입 또는 열 확산과 같은 공지되어 있는 기법을 이용하여 소스/드레인 영역을 형성할 수도 있다. 이온 주입을 이용하면, 게이트 전극(330)이 이온 주입 공정으로부터 트랜지스터의 채널 영역을 마스킹하는데 사용될 수 있으며, 이것에 의해 소스/드레인 영역(340)을 게이트 전극(330)과 자기 정렬한다. 또한, 원한다면, 소스/드레인 영역은 소스/드레인 확산 영역 및 소스/드레인 접촉 영역과 같은 서브 영역을 포함할 수도 있다. 스페이서의 형성을 포함하는 공지되어 있는 공정을 이용하여 서브 영역을 형성할 수 있다. 또한, 원한다면, 전기 접촉 저항을 더욱 감소시키기 위해 게이트 전극(330)의 상부와 소스/드레인 영역(340) 상에 실리사이드를 형성할 수 있다. 이로서 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터의 제조를 완료한다.
여러 트랜지스터를 마이크로프로세서와 같은 기능 집적 회로에 상호접속하기 위해 공지되어 있는 "백엔드(back end)" 기법을 이용하여 금속 접촉부, 금속화층 및 층간 유전체를 형성할 수 있다.
본 발명의 유익한 특징은 캡핑층이 트랜지스터의 게이트 폭을 증가시킨다는 것이다. 이런 방법으로, 최소 피처 크기 및 간격이 반도체 본체를 형성하는데 사용될 수 있으며, 캡핑층이 최소로 규정된 반도체 본체 위와 주위에 형성되어 디바이스의 게이트 폭을 증가시킬 수 있다. 이것은 디바이스의 면적당 전류를 증가시켜 디바이스의 성능을 향상시킨다. 최소로 규정되고 이격된 피처 상에 캡핑층을 형성하면, 최소로 이격된 본체 사이의 거리가 임계 크기보다 더 작거나 또는 디바이스를 규정하는데 사용된 포토리소그래피 공정에 의해 달성할 수 있는 크기보다 더 작은 거리로 감소한다. 이와 같이, 캡핑층을 형성하면, 본체가 최소 임계 크기(CD) 및 간격을 가지면서, 각 반도체 본체로 달성되는 게이트 폭은 더 커질 수 있다. 게이트 폭을 증가시키기 위해 캡핑층을 이용하는 것은 스트레스에 의해 향상된 이동도를 필요로 하지 않는 응용예에도 유익하다. 따라서, 본 발명의 실시예는, 예를 들어 제조된 트랜지스터의 게이트 폭을 증가시키기 위해 최소로 이격된 실리콘 본체 상에 실리콘 캡핑층을 형성하는 응용예를 포함한다. 또한, 면적당 게이트 폭을 증가시키기 위해 캡핑층을 사용하는 것은, SOI 기판과 같은 절연 기판 상에 형성된 3중 게이트 또는 비평면 디바이스와 같은 비벌크(non-bulk) 디바이스에 유용하다.
본 발명의 실시예에서는, 캐리어 이동도를 크게 증가시킬 수 있는 캡핑층(322)에 높은 스트레인을 생성하도록 반도체 막의 스택(즉, 벌크 반도체(300), 반도체 본체(318) 및 캡핑층(322))을 꾀한다. 도 5는 벌크 실리콘 단결정 실리콘 기판, 실리콘 게르마늄 합금 반도체 본체(320) 및 실리콘 캡핑층(322)이 실리콘 캡핑층(322)에 높은 인장 스트레스를 어떻게 생성할 수 있는 지를 나타낸다. 단결정 기판(300) 상에 에피택셜 실리콘 게르마늄 합금 막(316)을 성장시키는 경우, 실리콘 단결정 기판(300)의 표면에 평행한 실리콘 게르마늄 막(318)의 평면(502)의 격자 상수는 벌크 실리콘 기판(300)의 실리콘 격자와 매칭된다. 실리콘 기판 표면과 직교하는 실리콘 게르마늄 합금(316)의 평면(504)의 격자 상수는 실리콘 게르마늄 에피택셜 막(316)의 정방정계 왜곡으로 인해 실리콘 기판(300)에 평행한 평면(502)보다 더 크다. 격리 영역(312)이 리세스되어(도 3f) 실리콘 게르마늄 본체(318)를 형성하면, 상부(319)의 실리콘 게르마늄 격자가 확대되고 자유 표면의 존재로 인해 측면의 격자 상수가 수축할 것이다. 일반적으로, 실리콘 단결정 기판 상의 실리콘 게르마늄 합금의 격자 상수보다 더 큰 실리콘 게르마늄 합금(318)의 측벽(320) 상의 격자 상수는 실리콘 게르마늄 합금의 상부면(319) 상의 격자 상수보다 더 클 것이다. 실리콘 캡핑층(322)이 스트레인을 갖는 실리콘 게르마늄 합금 상에 성장하면(도 3g 참고), 실리콘 게르마늄 합금(318)은 실리콘 캡핑층(322)의 보다 작은 셀 크기에 비해 긴 수직 셀 크기(504)를 제공하여 SiGe 본체(318)의 측벽 상에 사방정계의 스트레인을 갖는 실리콘 캡핑층(322)을 생성한다. 따라서, 실리콘 게르마늄 합금의 측벽(322) 상에 형성된 실리콘 캡핑층은 실질적인 인장 스트레인을 받을 것이며, 실리콘 게르마늄 합금의 상부면(319) 상에 보다 낮지만 상당한 인장 스트레인을 받을 것이다. 실리콘 캡핑층(322)에 생성된 스트레인의 방향은 디바이스 내 의 전류 흐름과 직교하는 방향이다.
도 4a 내지 4c는 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터를 형성하는 방법을 도시한 것으로, 여기서 캡핑층은 측벽보다 반도체 본체의 상부면 상에 더 두껍게 형성된다. 도 4a에 도시되어 있는 바와 같이, 반도체 본체 막(316)은 도 3e와 관련하여 설명한 바와 같이 격리 영역(312) 사이에 성장한다. 그러나, 본 실시예에서는, 격리 영역(312)을 리세싱하기 전에 캐핑층의 제 1 부분(410)이 반도체 본체(316) 상에 성장한다. 본 발명의 일실시예에서는, 실리콘 질화물층(306)이 반도체 본체(318)에 대해 필요한 것보다 더 두껍게 형성되어, 트렌치(310) 내에서 반도체 캡핑층의 제 1 부분(410)이 성장할 수 있는 추가적인 여지가 제공된다. 이와 같이, 캡핑층(410)의 제 1 부분이 격리 영역(312) 내로 제한될 수 있다. 캡핑층의 제 1 부분(410)의 형성 후에, 격리 영역(312)이 전술한 바와 같이 리세스되어, 도 4b에 도시된 바와 같이 반도체 본체(318)의 상부면 상에 캡핑층(410)을 갖는 반도체 본체(318)를 형성한다. 그 다음에, 도 4c에 도시되어 있는 바와 같이, 캡핑층의 제 2 부분(412)은 반도체 본체(318)의 측벽(320) 및 반도체 본체(320)의 상부면(319) 상에 형성된 캡핑층의 제 1 부분(410) 상에 성장한다. 본 발명의 일실시예에서는, 반도체 캡핑층(410)이 캡핑층(412)의 제 2 부분의 두께와 거의 동일한 두께로 형성된다. 이와 같이, 실질적으로 정방형 반도체 본체(318)가 형성되면, 반도체 본체(318)와 캡핑층은 여전히 거의 정방형 캡핑된 본체를 제공할 것이다. 그 다음에, 도 3h 및 3i에 도시된 바와 같은 처리를 계속하여 스트레인에 의해 향상된 이동도를 갖는 벌크 비평면 트랜지스터의 제조를 완료 한다.

Claims (43)

  1. 반도체 디바이스에 있어서,
    반도체 기판 상의 반도체 본체 -상기 반도체 본체는 상부면과 횡 대향 측벽(laterally opposite sidewall)을 포함함- 와,
    상기 반도체 본체의 상기 상부면 및 상기 측벽 상에 형성된 반도체 캡핑층과,
    상기 반도체 본체의 상기 상부면 및 상기 측벽 상의 상기 반도체 캡핑층 상에 형성된 게이트 유전층과,
    상기 게이트 유전층 상과 그 주위에 형성된 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극과,
    상기 게이트 전극의 양측의 상기 반도체 본체 내에 형성된 한 쌍의 소스/드레인 영역을 포함하되,
    상기 반도체 본체의 상기 측벽 상의 상기 반도체 캡핑층은 상기 반도체 본체의 상기 상부면 상의 상기 반도체 캡핑층보다 큰 스트레스를 갖는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 반도체 캡핑층은 인장 스트레스(tensile stress)를 갖는
    반도체 디바이스.
  3. 삭제
  4. 제 2 항에 있어서,
    상기 반도체 캡핑층은 상기 반도체 본체의 측벽 상보다 상기 반도체 본체의 상부면 상에 더 두꺼운 두께를 갖는 반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 반도체 기판은 단결정(monocrystalline) 실리콘 기판이고, 상기 반도체 본체는 단일 결정(single crystalline) 실리콘 게르마늄 합금이며, 상기 반도체 캡핑층은 단일 결정 실리콘 막인
    반도체 디바이스.
  6. 제 1 항에 있어서,
    상기 반도체 캡핑층은 압축 스트레스를 갖는
    반도체 디바이스.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 6 항에 있어서,
    상기 반도체 캡핑층은 상기 반도체 본체의 상부면보다 상기 측벽 상에 보다 큰 압축 스트레스를 갖는
    반도체 디바이스.
  8. 제 6 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판이고, 상기 반도체 본체는 단일 결정 실리콘-탄소 합금이며, 상기 반도체 캡핑층은 단일 결정 실리콘 막인
    반도체 디바이스.
  9. 삭제
  10. 반도체 디바이스에 있어서,
    단결정 실리콘 기판 상에 형성된 단일 결정 실리콘 게르마늄 합금 본체 -상기 단일 결정 실리콘 게르마늄 합금 본체는 상부면과 한 쌍의 횡 대향 측벽을 가짐- 와,
    상기 단일 결정 실리콘 게르마늄 합금 본체의 상기 상부면 및 상기 측벽 상에 형성된 단일 결정 실리콘 막과,
    상기 단일 결정 실리콘 게르마늄 합금 본체의 상기 상부면 상의 상기 단일 결정 실리콘 막 및 상기 단일 결정 실리콘 게르마늄 합금 본체의 상기 측벽 상의 상기 단일 결정 실리콘 막 상에 형성된 게이트 유전층과,
    상기 게이트 유전층 상과 그 주위에 형성된 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극과,
    상기 게이트 전극의 양측의 상기 단일 결정 실리콘 게르마늄 합금 본체 내에 형성된 한 쌍의 소스/드레인 영역을 포함하는
    반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 단일 결정 실리콘 막은 상기 단일 결정 실리콘 게르마늄 합금 본체의 상기 측벽보다 상기 단일 결정 실리콘 게르마늄 합금 본체의 상기 상부면 상에 더 두껍게 형성되는
    반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 단일 결정 실리콘 막의 두께는 50 내지 300 Å인
    반도체 디바이스.
  13. 제 10 항에 있어서,
    상기 단일 결정 실리콘 게르마늄 합금 본체는 5 내지 40%의 게르마늄을 포함하는
    반도체 디바이스.
  14. 청구항 14은(는) 설정등록료 납부시 포기되었습니다.
    제 13 항에 있어서,
    상기 단일 결정 실리콘 게르마늄 합금 본체는 15 내지 25%의 게르마늄을 포함하는
    반도체 디바이스.
  15. 제 10 항에 있어서
    상기 단일 결정 실리콘 게르마늄 본체가 스트레인되는
    반도체 디바이스.
  16. 반도체 디바이스에 있어서,
    단결정 실리콘 기판 상에 형성된 단일 결정 실리콘-탄소 합금 본체 -상기 단일 결정 실리콘-탄소 합금 본체는 상부면과 한 쌍의 횡 대향 측벽을 가짐- 와,
    상기 단일 결정 실리콘-탄소 합금 본체의 상기 상부면 및 상기 측벽 상에 형성된 단일 결정 실리콘 막과,
    상기 단일 결정 실리콘-탄소 합금 본체의 상기 상부면 상의 상기 단일 결정 실리콘 막 및 상기 단일 결정 실리콘-탄소 합금 본체의 상기 측벽 상의 상기 단일 결정 실리콘 막 상에 형성된 게이트 유전층과,
    상기 게이트 유전층 상과 그 주위에 형성된 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극과,
    상기 게이트 전극의 양측의 상기 단일 결정 실리콘-탄소 합금 본체 내에 형성된 한 쌍의 소스/드레인 영역을 포함하는
    반도체 디바이스.
  17. 제 16 항에 있어서,
    상기 측벽상의 상기 단일 결정 실리콘 막은 50 내지 300 Å의 두께를 갖는
    반도체 디바이스.
  18. 제 17 항에 있어서,
    상기 상부면 상의 상기 단일 결정 실리콘 막은 50 내지 300 Å의 두께를 가지며, 상기 측벽상의 상기 단일 결정 실리콘 막보다 더 두꺼운 두께를 갖는
    반도체 디바이스.
  19. 제 16 항에 있어서,
    상기 소스/드레인 영역은 p형 도전성인
    반도체 디바이스.
  20. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 내에 한 쌍의 격리 영역을 형성하는 단계 -상기 한 쌍의 격리 영역은 그 사이에 있는 상기 반도체 기판 내의 활성 기판 영역을 규정하고, 상기 격리 영역은 상기 기판 위로 연장됨- 와,
    상기 한 쌍의 격리 영역 사이의 상기 반도체 기판의 상기 활성 영역 상에 반도체 막을 형성하는 단계와,
    상기 반도체 막으로부터 반도체 본체를 형성하기 위해 상기 격리 영역을 에칭하는 단계 -상기 반도체 본체는 상부면 및 한 쌍의 횡 대향 측벽을 포함함- 와,
    상기 반도체 본체의 상기 상부면 및 상기 측벽 상에 반도체 캡핑층을 형성하는 단계와,
    상기 반도체 본체의 상기 상부면 및 상기 측벽 상에 형성된 상기 반도체 캡핑층 위에 게이트 유전층을 형성하는 단계와,
    상기 게이트 유전층 위와 그 주위에 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양측의 상기 반도체 본체 내에 한 쌍의 소스/드레인 영역을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  21. 제 20 항에 있어서,
    상기 반도체 막은 상기 반도체 기판의 상기 활성 영역으로부터 선택적으로 성장하는
    반도체 디바이스 제조 방법.
  22. 제 20 항에 있어서,
    상기 반도체 캡핑층은 상기 반도체 본체로부터 선택적으로 성장하는
    반도체 디바이스 제조 방법.
  23. 제 20 항에 있어서,
    상기 격리 영역은 습식 에칭제에 의해 에칭되는
    반도체 디바이스 제조 방법.
  24. 제 20 항에 있어서,
    상기 반도체 캡핑층은 인장 스트레스를 갖는
    반도체 디바이스 제조 방법.
  25. 제 24 항에 있어서
    상기 반도체 캡핑층은 상기 반도체 본체의 상부면보다 상기 반도체 본체의 측벽 상에 더 큰 인장 스트레스를 갖는
    반도체 디바이스 제조 방법.
  26. 제 24 항에 있어서,
    상기 소스/드레인 영역은 n형 도전성인
    반도체 디바이스 제조 방법.
  27. 제 20 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판이고, 상기 반도체 본체는 단일 결정 실리콘 게르마늄 합금이며, 상기 반도체 캡핑층은 단일 결정 실리콘인
    반도체 디바이스 제조 방법.
  28. 제 20 항에 있어서,
    상기 반도체 캡핑층은 압축 스트레스를 갖는
    반도체 디바이스 제조 방법.
  29. 제 28 항에 있어서,
    상기 반도체 캡핑층은 상기 반도체 본체의 상부면보다 측벽 상에 더 큰 압축 스트레스를 갖는
    반도체 디바이스 제조 방법.
  30. 제 28 항에 있어서,
    상기 반도체 기판은 단결정 실리콘 기판이고, 상기 반도체 본체는 단일 결정 실리콘-탄소 합금을 포함하며, 상기 반도체 캡핑층은 에피택셜 실리콘인
    반도체 디바이스 제조 방법.
  31. 제 28 항에 있어서,
    상기 소스/드레인 영역은 p형 도전성인
    반도체 디바이스 제조 방법.
  32. 반도체 디바이스 제조 방법에 있어서,
    반도체 기판 내에 한 쌍의 이격된(spaced apart) 격리 영역을 형성하는 단계 -상기 한 쌍의 이격된 격리 영역은 상기 기판 내의 활성 기판 영역을 규정하고, 상기 격리 영역은 상기 활성 기판 영역 위로 연장됨- 와,
    상기 격리 영역 사이의 상기 기판의 상기 활성 영역 상에 반도체 막을 형성하는 단계와,
    상기 격리 영역 사이의 상기 반도체 막의 상기 상부면 상에 제 1 캡핑층을 형성하는 단계와,
    상기 격리 영역을 에칭하여 상기 제 1 캡핑층을 구비한 상부면 및 한 쌍의 횡 대향 측벽을 포함하는 반도체 본체를 형성하는 단계와,
    상기 반도체 본체의 상기 상부면 상의 상기 제 1 캡핑층 및 상기 반도체 본체의 상기 측벽 상에 제 2 캡핑층을 형성하는 단계와,
    상기 반도체 본체 상의 상기 제 1 캡핑층 상의 상기 제 2 캡핑층 및 상기 반도체 본체의 상기 측벽 상의 상기 제 2 캡핑층 상에 게이트 유전층을 형성하는 단계와,
    상기 게이트 유전층 상과 그 주위에 한 쌍의 횡 대향 측벽을 포함하는 게이트 전극을 형성하는 단계와,
    상기 게이트 전극의 양측의 상기 반도체 본체 내에 한 쌍의 소스/드레인 영역을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  33. 제 32 항에 있어서,
    상기 제 1 및 제 2 캡핑층은 에피택셜 실리콘이고, 상기 반도체 본체는 단일 결정 실리콘 게르마늄 합금이며, 상기 반도체 기판은 단결정 실리콘 기판인
    반도체 디바이스 제조 방법.
  34. 제 32 항에 있어서,
    상기 제 1 및 제 2 캡핑층은 에피택셜 실리콘이고, 상기 반도체 본체는 단일 결정 실리콘-탄소 합금이며, 상기 반도체 기판은 단결정 실리콘 기판인
    반도체 디바이스 제조 방법.
  35. 제 32 항에 있어서,
    상기 제 1 및 제 2 반도체 캡핑층은 인장 스트레스를 갖는
    반도체 디바이스 제조 방법.
  36. 청구항 36은(는) 설정등록료 납부시 포기되었습니다.
    제 32 항에 있어서,
    상기 제 1 및 제 2 반도체 캡핑층은 압축 스트레스를 갖는
    반도체 디바이스 제조 방법.
  37. 제 32 항에 있어서,
    상기 반도체 막은 상기 반도체 기판과 상이한 격자 구조를 가지며, 따라서 상기 반도체 막이 그 내부에 형성된 스트레스를 갖는
    반도체 디바이스 제조 방법.
  38. 반도체 디바이스 제조 방법에 있어서,
    기판 상에 제 1 반도체 본체 및 제 2 반도체 본체를 형성하는 단계 -상기 제 1 및 제 2 반도체 본체는 각각 상부면 및 한 쌍의 횡 대향 측벽을 포함하고, 상기 제 1 반도체 본체 및 제 2 반도체 본체는 이격되어 있음- 와,
    상기 제 1 및 제 2 반도체 본체의 상기 측벽 및 상기 상부면 상에 반도체 캡핑층을 형성하는 단계와,
    상기 제 1 및 제 2 반도체 본체의 상기 상부면 및 상기 측벽 상에 게이트 유전층을 형성하는 단계와,
    상기 제 1 및 제 2 반도체 본체의 상기 상부면 상의 상기 게이트 유전층 상과 상기 제 1 및 제 2 반도체 본체의 상기 측벽 상의 상기 게이트 유전층 근방에 게이트 전극을 형성하는 단계를 포함하는
    반도체 디바이스 제조 방법.
  39. 제 38 항에 있어서,
    상기 반도체 본체는 포토리소그래피 공정을 이용하여 규정되고, 상기 제 1 및 제 2 본체를 이격시키는 거리는 상기 포토리소그래피 공정에 의해 달성될 수 있는 최소 크기인
    반도체 디바이스 제조 방법.
  40. 제 39 항에 있어서,
    상기 제 1 및 제 2 반도체 본체는 상기 포토리소그래피 공정에 의해 규정될 수 있는 최소 크기와 같은 폭을 갖는
    반도체 디바이스 제조 방법.
  41. 제 38 항에 있어서,
    상기 반도체 본체는 에피택셜 실리콘 막이고, 상기 반도체 캡핑층은 에피택셜 실리콘 막인
    반도체 디바이스 제조 방법.
  42. 제 38 항에 있어서,
    상기 반도체 본체는 에피택셜 실리콘 게르마늄 합금 막이고, 상기 반도체 캡핑층은 에피택셜 실리콘 막인
    반도체 디바이스 제조 방법.
  43. 제 1 항에 있어서,
    상기 반도체 본체가 스트레인되는(strained) 반도체 디바이스.
KR1020067020446A 2004-03-31 2005-03-28 반도체 디바이스 및 그 제조 방법 KR100845175B1 (ko)

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