JPH0750421A - Ｍｏｓ形電界効果トランジスタ - Google Patents
Ｍｏｓ形電界効果トランジスタInfo
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- JPH0750421A JPH0750421A JP6115848A JP11584894A JPH0750421A JP H0750421 A JPH0750421 A JP H0750421A JP 6115848 A JP6115848 A JP 6115848A JP 11584894 A JP11584894 A JP 11584894A JP H0750421 A JPH0750421 A JP H0750421A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Abstract
(57)【要約】
【目的】 完全空乏化ＣＭＯＳトランジスタとしてＳＯ
Ｉ基板上に容易に形成することのできる極小寸法の電界
効果トランジスタを提供する。 【構成】 ＳＯＩ基板のシリコン層からエッチングされ
たブリッジ４内にゲート金属化部５を締め金状に囲むチ
ャネル領域を形成するが、その際ＭＯＳ形電界効果トラ
ンジスタを形成するために誘電層６をゲート金属化部５
とブリッジ４との間に施し、ソース及びドレイン領域を
ドーピング部７により形成する。
Ｉ基板上に容易に形成することのできる極小寸法の電界
効果トランジスタを提供する。 【構成】 ＳＯＩ基板のシリコン層からエッチングされ
たブリッジ４内にゲート金属化部５を締め金状に囲むチ
ャネル領域を形成するが、その際ＭＯＳ形電界効果トラ
ンジスタを形成するために誘電層６をゲート金属化部５
とブリッジ４との間に施し、ソース及びドレイン領域を
ドーピング部７により形成する。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ形電界効果トラン
ジスタ、特にＳＯＩ基板上に配置された完全に空乏化さ
れたＣＭＯＳトランジスタに関する。
ジスタ、特にＳＯＩ基板上に配置された完全に空乏化さ
れたＣＭＯＳトランジスタに関する。
【０００２】
【従来の技術】完全に空乏化された（ｆｕｌｌｙ ｄｅ
ｐｌｅｔｅｄ）ＣＭＯＳトランジスタは、０．２５μｍ
以内のチャネル長さで１５０ｎｍ以下の極薄シリコン層
を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ＝絶縁物上シリコン）基板の表面に形成される。
この場合使用できるシリコン容積は生じる空乏帯域より
も小さく、従ってトランジスタは完全に空乏化されてい
る。これらの薄いシリコン層はＳＩＭＯＸ法或は基板の
ウェハボンディングにより形成される。ＳＩＭＯＸ基板
は薄いシリコン層に良好な均一性を与えるが、しかしシ
リコンと絶縁物との界面は中程度の品質を有するに過ぎ
ない。従ってＭＯＳ形電界効果トランジスタの特性に悪
影響を及ぼしかねない。ウェハボンディングでは最適の
シリコン／酸化物界面が得られる。しかしながらシリコ
ンからなる極薄表面層を最も僅かな公差で形成する場合
にその研磨処理法には極めて大きな問題を含んでいる。
ｐｌｅｔｅｄ）ＣＭＯＳトランジスタは、０．２５μｍ
以内のチャネル長さで１５０ｎｍ以下の極薄シリコン層
を有するＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａ
ｔｏｒ＝絶縁物上シリコン）基板の表面に形成される。
この場合使用できるシリコン容積は生じる空乏帯域より
も小さく、従ってトランジスタは完全に空乏化されてい
る。これらの薄いシリコン層はＳＩＭＯＸ法或は基板の
ウェハボンディングにより形成される。ＳＩＭＯＸ基板
は薄いシリコン層に良好な均一性を与えるが、しかしシ
リコンと絶縁物との界面は中程度の品質を有するに過ぎ
ない。従ってＭＯＳ形電界効果トランジスタの特性に悪
影響を及ぼしかねない。ウェハボンディングでは最適の
シリコン／酸化物界面が得られる。しかしながらシリコ
ンからなる極薄表面層を最も僅かな公差で形成する場合
にその研磨処理法には極めて大きな問題を含んでいる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、特に
完全空乏化ＣＭＯＳトランジスタとしてＳＯＩ基板上に
容易に形成することのできる極小寸法の電界効果トラン
ジスタを提供することにある。
完全空乏化ＣＭＯＳトランジスタとしてＳＯＩ基板上に
容易に形成することのできる極小寸法の電界効果トラン
ジスタを提供することにある。
【０００４】この課題は請求項１の特徴部分を有する電
界効果トランジスタにより解決される。
界効果トランジスタにより解決される。
【０００５】本発明による電界効果トランジスタはＳＯ
Ｉ基板上に垂直に配設されている。ＳＯＩ基板のシリコ
ン層から形成されたこの電界効果トランジスタの半導体
物質は、シリコン層の材料がその周囲では完全に絶縁層
（酸化物層）上から除かれているため、幅の狭いブリッ
ジの形をしている。チャネル領域及びソース及びドレイ
ン領域はこのブリッジ内に適切なドーピングにより形成
されている。金属化部、特にゲート電極は締め金状にブ
リッジを囲む金属接触部である。ゲートの長さはゲート
金属化部の幅により決定される。ゲート電極はチャネル
領域と共にブリッジの両側にあるため、チャネルは両側
から締め付けられあるいは解かれている。従って完全に
空乏化されたＣＭＯＳトランジスタを得るのには、チャ
ネル領域の層厚が通常装置では基板の表面に対して同一
平面層内にあるのに比べてブリッジの幅は大きくてもよ
い。その際ＳＯＩ基板のシリコン層の厚さに対する要求
はこの厚さがトランジスタの内幅を決定するのみで、空
乏化されたチャネル領域の形成には影響しないためそれ
ほど厳密なものではない。
Ｉ基板上に垂直に配設されている。ＳＯＩ基板のシリコ
ン層から形成されたこの電界効果トランジスタの半導体
物質は、シリコン層の材料がその周囲では完全に絶縁層
（酸化物層）上から除かれているため、幅の狭いブリッ
ジの形をしている。チャネル領域及びソース及びドレイ
ン領域はこのブリッジ内に適切なドーピングにより形成
されている。金属化部、特にゲート電極は締め金状にブ
リッジを囲む金属接触部である。ゲートの長さはゲート
金属化部の幅により決定される。ゲート電極はチャネル
領域と共にブリッジの両側にあるため、チャネルは両側
から締め付けられあるいは解かれている。従って完全に
空乏化されたＣＭＯＳトランジスタを得るのには、チャ
ネル領域の層厚が通常装置では基板の表面に対して同一
平面層内にあるのに比べてブリッジの幅は大きくてもよ
い。その際ＳＯＩ基板のシリコン層の厚さに対する要求
はこの厚さがトランジスタの内幅を決定するのみで、空
乏化されたチャネル領域の形成には影響しないためそれ
ほど厳密なものではない。
【０００６】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
する。
【０００７】トランジスタの構造を製造工程に基づき詳
述する。絶縁層２及びその上に配設されたシリコン層３
を有する基板１上に各トランジスタとしてこのシリコン
層３からブリッジ４をエッチングにより形成する（図１
参照）。基板１は通常のものよりも明らかに厚いシリコ
ンからなる表面層を有するＳＯＩ基板が使用される。図
１ではブリッジ４は例えば異方性エッチングにより絶縁
層２（例えばＳｉＯ2からなる）の表面に達するまでエ
ッチングされている。ブリッジ４の高さｈは例えば０．
５μｍ〜１μｍのシリコン層３の厚さに相当する。ブリ
ッジ４の幅ｂは完全空乏化トランジスタを形成する場合
には０．３μｍ以下であると有利である。絶縁層２はこ
の製造工程時にエッチングストッパの役目をする。ブリ
ッジ４は有利には１００方位の長手方向にあり、モノシ
リコンである。図２によればブリッジ４はその全表面上
にゲート誘電体として誘電層６を備えている。これは誘
電層６の均一な厚さをその稜にももたらす例えばＲＴＯ
（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ＝
急速熱酸化）による表面酸化で形成することができる。
引続きゲート金属化部５が通常のマスク法を使用してブ
リッジ４上に施される。このゲート金属化部５は図２に
示されているようにブリッジ４をそのほぼ中央で締め金
状に囲んでいる。
述する。絶縁層２及びその上に配設されたシリコン層３
を有する基板１上に各トランジスタとしてこのシリコン
層３からブリッジ４をエッチングにより形成する（図１
参照）。基板１は通常のものよりも明らかに厚いシリコ
ンからなる表面層を有するＳＯＩ基板が使用される。図
１ではブリッジ４は例えば異方性エッチングにより絶縁
層２（例えばＳｉＯ2からなる）の表面に達するまでエ
ッチングされている。ブリッジ４の高さｈは例えば０．
５μｍ〜１μｍのシリコン層３の厚さに相当する。ブリ
ッジ４の幅ｂは完全空乏化トランジスタを形成する場合
には０．３μｍ以下であると有利である。絶縁層２はこ
の製造工程時にエッチングストッパの役目をする。ブリ
ッジ４は有利には１００方位の長手方向にあり、モノシ
リコンである。図２によればブリッジ４はその全表面上
にゲート誘電体として誘電層６を備えている。これは誘
電層６の均一な厚さをその稜にももたらす例えばＲＴＯ
（ｒａｐｉｄ ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ＝
急速熱酸化）による表面酸化で形成することができる。
引続きゲート金属化部５が通常のマスク法を使用してブ
リッジ４上に施される。このゲート金属化部５は図２に
示されているようにブリッジ４をそのほぼ中央で締め金
状に囲んでいる。
【０００８】次にソース及びドレイン領域が例えばイオ
ン注入により比較的大きな角度でブリッジ４の長手側壁
内にドーピングされる。ドーピングは気相から行っても
よい。この注入は図３に矢印により示してある。このよ
うにしてドープされた領域７がブリッジ４内に生じまた
ドープ領域８が図３の示してあるもとのシリコン層３の
残りの材料中に形成される。ブリッジ４の幅はこのトラ
ンジスタ構造では使用できるトランジスタの深さ、即ち
トランジスタの通常の構造に予め設けられている活性層
構造の厚さに相当する。ゲート金属化部５が特殊な形状
である場合トランジスタの制御は両側から行われるた
め、チャネル内の空乏帯域は２倍の深さになる。従って
ブリッジの幅は従来構造のトランジスタの深さのように
全く僅かである必要はない。シリコン層３（これからブ
リッジ４はエッチングにより形成された）の厚さは、ト
ランジスタの幅（チャネルの幅）のみを決定するもので
あり、比較的問題にはならない。従って製造時の公差を
それほど厳密に守る必要はなくなる。ＣＭＯＳ構造物
（これについては例えばスツェ（Ｓ．Ｍ．Ｓｚｅ）著
「半導体デバイス（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅｓ）」Ｗｉｌｅｙ出版、１９８５年、第４９２
〜４９７頁参照）を形成するのにＮＭＯＳ及びＰＭＯＳ
用ブリッジをまず適当に予めドープしてもよい。ソース
及びドレイン領域は両トランジスタ型に対して選択して
別々に形成しなければならない。最後に表面を誘電層１
０（図４参照）で覆い、平坦化する。この層は例えば絶
縁酸化物（例えばＳｉＯ2）であってもよい。全体の平
坦化を容易に行うにはモノシリコンからブリッジ４を形
成する際に図４中右側に見られるように活性ではない範
囲内にもとのシリコン層３の比較的大きな面をそのまま
残してもよい。ソース領域及びドレイン領域に対する接
触孔を誘電層１０内にエッチングし、それらの開口部に
金属、例えばタングステンを満たす。この種の金属化部
９は図４に示してある。この金属化部９は同様にブリッ
ジ４を締め金状に囲むようにして形成されている。表面
の金属は場合によっては逆エッチングされるか又は研磨
により平坦化される。図４には分かり易くするためゲー
ト金属化部５の一方の側のみにもう１つの金属化部９が
示されている。この平坦なカバー層１０及びこれらの金
属化部の平坦な表面によってこのトランジスタ構造物の
表面が場合によっては設けられるもう１つの導体路に対
して平坦化される。
ン注入により比較的大きな角度でブリッジ４の長手側壁
内にドーピングされる。ドーピングは気相から行っても
よい。この注入は図３に矢印により示してある。このよ
うにしてドープされた領域７がブリッジ４内に生じまた
ドープ領域８が図３の示してあるもとのシリコン層３の
残りの材料中に形成される。ブリッジ４の幅はこのトラ
ンジスタ構造では使用できるトランジスタの深さ、即ち
トランジスタの通常の構造に予め設けられている活性層
構造の厚さに相当する。ゲート金属化部５が特殊な形状
である場合トランジスタの制御は両側から行われるた
め、チャネル内の空乏帯域は２倍の深さになる。従って
ブリッジの幅は従来構造のトランジスタの深さのように
全く僅かである必要はない。シリコン層３（これからブ
リッジ４はエッチングにより形成された）の厚さは、ト
ランジスタの幅（チャネルの幅）のみを決定するもので
あり、比較的問題にはならない。従って製造時の公差を
それほど厳密に守る必要はなくなる。ＣＭＯＳ構造物
（これについては例えばスツェ（Ｓ．Ｍ．Ｓｚｅ）著
「半導体デバイス（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅ
ｖｉｃｅｓ）」Ｗｉｌｅｙ出版、１９８５年、第４９２
〜４９７頁参照）を形成するのにＮＭＯＳ及びＰＭＯＳ
用ブリッジをまず適当に予めドープしてもよい。ソース
及びドレイン領域は両トランジスタ型に対して選択して
別々に形成しなければならない。最後に表面を誘電層１
０（図４参照）で覆い、平坦化する。この層は例えば絶
縁酸化物（例えばＳｉＯ2）であってもよい。全体の平
坦化を容易に行うにはモノシリコンからブリッジ４を形
成する際に図４中右側に見られるように活性ではない範
囲内にもとのシリコン層３の比較的大きな面をそのまま
残してもよい。ソース領域及びドレイン領域に対する接
触孔を誘電層１０内にエッチングし、それらの開口部に
金属、例えばタングステンを満たす。この種の金属化部
９は図４に示してある。この金属化部９は同様にブリッ
ジ４を締め金状に囲むようにして形成されている。表面
の金属は場合によっては逆エッチングされるか又は研磨
により平坦化される。図４には分かり易くするためゲー
ト金属化部５の一方の側のみにもう１つの金属化部９が
示されている。この平坦なカバー層１０及びこれらの金
属化部の平坦な表面によってこのトランジスタ構造物の
表面が場合によっては設けられるもう１つの導体路に対
して平坦化される。
【０００９】ゲート金属化物をエッチングする際に高度
に要求される選択性に関する問題は、ブリッジの上側に
図５に示されるようにもう１つの比較的厚い誘電層１１
（例えばＳｉＯ2）を施すことにより解決される。こう
することにより更にブリッジの稜部の時には問題となる
トランジスタ部分が排除される。ゲート金属化部５を施
した後このもう１つの誘電層１１を以前にブリッジに施
された誘電層６と共にゲート金属化部５の側方で除去す
る。
に要求される選択性に関する問題は、ブリッジの上側に
図５に示されるようにもう１つの比較的厚い誘電層１１
（例えばＳｉＯ2）を施すことにより解決される。こう
することにより更にブリッジの稜部の時には問題となる
トランジスタ部分が排除される。ゲート金属化部５を施
した後このもう１つの誘電層１１を以前にブリッジに施
された誘電層６と共にゲート金属化部５の側方で除去す
る。
【００１０】選択性の問題を完全に回避するもう１つの
方法について以下に記載する。このゲート金属化部５を
後から構造化することは、この金属化部が予定の範囲の
みに施されている場合には必要ではない。これは例えば
図６によればブリッジ４を完全に覆う平坦な補助層１０
を全面的に施すことにより行われる。この補助層１０を
マスク層１１を使用して構造化する。補助層１０を例え
ば図６に示されている矢印の方向にそのゲート領域を異
方性エッチングする。これにより生じる開口をゲート金
属化物の材料で満たす。更にこの補助層１０はトランジ
スタを更に加工するために除去される。余分の金属を前
もって例えば逆エッチング又は化学機械的研磨より除去
する。この方法で極めて短いゲート長さ（即ち幅の狭い
ゲート金属化部）が腐食性リソグラフィーを使用せずに
ＣＡＲＬ及び類似の方法により得られる。
方法について以下に記載する。このゲート金属化部５を
後から構造化することは、この金属化部が予定の範囲の
みに施されている場合には必要ではない。これは例えば
図６によればブリッジ４を完全に覆う平坦な補助層１０
を全面的に施すことにより行われる。この補助層１０を
マスク層１１を使用して構造化する。補助層１０を例え
ば図６に示されている矢印の方向にそのゲート領域を異
方性エッチングする。これにより生じる開口をゲート金
属化物の材料で満たす。更にこの補助層１０はトランジ
スタを更に加工するために除去される。余分の金属を前
もって例えば逆エッチング又は化学機械的研磨より除去
する。この方法で極めて短いゲート長さ（即ち幅の狭い
ゲート金属化部）が腐食性リソグラフィーを使用せずに
ＣＡＲＬ及び類似の方法により得られる。
【００１１】本発明による電界効果トランジスタ構造は
種々のトランジスタ構造に容易に変形可能である。特に
ＭＯＳ形電界効果トランジスタ用に予め準備された誘電
層６を省略（ＭＥＳ電界効果トランジスタ）するか、或
は他の層と代替することもできる。垂直なＣＭＯＳ形電
界効果トランジスタの製造方法は完全空乏化トランジス
タのためのＳＯＩ技術のあらゆる利点を備えている。し
かしＭＯＳ形電界効果トランジスタの一定の電流ゲイン
を得るための所要空間は明らかに減少される。これはＳ
ＯＩ基板の問題のある極薄シリコン層を全く必要としな
い。シリコン層と酸化物層との界面への影響は面部分
（狭いブリッジ）が僅かであることから少ない。更にこ
の方法は使用されるシリコン層が比較的厚いために、場
合によってはこのシリコン層のより大きな残留範囲内に
形成される標準−容量機能素子と結合することができ
る。この種の機能素子は例えばＣＭＯＳのようなシリコ
ントランジスタ、バイポーラトランジスタ又は特殊なＥ
ＳＤ構造物である。本発明による電界効果トランジスタ
はそれぞれの要求に応じて変形可能であり、その際その
都度形成されるチャネル領域の垂直な配設をＳＯＩ基板
の半導体層のブリッジとして容易に達成することを保証
するものである。
種々のトランジスタ構造に容易に変形可能である。特に
ＭＯＳ形電界効果トランジスタ用に予め準備された誘電
層６を省略（ＭＥＳ電界効果トランジスタ）するか、或
は他の層と代替することもできる。垂直なＣＭＯＳ形電
界効果トランジスタの製造方法は完全空乏化トランジス
タのためのＳＯＩ技術のあらゆる利点を備えている。し
かしＭＯＳ形電界効果トランジスタの一定の電流ゲイン
を得るための所要空間は明らかに減少される。これはＳ
ＯＩ基板の問題のある極薄シリコン層を全く必要としな
い。シリコン層と酸化物層との界面への影響は面部分
（狭いブリッジ）が僅かであることから少ない。更にこ
の方法は使用されるシリコン層が比較的厚いために、場
合によってはこのシリコン層のより大きな残留範囲内に
形成される標準−容量機能素子と結合することができ
る。この種の機能素子は例えばＣＭＯＳのようなシリコ
ントランジスタ、バイポーラトランジスタ又は特殊なＥ
ＳＤ構造物である。本発明による電界効果トランジスタ
はそれぞれの要求に応じて変形可能であり、その際その
都度形成されるチャネル領域の垂直な配設をＳＯＩ基板
の半導体層のブリッジとして容易に達成することを保証
するものである。
【図１】基板上に絶縁層及びその上のシリコン層からエ
ッチングにより形成されたブリッジを有する本発明の１
実施例の電界効果トランジスタの断面図。
ッチングにより形成されたブリッジを有する本発明の１
実施例の電界効果トランジスタの断面図。
【図２】ブリッジを締め金状に囲むゲート金属化部を施
された電界効果トランジスタの断面図。
された電界効果トランジスタの断面図。
【図３】ソース及びドレイン領域をイオン注入によりド
ーピングした電界効果トランジスタの断面図。
ーピングした電界効果トランジスタの断面図。
【図４】表面を誘電層で覆われた電界効果トランジスタ
の断面図。
の断面図。
【図５】ブリッジの上側にもう１つの誘電層を施した電
界効果トランジスタの断面図。
界効果トランジスタの断面図。
【図６】ブリッジを全面的に覆う補助層及びその上にマ
スク層を施し異方性エッチングした電界効果トランジス
タの断面図。
スク層を施し異方性エッチングした電界効果トランジス
タの断面図。
１ 基板 ２ 絶縁層 ３ シリコン層 ４ ブリッジ ５ ゲート金属化部 ６ 誘電層 ７、８ ドープ領域 ９ もう１つの金属化部 １０ もう１つの誘電層 １１ マスク層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/08 ３３１ Ｅ 8934−4Ｍ
Claims (7)
- 【請求項１】 ゲート用チャネル領域を半導体物質から
なるブリッジ（４）の３つの表面に形成し、このブリッ
ジ（４）の長手方向に対して横方向にブリッジ（４）を
締め金状に囲むゲート金属化部（５）を備え、ブリッジ
（４）内のこのゲートの両側にソース領域及びドレイン
領域を形成し、ソース領域及びドレイン領域上にソース
接触部及びドレイン接触部として金属化部を施すことを
特徴とするＭＯＳ形電界効果型トランジスタ。 - 【請求項２】 ブリッジ（４）の半導体物質とゲート金
属化部（５）との間に誘電層（６）を備えていることを
特徴とする請求項１記載の電界効果トランジスタ。 - 【請求項３】 電界効果トランジスタを完全空乏化ＣＭ
ＯＳトランジスタとして形成するためブリッジ（４）の
幅を極めて狭くすることを特徴とする請求項２記載の電
界効果トランジスタ。 - 【請求項４】 ブリッジ（４）をＳＯＩ基板のシリコン
層中に形成することを特徴とする請求項１ないし３の１
つに記載の電界効果トランジスタ。 - 【請求項５】 シリコン層がブリッジ（４）の周囲では
完全に除かれていることを特徴とする請求項４記載の電
界効果トランジスタ。 - 【請求項６】 ブリッジ（４）の高さ（ｈ）が０．５μ
ｍ〜１μｍであり、ブリッジ（４）の幅（ｂ）が０．０
５μｍ〜０．３μｍであることを特徴とする請求項１な
いし５の１つに記載の電界効果トランジスタ。 - 【請求項７】 請求項１ないし６の１つに記載の電界効
果トランジスタが他の機能素子と統合されている半導体
デバイス。
Applications Claiming Priority (2)
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| DE4315064 | 1993-05-06 | ||
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