JP2002246310A - 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 - Google Patents

半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置

Info

Publication number
JP2002246310A
JP2002246310A JP2001036441A JP2001036441A JP2002246310A JP 2002246310 A JP2002246310 A JP 2002246310A JP 2001036441 A JP2001036441 A JP 2001036441A JP 2001036441 A JP2001036441 A JP 2001036441A JP 2002246310 A JP2002246310 A JP 2002246310A
Authority
JP
Japan
Prior art keywords
film
thin film
semiconductor thin
silicon
polycrystalline
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2001036441A
Other languages
English (en)
Other versions
JP2002246310A5 (ja
Inventor
Hideo Yamanaka
英雄 山中
Hisayoshi Yamoto
久良 矢元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2001036441A priority Critical patent/JP2002246310A/ja
Priority to TW091102427A priority patent/TW577174B/zh
Priority to US10/075,774 priority patent/US7098085B2/en
Publication of JP2002246310A publication Critical patent/JP2002246310A/ja
Publication of JP2002246310A5 publication Critical patent/JP2002246310A5/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67167—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers surrounding a central transfer chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67098—Apparatus for thermal treatment
    • H01L21/67115—Apparatus for thermal treatment mainly by radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67161—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers
    • H01L21/67173—Apparatus for manufacturing or treating in a plurality of work-stations characterized by the layout of the process chambers in-line arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67155—Apparatus for manufacturing or treating in a plurality of work-stations
    • H01L21/67207—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process
    • H01L21/67213—Apparatus for manufacturing or treating in a plurality of work-stations comprising a chamber adapted to a particular process comprising at least one ion or electron beam chamber
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1277—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using a crystallisation promoting species, e.g. local introduction of Ni catalyst
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1285—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor using control of the annealing or irradiation parameters, e.g. using different scanning direction or intensity for different transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H01L29/78621—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure with LDD structure or an extension or an offset region or characterised by the doping profile
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers

Abstract

(57)【要約】 【課題】 高結晶化率で高品質の多結晶シリコン等の多
結晶性又は単結晶性半導体薄膜を容易かつ低コストに、
しかも大面積に形成可能な方法と、この方法を実施する
装置を提供すること。 【解決手段】 基体１上に高結晶化率、大粒径の多結晶
性シリコン膜等の多結晶（又は単結晶）性半導体薄膜７
を形成するに際し、或いは基体１上に多結晶（又は単結
晶）性半導体薄膜７を有する半導体装置を製造するに際
し、基体１上に低級結晶性半導体薄膜７Ａを形成した
後、この低級結晶性半導体薄膜７Ａに集光ランプアニー
ルを施して、溶融又は半溶融又は非溶融状態の加熱と冷
却により低級結晶性半導体薄膜７Ａの結晶化を促進して
多結晶（又は単結晶）性半導体薄膜７を得る、多結晶
（又は単結晶）性半導体薄膜の形成方法、又は半導体装
置の製造方法、及びこれらを実施するための装置。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、基体上に多結晶性
シリコンなどの半導体薄膜を形成する方法及びその装
置、その半導体薄膜を基体上に有する半導体装置の製造
方法及びその装置、並びに電気光学装置に関するもので
ある。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴ（Metal-Oxide-Semi
conductor Field Effect Transistor）である例えばＭ
ＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型
電界効果トランジスタ）のソース、ドレイン及びチャン
ネル領域を多結晶シリコン膜で形成するに際し、プラズ
マＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学
的気相成長法）や減圧ＣＶＤ法、触媒ＣＶＤ法等の気相
成長法、固相成長法、液相成長法、エキシマレーザーア
ニール法等が用いられている。
【０００３】プラズマＣＶＤ法、減圧ＣＶＤ法等により
形成したアモルファス又は微結晶シリコン膜は、特開平
７−１３１０３０号、特開平９−１１６１５６号、特公
平７−１１８４４３号にみられるように、単に高温アニ
ール又はエキシマレーザーアニール（ＥＬＡ：Excimer
Laser Anneal）処理することにより、多結晶シリコン膜
化でキャリア移動度の改善を図ってきたが、この方法で
は８０〜１２０ｃｍ2／Ｖ・ｓｅｃ程度のキャリア移動
度を得るのが限界であった。
【０００４】しかし、プラズマＣＶＤ法によるアモルフ
ァスシリコンのＥＬＡで得られた多結晶シリコン膜を用
いるＭＯＳＴＦＴの電子移動度は、１００ｃｍ2／Ｖ・
ｓｅｃ前後であり、高精細化にも対応できるので、最近
は駆動回路一体型の多結晶シリコンＭＯＳＴＦＴを用い
たＬＣＤ（Liquid Crystal Display＝液晶表示装置）が
注目されている（特開平６−２４２４３３号参照）。エ
キシマレーザーアニール法は、ＸｅＣｌエキシマレーザ
ー等の短波長、短パルスレーザーを試料に照射して短時
間に溶融結晶化する方法であるが、アモルファスシリコ
ン膜へのレーザー光照射によりガラス基板を損傷させる
ことなく多結晶化でき、高スループットが期待される。
【０００５】
【発明が解決しようとする課題】しかし、上記したＥＬ
Ａによる多結晶シリコンＭＯＳＴＦＴの製法では、結晶
化速度がｎ ｓｅｃオーダーと早いために、得られる結
晶粒径はせいぜい１００ｎｍ程度である。そのために、
短波長、短パルスレーザー照射時に、基板温度を４００
℃程度に加熱して、結晶成長を阻害する水素、酸素を十
分に除去し、凝固速度を制御する方法でも粒径が５００
ｎｍ以上の結晶は難しい。そこで、レーザー照射回数を
数回以上、例えば５回、３０回以上として結晶成長を起
こさせるエネルギーを十分に与え、大粒径多結晶シリコ
ン膜化が行われている。しかし、エキシマレーザー出力
の安定性や、生産性、大型化による装置価格の上昇、歩
留／品質低下等の問題が山積しており、特に、１ｍ×１
ｍの大型ガラス基板になると、前記の問題が拡大して性
能／品質向上とコストダウンが一層難しくなる。
【０００６】最近、特開平１１−９７３５３号等にみら
れるように、４５０〜６００℃、４〜１２時間の加熱処
理で、結晶化を助長する触媒元素（Ｎｉ、Ｆｅ、Ｃｏ
等）を非晶質シリコン膜内に拡散させて、結晶性シリコ
ン膜を形成する方法が提案されている。しかし、この方
法では、触媒元素が形成された結晶性シリコン膜に残存
するので、特開平８−３３９９６０号等にみられるよう
に、この触媒元素を除去（ゲッタリング）するために、
塩素などのハロゲン元素を含有する雰囲気で加熱処理す
る方法、リンを結晶性シリコン膜に選択的に添加して加
熱処理する方法、触媒元素を含有する結晶性シリコン膜
をレーザ光又は強光で照射して触媒元素を拡散し易い状
態にして、選択的に添加した元素で触媒元素を吸い取ら
せる方法等が提案されているが、工程が複雑、ゲッタリ
ング効果が十分ではなく、シリコン膜の半導体特性を損
ない、作製する素子の安定性、信頼性が損なわれてしま
う。
【０００７】また、固相成長法による多結晶シリコンＭ
ＯＳＴＦＴの製法では、６００℃以上での十数時間のア
ニールと、約１０００℃での熱酸化のゲートＳｉＯ2の
形成が必要なために、半導体製造装置を採用せざるを得
ない。このために、基板サイズは、ウエーハサイズ８〜
１２インチφが限界であり、また高耐熱性で高価な石英
ガラスを採用しなければならず、コストダウンが難し
く、ＥＶＦやデータ／ＡＶプロジェクタに用途が限定さ
れている。
【０００８】近時、ガラス基板のような絶縁性基板上
に、多結晶シリコン膜、窒化シリコン膜等を低温で作製
し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され
（特公昭６３−４０３１４号、特公平８−２５０４３８
号参照）、実用化の検討が推進されている。触媒ＣＶＤ
法においては、結晶化アニールなしで、３０ｃｍ2／Ｖ
・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭ
ＯＳＴＦＴデバイスを作製するにはまだ不十分である。
そして、ガラス基板上に多結晶シリコン膜を形成する
と、成膜条件次第では初期のアモルファスシリコンの転
移層（厚さ５〜１０ｎｍ）が形成されやすいので、ボト
ムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移
動度は得にくい。一般に駆動回路一体型の多結晶シリコ
ンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯ
ＳＴＦＴが歩留及び生産性の面で製造し易いが、この問
題がネックとなってくる。
【０００９】本発明の目的は、高結晶化率で高品質の多
結晶シリコン等の多結晶性又は単結晶性半導体薄膜を容
易かつ低コストに、しかも大面積に形成可能な方法と、
この方法を実施する装置を提供することにある。
【００１０】本発明の他の目的は、こうした多結晶性又
は単結晶性半導体薄膜を構成部分として有するＭＯＳＴ
ＦＴ等の半導体装置の製造方法と、この方法を実施する
装置、及び電気光学装置を提供することにある。
【００１１】
【課題を解決するための手段】即ち、本発明は、基体上
に多結晶性又は単結晶性半導体薄膜を形成し、或いは基
体上に多結晶性又は単結晶性半導体薄膜を有する半導体
装置を製造する際、前記基体上に低級結晶性半導体薄膜
を形成する第１工程と、前記低級結晶性半導体薄膜に集
光ランプアニールを施して、溶融又は半溶融又は非溶融
状態の加熱と冷却により前記低級結晶性半導体薄膜の結
晶化を促進する第２工程とを有する、半導体薄膜の形成
方法、又は半導体装置の製造方法に係るものである。
【００１２】また、本発明は、本発明の方法を実施する
装置として、前記基体上に低級結晶性半導体薄膜を形成
するための第１手段と、前記低級結晶性半導体薄膜に集
光ランプアニールを施して、溶融又は半溶融又は非溶融
状態の加熱と冷却により前記低級結晶性半導体薄膜の結
晶化を促進する第２手段とを有する、多結晶半導体薄膜
の形成装置、又は半導体装置の製造装置を提供するもの
である。
【００１３】また、本発明は、各色用の有機又は無機エ
レクトロルミネセンス層の下層にそれぞれ、前記多結晶
性又は単結晶性半導体薄膜からなるＭＯＳＴＦＴのドレ
イン又はソースと接続された陰極又は陽極を有し、前記
ＭＯＳＴＦＴ及びダイオードを含む能動素子上も前記陰
極が覆い、或いは前記各色用の有機又は無機エレクトロ
ルミネセンス層の各層上及び各層間の全面に共通の前記
陰極又は陽極が被着されている電気光学装置を提供する
ものである。
【００１４】また、本発明は、フィールドエミッション
ディスプレイ（ＦＥＤ）のエミッタが、前記多結晶性又
は単結晶性半導体薄膜からなるＭＯＳＴＦＴのドレイン
に前記多結晶性又は単結晶性半導体薄膜を介して接続さ
れると共に前記多結晶性又は単結晶性半導体薄膜上に成
長されたｎ型多結晶性半導体膜又は多結晶性ダイヤモン
ド膜によって形成されている電気光学装置も提供するも
のである。
【００１５】本発明によれば、基体上に低級結晶性半導
体薄膜を形成し、この低級結晶性半導体薄膜に集光ラン
プアニールを施して、溶融又は半溶融又は非溶融状態の
加熱と冷却により前記低級結晶性半導体薄膜の結晶化を
促進して、多結晶性又は単結晶性半導体薄膜を形成して
いるので、次の（１）〜（１０）に示す顕著な作用効果
が得られる。
【００１６】（１）超高圧水銀ランプ等のランプ光を任
意の形状に集光整形して照射して、アモルファスシリコ
ン膜等の低級結晶性半導体薄膜を溶融又は半溶融状態に
加熱し或いは非溶融状態で加熱し、冷却させて結晶化す
る、いわゆる集光ランプアニールにより、高い照射エネ
ルギーを低級結晶性半導体薄膜に与え、これを溶融又は
半溶融状態に加熱し或いは非溶融状態で加熱し、冷却す
ることにより、大粒径の高キャリア移動度、高品質の多
結晶性シリコン膜等の多結晶性又は単結晶性半導体薄膜
が得られ、生産性が大幅に向上し、大幅なコストダウン
が可能となる。
【００１７】（２）集光ランプアニールは、上記加熱帯
を移動させながら行う、いわゆる帯精製法により、結晶
化助長のために予め添加され、その役割を終えたＮｉ等
の触媒元素やその他の不純物元素が高温の溶融帯に偏析
するので、容易に除去でき、膜中に残存することがない
ため、大粒径での高キャリア移動度、高品質（高純度）
の多結晶半導体薄膜が得られ易い。さらに、このとき
に、複数のランプ光照射により連続して溶融帯と冷却部
を繰り返す、いわゆる多重帯精製法により、さらなる大
粒径、高品質（高純度）の多結晶半導体薄膜が得られ
る。この高純度化により、半導体特性が損なわれること
がなくなり、作製する素子の安定性、信頼性が向上す
る。そして、集光ランプアニールでの帯精製法又は多重
帯精製法という簡単なプロセスにより、結晶化助長の役
割が終わった触媒元素やその他の元素が効率良く除去さ
れるので、工数削減によるコストダウンが可能となる。
【００１８】（３）集光ランプスキャニング方向に多結
晶性シリコン等の結晶粒が揃うので、この方向にＴＦＴ
を形成することにより、結晶粒界の不整及びストレスが
低減し、高移動度の多結晶性シリコン膜等を形成でき
る。
【００１９】（４）集光ランプアニールの帯精製法又は
多重帯精製法により結晶化させた多結晶性シリコン等の
膜上に低級結晶性シリコン等の膜を積層し、再度この集
光ランプアニールで結晶化する方法を繰り返すことによ
り、μｍ単位の厚みで大粒径での高キャリア移動度、高
品質の多結晶性シリコン膜等を積層形成できる。これに
より、ＭＯＳＬＳＩのみならず、高性能、高品質のバイ
ポーラＬＳＩ、ＣＭＯＳセンサ、ＣＣＤエリア／リニア
センサ、太陽電池等も形成できる。
【００２０】（５）集光ランプのランプ光は、紫外線又
は赤外線ランプ等であれ、連続した光を線状、長方形状
又は正方形状に集光整形して、照射することが容易であ
り、ビーム径及びスキャニングピッチなどを自由に設定
でき、照射強度、つまり溶融効率及びスループット向上
でのコストダウンが図れる。
【００２１】（６）集光ランプアニール装置のランプ
は、その波長、照射強度、照射時間等のコントロールが
容易であり、しかも基板又はランプを任意の速度で移動
させて加熱溶融及び冷却速度をコントロールすることに
より、任意の結晶粒と任意の純度の多結晶性シリコン膜
等が得られる。
【００２２】（７）集光ランプアニール装置のランプは
エキシマレーザーアニール装置のエキシマレーザー発振
器に比べてはるかに安価であるので、大幅なコストダウ
ンが可能である。
【００２３】（８）集光ランプアニール処理、特に超高
圧水銀ランプ等の集光ランプアニールでは、例えばＸｅ
Ｃｌ（波長３０８ｎｍ）エキシマレーザーと同じ波長を
連続照射できるので、照射面のエネルギー分布のばらつ
き、得られた結晶化半導体膜のばらつき、ＴＦＴごとの
素子特性のばらつきが少なく、高いスループットでの高
生産性によるコストダウンが可能である。
【００２４】（９）集光ランプアニールでは低温（２０
０〜４００℃）で適用できるので、安価であって大型化
が容易な低歪点ガラスや耐熱性樹脂を採用でき、軽量化
とコストダウンを図れる。
【００２５】（１０）トップゲート型のみならず、ボト
ムゲート型、デュアルゲート型ＭＯＳＴＦＴでも、高い
キャリア移動度の多結晶性半導体膜又は単結晶性半導体
膜等が得られるために、この高性能の半導体膜を使用し
た高速、高電流密度の半導体装置、電気光学装置、更に
は高効率の太陽電池等の製造が可能となる。例えば、シ
リコン半導体装置、シリコン半導体集積回路装置、シリ
コン−ゲルマニウム半導体装置、シリコン−ゲルマニウ
ム半導体集積回路装置、炭化ケイ素半導体装置、炭化ケ
イ素半導体集積回路装置、化合物半導体（ＧａＡｓ等）
装置、化合物半導体（ＧａＡｓ等）集積回路装置、多結
晶性ダイヤモンド半導体装置、多結晶性ダイヤモンド半
導体集積回路装置、液晶表示装置、エレクトロルミネセ
ンス（有機／無機）表示装置、フィールドエミッション
ディスプレイ（ＦＥＤ）装置、発光ポリマー表示装置、
発光ダイオード表示装置、光センサー装置、ＣＣＤエリ
ア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池
装置等が製造可能である。
【００２６】なお、本発明において、上記の低級結晶性
半導体薄膜とは、後述の定義のように微結晶（グレイン
サイズでは通常、１０ｎｍ以下）も含有するアモルファ
ス（非晶質）をベースとした構造から主としてなり、上
記の多結晶性半導体薄膜は、そうしたアモルファス成分
が除去された大粒径（グレインサイズでは通常、数１０
０ｎｍ以上）の多結晶をベースとし、微結晶も含有する
構造から主としてなる。また、上記の単結晶性半導体膜
は、単結晶シリコン等の単結晶半導体はもちろん、単結
晶化合物半導体（例えば単結晶ガリウムヒ素）や単結晶
シリコン−ゲルマニウムを含む概念であり、単結晶性と
は、亜粒界や転移を含有する単結晶についてもこれを含
めた概念と定義する。また、上記の多結晶性ダイヤモン
ド膜は、アモルファス（非晶質）ダイヤモンドをほとん
ど含有せず、微結晶ダイヤモンド及び多結晶ダイヤモン
ドを含有する結晶性ダイヤモンド膜とする。
【００２７】
【発明の実施の形態】本発明においては、集光ランプの
出射光を前記基体に対し相対的に走査して照射する帯精
製法、又は複数の集光ランプの出射光を相前後して前記
基体に対し相対的に走査する多重帯精製法によって前記
集光ランプアニールを行うのがよい。この場合、前記基
体又は前記集光ランプの出射光を位置固定しながら前記
集光ランプの出射光又は前記基体を移動させることがで
きる。
【００２８】例えば、集光ランプアニールによりアモル
ファスシリコン等の低級結晶性半導体薄膜を溶融又は半
溶融状態とし、このシリコン溶融帯又は半溶融帯を移動
（走査）させて冷却させる、いわゆる帯精製法により大
粒径の多結晶性又は単結晶性半導体薄膜を形成すること
ができる。
【００２９】この時に、触媒元素やその他の不純物元素
は高温部に吸い出され（偏析）、冷却形成された大粒径
の多結晶性又は単結晶性半導体薄膜中には残存しない。
複数の集光ランプアニールにより高温部と冷却部を繰り
返す、いわゆる多重帯精製法によりさらに大粒径で高純
度の多結晶性又は単結晶性半導体薄膜が形成される。
【００３０】必要に応じてこの帯精製法又は多重帯精製
法を繰り返すことにより積層して、ミクロン単位膜厚の
多結晶性又は単結晶性半導体厚膜を形成してもよい。つ
まり、１回目の集光ランプアニールにより大粒径多結晶
性又は単結晶性半導体膜を形成し、その上に低級結晶性
半導体薄膜を積層形成し、２回目の集光ランプアニール
により大粒径多結晶性又は単結晶性半導体薄膜の積層形
成し、必要回数繰り返し、これによってミクロン単位膜
厚の大粒径多結晶性又は単結晶性半導体膜を積層形成で
きる。
【００３１】このような積層時に、下地の大粒径多結晶
性又は単結晶性半導体薄膜が次の集光ランプアニール時
の結晶成長核となり、より結晶性の高い大粒径多結晶性
又は単結晶性半導体膜が次々と積層形成するので、厚膜
表面に近いほど、高結晶化率、高純度の大粒径多結晶性
又は単結晶性半導体膜を積層形成できる。本発明では、
こうした厚膜の半導体膜も本発明の「半導体薄膜」の概
念に含まれるものとする。
【００３２】上記集光ランプアニールで使用可能なラン
プは、紫外光線（ＵＶ（Ultra-Violet Rays、以後ＵＶ
と略す。）：近紫外光線、ＤＵＶ（Deep Ultra-Violet
Rays、以後ＤＵＶと略す。）：遠紫外光線）ランプ、可
視光線ランプ、赤外光線ランプのいずれでもよく、基板
の耐熱性により任意に選択できる。ＵＶ及びＤＵＶラン
プは主に低温用でガラス基板に、赤外光線ランプは高温
用で石英ガラス、結晶化ガラス等によい。又、照射する
光を線状、長方形状、正方形状に集光整形して、溶融効
率及びスループット向上を図る。ＵＶランプには、高圧
水銀ランプ、超高圧水銀ランプ、キセノンショートアー
クランプ等がある。ＤＵＶランプには、低圧水銀ラン
プ、キセノンマーキュリーランプ等がある。赤外光線ラ
ンプには、ハロゲンランプ、キセノンランプ、アークラ
ンプ等がある。
【００３３】また、集光ランプの出射光を紫外光線と可
視光線及び赤外光線とに分離し、これら可視光線及び赤
外光線を前記紫外光線よりも前方位置に存在するよう
に、前記基体に対し前記可視光線及び赤外光線と前記紫
外光線とを順次照射すると、低級結晶性半導体薄膜又は
基板を予熱でき、また徐冷効果による結晶化促進に有利
である。
【００３４】例えば、集光整形した超高圧水銀ランプの
照射光を照射するときに、次のように行うことができ
る。 （１）集光整形した超高圧水銀ランプの照射光をコール
ドハーフミラーにより、紫外光線と可視光線及び赤外光
線に分離する。 （２）この紫外光線はほぼ垂直に低級結晶性半導体薄膜
に照射して、溶融又は半溶融状態とし、冷却させて結晶
化させる。 （３）この可視光線及び赤外光線は反射ミラーにより、
低級結晶性半導体薄膜及び基板に照射して加熱する。
【００３５】この時は、低級結晶性半導体薄膜の効率の
良い加熱溶融と基板の加熱のために、１．可視光線及び
赤外光線照射領域は紫外光線照射領域よりも大きく、か
つ紫外光線照射領域を含む領域であること。 ２．可視光線及び赤外光線照射は、紫外光線照射位置よ
りも移動方向前方側に照射することがよい。以上の局部
的加熱に、抵抗加熱ヒーター、赤外線ランプ等による基
板全体の加熱を組み合わせるのがよい。
【００３６】また、前記集光ランプアニール時に前記基
体に熱風を吹き付けるのもよい。即ち、基板温度の均一
化及び安定化、膜及び基板ストレスの低減化、徐冷却促
進等のために、例えば１００〜４００℃の空気、又は不
活性ガス（窒素ガス等）の熱風を基板裏面又は表面又は
両面から吹き付けるのが望ましい。
【００３７】このような集光ランプアニール時に、抵抗
加熱ヒーター、赤外線ランプ、レーザービームなどによ
り基板をその歪点以下の温度に加熱するのがよいが、例
えば基板材質別に、ガラス基板では２００〜５００℃、
好ましくは３００〜４００℃に加熱し、石英ガラス基板
では２００〜８００℃、好ましくは３００〜６００℃に
加熱する。
【００３８】集光ランプアニールする方法としては、次
の方法がある。 基板を固定し、例えば１００×１００ｍｍ正方形状に
集光整形した紫外光線等をガルバノメータスキャナで走
査させてアニールする。 例えば１００×１００ｍｍ正方形状に集光整形した紫
外光線等を固定し、基板を高精度Ｘ−Ｙ移動させてアニ
ールする。
【００３９】本発明において、上記の低級結晶性半導体
薄膜は、触媒ＣＶＤやプラズマＣＶＤ、減圧ＣＶＤ、ス
パッタリング等により形成させてよいが、気相成長させ
る場合には、使用する原料ガスは、水素化ケイ素又はそ
の誘導体、水素化ケイ素又はその誘導体と水素、窒素、
ゲルマニウム、炭素又は錫を含有するガスとの混合物、
水素化ケイ素又はその誘導体と周期表第III族又は第Ｖ
族元素からなる不純物を含有するガスとの混合物、水素
化ケイ素又はその誘導体と水素、窒素、ゲルマニウム、
炭素又は錫を含有するガスと周期表第III族又は第Ｖ族
元素からなる不純物を含有するガスとの混合物等が挙げ
られる。
【００４０】例えば、８００〜２０００℃（融点未満）
の加熱触媒体に、水素系キャリアガスと原料ガスの少な
くとも一部を接触させ、触媒反応又は熱分解反応によっ
て発生したラジカル、イオン等の堆積種を２００〜４０
０℃に加熱された基板上に堆積させ、低級結晶性半導体
膜を形成する。又は、汎用のプラズマＣＶＤ、減圧ＣＶ
Ｄ、スパッタリング法等により、２００〜４００℃に加
熱された基板上に堆積させ、低級結晶性半導体薄膜を形
成する。
【００４１】こうして、アモルファスシリコン膜、微結
晶シリコン含有アモルファスシリコン膜、微結晶シリコ
ン（アモルファスシリコン含有微結晶シリコン）膜、ア
モルファスシリコン及び微結晶シリコン含有多結晶シリ
コン膜、アモルファスゲルマニウム膜、微結晶ゲルマニ
ウム含有アモルファスゲルマニウム膜、微結晶ゲルマニ
ウム（アモルファスゲルマニウム含有微結晶ゲルマニウ
ム）膜、アモルファスゲルマニウム及び微結晶ゲルマニ
ウム含有多結晶ゲルマニウム膜、ＳｉxＧｅ1-x（０＜ｘ
＜１）で示されるアモルファスシリコンゲルマニウム
膜、アモルファスカーボン膜、微結晶カーボン含有アモ
ルファスカーボン膜、微結晶カーボン（アモルファスカ
ーボン含有微結晶カーボン）膜、アモルファスカーボン
及び微結晶カーボン含有多結晶カーボン膜、ＳｉxＣ1-x
（０＜ｘ＜１）で示されるアモルファスシリコンカーボ
ン膜、又はＧａxＡｓ1-x（０＜ｘ＜１）で示されるアモ
ルファスガリウムヒ素膜からなる前記低級結晶性半導体
薄膜を形成することができる。この低級結晶性半導体薄
膜は、アモルファスをベースとし、また微結晶を含む場
合には粒径が１０ｎｍ以下の微結晶が点在するのがよ
い。
【００４２】そして、この低級結晶性半導体薄膜の成長
時又は成長後に、触媒元素（Ｎｉ、Ｆｅ、Ｃｏ、Ｒｕ、
Ｒｈ、Ｐｄ、Ｏｓ、Ｉｒ、Ｐｔ、Ｃｕ、Ａｕ、Ｇｅ、Ｐ
ｂ、Ｓｎ）の少なくとも１種を適量（合計が例えば１０
17〜１０20ａｔｏｍｓ／ｃｃ）含有させ、この状態で前
記集光ランプアニールを行うと、この低級結晶性半導体
薄膜が多結晶化されるときに、結晶化を促進して高キャ
リア移動度、高品質の多結晶性半導体薄膜が得られ易く
なる。この触媒元素は、原料ガス中にガス成分として混
合したり、或いはイオン注入又はイオンドーピングによ
り、低級結晶性半導体薄膜中に含有させることができ
る。
【００４３】また、集光ランプアニールは、加熱帯を移
動させながら行う、いわゆる帯精製法により、結晶化助
長のために予め添加され、その役割を終えたＮｉ等の触
媒元素やその他の不純物元素が高温の溶融帯に偏析する
ので、容易に除去でき、膜中に残存することがないた
め、大粒径での高キャリア移動度、高品質（高純度）の
多結晶半導体薄膜が得られ易い。さらに、このときに、
複数のランプ光照射により連続して溶融帯と冷却部を繰
り返す、いわゆる多重帯精製法により、さらなる大粒
径、高品質（高純度）の多結晶半導体薄膜が得られる。
この高純度化により、半導体特性が損なわれることがな
くなり、作製する素子の安定性、信頼性が向上する。そ
して、集光ランプアニールでの帯精製法又は多重帯精製
法という簡単なプロセスにより、結晶化助長の役割が終
わった触媒元素やその他の元素が効率良く除去されるの
で、工数削減によるコストダウンが可能となる。
【００４４】なお、本発明により形成した大粒径多結晶
性又は単結晶性半導体膜中の酸素、窒素、炭素濃度はそ
れぞれ、１×１０19ａｔｏｍｓ／ｃｃ以下、好ましくは
５×１０18ａｔｏｍｓ／ｃｃ以下がよく、水素濃度は
０．０１原子％以上が好ましい。
【００４５】前記集光ランプアニールによって前記低級
結晶性シリコン等の低級結晶性半導体薄膜を大粒径の多
結晶性シリコン等の多結晶性半導体薄膜に改質させる
が、これ以外にも、前記基体において所定の素子形成予
定領域に所定形状及び寸法の段差付き凹部を形成し、こ
の凹部を含む前記基体上に、触媒元素の少なくとも１種
を含有するか或いは含有しない前記低級結晶性シリコン
薄膜を形成した後、前記集光ランプアニールによって前
記段差の底辺角部をシードにグラフォエピタキシャル成
長させると、前記低級結晶性シリコン薄膜を単結晶性シ
リコン薄膜に改質させることができる。
【００４６】或いは、前記基体において所定の素子形成
予定領域に単結晶シリコンと格子整合の良い結晶性サフ
ァイア等の物質層を形成し、この物質層上に、触媒元素
の少なくとも１種を含有するか或いは含有しない前記低
級結晶性シリコン薄膜を形成した後、前記集光ランプア
ニールによって前記物質層をシードにヘテロエピタキシ
ャル成長させると、前記低級結晶性シリコン薄膜を単結
晶性シリコン薄膜に改質させることができる。
【００４７】そして、この集光ランプアニールと低級結
晶性半導体薄膜の成膜とを繰り返すことにより、膜を積
層してμｍ単位の多結晶性又は単結晶性半導体厚膜を形
成してもよい。つまり、１回目の集光ランプアニールで
大粒径の多結晶性又は単結晶性半導体薄膜を形成し、そ
の上に低級結晶性半導体薄膜を積層形成し、次にこの下
地の大粒径多結晶性又は単結晶性半導体薄膜をシードに
２回目の同様の集光ランプアニールにより大粒径多結晶
性又は単結晶性半導体膜の積層形成することを必要回数
繰り返して、μｍ単位の膜厚の大粒径多結晶又は単結晶
性半導体膜を積層形成できる。このような積層時は、大
粒径多結晶性又は単結晶性半導体膜をシードとして次々
と積層形成するので、膜表面に近いほど高結晶化率、高
純度の大粒径多結晶性又は単結晶性半導体膜を積層形成
できる。この時は、各アニール後の結晶化膜表面に低級
酸化膜形成やコンタミ（不純物質）付着がないことが重
要となってくる。
【００４８】低級酸化膜形成及びコンタミ防止、生産性
向上の面から、低級結晶性半導体薄膜形成工程又は手段
（プラズマＣＶＤ、触媒ＣＶＤ、スパッタなど）と、集
光ランプアニール工程又はアニーラーとを一体化した装
置とし、例えばインライン（連続チャンバ）方式（リニ
ア型、回転型）、マルチチャンバ方式、クラスタ方式な
どによって連続的に若しくは順次に行うことが好まし
い。
【００４９】これらのうち、次の（１）又は（２）のク
ラスタ方式がより好ましい。 （１）ＣＶＤ部で低級結晶性半導体薄膜を形成した後、
アニーラー部の集光ランプアニールで結晶化し、これを
ＣＶＤ部に戻してその上に低級結晶性半導体薄膜を形成
し、再びアニーラー部の集光ランプアニールで結晶化を
行う工程を繰り返すクラスタ方式一体化装置。
【００５０】（２）ＣＶＤ−１部で下地保護膜（酸化シ
リコン／窒化シリコン積層膜等）を形成し、ＣＶＤ−２
部で低級結晶性半導体薄膜を形成した後、イオンドーピ
ング／イオン注入部で触媒元素を添加してから、アニー
ラー部の集光ランプアニールで結晶化し、更にＣＶＤ−
３部でゲート絶縁膜（酸化シリコン膜等）形成の作業を
連続するクラスタ方式一体化装置。
【００５１】そして、この時に、集光ランプアニールを
再び行う前に、前記多結晶性半導体薄膜に対し水素又は
水素含有ガスのプラズマ放電又は触媒反応で生成した水
素系活性種を作用させて（即ち、プラズマ又は触媒ＡＨ
Ａ（Atomic Hydrogen Anneal）処理によって）、前記多
結晶性半導体薄膜の表面クリーニング及び／又は低級酸
化被膜の除去を行い、しかる後に前記低級結晶性半導体
薄膜の形成後に前記集光ランプアニールを行うことが望
ましい。この場合（或いは他の場合も）、集光ランプア
ニールを特に、減圧水素中又は減圧水素含有ガス中又は
真空中で行うことが望ましい。
【００５２】即ち、具体的には、次の（１）又は（２）
の条件が好ましい。 （１）ＣＶＤによる成膜前に、原料ガスを流さないで水
素系キャリアガスのみでプラズマ又は触媒ＡＨＡ処理の
水素系活性種（活性化水素イオン等）の作用により、１
回目の集光ランプアニールで形成された多結晶性シリコ
ン膜表面のコンタミ（低級酸化膜、水分、酸素、窒素、
炭酸ガス等）を除去して界面をクリーニングし、残存す
るアモルファスシリコン成分をエッチングして高結晶化
率の多結晶シリコン膜化するので、この下地をシードと
してクリーンな界面上に積層する低級結晶性シリコン膜
は、次の集光ランプアニールにより、良好な結晶の大粒
径多結晶性又は単結晶性半導体膜として積層形成され
る。
【００５３】（２）低級酸化膜及び窒化膜の形成防止の
ために、集光ランプアニールを減圧水素又は減圧水素系
ガス雰囲気中又は真空中で行う。この雰囲気としては、
水素、又は水素と不活性ガス（アルゴン、ヘリウム、ク
リプトン、キセノン、ネオン、ラドン）との混合ガスで
あり、ガス圧は１．３３Ｐａ以上で大気圧未満、好まし
くは１３３Ｐａ〜４×１０4Ｐａである。真空度は１．
３３Ｐａ以上で大気圧未満、好ましくは１３．３Ｐａ〜
１．３３×１０4Ｐａである。但し、低級結晶性半導体
薄膜表面に絶縁性保護膜（酸化シリコン膜又は窒化シリ
コン膜、酸窒化シリコン膜又は酸化シリコン／窒化シリ
コン積層膜等）がある場合は、又は連続作業でない場合
は、空気中、大気圧窒素中でもよい。
【００５４】集光ランプアニールを減圧水素又は減圧水
素含有ガス中で行うと、雰囲気ガスを構成する、比熱が
大きくて熱冷却効果の大きい気体分子が薄膜面に衝突
し、離脱する際に薄膜の熱を奪うため、局部的に温度の
低い部分を形成し、これによって、この部分で結晶核が
発生し、結晶の成長を促進することがある。このときの
雰囲気ガスが水素ガス又は水素と不活性ガス（Ｈｅ、Ｎ
ｅ、Ａｒ等）の混合ガスであれば、そのガス圧を１．３
３Ｐａ以上で大気圧未満、好ましくは１３３Ｐａ〜４×
１０4Ｐａとするのがよいが、これは比熱の高い水素分
子等の運動により上記の作用効果が確実に得られるから
である。
【００５５】また、ランプ光の反射低減による溶融効率
向上のために、前記低級結晶性半導体薄膜上に例えば酸
化シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜
又は酸化シリコン／窒化シリコン積層膜などの絶縁性保
護膜を適当な膜厚で形成し、この状態で前記集光ランプ
アニールを行うのがよい。例えば、前記基体上に形成さ
れた前記低級結晶性半導体薄膜に対し、又は保護用絶縁
膜を被覆して、前記低級結晶性半導体薄膜のランプ光照
射で前記集光ランプアニールを行うに際し、その上面か
ら又は下面から又は上面と下面から同時に前記ランプ光
照射を行うのがよい（但し、上面以外の場合は、基体は
透明（４００ｎｍ以下の波長の光も透過するこ
と。））。
【００５６】この場合、前記低級結晶性半導体薄膜、又
は前記保護用絶縁膜を被覆した前記低級結晶性半導体薄
膜はアイランド化されたものであること、大気圧窒素中
又は空気中で前記ランプ光照射を行うこと、減圧水素ガ
ス中又は減圧水素含有ガス中又は真空中で前記ランプ光
照射を行うこと（これらは、他のランプ光照射条件下で
も同様であってよい）がよい。
【００５７】基板温度上昇低減、膜ストレス低減、含有
ガス（水素など）の瞬間的膨張による膜のクラック防
止、徐冷却による大粒径化などのために、更に、前記の
絶縁性保護膜を被覆した低級結晶性半導体薄膜はパター
ニングしてアイランド化した状態で、前記集光ランプア
ニールを行うのがよい。
【００５８】また、磁場及び／又は電場の作用下で前記
集光ランプアニールを行うのがよい。
【００５９】即ち、一旦溶けた低級結晶性シリコン薄膜
中のシリコン原子の電子スピンが電場と相互作用して一
定の方向に向き、この状態から冷却により固化する際
に、一定の方向性をもって結晶化することになる。これ
は、上記した磁場の場合と同様に、一定の方向に結晶粒
が揃い、キャリア移動度が向上し、また表面の凹凸も減
少する。更には、ランプ照射光の照射効率も良好であ
る。
【００６０】また、上記の磁場と共に電場も同時に印加
する場合、基板を収容した真空容器の周囲の永久磁石
（これは電磁石でもよい。）による磁場と同時に、高周
波電圧（又は直流電圧、或いはこれらの双方）を印加す
る電極による電場が同時に作用する条件で集光ランプア
ニールを行う。
【００６１】この時に、一旦溶けた低級結晶性シリコン
薄膜のシリコン原子の電子スピンが磁場と電場の相互作
用で一定の方向に向き、この状態から冷却により固化す
る際に、磁場と電場の相乗作用により更に十分な方向性
をもって結晶化することになる。従って、一定の方向に
結晶粒が更に揃い易くなり、キャリア移動度が一層向上
し、また表面の凹凸も一層減少する。更には、ランプ照
射光の照射効率も良好である。
【００６２】集光ランプアニール時に、基体をその歪点
以下の温度、好ましくは４００〜４５０℃に加熱してお
くと、アニール時に低級結晶性半導体膜の脱水素化、結
晶性の均一化、膜及び基板ストレス低減化、照射エネル
ギーの効率向上、スループット向上等を図れる。
【００６３】集光ランプアニールで得られた前記多結晶
性又は単結晶性半導体薄膜によって、ＭＯＳＴＦＴのチ
ャンネル、ソース及びドレイン領域、又は、ダイオー
ド、配線、抵抗、容量又は電子放出体等を形成すること
ができる。この場合、前記チャンネル、ソース及びドレ
イン領域、ダイオード、抵抗、容量、配線、電子放出体
等の形成後に、これらの領域に対し、この集光ランプア
ニールを施すと、再結晶化と膜中のｎ型又はｐ型不純物
の活性化を行える。また、上記領域をパターニング（ア
イランド化）した後に集光ランプアニールすると、温度
上昇による基板ダメージ（クラック、割れなど）を防止
でき、かつ急激な温度上昇による膜のひび割れを防止で
きる。
【００６４】本発明は、シリコン半導体装置、シリコン
半導体集積回路装置、シリコン−ゲルマニウム半導体装
置、シリコン−ゲルマニウム半導体集積回路装置、化合
物半導体装置、化合物半導体集積回路装置、炭化ケイ素
半導体装置、炭化ケイ素半導体集積回路装置、多結晶性
ダイヤモンド半導体装置、多結晶性ダイヤモンド半導体
集積回路装置、液晶表示装置、有機又は無機エレクトロ
ルミネセンス（ＥＬ）表示装置、フィールドエミッショ
ンディスプレイ（ＦＥＤ）装置、発光ポリマー表示装
置、発光ダイオード表示装置、ＣＣＤエリア／リニアセ
ンサ装置、ＣＭＯＳ又はＭＯＳセンサ装置、太陽電池装
置用の薄膜を形成するのに好適である。
【００６５】例えば、この薄膜によりトップゲート型又
はボトムゲート型又はデュアルゲート型ＭＯＳＴＦＴを
形成し、またこのＭＯＳＴＦＴによる周辺駆動回路、映
像信号処理回路、メモリー等の一体型の液晶表示装置、
有機ＥＬ表示装置、ＦＥＤ表示装置等が得られる。
【００６６】この場合、内部回路及び周辺回路を有する
半導体装置、電気光学表示装置、固体撮像装置等の製造
に際し、これらの回路の少なくとも一方を構成するＭＯ
ＳＴＦＴのチャンネル、ソース及びドレイン領域を前記
多結晶性又は単結晶性半導体薄膜によって形成してよ
く、また周辺駆動回路、映像信号処理回路、メモリー等
の一体型の構成とすることもできる。
【００６７】また、各色用の有機又は無機エレクトロル
ミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳ
ＴＦＴのドレイン又はソースと接続された陰極又は陽極
を有するＥＬ素子構造とするのがよい。
【００６８】この場合、前記ＭＯＳＴＦＴ及びダイオー
ド等の能動素子上も前記陰極が覆うようにすれば、陽極
が上部にある構造では発光面積が増大すると共に、陰極
の遮光作用で発光光が前記能動素子に入射してリーク電
流を発生させることを防止できる。また、前記各色用の
有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰
極又は陽極が被着されるようにすれば、全面が陰極又は
陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣
化や電極の酸化を防止して、長寿命、高品質、高信頼性
が可能となり、また陰極で覆われると放熱効果が高まる
ので、発熱による有機ＥＬ薄膜の構造変化（融解あるい
は再結晶化）が低減し、長寿命、高品質、高信頼性が可
能となり、更にこれにより、高精度、高品質のフルカラ
ーの有機ＥＬ層を生産性良く形成できるので、コストダ
ウンが可能となる。
【００６９】また、前記各色用の前記有機又は無機ＥＬ
層間にクロム、二酸化クロム等のブラックマスク層を形
成すると、各色間又は画素間での光漏れを防ぎ、コント
ラストが向上する。
【００７０】本発明をフィールドエミッションディスプ
レイ（ＦＥＤ）装置に適用するときは、そのエミッタ
（電界放出カソード）を、前記多結晶性又は単結晶性半
導体薄膜を介して前記ＭＯＳＴＦＴのドレインに接続す
ると共に前記多結晶性又は単結晶性半導体薄膜上に成長
されたｎ型多結晶性半導体膜又は多結晶性ダイヤモンド
膜によって形成するのがよい。
【００７１】この場合、前記ＭＯＳＴＦＴ、ダイオード
等の能動素子上に絶縁膜を介してアース電位の金属遮蔽
膜（これは、前記ＦＥＤのゲート引き出し電極と同一材
料で同一工程により形成すると、工程簡略化等の点で有
利である。）を形成すると、気密容器内にあるガスがエ
ミッタから放出された電子により正イオン化されて絶縁
層上にチャージアップし、この正電荷が絶縁層下にある
能動素子に不要な反転層を形成したり、この反転層を介
して余分な電流が流れるために生じるエミッタ電流の暴
走を防止することができる。また、エミッタから放出さ
れた電子の衝突により蛍光体が発光する際、この光によ
りＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発
生してリーク電流が生じることも防止できる。
【００７２】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
【００７３】第１の実施の形態 図１〜図１５について、本発明の第１の実施の形態を説
明する。
【００７４】本実施の形態は、本発明をトップゲート型
の多結晶性シリコンＣＭＯＳ（Complementary MOS）Ｔ
ＦＴに適用したものである。
【００７５】＜触媒ＣＶＤ法とその装置＞まず、本実施
の形態に用いる触媒ＣＶＤ法について説明する。触媒Ｃ
ＶＤ法においては水素系キャリアガスとシランガス等の
原料ガスとからなる反応ガスを加熱されたタングステン
等の触媒体に接触させ、これによって生成したラジカル
な堆積種又はその前駆体及び活性化水素イオン等の水素
系活性種に高いエネルギーを与え、基板上にアモルファ
スシリコン含有微結晶シリコン等の低級結晶性半導体薄
膜を気相成長させる。
【００７６】この触媒ＣＶＤは、図５〜図６に示す如き
装置を用いて実施される。
【００７７】この装置によれば、水素系キャリアガスと
水素化ケイ素（例えばモノシラン）等の原料ガス４０
（及び必要に応じてＢ2Ｈ6やＰＨ3、ＳｎＨ4などのドー
ピングガスも含む。）からなるガスは、供給導管４１か
らシャワーヘッド４２の供給口（図示せず）を通して成
膜室４４へ導入される。成膜室４４の内部には、ガラス
等の基板１を支持するためのサセプタ４５と、耐熱性の
良い（望ましくは触媒体４６と同じか或いはそれ以上の
融点を有する材質の）シャワーヘッド４２と、例えばコ
イル状のタングステン等の触媒体４６と、更には開閉可
能なシャッター４７とがそれぞれ配されている。なお、
図示はしないが、サセプタ４５と成膜室４４との間には
磁気シールが施され、また、成膜室４４は前工程を行な
う前室に後続され、ターボ分子ポンプ等でバルブを介し
て排気される。
【００７８】そして、基板１はサセプタ４５内のヒータ
ー線等の加熱手段で加熱され、また触媒体４６は例えば
抵抗線として融点以下（特に８００〜２０００℃、タン
グステンの場合は約１６００〜１８００℃）に加熱され
て活性化される。触媒体４６の両端子は直流又は交流の
触媒体電源４８に接続され、この電源からの通電により
所定温度に加熱される。
【００７９】触媒ＣＶＤ法を実施するには、図５の状態
で、成膜室４４内の真空度を１．３３×１０-4〜１．３
３×１０-6Ｐａとし、例えば水素系キャリアガス１００
〜２００ＳＣＣＭを供給して、触媒体を所定温度に加熱
して活性化した後に、水素化ケイ素（例えばモノシラ
ン）ガス１〜２０ＳＣＣＭ（及び必要に応じてＢ2Ｈ
6や、ＰＨ3等のドーピングガスも適量含む。）からなる
反応ガス４０を供給導管４１からシャワーヘッド４２の
供給口４３を通して導入して、ガス圧を０．１３３〜１
３．３Ｐａ、例えば１．３３Ｐａとする。ここで、水素
系キャリアガスは、水素、水素＋アルゴン、水素＋ヘリ
ウム、水素＋ネオン、水素＋キセノン、水素＋クリプト
ン等の、水素に不活性ガスを適量混合させたガスであれ
ば、いずれでもよい（以下、同様）。
【００８０】そして、図６のようにシャッター４７を開
け、原料ガス４０の少なくとも一部を触媒体４６と接触
して触媒的に分解させ、触媒分解反応または熱分解反応
によって、高エネルギーをもつシリコン等のイオン、ラ
ジカル等の反応種の集団（即ち、堆積種又はその前駆体
及びラジカル水素イオン）を形成する。こうして生成し
たイオン、ラジカル等の反応種５０を高いエネルギーで
２００〜８００℃（例えば３００〜４００℃）に保持さ
れた基板１上にアモルファスシリコン含有微結晶シリコ
ン等の所定の膜として気相成長させる。
【００８１】こうして、プラズマを発生することなく、
反応種に対し、触媒体４６の触媒作用とその熱エネルギ
ーによる高いエネルギーを与えるので、反応ガスを効率
良く反応種に変えて、基板１上に均一に熱ＣＶＤで堆積
することができる。
【００８２】また、基板温度を低温化しても堆積種のエ
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基板温度を更に低温化でき、大型で安価な
絶縁基板（ほうけい酸ガラス、アルミノけい酸ガラス等
のガラス基板、ポリイミド等の耐熱性樹脂基板等）を使
用でき、この点でもコストダウンが可能となる。
【００８３】また、勿論のことであるが、プラズマの発
生がないので、プラズマによるダメージがなく、低スト
レスの生成膜が得られると共に、プラズマＣＶＤ法に比
べ、はるかにシンプルで安価な装置が実現する。
【００８４】この場合、減圧下（例えば０．１３３〜
１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タ
イプよりも常圧タイプの方がよりシンプルで安価な装置
が実現する。そして、常圧タイプでも従来の常圧ＣＶＤ
と比べて密度、均一性、密着性のよい高品質膜が得られ
る。この場合も、減圧タイプよりも常圧タイプの方がス
ループットが大であり、生産性が高く、コストダウンが
可能である。
【００８５】上記の触媒ＣＶＤにおいて、触媒体４６に
よる副射熱のために、基板温度は上昇するが、上記のよ
うに、必要に応じて基板加熱用ヒーター５１を設置して
よい。また、触媒体４６はコイル状（これ以外にメッシ
ュ、ワイヤー、多孔板状もよい。）としているが、更に
ガス流方向に複数段（例えば２〜３段）として、ガスと
の接触面積を増やすのがよい。なお、このＣＶＤにおい
て、基板１をサセプタ４５の下面においてシャワーヘッ
ド４２の上方に配しているので、成膜室４４内で生じた
パーティクルが落下して基板１又はその上の膜に付着す
ることがない。
【００８６】＜集光ランプアニールとその装置＞図７及
び図８には、この集光ランプアニールを行う装置（アニ
ーラー）の要部が例示されている。これによれば、図７
において、例えば、主に波長３０８ｎｍ／１０ｋＷ出力
の超高圧水銀ランプ等２０３で構成する集光ランプの連
続照射を行う（図中の２０４は集光反射部材、２０１は
集光レンズである）。例えば不活性ガス（窒素等）中で
エネルギー密度２００〜５００ｍＪ／ｃｍ2で基板１上
のアモルファスシリコン又は微結晶シリコン膜等７Ａを
溶融又は半溶融状態とし、支持台２０２上に固定した基
板１に対し照射光２１０を適当な速度で移動させる。或
いは、図８のように、固定した照射光２１０に対して基
板１を適当な速度で移動させてこのシリコン溶融帯を移
動させる。これらの方法によって、例えばソース領域か
らゲート領域及びドレイン領域にシリコン溶融帯７Ｂを
適当な速度で移動させて、ソース領域から自然冷却させ
て結晶化させる、いわゆる帯精製法（図７（１）、図８
（３））により、大粒径多結晶性シリコン膜等７を形成
する。
【００８７】このときに、結晶化助長のために予め添加
され、その役目が終わった触媒元素やその他の不純物元
素が、シリコン溶融帯（又は半溶融帯）７Ｂに吸出され
（偏析）、ランプ光照射位置の移動と共にその終端側へ
と追い出されて、結果として形成された多結晶性シリコ
ン膜から除去（ゲッタリング）され、例えば触媒元素及
び不純物元素濃度が１×１０15ａｔｏｍｓ／ｃｃ以下ま
で低減した高純度の大粒径多結晶性シリコン膜７が形成
される。そして、ランプ照射位置の移動方向に多結晶性
シリコンの結晶軸が揃うので、結晶粒界の不整が少な
く、キャリア移動度を高くすることができる。
【００８８】また、このときに、複数の集光ランプ照射
により、連続してシリコン溶融又は半溶融と冷却を繰り
返す、いわゆる多重帯精製法（図７（２）、図８
（４））により、さらに高結晶化と触媒元素及びその他
の不純物元素のゲッタリングを促進して高純度化を図っ
てもよい。この場合、結晶化帯７は（ｃ）→（ｂ）→
（ａ）の順に高結晶化、高純度化される。
【００８９】使用可能なランプ２０３からの照射光２１
０には紫外光線と可視光線及び赤外光線があり、ＭＯＳ
ＴＦＴ製造プロセスの基板温度と希望する結晶粒径（キ
ャリア移動度）に応じて使い分ける。 （１）ガラス基板では、発熱の少ない近紫外線（ＵＶ）
ランプ、遠紫外線（ＤＵＶ）ランプがよい。ＵＶランプ
には、高圧水銀ランプ、超高圧水銀ランプ、高圧キセノ
ン水銀ランプ、キセノンショートアークランプ等があ
る。また、ＤＵＶランプには、低圧水銀ランプ、キセノ
ンマーキュリーランプ等がある。
【００９０】（２）石英ガラス、結晶化ガラス等の耐熱
性ガラス基板では、すべてのランプが使用可能である。
赤外線ランプには、ハロゲンランプ、キセノンランプ、
アークランプ等がある。ＵＶランプには、高圧水銀ラン
プ、超高圧水銀ランプ、キセノンショートアークランプ
等がある。また、ＤＵＶランプには、低圧水銀ランプ、
キセノンマーキュリーランプ等がある。
【００９１】いずれのランプによるアニールでも、連続
照射する光を線状｛例えば、（５００〜６００ｍｍ）×
（１〜１００μｍ）｝、長方形状｛例えば、（１〜１０
ｍｍ）×（２００〜３００ｍｍ）｝又は正方形状（例え
ば、１００×１００ｍｍ）に集光整形して照射すること
により、照射強度、つまり溶融効率及びスループット向
上が図れる。
【００９２】そして、基板又はランプを任意の適当な速
度、例えば１〜１００ｍｍ／ｍｉｎで移動させて、加熱
溶融及び冷却速度をコントロールすることにより、任意
の結晶粒径と任意の純度の多結晶性シリコン膜を形成し
てもよい。
【００９３】このランプアニール条件（ランプの波長、
照射強度、照射時間等）は、アモルファスシリコン等の
低級結晶性シリコン膜厚及び膜質、ガラス耐熱温度、結
晶粒径（キャリア移動度）により、最適化を適宜決定し
てもよい。
【００９４】また、集光ランプアニール時には、基板温
度の均一化及び安定化による結晶化膜の均一化、結晶化
膜及び基板ストレス低減化、ランプ照射パワーの削減、
徐冷却促進等のために、常温〜４００℃、好ましくは２
００〜３００℃の空気、又は不活性ガス（窒素ガス等）
の熱風２０５を基板裏面又は表面又は両面よりノズル２
０６から吹き付けると同時に、赤外線ランプ（ハロゲン
ランプ等）２０７で加熱するのがよい。ランプ照射光２
１０と熱風２０５とは、上下対称位置で同期させるのが
よい。
【００９５】＜触媒ＣＶＤ（又はプラズマＣＶＤなど）
と集光ランプアニールの連続処理＞コンタミ防止、生産
性向上の面から、低級結晶性半導体薄膜形成工程又は手
段（プラズマＣＶＤ、触媒ＣＶＤ、スパッタなど）と、
集光ランプアニール又はアニーラーとを一体化した装置
とし、例えばインライン（連続チャンバ）方式（リニア
型、回転型）、マルチチャンバ方式、クラスタ方式など
によって連続的に若しくは順次に行うことが好ましい。
【００９６】次の（１）又は（２）のクラスタ方式がよ
り好ましい。 （１）例えば、図９に示すように、ＣＶＤ部で低級結晶
性半導体薄膜を形成した後、アニーラー部の集光ランプ
アニールで結晶化し、これをＣＶＤ部に戻してその上に
低級結晶性半導体薄膜を形成し、再びアニーラー部の集
光ランプアニールで結晶化を行う工程を繰り返すクラス
タ方式一体化装置としてよい。図１０（Ａ）は、これを
インライン方式としたものである。
【００９７】（２）また、図１１に示すように、ＣＶＤ
−１部で下地保護膜（酸化シリコン／窒化シリコン積層
膜等）を形成し、ＣＶＤ−２部で低級結晶性半導体薄膜
を形成した後、必要に応じてイオンドーピング／イオン
注入部でIV族元素を適量添加してから、アニーラー部の
集光ランプアニールで結晶化し、更にＣＶＤ−３部でゲ
ート絶縁膜（酸化シリコン膜等）形成の作業を連続する
クラスタ方式一体化装置としてもよい。図１０（Ｂ）
は、これをインライン方式としたものである。
【００９８】なお、ＣＶＤ−１部で形成する酸化シリコ
ン／窒化シリコン積層膜等は、トップゲート型ＭＯＳＴ
ＦＴの下地保護膜、又はボトムゲート型ＭＯＳＴＦＴの
ボトムゲート絶縁膜兼保護膜となるものであってよく、
またＣＶＤ−３部で形成する酸化シリコン膜又は酸化シ
リコン／窒化シリコン積層膜等は、トップゲート型ＭＯ
ＳＴＦＴのゲート絶縁膜、又はボトムゲート型ＭＯＳＴ
ＦＴの保護膜となるものであってよい。
【００９９】また、上記のＣＶＤは触媒ＣＶＤ、プラズ
マＣＶＤ等であってよく、またこの代りにスパッタでも
よい。ＣＶＤでは、成膜前にプラズマ又は触媒ＡＨＡ処
理するのがよい。例えば、プラズマＣＶＤによる成膜前
に、原料ガスを流さないで水素系キャリアガスのみでプ
ラズマＡＨＡ処理で発生した水素系活性種（活性化水素
イオン等）の作用により、形成された多結晶性シリコン
膜表面のコンタミ（低級酸化膜、水分、酸素、窒素、炭
酸ガス等）を除去して界面をクリーニングし、残存する
アモルファスシリコン成分をエッチングして高結晶化率
の多結晶シリコン膜化するので、この下地層をシードと
して、クリーンな界面上に積層する低級結晶性シリコン
膜は、次の集光ランプアニールにより良好な結晶の大粒
径多結晶性又は単結晶性半導体膜として積層形成され
る。
【０１００】なお、酸化及び窒化防止のために、集光ラ
ンプアニールを減圧水素又は減圧水素系ガス雰囲気中又
は真空中で行うのがよい。水素、又は水素と不活性ガス
（アルゴン、ヘリウム、クリプトン、キセノン、ネオ
ン、ラドン等）との混合ガスであり、ガス圧は１．３３
Ｐａ以上で大気圧未満、好ましくは１３３Ｐａ〜４×１
０4Ｐａである。真空度は１．３３Ｐａ以上で大気圧未
満、好ましくは１３．３Ｐａ〜１．３３×１０4Ｐａで
ある。但し、低級結晶性半導体薄膜表面に絶縁性保護膜
（酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコ
ン膜又は酸化シリコン／窒化シリコン積層膜など）があ
る場合、又は連続作業でない場合は、空気中、大気圧窒
素中でもよい。
【０１０１】なお、上記の触媒ＣＶＤ及び集光ランプア
ニールはいずれも、プラズマの発生なしに行えるので、
プラズマによるダメージがなく、低ストレスの生成膜が
得られ、またプラズマＣＶＤ法に比べ、シンプルで安価
な装置を実現できる。
【０１０２】なお、集光ランプアニール時に、図１２に
示すように、低級結晶性シリコン膜７Ａの表面を酸化シ
リコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は
酸化シリコン／窒化シリコン積層膜等の絶縁性保護膜２
３５で被覆し、この状態で集光ランプアニールを行う
と、そのように被覆された場合には目的とする多結晶性
シリコン薄膜７が確実に形成される。しかし、被覆され
ない場合は、溶融したシリコンが飛散したり、表面張力
によりシリコン粒が残存し、多結晶性シリコン膜が形成
されないことがある。
【０１０３】また、集光ランプアニールによる低級結晶
性半導体薄膜の結晶化処理時に、磁場又は電場、又は磁
場及び電場を印加し、この作用下でアニールを行うと、
結晶粒の結晶方位を揃えることができる。
【０１０４】例えば、磁場を印加する場合、図１３に示
すように、上述のランプ２０３、反射部材２０４及びレ
ンズ２０１からなる集光ランプ装置からのランプ光の制
御部を光学窓を通して、基板１を収容した真空容器２１
１内に導びき（以下、同様）、この真空容器２１１の周
囲に永久磁石２３１又は電磁石２３２を設け、これによ
る磁場の作用下で集光ランプアニールを行う。
【０１０５】このように、例えば低級結晶性シリコン薄
膜７Ａに磁場の作用下で集光ランプアニールを行うと、
一旦溶けたシリコン薄膜７Ａのシリコン原子の電子スピ
ンは磁場と相互作用し、一定の方向に向き、この状態か
ら冷却により固化する際にシリコンの結晶方位が揃う。
こうして結晶化された膜は結晶方位がほぼ揃うため、粒
界のもつ電子ポテンシャルバリアが低くなり、キャリア
移動度が大きくなる。この際、結晶方位を一定方向に揃
えることが重要であり、シリコン原子の外殻軌道の構造
に応じて、得られた多結晶シリコン薄膜７の垂直方向に
結晶が揃う場合もあり或いは水平方向に結晶方位が揃う
場合もある。結晶粒が揃うことにより、多結晶シリコン
薄膜の表面の凹凸もなくなり、薄膜の表面が平坦化され
ることになり、これに接して形成されるゲート絶縁膜等
との間の界面状態が良好となり、キャリア移動度が改善
されることになる。
【０１０６】図１４は、上記の磁場に代えて電源２３３
による電場を印加する例であるが、基板１を収容した真
空容器２１１の周囲に高周波電圧（または直流電圧、或
いはこれらの双方）を印加する電極２３４を設け、これ
による電場の作用下で集光ランプアニールを行う。
【０１０７】この時に、一旦溶けた低級結晶性シリコン
薄膜７Ａ中のシリコン原子の電子スピンが電場と相互作
用して一定の方向に向き、この状態から冷却により固化
する際に、一定の方向性をもって結晶化することにな
る。これは、上記した磁場の場合と同様に、一定の方向
に結晶粒が揃い、キャリア移動度が向上し、また表面の
凹凸も減少する。更には、ランプ照射光２１０の照射効
率も良好である。
【０１０８】図１５は、上記の磁場と共に電場も同時に
印加する例であるが、基板１を収容した真空容器２１１
の周囲の永久磁石２３１（これは電磁石でもよい。）に
よる磁場と同時に、高周波電圧（又は直流電圧、或いは
これらの双方）を印加する電極２３４による電場が同時
に作用する条件で集光ランプアニールを行う。
【０１０９】この時に、一旦溶けた低級結晶性シリコン
薄膜７Ａのシリコン原子の電子スピンが磁場と電場の相
互作用で一定の方向に向き、この状態から冷却により固
化する際に、磁場と電場の相乗作用により更に十分な方
向性をもって結晶化することになる。従って、一定の方
向に結晶粒が更に揃い易くなり、キャリア移動度が一層
向上し、また表面の凹凸も一層減少する。更には、ラン
プ照射光２１０の照射効率も良好である。
【０１１０】＜トップゲート型ＣＭＯＳＴＦＴの製造＞
次に、本実施の形態による集光ランプアニールを用いた
トップゲート型ＣＭＯＳＴＦＴの製造例を示す。
【０１１１】まず、図１の（１）に示すように、ほうけ
い酸ガラス、アルミノけい酸ガラス、石英ガラス、結晶
化ガラスなどの絶縁基板１の少なくともＴＦＴ形成領域
に、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相
成長法により、保護用の窒化シリコン膜及び酸化シリコ
ン膜の積層膜からなる下地保護膜１００を下記の条件で
形成する（以下、同様）。
【０１１２】この場合、ＴＦＴ形成のプロセス温度によ
ってガラス材質を使い分ける。２００〜５００℃の低温
の場合：ほうけい酸、アルミノけい酸ガラス等のガラス
基板（５００×６００×０．５〜１．１μｍ厚）、耐熱
性樹脂基板を用いてもよい。６００〜１０００℃の高温
の場合：石英ガラス、結晶化ガラス等の耐熱性ガラス基
板（６〜１２インチφ、７００〜８００μｍ厚）を用い
てもよい。保護膜用の窒化シリコン膜はガラス基板から
のＮａイオンストップのために形成するが、合成石英ガ
ラスを用いる場合は不要である。
【０１１３】また、触媒ＣＶＤを用いる場合、図５及び
図６に示したと同様の装置が使用可能であるが、触媒体
の酸化劣化防止のために、水素系キャリアガスを供給し
て触媒体を所定温度（約１６００〜１８００℃、例えば
約１７００℃）に加熱し、成膜後は触媒体を問題ない温
度まで冷却して水素系キャリアガスをカットする必要が
ある。
【０１１４】成膜条件としては、チャンバ内に水素系キ
ャリアガス（水素、アルゴン＋水素、ヘリウム＋水素、
ネオン＋水素等）を常時流し、流量と圧力、サセプタ温
度を下記の所定の値に制御する。 チャンバ内圧力：０．１〜１０Ｐａ程度、例えば１Ｐａ サセプタ温度 ：３５０℃ 水素系キャリアガス流量（混合ガスの場合、水素は８０
〜９０モル％）：１００〜２００ＳＣＣＭ
【０１１５】また、窒化シリコン膜は、次の条件で５０
〜２００ｎｍ厚に形成する。Ｈ2をキャリアガスとし、
原料ガスとしてモノシラン（ＳｉＨ4）にアンモニア
（ＮＨ3）を適量比率で混合して形成。 Ｈ2流量：１００〜２００ＳＣＣＭ、ＳｉＨ4流量：１〜
２ＳＣＣＭ、ＮＨ3流量：３〜５ＳＣＣＭ
【０１１６】また、酸化シリコン膜は、次の条件で５０
〜２００ｎｍ厚に形成する。Ｈ2をキャリアガス、原料
ガスとしてモノシラン（ＳｉＨ4）にＨｅ希釈Ｏ2を適量
比率で混合して形成。 Ｈ2流量：１００〜２００ＳＣＣＭ、ＳｉＨ4流量：１〜
２ＳＣＣＭ、Ｈｅ希釈Ｏ2流量：０．１〜１ＳＣＣＭ
【０１１７】なお、ＲＦプラズマＣＶＤで成膜する場合
の条件は次の通りである。酸化シリコン膜は、ＳｉＨ4
流量：５〜１０ＳＣＣＭ、Ｎ2Ｏ流量：１０００ＳＣＣ
Ｍ、ガス圧：５０〜７０Ｐａ、ＲＦパワー：１０００
Ｗ、基板温度：３５０℃で形成する。
【０１１８】また、窒化シリコン膜は、ＳｉＨ4流量：
５０〜１００ＳＣＣＭ、ＮＨ3流量：２００〜２５０Ｓ
ＣＣＭ、Ｎ2流量：７００〜１０００ＳＣＣＭ、ガス
圧：５０〜７０Ｐａ、ＲＦパワー：１３００Ｗ、基板温
度：２５０℃で形成する。
【０１１９】次いで、図１の（２）に示すように、触媒
ＣＶＤ又はプラズマＣＶＤによって、例えば周期表IV族
元素、例えば錫を１０18〜１０20ａｔｏｍｓ／ｃｃドー
プした（これはＣＶＤ時又は成膜後のイオン注入によっ
てドープしてよい。）低級結晶性シリコン膜７Ａを５０
ｎｍ厚に形成する。但し、この錫のドーピングは必ずし
も必要ではない（以下、同様）。そして、連続して保護
及び反射低減用の酸化シリコン膜を１０〜３０ｎｍ厚に
形成する。
【０１２０】この場合、図５及び図６に示した装置を用
い、上記の触媒ＣＶＤにより下記の条件で低級結晶性半
導体薄膜としての例えば錫又はニッケルドープの低級結
晶性シリコンを気相成長させる。錫をドープする場合
は、下記のガスとして供給でき、ニッケルをドープする
場合は、イオン注入又はイオンドーピング法により薄膜
形成後にドープしてよい。
【０１２１】触媒ＣＶＤによるアモルファスシリコン含
有微結晶シリコンの成膜：Ｈ2をキャリアガス、原料ガ
スとしてモノシラン（ＳｉＨ4）、水素化錫（ＳｎＨ4）
を適量比率で混合して形成。Ｈ2流量：１５０ＳＣＣ
Ｍ、ＳｉＨ4流量：１５ＳＣＣＭ、ＳｎＨ4流量：１５Ｓ
ＣＣＭ。この時、原料ガスのシラン系ガス（シラン又は
ジシラン又はトリシラン等）に、ｎ型のリン又はひ素又
はアンチモン等を適量混入したり、又はｐ型のボロン等
を適量混入することにより、任意のｎ又はｐ型不純物キ
ャリア濃度の錫含有シリコン膜を形成してもよい。 ｎ型化の場合：ＰＨ3（ホスフィン）、ＡｓＨ3（アルシ
ン）、ＳｂＨ3（スチビン） ｐ型化の場合：Ｂ2Ｈ6（ジボラン）
【０１２２】なお、上記の各膜を同一のチャンバで形成
する場合は、水素系キャリアガスを常時供給し、触媒体
を所定温度に加熱してスタンバイをしておき、次のよう
に処理してよい。
【０１２３】モノシランにアンモニアを適当比率で混合
して所定膜厚の窒化シリコン膜を形成し、前の原料ガス
等を十分に排出した後に、連続してモノシランとＨｅ希
釈Ｏ 2を適当比率で混合して所定膜厚の酸化シリコン膜
を形成し、前の原料ガス等を十分に排出した後に、連続
してモノシランとＳｎＨ4を適量比率で混合して所定膜
厚の錫含有アモルファスシリコン含有微結晶シリコン膜
を形成し、前の原料ガス等を十分に排出した後に、連続
してモノシランとＨｅ希釈Ｏ2を適当比率で混合して所
定膜厚の酸化シリコン膜を形成する。成膜後は原料ガス
をカットし、触媒体を問題ない温度まで冷却して水素系
キャリアガスをカットする。この時、絶縁膜形成時の原
料ガスは傾斜減少又は傾斜増加させて、傾斜接合の絶縁
膜としてもよい。
【０１２４】或いは、それぞれ独立したチャンバで形成
する場合は、各チャンバ内に水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱してスタンバイしてお
き、次のように処理してよい。Ａチャンバに移し、モノ
シランにアンモニアを適量比率で混合して所定膜厚の窒
化シリコン膜を形成する。次にＢチャンバに移し、モノ
シランにＨｅ希釈Ｏ2を適量比率で混合して酸化シリコ
ン膜を形成する。次にＣチャンバに移し、モノシランと
ＳｎＨ4を適量比率で混合して錫含有のアモルファスシ
リコン含有微結晶シリコン膜を形成する。次にＢチャン
バに移し、モノシランにＨｅ希釈Ｏ2を適量比率で混合
して酸化シリコン膜を形成する。成膜後は原料ガスをカ
ットし、触媒体を問題ない温度まで冷却して水素系キャ
リアガスをカットする。この時に、それぞれのチャンバ
内に水素系キャリアガスとそれぞれの原料ガスを常時供
給して、スタンバイの状態にしておいてもよい。
【０１２５】ＲＦプラズマＣＶＤで低級結晶性シリコン
膜を成膜する条件は、ＳｉＨ4：１００ＳＣＣＭ、Ｈ2：
１００ＳＣＣＭ、ガス圧：１．３３×１０4Ｐａ、ＲＦ
パワー：１００Ｗ、基板温度：３５０℃である。
【０１２６】次いで、図１の（３）に示すように、大気
圧窒素ガス中で、例えば図７に示したようにして、主に
波長３０８ｎｍ／１０ｋＷ出力の超高圧水銀ランプ２０
３で構成する集光ランプの連続照射２１０、例えば不活
性ガス（窒素等）中でエネルギー密度２００〜５００ｍ
Ｊ／ｃｍ2でアモルファスシリコン又は微結晶シリコン
膜７Ａを溶融又は半溶融状態とし、固定した基板１に照
射光を適当な速度で移動させて（又は、固定した照射光
２１０に対して基板１を適当な速度で移動させて）この
シリコン溶融帯を移動させる方法、例えばソース領域か
らゲート領域及びドレイン領域にシリコン溶融帯を適当
な速度で移動させてソース領域から自然冷却させて結晶
化させる、いわゆる帯精製法により大粒径多結晶性シリ
コン膜７を形成する。この時に、結晶化助長の役目が終
わった触媒元素やその他の不純物元素がシリコン溶融帯
又は半溶融帯に吸出され（偏析）、例えば触媒元素及び
不純物元素濃度１×１０15ａｔｏｍｓ／ｃｃ以下まで低
減した高純度の大粒径多結晶性シリコン膜が形成され
る。
【０１２７】又、この時に、複数の集光ランプ照射によ
り、連続してシリコン溶融帯又は半溶融帯と冷却部とを
繰り返す、いわゆる多重帯精製法により、さらに高結晶
化と触媒元素及びその他の不純物元素のゲッタリングを
促進して高純度化を図ってもよい。
【０１２８】ランプ２０３には紫外光線と可視光線及び
赤外光線があり、ＭＯＳＴＦＴ製造プロセスの基板温度
と希望する結晶粒径（キャリア移動度）によって使い分
ける。 （１）ガラス基板では、発熱の少ない近紫外線（ＵＶ）
ランプ、遠紫外線（ＤＵＶ）ランプが良い。ＵＶランプ
には、高圧水銀ランプ、超高圧水銀ランプ、高圧キセノ
ン水銀ランプ、キセノンショートアークランプ等があ
る。又、ＤＵＶランプには、低圧水銀ランプ、キセノン
マーキュリーランプ等がある。
【０１２９】（２）石英ガラス、結晶化ガラス等の耐熱
性ガラス基板では、すべてのランプが使用可能である。
赤外線ランプには、ハロゲンランプ、キセノンランプ、
アークランプ等がある。ＵＶランプには、高圧水銀ラン
プ、超高圧水銀ランプ、キセノンショートアークランプ
等がある。又、ＤＵＶランプには、低圧水銀ランプ、キ
セノンマーキュリーランプ等がある。
【０１３０】いずれのランプアニールでも、連続照射す
る光を線状｛例；（５００〜６００ｍｍ）×（１〜１０
０μｍ）｝、長方形状｛例；（１〜１０ｍｍ）×（２０
０〜３００ｍｍ）｝又は正方形状（例；１００×１００
ｍｍ）に集光整形して照射することにより、照射強度、
つまり溶融効率及びスループット向上が図れる。そし
て、基板又はランプを任意の適当な速度、例えば１〜１
００ｍｍ／ｍｉｎで移動させて、加熱溶融及び冷却速度
と時間をコントロールすることにより、任意の結晶粒径
と任意の純度の多結晶性シリコン膜を形成してもよい。
【０１３１】このランプアニール条件（ランプの波長、
照射強度、照射時間等）は、低級結晶性シリコン膜厚及
び膜質、ガラス耐熱温度、結晶粒径（移動度）により、
最適化を適宜決定してもよい。又、集光ランプ（走査）
アニール時には、基板温度の均一化及び安定化による結
晶化膜の均一化、結晶化膜及び基板ストレス低減化、ラ
ンプ照射パワーの削減、徐冷却促進等のために、常温〜
４００℃、好ましくは２００〜３００℃の空気、又は不
活性ガス（窒素ガス等）の熱風を基板裏面又は表面又は
両面より吹き付けると同時に、赤外線ランプ（ハロゲン
ランプ等）で加熱するのがよい。
【０１３２】なお、この集光ランプアニール前に予め、
膜７Ａ中にイオン注入又はイオンドーピングにより触媒
金属（ニッケルなど）を１０20ａｔｏｍｓ／ｃｃ以下、
例えば１×１０18〜１×１０20ａｔｏｍｓ／ｃｃドーピ
ングしておくのがよい。また、集光ランプアニール時
に、低級結晶性シリコン膜の表面に保護用の酸化シリコ
ン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化
シリコン／窒化シリコン積層膜等が存在していると、ア
ニール時に溶融したシリコンが飛散したり、表面張力に
よるシリコン結晶粒（塊）化がなく、良好に多結晶性シ
リコン膜を得ることができる。
【０１３３】又、基板温度上昇の低減と結晶化促進のた
めに、低級結晶性シリコン膜をアイランド化した後、又
は保護用酸化シリコン膜で被覆された低級結晶性シリコ
ン膜をアイランド化した後に、集光ランプアニールして
も、良好な多結晶性シリコン膜を得ることができる。
【０１３４】また、適当な条件でこの集光ランプアニー
ルを後述のゲートチャンネル／ソース／ドレイン領域形
成後に行うと、結晶化促進と同時にゲートチャンネル／
ソース／ドレイン領域に注入されたｎ型又はｐ型キャリ
ア不純物（燐、ひ素、ボロン等）が活性化されるので、
生産性が良い場合がある。
【０１３５】そして次に、多結晶性シリコン膜７をソー
ス、チャンネル及びドレイン領域とするＭＯＳＴＦＴの
作製を行なう。
【０１３６】即ち、図２の（４）に示すように、汎用フ
ォトリソグラフィ及びエッチング技術により保護及び反
射低減用酸化シリコン膜を除去し、更に多結晶性シリコ
ン膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチャ
ンネル領域の不純物濃度制御によるしきい値（Ｖth）の
最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト９
でマスクし、イオン注入又はイオンドーピングによりｐ
型不純物イオン（例えばボロンイオン）１０を例えば５
×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、多結晶シリコン膜７の導電型をｐ型化した多結晶
性シリコン膜１１とする。
【０１３７】次いで、図２の（５）に示すように、ｐＭ
ＯＳＴＦＴ用のチャンネル領域の不純物濃度制御による
しきい値（Ｖth）の最適化のために、今度はｎＭＯＳＴ
ＦＴ部をフォトレジスト１２でマスクし、イオン注入又
はイオンドーピングによってｎ型不純物イオン（例えば
燐イオン）１３を例えば１×１０12ａｔｏｍｓ／ｃｍ 2
のドーズ量でドーピングし、２×１０17ａｔｏｍｓ／ｃ
ｃのドナー濃度に設定し、多結晶性シリコン膜７の導電
型をｎ型化した多結晶性シリコン膜１４とする。
【０１３８】次いで、図３の（６）に示すように、触媒
ＣＶＤ等によりゲート絶縁膜の酸化シリコン膜８を５０
ｎｍ厚に形成した後、ゲート電極材料としてのリンドー
プド多結晶シリコン膜１５を例えば２〜２０ＳＣＣＭの
ＰＨ3及び２０ＳＣＣＭのＳｉＨ4の供給下での上記と同
様の触媒ＣＶＤ法によって厚さ例えば４００ｎｍ厚に堆
積させる。
【０１３９】次いで、図３の（７）に示すように、フォ
トレジスト１６を所定パターンに形成し、これをマスク
にしてリンドープド多結晶シリコン膜１５をゲート電極
形状にパターニングし、更に、フォトレジスト１６の除
去後に図３の（８）に示すように、例えば触媒ＣＶＤ等
により酸化シリコン膜１７を２０ｎｍ厚に形成する。
【０１４０】次いで、図３の（９）に示すように、ｐＭ
ＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオン
注入又はイオンドーピングによりｎ型不純物である例え
ば燐イオン１９を例えば１×１０15ａｔｏｍｓ／ｃｍ2
のドーズ量でドーピングし、２×１０20ａｔｏｍｓ／ｃ
ｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ+型ソー
ス領域２０及びドレイン領域２１をそれぞれ形成する。
【０１４１】次いで、図４の（１０）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオ
ン注入又はイオンドーピングによりｐ型不純物である例
えばボロンイオン２３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域２４及びドレイン領域２５をそれぞれ
形成する。この後に、Ｎ2中、約９００℃で５分間程度
のアニールにより、各領域にドーピングされた不純物イ
オンを活性化させ、各々を設定された不純物キャリア濃
度に設定する。
【０１４２】こうしてゲート、ソース及びドレインを形
成するが、これらは上記したプロセス以外の方法で形成
することが可能である。
【０１４３】即ち、図１の（２）の工程後に、多結晶性
シリコン膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域に
アイランド化する。これは、汎用フォトリソグラフィ及
びエッチング技術により、保護及び反射低減用酸化シリ
コン膜はフッ酸系エッチング液で除去し、アモルファス
シリコン含有微結晶シリコン膜はＣＦ4、ＳＦ6等のプラ
ズマエッチングで選択的に除去し、有機溶剤等でフォト
レジストを剥離洗浄する。次の集光ランプアニール時の
ランプ照射による急激な温度上昇でのシリコン溶融と冷
却時のストレスで、形成されるべき多結晶性シリコン膜
にひび割れが発生しやすいので、基板温度上昇を低減す
るためにもアイランド化は重要なポイントである。この
集光ランプアニール前のアイランド化は、熱放散を少な
くしてシリコン溶融帯の冷却を遅らせて結晶成長を促進
する狙いと、不要なシリコン溶融帯での基板温度上昇を
低減するものである。
【０１４４】そして、上述と同様にして低級結晶性シリ
コン膜７Ａに対して集光ランプアニールを行った後、保
護及び反射低減用酸化シリコン膜を除去し、上述と同様
にフォトレジストマスクでｐＭＯＳＴＦＴ領域にイオン
注入又はイオンドーピング法によりｎ型不純物、例えば
燐イオンを１×１０12ａｔｏｍｓ／ｃｍ2のドーズ量で
ドーピングし、２×１０17ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｎＭＯＳＴＦＴ領域にｐ型不純物、例えば
ボロンイオンを５×１０11ａｔｏｍｓ／ｃｍ2のドーズ
量でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアク
セプタ濃度に設定し、各チャンネル領域の不純物濃度を
制御し、Ｖthを最適化する。
【０１４５】そして、次に、汎用フォトリソグラフィ技
術により、フォトレジストマスクで各ソース／ドレイン
領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又
はイオンドーピング法によりｎ型不純物、例えばひ素、
燐イオンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量で
ドーピングし、２×１０20ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイ
オンドーピング法によりｐ型不純物、例えばボロンイオ
ンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０20ａｔｏｍｓ／ｃｃのアクセプタ濃度
に設定する。
【０１４６】しかる後、多結晶性シリコン膜中のｎ型又
はｐ型不純物の活性化のために結晶化処理よりも低い照
射エネルギーの集光ランプアニール又はハロゲンランプ
等の赤外線ランプのＲＴＡ（Rapid Thermal Anneal）に
より、例えば約１０００℃、３０秒程度の熱処理でゲー
トチャンネル領域、ソース及びドレイン領域の不純物イ
オン活性化を行う。しかる後（或いは不純物活性化処理
前に）、ゲート絶縁膜として酸化シリコン膜を形成する
が、必要に応じて連続して窒化シリコン膜と酸化シリコ
ン膜を形成する。即ち、触媒ＣＶＤ法により、水素系キ
ャリアガスとモノシランにＨｅ希釈Ｏ2を適量比率で混
合して酸化シリコン膜８を４０〜５０ｎｍ厚に形成し、
必要に応じて水素系キャリアガスとモノシランにＮＨ3
を適量比率で混合して窒化シリコン膜を１０〜２０ｎｍ
厚に形成し、更に前記の条件で酸化シリコン膜を４０〜
５０ｎｍ厚に形成する。
【０１４７】次いで、図４の（１１）に示すように、全
面に上記したと同様の触媒ＣＶＤ法によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
Ｍのヘリウムガス希釈のＯ2、１５〜２０ＳＣＣＭのモ
ノシラン供給下で酸化シリコン膜２６を例えば５０ｎｍ
厚に、更に、１〜２０ＳＣＣＭのＰＨ3、１〜２ＳＣＣ
Ｍのヘリウム希釈のＯ2、１５〜２０ＳＣＣＭのＳｉＨ4
供給下でフォスフィンシリケートガラス（ＰＳＧ）膜２
８を例えば４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭ
のＮＨ3、１５〜２０ＳＣＣＭのモノシラン供給下で窒
化シリコン膜２７を例えば２００ｎｍ厚に積層する。
【０１４８】次いで、図４の（１２）に示すように、上
記の絶縁膜の所定位置にコンタクト窓開けを行う。即
ち、汎用フォトリソグラフィ及びエッチング技術により
ｎＭＯＳＴＦＴ及びｐＭＯＳＴＦＴのゲート、ソース、
ドレイン電極窓開けをフォトレジストパターンで形成
し、ＣＦ4、ＳＦ6等でパッシベーション用窒化シリコン
膜をプラズマエッチングし、酸化シリコン膜及びＰＳＧ
膜をフッ酸系エッチング液でエッチングし、有機溶剤等
でフォトレジストを洗浄除去して、ｎＭＯＳＴＦＴ及び
ｐＭＯＳＴＦＴのゲート、ソース、ドレイン領域を露出
形成する。
【０１４９】次いで、各コンタクトホールを含む全面に
１％Ｓｉ入りアルミニウムなどの電極材料をスパッタ法
等で１５０℃で１μｍの厚みに堆積し、これをパターニ
ングして、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴのそれぞ
れのソース又はドレイン電極２９（Ｓ又はＤ）とゲート
取出し電極又は配線３０（Ｇ）を形成し、トップゲート
型の各ＣＭＯＳＴＦＴを形成する。この後に、フォーミ
ングガス中で４００℃、１ｈの水素化処理及びシンター
処理をする。尚、触媒ＣＶＤ法により、アルミニウム化
合物ガス（例えばＡｌＣｌ3）を供給し、アルミニウム
を形成してもよい。
【０１５０】なお、上記のゲート電極の形成に代えて、
全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜を４
００〜５００ｎｍ厚に形成し、汎用フォトリソグラフィ
及びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭＯ
ＳＴＦＴのゲート電極を形成してよい。
【０１５１】なお、シリコン合金溶融液の液相成長法と
集光ランプアニールをトップゲート型多結晶シリコンＣ
ＭＯＳＴＦＴの製法例について説明すると、まず、上記
の下地保護膜の形成後に、下記のいずれかの方法で錫含
有又は非含有のアモルファスシリコン含有微結晶シリコ
ン層を（析出）成長させた後、その上の錫等の低融点金
属膜を除去する。シリコンを含む錫等の低融点金属溶融
液を塗布し、冷却させる。シリコンを含む錫等の低融点
金属溶融液に浸漬し、引き上げて冷却させる。シリコン
を含む錫等の低融点金属膜を加熱溶融し、冷却させる。
シリコン膜の上に錫等の低融点金属膜を形成し、加熱溶
融及び冷却させる。錫等の低融点金属膜の上にシリコン
膜を形成し、加熱溶融及び冷却させる。
【０１５２】次いで、錫含有又は非含有のアモルファス
シリコン含有微結晶シリコン層をアイランド化して、ｐ
ＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割し、イオン注
入又はイオンドーピング法によりチャンネル領域の不純
物濃度を制御してＶthを最適化する（条件は、上述した
ものに準ずる）。しかる後に、イオン注入又はイオンド
ーピング法によりｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部
のソース、ドレインを形成する（条件は、上述したもの
に準ずる）。
【０１５３】次いで、集光ランプアニールで結晶化促進
とイオン活性化を行なう（条件は、上述したものに準ず
る）。連続して触媒ＣＶＤによりゲート絶縁膜の酸化シ
リコン膜を形成するが、必要に応じて連続して窒化シリ
コン膜及び酸化シリコン膜を形成する（成膜条件は、上
述したものに準ずる）。これ以降のプロセスは、上述し
たものと同様である。また、この液相成長法を用いる方
法は、後述のボトムゲート型、デュアルゲート型ＣＭＯ
ＳＴＦＴ等についても、同様に適用されてよい。尚、結
晶化の集光ランプアニールと、イオン活性化のＲＴＡ処
理に分けて処理してもよい。
【０１５４】スパッタ法による低級結晶性シリコン膜の
集光ランプアニールを用いたトップゲート型多結晶シリ
コンＣＭＯＳＴＦＴの製法例について説明すると、ま
ず、上記の下地保護膜をスパッタリングで形成する。即
ち、絶縁性基板の全面に、窒化シリコンターゲットをア
ルゴンガス圧０．１３３〜１．３３Ｐａの真空中でスパ
ッタリングして、窒化シリコン膜を５０〜２００ｎｍ厚
に形成し、この窒化シリコン膜の全面に、酸化シリコン
ターゲットをアルゴンガス圧０．１３３〜１．３３Ｐａ
の真空中でスパッタリングして、酸化シリコン膜を１０
０〜２００ｎｍ厚に形成する。
【０１５５】次に、錫又はニッケルを０．１〜１ａｔ％
含有する或いは非含有のシリコンターゲットを、アルゴ
ンガス圧０．１３３〜１．３３Ｐａの真空中でスパッタ
リングして、絶縁性基板の少なくともＴＦＴ形成領域に
５０ｎｍ厚の例えば錫又はニッケル含有又は錫又はニッ
ケル非含有のアモルファスシリコン膜を形成する。
【０１５６】次に、このアモルファスシリコン膜の全面
に、酸化シリコンターゲットを、アルゴンガス圧０．１
３３〜１．３３Ｐａの真空中でスパッタリングして、反
射低減及び保護用酸化シリコン膜を１０〜３０ｎｍ厚に
形成する。
【０１５７】なお、共通のシリコンターゲットで、アル
ゴンガス＋窒素ガス（５〜１０モル％）のスパッタリン
グで窒化シリコン膜を、アルゴンガス＋酸素ガス（５〜
１０モル％）のスパッタリングで酸化シリコン膜を、ア
ルゴンガスのスパッタリングでアモルファスシリコン膜
を、さらにアルゴンガス＋酸素ガス（５〜１０モル％）
のスパッタリングで酸化シリコン膜を連続積層形成して
もよい。
【０１５８】次いで、形成した錫又はニッケル含有又は
非含有のアモルファスシリコン膜をアイランド化し、ｐ
ＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割する（条件は
気相成長法の場合に準ずる）。しかる後に、イオン注入
又はイオンドーピングによりゲートチャンネル、ソー
ス、ドレイン領域を形成する（条件は気相成長法の場合
に準ずる）。
【０１５９】次いで、錫又はニッケル含有又は非含有の
アモルファスシリコン膜を集光ランプアニールする。こ
の集光ランプアニールにより、多結晶シリコン膜化し、
同時にイオン注入又はイオンドーピングしたｎ型又はｐ
型不純物を活性化して、ゲートチャンネル、ソース、ド
レイン領域の最適なキャリア不純物濃度を形成する（集
光ランプアニール処理条件は上述したものに準ずる）。
尚、上記と同様に、結晶化の集光ランプアニールと、イ
オン活性化のＲＴＡ処理に分けて処理してもよいことは
言うまでもない。
【０１６０】次いで、ゲート絶縁膜として酸化シリコン
膜を形成するが、必要に応じて連続して窒化シリコン膜
及び酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法等
により、酸化シリコン膜を４０〜５０ｎｍ厚、窒化シリ
コン膜を１０〜２０ｎｍ厚、酸化シリコン膜を４０〜５
０ｎｍ厚に連続形成する（成膜条件は上述したものに準
ずる）。
【０１６１】以降のプロセスは、上述したものと同様で
ある。また、このスパッタリング膜を用いる方法は、後
述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ
等についても、同様に適用されてよい。
【０１６２】なお、上記の低級結晶性シリコン膜の形成
と集光ランプアニールを必要回数繰り返すことにより、
高結晶性、高純度の単結晶性シリコンに近い大粒径多結
晶シリコン厚膜を形成できるので、ＣＣＤエリア／リニ
アセンサ、バイポーラＬＳＩ、太陽電池等の厚膜に必要
なデバイスに好適となる。つまり、１回目の集光ランプ
アニールにより、例えば２００〜３００ｎｍ厚の大粒径
多結晶シリコン薄膜を形成する。そして、その上に低級
結晶性シリコン膜を２００〜３００ｎｍ厚に積層する。
そして、２回目の集光ランプアニールにより、下地膜を
シードとして例えば２００〜３００ｎｍ厚の大粒径多結
晶性シリコン薄膜を積層形成して、約４００〜６００ｎ
ｍの大粒径多結晶性シリコン膜を形成する。こうした工
程を必要回数繰り返すことにより、μｍ単位膜厚の大粒
径多結晶性シリコン厚膜を積層形成できる。なお、この
厚膜も本発明の「多結晶性シリコン薄膜」の概念に含ま
れる。
【０１６３】このような積層の場合、下地の大粒径多結
晶性シリコン薄膜が次の集光ランプアニール時の結晶核
（シード）となり、より大きな粒径の多結晶性シリコン
薄膜が次々と積層していくので、厚膜の表面に近くなる
程、高結晶性、高純度の単結晶シリコンに近い大粒径多
結晶性シリコン厚膜を形成できる。従って、ＭＯＳＬＳ
Ｉのみならず一般に、厚膜の表面を能動及び受動素子領
域とするＣＣＤエリア／リニアセンサ、バイポーラＬＳ
Ｉ、太陽電池等の厚膜が必要なデバイスに好適となる。
【０１６４】〔Ｉ〕なお、上記したようにアイランド化
後に集光ランプアニールを行う場合、次の（１）〜
（４）の処理のいずれかを行うのがよい。 （１）低温プロセス（Ａ）では、酸化シリコン（以下、
ＳｉＯ2）／窒化シリコン（以下、ＳｉＮx）積層膜付き
アモルファスシリコン膜をパターニングしてアイランド
化する。集光ランプアニールで多結晶シリコン化した後
に、ＳｉＮx膜のみを剥離し、ＳｉＯ2又はＳｉＯ2／Ｓ
ｉＮx膜を積層し、ゲート絶縁膜のＳｉＯ2又はＳｉＯ2
／ＳｉＮx／ＳｉＯ2積層膜を形成する。ここで低温プロ
セスとは、基板に、ほうけい酸ガラス、アルミノけい酸
ガラス等の低歪点ガラスを使用することを意味する（以
下、同様）。また、窒化シリコン膜は、プラズマＣＶＤ
等の低温成膜で形成されるので、完全なＳｉ3Ｎ4ではな
く、ＳｉＮxと表示する（以下、同様）。
【０１６５】（２）低温プロセス（Ｂ）では、ＳｉＯ2
（又はＳｉＮx）膜付きアモルファスシリコン膜をパタ
ーニングしてアイランド化する。集光ランプアニールで
多結晶シリコン化した後に、ＳｉＯ2（又はＳｉＮx）膜
を剥離し、ゲート絶縁膜のＳｉＯ 2又はＳｉＯ2／ＳｉＮ
x／ＳｉＯ2積層膜を形成する。
【０１６６】（３）低温プロセス（Ｃ）では、アモルフ
ァスシリコン膜をパターニングしてアイランド化した後
に、集光ランプアニールし、しかる後にゲート絶縁膜の
ＳｉＯ 2又はＳｉＯ2／ＳｉＮx／ＳｉＯ2積層膜を形成す
る。
【０１６７】（４）高温プロセス（Ａ）では、アモルフ
ァスシリコン膜をパターニングしてアイランド化した
後、集光ランプアニールし、しかる後に高温（１０００
℃、３０分）の熱酸化作用で多結晶性シリコン膜の表面
を酸化させてゲート絶縁膜を形成する。ここで高温プロ
セスとは、石英ガラスを使用することを意味する（以
下、同様）。
【０１６８】〔II〕また、アイランド化前の集光ランプ
アニールの場合は、次の（１）〜（４）の処理のいずれ
かを行うのがよい。 （１）低温プロセス（Ｄ）では、ＳｉＯ2／ＳｉＮx積層
膜付きアモルファスシリコン膜を集光ランプアニール後
にパターニングしてアイランド化する。その後に、Ｓｉ
Ｎx膜のみを剥離し、ＳｉＯ2又はＳｉＯ2／ＳｉＮx膜を
積層し、ゲート絶縁膜のＳｉＯ2又はＳｉＯ2／ＳｉＮx
／ＳｉＯ2積層膜を形成する。
【０１６９】（２）低温プロセス（Ｅ）では、ＳｉＯ2
（又はＳｉＮx）膜付きアモルファスシリコン膜を集光
ランプアニールした後に、パターニングしてアイランド
化する。その後に、ＳｉＯ2（又はＳｉＮx）膜を剥離
し、ＳｉＯ2又はＳｉＯ2／ＳｉＮx／ＳｉＯ2膜を積層
し、それぞれをゲート絶縁膜とする。
【０１７０】（３）低温プロセス（Ｆ）では、アモルフ
ァスシリコン膜を集光ランプアニールした後に、パター
ニングしてアイランド化する。その後に、ＳｉＯ2又は
ＳｉＯ2／ＳｉＮx／ＳｉＯ2膜を積層して、それぞれを
ゲート絶縁膜とする。
【０１７１】（４）高温プロセス（Ｂ）では、アモルフ
ァスシリコン膜を集光ランプアニールした後に、パター
ニングしてアイランド化し、高温（１０００℃、３０
分）の熱酸化作用で多結晶性シリコン膜を熱酸化させて
ゲート絶縁膜を形成する（石英ガラス使用）。
【０１７２】上記の〔Ｉ〕、〔II〕ともに、低温プロセ
ス用ＳｉＯ2は触媒ＣＶＤ、プラズマＣＶＤ、ＴＥＯＳ
系プラズマＣＶＤ等で形成し、ＳｉＮxは触媒ＣＶＤ、
プラズマＣＶＤ等で形成する。高温プロセスは、上記の
ように高温熱酸化で多結晶性シリコンを熱酸化させて良
質のＳｉＯ2膜を形成する。従って、多結晶性シリコン
膜厚は厚めに形成しておく必要がある。
【０１７３】上述したように、本実施の形態によれば、
下記（ａ）〜（ｋ）の優れた作用効果を得ることができ
る。
【０１７４】（ａ）超高圧水銀ランプ等の集光ランプの
ランプ光を任意の形状に集光整形して照射して、アモル
ファスシリコン膜等の低級結晶性半導体薄膜を溶融又は
半溶融状態に加熱し或いは非溶融状態で加熱し、冷却さ
せて結晶化する、いわゆる集光ランプアニールにより、
高い照射エネルギーを低級結晶性半導体薄膜に与え、こ
れを溶融又は半溶融状態に加熱し或いは非溶融状態で加
熱し、冷却することにより、大粒径の高キャリア移動
度、高品質の多結晶性シリコン膜等の多結晶性又は単結
晶性半導体薄膜が得られ、生産性が大幅に向上し、大幅
なコストダウンが可能となる。
【０１７５】（ｂ）集光ランプアニールは、上記溶融帯
を移動させながら行う、いわゆる帯精製法により、結晶
化助長のために予め添加され、その役割を終えたＮｉ等
の触媒元素やその他の不純物元素が高温の溶融帯に偏析
するので、容易に除去でき、膜中に残存することがない
ため、大粒径での高キャリア移動度、高品質の多結晶性
半導体薄膜が得られ易い。さらに、このときに、複数の
ランプ光照射により連続して溶融帯と冷却部を繰り返
す、いわゆる多重帯精製法により、さらなる大粒径、高
品質の多結晶性半導体薄膜が得られる。この高純度化に
より、半導体特性が損なわれることがなくなり、作製す
る素子の安定性、信頼性が向上する。そして、集光ラン
プアニールでの帯精製法又は多重帯精製法という簡単な
プロセスにより、結晶化助長の役割が終わった触媒元素
やその他の元素が効率良く除去されるので、工数削減に
よるコストダウンが可能となる。
【０１７６】（ｃ）集光ランプスキャニング方向に多結
晶性シリコン等の結晶粒が揃うので、この方向にＴＦＴ
を形成することにより、結晶粒界の不整及びストレスが
低減し、高移動度の多結晶性シリコン膜等を形成でき
る。
【０１７７】（ｄ）集光ランプアニールの帯精製法又は
多重帯精製法により結晶化させた多結晶性シリコン等の
膜上に低級結晶性シリコン等の膜を積層し、再度この集
光ランプアニールで結晶化する方法を繰り返すことによ
り、μｍ単位の厚みで大粒径での高キャリア移動度、高
品質の多結晶性シリコン膜等を積層形成できる。これに
より、ＭＯＳＬＳＩのみならず、高性能、高品質のバイ
ポーラＬＳＩ、ＣＭＯＳセンサ、ＣＣＤエリア／リニア
センサ、太陽電池等も形成できる。
【０１７８】（ｅ）集光ランプのランプ光は、紫外線又
は赤外線ランプ等であれ、連続した光を線状、長方形状
又は正方形状に集光整形して、照射することが容易であ
り、光ビーム径及びスキャニングピッチなどを自由に設
定でき、照射強度、つまり溶融効率及びスループット向
上でのコストダウンが図れる。
【０１７９】（ｆ）集光ランプアニール装置のランプ
は、その波長、照射強度、照射時間等のコントロールが
容易であり、しかも基板又はランプを任意の速度で移動
させて加熱溶融及び冷却速度をコントロールすることに
より、任意の結晶粒と任意の純度の多結晶性シリコン膜
等が得られる。
【０１８０】（ｇ）集光ランプアニール装置のランプは
エキシマレーザーアニール装置のエキシマレーザー発振
器に比べてはるかに安価であるので、大幅なコストダウ
ンが可能である。
【０１８１】（ｈ）こうしたＸｅＣｌ、ＫｒＦ等のエキ
シマレーザーアニール処理はｎｓｅｃオーダーのパルス
発振型レーザーを用いるので、その出力の安定性に課題
があり、照射面のエネルギー分布のばらつき、得られた
結晶化半導体膜のばらつき、ＴＦＴごとの素子特性のば
らつきが見られる。そこで、４００℃程度の温度を付与
しつつエキシマレーザーパルスを例えば５回、３０回な
どの多数回照射する方法が採られているが、それでも、
照射ばらつきによる結晶化半導体膜及びＴＦＴ素子特性
のばらつき、スループット低下での生産性低下によるコ
ストアップがある。これに対して集光ランプアニール処
理、特に超高圧水銀の集光ランプアニールでは、例えば
ＸｅＣｌ（波長３０８ｎｍ）エキシマレーザーと同じ波
長を連続照射できるので、照射面のエネルギー分布のば
らつき、得られた結晶化半導体膜のばらつき、ＴＦＴご
との素子特性のばらつきが少なく、高いスループットで
の高生産性によるコストダウンが可能である。
【０１８２】（ｉ）集光ランプアニールでは低温（２０
０〜４００℃）で適用できるので、安価であって大型化
が容易な低歪点ガラスや耐熱性樹脂を採用でき、軽量化
とコストダウンを図れる。
【０１８３】（ｊ）耐熱性ガラスの石英ガラス、結晶化
ガラス等の場合は、簡単なプロセスにより、高結晶性で
高品質のゲート絶縁膜が容易に形成できるので、高性能
で安価な半導体装置が可能となる。
【０１８４】（ｋ）トップゲート型のみならず、ボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴでも、高いキ
ャリア移動度の多結晶性半導体膜又は単結晶性半導体膜
等が得られるために、この高性能の半導体膜を使用した
高速、高電流密度の半導体装置、電気光学装置、更には
高効率の太陽電池等の製法が可能となる。例えば、シリ
コン半導体装置、シリコン半導体集積回路装置、シリコ
ン−ゲルマニウム半導体装置、シリコン−ゲルマニウム
半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ
素半導体集積回路装置、多結晶性ダイヤモンド半導体装
置、多結晶性ダイヤモンド半導体集積回路装置、化合物
半導体（ＧａＡｓ等）装置、化合物半導体（ＧａＡｓ
等）集積回路装置、液晶表示装置、フィールドエミッシ
ョンディスプレイ（ＦＥＤ）装置、エレクトロルミネセ
ンス（有機／無機）表示装置、発光ポリマー表示装置、
発光ダイオード表示装置、光センサー装置、ＣＣＤエリ
ア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池
装置である。
【０１８５】第２の実施の形態 ＜ＬＣＤの製造例１＞本実施の形態は、高温プロセスに
よる多結晶シリコンＭＯＳＴＦＴを用いたＬＣＤ（液晶
表示装置）に本発明を適用したものであり、以下その製
造例を示す。
【０１８６】まず、図１６の（１）に示すように、画素
部及び周辺回路部において、石英ガラス、結晶化ガラス
などの耐熱性絶縁基板６１（歪点約８００〜１１００
℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した
触媒ＣＶＤ法等によって、下地保護膜１００（ここでは
図示省略：以下、同様）を形成後に、この上に上記の触
媒ＣＶＤ等により低級結晶性シリコン膜６７Ａを形成す
る。更に、必要に応じて保護及び反射低減用酸化シリコ
ン膜を１０〜３０ｎｍ厚に形成する。
【０１８７】次いで、図１６の（２）に示すように、低
級結晶性シリコン膜６７Ａに上述の集光ランプアニール
を施し、５０ｎｍ厚の多結晶性シリコン膜６７を形成す
る。
【０１８８】次いで、図１６の（３）に示すように、保
護及び反射低減用酸化シリコン膜を除去した後に、汎用
フォトリソグラフィ及びエッチング技術により多結晶性
シリコン膜６７をパターニング（アイランド化）し、ト
ランジスタ、ダイオード等の能動素子、抵抗、容量、イ
ンダクタンス等の受動素子の活性層を形成する。尚、以
降のプロセスは、ＴＦＴ作製について述べるが、他の素
子の作製も同様であることは言うまでもない。
【０１８９】次いで、多結晶性シリコン膜６７の各チャ
ンネル領域の不純物濃度制御によるＶthの最適化のため
に前記と同様のボロン又は燐等の所定の不純物のイオン
注入又はイオンドーピングを行なった後、図１６の
（４）に示すように、例えば上記と同様の触媒ＣＶＤ法
等によって多結晶性シリコン膜６７の表面に厚さ例えば
５０ｎｍ厚のゲート絶縁膜用の酸化シリコン膜６８を形
成する。触媒ＣＶＤ法等でゲート絶縁膜用の酸化シリコ
ン膜６８を形成する場合、基板温度及び触媒体温度は上
記したものと同様であるが、酸素ガス流量は１〜２ＳＣ
ＣＭ、モノシランガス流量は１５〜２０ＳＣＣＭ、水素
系キャリアガスは１５０ＳＣＣＭとしてよい。
【０１９０】次いで、図１７の（５）に示すように、ゲ
ート電極及びゲートライン材料として、例えばＭｏ−Ｔ
ａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に堆
積させるか、或いは、リンドープド多結晶シリコン膜を
例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２０Ｓ
ＣＣＭのＰＨ3及び２０ＳＣＣＭのモノシランガスの供
給下での上記と同様の触媒ＣＶＤ法等によって厚さ例え
ば４００ｎｍ厚に堆積させる。そして、汎用フォトリソ
グラフィ及びエッチング技術により、ゲート電極材料層
をゲート電極７５及びゲートラインの形状にパターニン
グする。なお、リンドープド多結晶シリコン膜の場合
は、フォトレジストマスクの除去後に、例えば触媒ＣＶ
Ｄ等によりリンドープド多結晶シリコン膜７５の表面に
酸化シリコン膜を形成する。
【０１９１】次いで、図１７の（６）に示すように、ｐ
ＭＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオ
ン注入又はイオンドーピング法によりｎ型不純物である
例えばヒ素（又は燐）イオン７９を例えば１×１０15ａ
ｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴ
ＦＴのｎ+型ソース領域８０及びドレイン領域８１をそ
れぞれ形成する。
【０１９２】次いで、図１７の（７）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオ
ン注入又はイオンドーピング法によりｐ型不純物である
例えばボロンイオン８３を例えば１×１０15ａｔｏｍｓ
／ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏ
ｍｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴ
のｐ+型ソース領域８４及びドレイン領域８５をそれぞ
れ形成する。その後に、Ｎ2中、約９００℃で５分間程
度のアニールにより、各領域にドーピングされた不純物
イオンを活性化させ、各々設定された不純物キャリア濃
度に設定する。
【０１９３】次いで、図１７の（８）に示すように、全
面に上記したと同様の触媒ＣＶＤ法等によって、水素系
キャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣ
ＣＭのＨｅ希釈Ｏ2、１５〜２０ＳＣＣＭのシラン供給
下で酸化シリコン膜を例えば１００ｎｍ厚に、更に、１
〜２０ＳＣＣＭのフォスフィン、１〜２ＳＣＣＭのＨｅ
希釈Ｏ2、１５〜２０ＳＣＣＭのシラン供給下でフォス
フィンシリケートガラス（ＰＳＧ）膜を例えば４００ｎ
ｍ厚に形成し、５０〜６０ＳＣＣＭのアンモニア、１５
〜２０ＳＣＣＭのシラン供給下で窒化シリコン膜を例え
ば２００ｎｍ厚に積層し、これらの絶縁膜の積層によっ
て層間絶縁膜８６を形成する。なお、このような層間絶
縁膜は、上記とは別の通常の方法で形成してもよい。
【０１９４】次いで、図１８の（９）に示すように、上
記の絶縁膜８６の所定位置にコンタクト窓開けを行い、
各コンタクトホールを含む全面にアルミニウムなどの電
極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積
し、これをパターニングして、画素部のｎＭＯＳＴＦＴ
のソース電極８７及びデータライン、周辺回路部のｐＭ
ＯＳＴＦＴ及びｎＭＯＳＴＦＴのソース電極８８、９０
とドレイン電極８９、９１及び配線をそれぞれ形成す
る。尚、この時に、触媒ＣＶＤ法によりアルミニウムを
形成してもよい。
【０１９５】次いで、表面上に酸化シリコン膜等の層間
絶縁膜９２をＣＶＤ法等で形成した後、フォーミングガ
ス中で４００℃、３０分の水素化及びシンター処理す
る。そして、図１８の（１０）に示すように、画素部の
ｎＭＯＳＴＦＴのドレイン領域において層間絶縁膜９２
及び８６にコンタクトホールを開け、例えばＩＴＯ（In
dium Tin Oxide：インジウム酸化物にスズをドープした
透明電極材料）を真空蒸着法等で全面に堆積させ、パタ
ーニングして画素部のｎＭＯＳＴＦＴのドレイン領域８
１に接続された透明画素電極９３を形成する。その後
に、熱処理（フォーミングガス中で２００〜２５０℃、
１時間）により、コンタクト抵抗の低減化とＩＴＯ透明
度の向上を図る。
【０１９６】こうしてアクティブマトリクス基板（以
後、ＴＦＴ基板と称す）を作製し、透過型のＬＣＤを作
製することができる。この透過型ＬＣＤは、図１８の
（１１）に示すように、画素電極９３上に配向膜９４、
液晶９５、配向膜９６、透明電極９７、対向基板９８が
積層された構造からなっている。
【０１９７】なお、上記した工程は、反射型のＬＣＤの
製造にも同様に適用可能である。図２３（Ａ）には、こ
の反射型のＬＣＤの一例が示されているが、図中の１０
１は粗面化された絶縁膜９２上に被着された反射膜であ
り、ＭＯＳＴＦＴのドレインと接続されている。
【０１９８】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板６１と、全面ベタのＩＴ
Ｏ（Indium Tin Oxide）電極９７を設けた対向基板９８
の素子形成面に、ポリイミド配向膜９４、９６を形成す
る。このポリイミド配向膜はロールコート、スピンコー
ト等により５０〜１００ｎｍ厚に形成し、１８０℃／２
ｈで硬化キュアする。
【０１９９】次いで、ＴＦＴ基板６１と対向基板９８を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【０２００】次いで、洗浄後に、ＴＦＴ基板６１側には
コモン剤塗布、対向基板９８側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【０２０１】次いで、対向基板９８側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板６１と所定
の位置で重ね合せる。対向基板９８側のアライメントマ
ークとＴＦＴ基板６１側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【０２０２】次いで、スクライブブレークして、ＴＦＴ
基板６１と対向基板９８を重ね合せた単個の液晶パネル
を作成する。
【０２０３】次いで、液晶９５を両基板６１−９８間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【０２０４】次いで、加熱急冷処理して、液晶９５を配
向させる。
【０２０５】次いで、ＴＦＴ基板６１のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板９８に偏光板を貼合わせる。
【０２０６】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面
に、ポリイミド配向膜９４、９６を形成し、両基板をラ
ビング、又は非接触の線型偏光紫外線光の配向処理す
る。
【０２０７】次いで、ＴＦＴ基板６１と対向基板９８を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗
布、対向基板９８にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。
【０２０８】上記したＬＣＤにおいて、対向基板９８は
ＣＦ（カラーフィルタ）基板であって、カラーフィルタ
層（図示せず）をＩＴＯ電極９７下に設けたものであ
る。対向基板９８側からの入射光は例えば反射膜９３で
効率良く反射されて対向基板９８側から出射してよい。
【０２０９】他方、ＴＦＴ基板６１として、ＴＦＴ基板
６１にカラーフィルタを設けたオンチップカラーフィル
タ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向
基板９８にはＩＴＯ電極がベタ付け（又はブラックマス
ク付きのＩＴＯ電極がベタ付け）される。
【０２１０】透過型ＬＣＤの場合、次のようにしてオン
チップカラーフィルタ（ＯＣＣＦ）構造とオンチップブ
ラック（ＯＣＢ）構造を作製することができる。
【０２１１】即ち、図１８の（１２）に示すように、フ
ォスフィンシリケートガラス／酸化シリコンの絶縁膜８
６のドレイン部も窓開けしてドレイン電極用のアルミニ
ウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグ
メント毎に顔料分散したフォトレジスト９９を所定厚さ
（１〜１．５μｍ）で形成した後、汎用フォトリソグラ
フィ技術で所定位置（各画素部）のみを残すパターニン
グで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９
（Ｂ）を形成する（オンチップカラーフィルタ構造）。
この際、ドレイン部の窓開けも行う。なお、不透明なセ
ラミック基板や低透過率のガラス及び耐熱性樹脂基板は
使用できない。
【０２１２】次いで、表示用ＭＯＳＴＦＴのドレインに
連通するコンタクトホールに、カラーフィルタ層上にか
けてブラックマスク層となる遮光層１００’を金属のパ
ターニングで形成する。例えば、スパッタ法により、モ
リブデンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯ
ＳＴＦＴを覆って遮光する所定の形状にパターニングす
る（オンチップブラック構造）。
【０２１３】次いで、透明樹脂の平坦化膜９２を形成
し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透
明電極９３を遮光層１００’に接続するように形成す
る。
【０２１４】このように、表示アレイ部上に、カラーフ
ィルタ９９やブラックマスク１００’を作り込むことに
より、液晶表示パネルの開口率を改善し、またバックラ
イトも含めたディスプレイモジュールの低消費電力化が
実現する。
【０２１５】図１９は、上述のトップゲート型ＭＯＳＴ
ＦＴを組み込んで駆動回路一体型に構成したアクティブ
マトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示
すものである。このアクティブマトリクスＬＣＤは、主
基板６１（これはアクティブマトリクス基板を構成す
る。）と対向基板９８とをスペーサ（図示せず）を介し
て貼り合わせたフラットパネル構造からなり、両基板６
１−９８間に液晶（ここでは図示せず）が封入されてい
る。主基板６１の表面には、マトリクス状に配列した画
素電極９３と、この画素電極を駆動するスイッチング素
子とからなる表示部、及びこの表示部に接続される周辺
駆動回路部とが設けられている。
【０２１６】表示部のスイッチング素子は、上記したｎ
ＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップ
ゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回
路部にも、回路要素として、上記したトップゲート型Ｍ
ＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ
又はこれらの混在が形成されている。なお、一方の周辺
駆動回路部はデータ信号を供給して各画素のＭＯＳＴＦ
Ｔを水平ライン毎に駆動する水平駆動回路であり、また
他方の周辺駆動回路部は各画素のＭＯＳＴＦＴのゲート
を走査ライン毎に駆動する垂直駆動回路であり、通常は
表示部の両辺にそれぞれ設けられる。これらの駆動回路
は、点順次アナログ方式、線順次デジタル方式のいずれ
も構成できる。
【０２１７】図２０に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＭＯＳＴＦ
Ｔが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ
LC）に画像情報を書き込み、次の情報がくるまで電荷を
保持する。この場合、ＭＯＳＴＦＴのチャンネル抵抗だ
けで保持させるには十分ではないので、それを補うため
液晶容量と並列に蓄積容量（補助容量）（ＣS）を付加
し、リーク電流による液晶電圧の低下を補ってよい。こ
うしたＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に
使用するＭＯＳＴＦＴの特性と周辺駆動回路に使用する
ＭＯＳＴＦＴの特性とでは要求性能が異なり、特に画素
部のＭＯＳＴＦＴではオフ電流の制御、オン電流の確保
が重要な問題となる。このため、表示部には、後述の如
きＬＤＤ構造のＭＯＳＴＦＴを設けることによって、ゲ
ート−ドレイン間に電界がかかりにくい構造としてチャ
ンネル領域にかかる実効的な電界を低減させ、オフ電流
を低減し、特性の変化も小さくできる。しかし、プロセ
ス的には複雑になり、素子サイズも大きくなり、かつオ
ン電流が低下するなどの問題も発生するため、それぞれ
の使用目的に合わせた最適設計が必要である。
【０２１８】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモード用に用いられ
るネマチック液晶）をはじめ、ＳＴＮ（スーパーツイス
テッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ
（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、Ａ
ＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型
液晶）等の各種モード用の液晶を採用してよい。
【０２１９】＜ＬＣＤの製造例２＞次に、本実施の形態
による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを
用いたＬＣＤ（液晶表示装置）の製造例を示す（この製
造例は後述する有機ＥＬやＦＥＤの表示部等にも同様に
適用可能である）。
【０２２０】この製造例では、上述の製造例１におい
て、基板６１としてアルミノケイ酸ガラス、ホウケイ酸
ガラス等を使用し、図１６の（１）及び（２）の工程を
同様に行う。即ち、基板６１上に触媒ＣＶＤと集光ラン
プアニールにより多結晶性シリコン膜６７を形成してこ
れをアイランド化し、表示領域のｎＭＯＳＴＦＴ部と周
辺駆動回路領域のｎＭＯＳＴＦＴ部及びｐＭＯＳＴＦＴ
部を形成する。この場合、同時に、ダイオード、コンデ
ンサ、インダクタンス、抵抗等の領域を形成する。上記
と同様に、以降のプロセスの説明はＭＯＳＴＦＴについ
てのものであるが、他の素子のプロセスも同様に処理で
きることは言うまでもない。
【０２２１】次いで、図２１の（１）に示すように、各
ＭＯＳＴＦＴゲートチャンネル領域のキャリア不純物濃
度を制御してＶthを最適化するために、表示領域のｎＭ
ＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部を
フォトレジスト８２でカバーし、周辺駆動回路領域のｐ
ＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法
により例えば燐、ひ素等のｎ型不純物７９を１×１０12
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０17ａｔｏｍｓ／ｃｃのドナー濃度に設定し、更に図２
１の（２）に示すように、周辺駆動回路領域のｐＭＯＳ
ＴＦＴ部をフォトレジスト８２でカバーし、表示領域の
ｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ
部に、イオン注入又はイオンドーピング法により例えば
ボロン等のｐ型不純物８３を５×１０11ａｔｏｍｓ／ｃ
ｍ2のドーズ量でドーピングし、１×１０17ａｔｏｍｓ
／ｃｃのアクセプタ濃度を設定する。
【０２２２】次いで、図２１の（３）に示すように、ス
イッチング特性向上の目的で表示領域のｎＭＯＳＴＦＴ
部にｎ-型のＬＤＤ（Lightly Doped Drain）部を形成す
るために、汎用フォトリソグラフィ技術により、表示領
域のｎＭＯＳＴＦＴのゲート部と周辺駆動領域のｐＭＯ
ＳＴＦＴ及びｎＭＯＳＴＦＴ全部をフォトレジスト８２
で覆い、露出した表示領域のｎＭＯＳＴＦＴのソース／
ドレイン領域に、イオン注入又はイオンドーピング法に
より例えば燐等のｎ型不純物７９を１×１０13ａｔｏｍ
ｓ／ｃｍ2のドーズ量でドーピングし、２×１０18ａｔ
ｏｍｓ／ｃｃのドナー濃度に設定して、ｎ-型のＬＤＤ
部を形成する。
【０２２３】次いで、図２２の（４）に示すように、表
示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭ
ＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、
周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォ
トレジスト８２でカバーして露出したソース、ドレイン
領域に、イオン注入又はイオンドーピング法により例え
ばボロン等のｐ型不純物８３を１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定してｐ+型のソース部
８４、ドレイン部８５を形成する。
【０２２４】次いで、図２２の（５）に示すように、周
辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８
２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及び
ＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲー
ト部をフォトレジスト８２でカバーし、露出した表示領
域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイ
ン領域に、イオン注入又はイオンドーピング法により例
えば燐、ひ素等のｎ型不純物７９を１×１０15ａｔｏｍ
ｓ／ｃｍ2のドーズ量でイオンドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ+型のソ
ース部８０、ドレイン部８１を形成する。
【０２２５】次いで、図２２の（６）に示すように、プ
ラズマＣＶＤ、減圧ＣＶＤ、触媒ＣＶＤ法等により、ゲ
ート絶縁膜６８として、酸化シリコン膜４０〜５０ｎｍ
厚、窒化シリコン膜１０〜２０ｎｍ厚、酸化シリコン膜
４０〜５０ｎｍ厚の積層膜を形成する。そして、ハロゲ
ンランプ等でのＲＴＡ処理を例えば、約１０００℃、１
０〜２０秒行い、添加したｎ又はｐ型不純物を活性化す
ることにより、設定した各々のキャリア不純物濃度を得
る。
【０２２６】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチング技術により、全ＭＯＳ
ＴＦＴのゲート電極７５及びゲートラインを形成する。
更にこの後に、プラズマＣＶＤ、触媒ＣＶＤ法等によ
り、酸化シリコン膜１００〜２００ｎｍ厚、フォスフィ
ンシリケートガラス膜（ＰＳＧ）膜２００〜３００ｎｍ
厚の積層膜からなる絶縁膜８６を形成する。
【０２２７】次いで、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＭＯＳＴＦＴ部の
ソース／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソー
ス部の窓開けを行う。窒化シリコン膜はＣＦ4のプラズ
マエッチング、酸化シリコン膜及びフォスフィンシリケ
ートガラス膜はフッ酸系エッチング液でエッチング処理
する。
【０２２８】次いで、図２２の（７）に示すように、全
面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウム
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＭＯＳＴＦＴのソ
ース、ドレイン電極８８、８９、９０、９１を形成する
と同時に、表示用ｎＭＯＳＴＦＴのソース電極８７及び
データラインを形成する。
【０２２９】次いで、図示は省略したが、プラズマＣＶ
Ｄ、減圧ＣＶＤ、触媒ＣＶＤ法等により、酸化シリコン
膜１００〜２００ｎｍ厚、フォスフィンシリケートガラ
ス膜（ＰＳＧ膜）２００〜３００ｎｍ厚、窒化シリコン
膜１００〜３００ｎｍ厚を全面に形成し、フォーミング
ガス中で約４００℃、１時間の水素化及びシンター処理
を行う。その後に、表示用ｎＭＯＳＴＦＴのドレイン部
コンタクト用窓開けを行う。
【０２３０】上記において、プラズマＣＶＤ法でパッシ
ベーション用水素多含有窒化シリコン膜５００〜６００
ｎｍ厚を積層形成する場合、窒素又はフォーミングガス
中の４２０℃、約３０分の水素化処理により、パッシベ
ーション用窒化シリコン膜中の水素拡散による界面特性
の改善、多結晶性シリコン膜の未結合終端での結晶性改
善などによるキャリア移動度の向上を図ることができ
る。なお、窒化シリコン膜は水素を閉じ込めるので、水
素化処理の効果を高めるには、本実施の形態のように多
結晶性シリコン膜を窒化シリコン膜で挟む構造、つまり
ガラス基板／Ｎａイオン阻止及び保護用窒化シリコン膜
＋酸化シリコン膜／多結晶性シリコン膜／ゲート絶縁膜
（酸化シリコン膜等）／ゲート電極／酸化シリコン膜及
びパッシベーション用窒化シリコン膜とするのが好まし
い（これは他の例でも同様）。このときに、この水素化
処理により、同時に１％Ｓｉ入りアルミニウム合金膜と
ソース／ドレイン領域のシリコンのシンター処理を行
い、オーミックコンタクトを得る。
【０２３１】なお、ＬＣＤが透過型の場合は、画素開口
部の酸化シリコン膜、フォスフィンシリケートガラス膜
及び窒化シリコン膜は除去し、また反射型の場合は、画
素開口部等の酸化シリコン膜、フォスフィンシリケート
ガラス膜及び窒化シリコン膜は除去する必要はない（こ
れは上述又は後述のＬＣＤにおいても同様である）。
【０２３２】透過型の場合、図１８の（１０）と同様
に、全面に、スピンコート等で２〜３μｍ厚のアクリル
系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＭＯＳＴＦＴのドレ
イン側の透明樹脂窓開けを形成した後、全面に１３０〜
１５０ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォト
リソグラフィ及びエッチング技術により、表示用ｎＭＯ
ＳＴＦＴのドレイン部とコンタクトしたＩＴＯ透明電極
を形成する。更に熱処理（フォーミングガス中で２００
〜２５０℃、１時間）により、コンタクト抵抗の低減化
とＩＴＯ透明度向上を図る。
【０２３３】反射型の場合は、全面に、スピンコート等
で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、少なくとも画素
部に凹凸形状パターンを形成し、リフローさせて凹凸反
射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのド
レイン部の感光性樹脂窓開けを形成する。しかる後、全
面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウ
ムスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、画素部以外のアルミニウム膜を除
去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した
凹凸形状のアルミニウム反射部を形成する。その後に、
フォーミングガス中で３００℃、１時間シンター処理す
る。
【０２３４】なお、上記において、ｎＭＯＳＴＦＴのソ
ース、ドレインを形成した後に、集光ランプアニールす
れば、低級結晶性シリコン膜の膜温度を局部的に上昇さ
せ、結晶化が促進され、高移動度及び高品質の多結晶性
シリコン膜が形成される。同時に、ゲートチャンネル／
ソース／ドレイン領域に注入された燐、ひ素、ボロンイ
オン等が活性化されるので、生産性が良い場合がある。
【０２３５】＜ボトムゲート型又はデュアルゲート型Ｍ
ＯＳＴＦＴ＞ＭＯＳＴＦＴを組み込んだ例えばＬＣＤに
おいて、上述のトップゲート型に代えて、ボトムゲート
型、デュアルゲート型のＭＯＳＴＦＴからなる透過型Ｌ
ＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様
である）。
【０２３６】図２３（Ｂ）に示すように、表示部及び周
辺部にはボトムゲート型のｎＭＯＳＴＦＴが設けられ、
或いは図２３（Ｃ）に示すように、表示部及び周辺部に
はデュアルゲート型のｎＭＯＳＴＦＴがそれぞれ設けら
れている。これらのボトムゲート型、デュアルゲート型
ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には
上下のゲート部によって駆動能力が向上し、高速スイッ
チングに適し、また上下のゲート部のいずれかを選択的
に用いて場合に応じてトップゲート型又はボトムゲート
型として動作させることもできる。
【０２３７】図２３（Ｂ）のボトムゲート型ＭＯＳＴＦ
Ｔにおいて、図中の１０２は耐熱性のＭｏ−Ｔａ合金等
のゲート電極であり、１０３は窒化シリコン膜及び１０
４は酸化シリコン膜であってボトムゲート絶縁膜を形成
し、このゲート絶縁膜上にはトップゲート型ＭＯＳＴＦ
Ｔと同様の多結晶性シリコン膜６７を用いたチャンネル
領域等が形成されている。また、図２３（Ｃ）のデュア
ルゲート型ＭＯＳＴＦＴにおいて、ボトムゲート部はボ
トムゲート型ＭＯＳＴＦＴと同様であるが、トップゲー
ト部は、ゲート絶縁膜１０６を酸化シリコン膜と窒化シ
リコン膜で形成し、この上にトップゲート電極７５を設
けている。
【０２３８】＜ボトムゲート型ＭＯＳＴＦＴの製造＞ま
ず、ガラス基板６１上の全面に、耐熱性のＭｏ−Ｔａ合
金のスパッタ膜を３００〜４００ｎｍ厚に形成し、これ
を汎用フォトリソグラフィ及びエッチング技術により２
０〜４５度のテーパーエッチングし、少なくともＴＦＴ
形成領域に、ボトムゲート電極１０２を形成すると同時
に、ゲートラインを形成する。ガラス材質の使い分けは
上述したトップゲート型に準ずる。
【０２３９】次いで、プラズマＣＶＤ、触媒ＣＶＤ、減
圧ＣＶＤ等の気相成長法により、ゲート絶縁膜及び保護
膜用の窒化シリコン膜１０３及び酸化シリコン膜１０４
と、錫含有又は非含有のアモルファスシリコン含有微結
晶シリコン膜６７Ａとを形成する。この膜は上述したと
同様に更に集光ランプアニールを行って多結晶性シリコ
ン膜６７を形成する。これらの気相成膜条件は上述した
トップゲート型に準ずる。なお、ボトムゲート絶縁膜及
び保護膜用の窒化シリコン膜はガラス基板からのＮａイ
オンストッパ作用を期待して設けるものであるが、合成
石英ガラスの場合は不要である。
【０２４０】そして次に、上述したと同様に、汎用フォ
トリソグラフィ及びエッチング技術によりｐＭＯＳＴＦ
Ｔ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、一方
の領域のみを図示：以下、同様）、各チャンネル領域の
キャリア不純物濃度を制御してＶthを最適化するため
に、イオン注入又はイオンドーピング法によりｎ型又は
ｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦＴ
のソース、ドレイン領域を形成するためにイオン注入又
はイオンドーピング法によりｎ型又はｐ型不純物を適当
量混入させる。この後に、それぞれの不純物活性化のた
めにＲＴＡ等によりアニールする。
【０２４１】これ以降のプロセスは、上述したものに準
ずる。
【０２４２】＜デュアルゲート型ＭＯＳＴＦＴの製造＞
上記のボトムゲート型と同様に、ボトムゲート電極１０
２、ボトムゲート絶縁膜１０３及び１０４、錫含有又は
非含有の多結晶性シリコン膜６７をそれぞれ形成する。
但し、ボトムゲート絶縁膜及び保護膜用の窒化シリコン
膜１０３はガラス基板からのＮａイオンストッパ作用を
期待して設けるものであるが、合成石英ガラスの場合は
不要である。
【０２４３】そして次に、上述したと同様に、汎用フォ
トリソグラフィ及びエッチング技術によりｐＭＯＳＴＦ
Ｔ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャンネ
ル領域のキャリア不純物濃度を制御してＶthを最適化す
るために、イオン注入又はイオンドーピング法によりｎ
型又はｐ型不純物を適当量混入した後、更に、各ＭＯＳ
ＴＦＴのソース、ドレイン領域を形成するためにイオン
注入又はイオンドーピング法によりｎ型又はｐ型不純物
を適当量混入させる。この後に、それぞれの不純物活性
化のためにＲＴＡ等によりアニールする。
【０２４４】次いで、トップゲート絶縁膜１０６用の酸
化シリコン膜及び窒化シリコン膜を成膜する。気相成長
条件は上述したトップゲート型に準ずる。
【０２４５】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリグラフィ及びエッチング技術により、全ＭＯＳＴ
ＦＴのトップゲート電極７５及びゲートラインを形成す
る。この後に、プラズマＣＶＤ、触媒ＣＶＤ法等によ
り、酸化シリコン膜１００〜２００ｎｍ厚、フォスフィ
ンシリケートガラス（ＰＳＧ）膜２００〜３００ｎｍ
厚、窒化シリコン膜１００〜２００ｎｍ厚からなる多層
絶縁膜８６を形成する。次に、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路の全ＭＯＳＴ
ＦＴのソース、ドレイン電極部、さらに表示部ｎＭＯＳ
ＴＦＴのソース電極部の窓開けを行う。
【０２４６】次いで、全面に４００〜５００ｎｍ厚の１
％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、周辺駆動回
路の全ＭＯＳＴＦＴのソース及びドレインの各アルミニ
ウム電極８７、８８及び表示部ｎＭＯＳＴＦＴのアルミ
ニウム電極８９、ソースライン及び配線等を形成する。
その後に、フォーミングガス中で約４００℃、１時間、
水素化及びシンター処理する。
【０２４７】上述したように、本実施の形態によれば、
上述の第１の実施の形態と同様に、触媒ＣＶＤ又はプラ
ズマＣＶＤ等の気相成長法と集光ランプアニールによ
り、ＬＣＤの表示部及び周辺駆動回路部のＭＯＳＴＦＴ
のゲートチャンネル、ソース及びドレイン領域となる、
高キャリア移動度でＶth調整が容易であり、低抵抗での
高速動作が可能な多結晶性シリコン膜を形成することが
できる。この多結晶性シリコン膜によるトップゲート、
ボトムゲート又はデュアルゲート型ＭＯＳＴＦＴを用い
た液晶表示装置は、高いスイッチング特性と低リーク電
流のＬＤＤ構造を有する表示部と、高性能の駆動回路、
映像信号処理回路、メモリー等の周辺回路とを一体化し
た構成が可能となり、高画質、高精細、狭額縁、高効
率、安価な液晶パネルの実現が可能である。
【０２４８】そして、低温（３００〜４００℃）で形成
できるので、安価で、大型化が容易な低歪点ガラスを採
用でき、コストダウンが可能となる。しかも、アレイ部
上にカラーフィルタやブラックマスクを作り込むことに
より、液晶表示パネルの開口率、輝度等を改善し、カラ
ーフィルタ基板を不要とし、生産性改善等によるコスト
ダウンが実現する。
【０２４９】＜ＬＣＤの製造例３＞図２４〜図２６は、
アクティブマトリクスＬＣＤの他の製造例を示すもので
ある。
【０２５０】まず、図２４の（１）に示すように、ほう
けい酸ガラス、アルミノけい酸ガラス、石英ガラス、透
明性結晶化ガラスなどの絶縁基板６１の一主面におい
て、少なくともＴＦＴ形成領域に、フォトレジストを所
定パターンに形成し、これをマスクとして例えばＣＦ4
プラズマのＦ+イオンを照射し、リアクティブイオンエ
ッチング（ＲＩＥ）などの汎用フォトリソグラフィ及び
エッチング技術によって基板６１に段差２２３付きの凹
部を適当な形状及び寸法で複数個形成する。
【０２５１】段差２２３は、後述の単結晶性シリコンの
グラフォエピタキシャル成長時のシードとなるものであ
って、深さｄ０．０１〜０．０３μｍ、幅ｗ１〜５μ
ｍ、長さ（紙面垂直方向）５〜１０μｍであってよく、
底辺と側面のなす角（底角）は直角とする。なお、基板
１の表面には、ガラス基板からのＮａイオンなどの拡散
防止のため、窒化シリコン膜５０〜２００ｎｍ厚と酸化
シリコン膜３００〜４００ｎｍ厚を予め連続形成してお
き、この酸化シリコン膜内に所定形状及び寸法の段差を
複数個形成してもよい。
【０２５２】次いで、図２４の（２）に示すように、フ
ォトレジストの除去後に、絶縁基板６１の一主面におい
て、触媒ＣＶＤ又はプラズマＣＶＤ等によって、段差２
２３を含む全面に錫又はニッケル含有又は非含有の低級
結晶性シリコン膜６７Ａを例えば１００ｎｍ厚に形成さ
せる。
【０２５３】次いで、図２４の（３）に示すように、低
級結晶性シリコン薄膜６７Ａに対し、集光ランプアニー
ルによるランプ光照射２１０を行い、このアニールでの
溶融と徐冷却時に、段差２２３の底辺の角をシードにグ
ラフォエピタキシャル成長させて単結晶性シリコン薄膜
６７を凹部のみならず、そのラテラル（横）方向の周辺
部上にも形成することができる。なお、この集光ランプ
アニールと低級結晶性半導体薄膜の成膜を繰り返すこと
により積層して、μｍ単位の単結晶性半導体厚膜を形成
してもよい（以下、同様）。
【０２５４】このようにして単結晶性シリコン薄膜６７
は例えば（１００）面が基板上にグラフォエピタキシャ
ル成長する。この場合、段差２２３は、集光ランプアニ
ールの高エネルギーによってグラフォエピタキシャル成
長と称されるエピタキシャル成長のシードとなってこれ
を促進し、より結晶性の高い単結晶性シリコン薄膜６７
（約５０ｎｍ厚）が得られる。これについては、図２５
に示すように、非晶質基板（ガラス）６１に上記の段差
２２３の如き垂直な壁を作り、この上にエピタキシー層
を形成すると、図２５（ａ）のようなランダムな面方位
であったものが図２５（ｂ）のように（１００）面が段
差２２３の面に沿って結晶成長する。また、上記段差の
形状を図２６（ａ）〜（ｆ）のように種々に変えること
によって、成長層の結晶方位を制御することができる。
ＭＯＳトランジスタを作成する場合は、（１００）面が
最も多く採用されている。要するに、段差２２３の断面
形状は、底辺角部の角度（底角）が直角をはじめ、上端
から下端にかけて内向き又は外向きに傾斜していてもよ
く、結晶成長が生じ易い特定方向の面を有していればよ
い。段差２２３の底角は通常は直角又は９０°以下が望
ましく、その底面の角部は僅かな曲率を有しているのが
よい。
【０２５５】こうして、集光ランプアニール時のグラフ
ォエピタキシャル成長によって基板６１上に単結晶性シ
リコン薄膜６７を形成した後、５０ｎｍ厚の単結晶性シ
リコン薄膜６７を活性層とする例えばトップゲート型Ｍ
ＯＳＴＦＴの作製を上述したと同様に行う。
【０２５６】なお、基板６１として、ポリイミド等の耐
熱性樹脂基板を用い、これに対し少なくともＴＦＴ形成
領域に所定形状及び寸法の段差２２３を形成し、上記と
同様に処理してもよい。例えば、１００μｍ厚のポリイ
ミド基板に、例えば高さ０．０３〜０．０５μｍ、幅５
μｍ、長さ１０μｍの所定寸法／形状の凸部を有する金
型をスタンピングして、ほぼ金型と同じ寸法／形状の凹
部を形成する。又は、補強材としてのステンレス等の金
属板に、コーティング、スクリーン印刷等の方法により
ポリイミド等の耐熱性樹脂膜５〜１０μｍ厚を形成し、
この膜に例えば高さ０．０３〜０．０５μｍ、幅５μ
ｍ、長さ１０μｍの所定寸法／形状の凸部の金型をスタ
ンピングして、少なくともＴＦＴ形成領域にほぼ金型と
同じ寸法／形状の凹部を形成する。そしてこれ以降は、
上記したと同様の工程で単結晶性シリコン薄膜の形成、
ＭＯＳＴＦＴの形成等を行う。
【０２５７】以上に説明したように、本例によれば、所
定形状／寸法の段差２２３を有する凹部を基板６１に設
け、これをシードとして集光ランプアニールによってグ
ラフォエピタキシャル成長させることにより、高いキャ
リア移動度の単結晶性シリコン薄膜６７が得られるの
で、高性能駆動回路及び映像信号処理回路、メモリー等
を内蔵のＬＣＤの製造が可能となる。
【０２５８】＜ＬＣＤの製造例４＞図２７は、アクティ
ブマトリクスＬＣＤの更に他の製造例を示すものであ
る。
【０２５９】まず、図２７の（１）に示すように、絶縁
基板６１の一主面において、少なくともＴＦＴ形成領域
に、単結晶シリコンと格子整合の良好な結晶性サファイ
ア薄膜厚さ１０〜２００ｎｍ２２４を形成する。この結
晶性サファイア薄膜２２４は、高密度プラズマＣＶＤ法
や、触媒ＣＶＤ法等により、トリメチルアルミニウムガ
スなどを酸化性ガス（酸素・水分）で酸化し、結晶化さ
せて作成する。絶縁基板６１として石英ガラス、結晶化
ガラス、ほうけい酸ガラス、アルミノけい酸ガラス等が
使用可能である。
【０２６０】次いで、図２７の（２）に示すように、触
媒ＣＶＤ法、プラズマＣＶＤ法等によって、結晶性サフ
ァイア薄膜２２４上に低級結晶性シリコン膜６７Ａを例
えば１００ｎｍ厚に形成する。
【０２６１】次いで、図２７の（３）に示すように、低
級結晶性シリコン薄膜６７Ａに対し、集光ランプアニー
ルのランプ光照射２１０を行い、溶融と徐冷却により、
結晶性サファイア薄膜２２４をシードにヘテロエピタキ
シャル成長させて単結晶性シリコン薄膜６７を形成す
る。即ち、結晶性サファイア膜２２４は単結晶シリコン
と良好な格子整合を示すために、これがシードとなっ
て、集光ランプアニールにより単結晶性シリコンは例え
ば（１００）面が基板上に効果的にヘテロエピタキシャ
ル成長する。この場合、上述した段差２２３を形成し、
これを含む面上に結晶性サファイア薄膜２２４を形成す
れば、段差２２３によるグラフォエピタキシャル成長を
加味したヘテロエピタキシャル成長により、より結晶性
の高い単結晶性シリコン薄膜６７が得られる。尚、この
集光ランプアニールと低級結晶性半導体薄膜の成膜を繰
り返すことにより積層して、μｍ単位の単結晶性半導体
厚膜を形成してもよい。
【０２６２】こうして、集光ランプアニール時のヘテロ
エピタキシャル成長によって基板６１上に単結晶性シリ
コン薄膜６７を析出させた後、この単結晶性シリコン薄
膜６７（約５０ｎｍ厚）を活性層とする、例えばトップ
ゲート型ＭＯＳＴＦＴの作製を上述したと同様に行う。
【０２６３】以上に説明したように、本例によれば、基
板６１上に設けた結晶性サファイア薄膜２２４をシード
として集光ランプアニールでの溶融と徐冷却によりヘテ
ロエピタキシャル成長させることにより、高いキャリア
移動度の単結晶性シリコン薄膜６７が得られるので、高
性能駆動回路、映像信号処理回路及びメモリー等を内蔵
のＬＣＤの製造が可能となる。
【０２６４】また、結晶性サファイア薄膜２２４などの
上記物質層は、様々な原子の拡散バリアになるため、ガ
ラス基板６１からの不純物の拡散を制御することができ
る。この結晶性サファイア薄膜はＮａイオンストッパ作
用があるので、この膜厚が十分に厚い場合には、上記保
護膜のうち少なくとも窒化シリコン膜は省略できる。
【０２６５】なお、結晶性サファイア膜に代えて、これ
と同様の作用をなす、スピネル構造体、フッ化カルシウ
ム、フッ化ストロンチウム、フッ化バリウム、リン化ボ
ロン、酸化イットリウム及び酸化ジルコニウムからなる
群より選ばれた少なくとも１種の物質層が形成されても
よい。
【０２６６】第３の実施の形態 本実施の形態は、本発明を有機又は無機のエレクトロル
ミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置
に適用したものである。以下にその構造例と製造例を示
す。尚、ここではトップゲート型ＭＯＳＴＦＴの例であ
るが、上記のようにボトムゲート型又はデュアルゲート
型ＭＯＳＴＦＴを適用してもよいことは言うまでもな
い。
【０２６７】＜有機ＥＬ素子の構造例Ｉ＞図２８
（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜（又は単結晶性シリコン膜：以下、多結晶性シリコ
ン膜を例に説明するが、単結晶性シリコン膜も同様であ
る。）によって、スイッチング用ＭＯＳＴＦＴ１と電流
駆動用ＭＯＳＴＦＴ２のゲートチャンネル領域１１７、
ソース領域１２０及びドレイン領域１２１が形成されて
いる。そして、ゲート絶縁膜１１８上にゲート電極１１
５、ソース及びドレイン領域上にソース電極１２７及び
ドレイン電極１２８、１３１が形成されている。ＭＯＳ
ＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートとはドレ
イン電極１２８を介して接続されていると共に、ＭＯＳ
ＴＦＴ２のソース電極１２７との間に絶縁膜１３６を介
してキャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２の
ドレイン電極１３１は有機ＥＬ素子の陰極１３８にまで
延設されている。尚、スイッチング用ＭＯＳＴＦＴ１に
ＬＤＤ部を形成してスイッチング特性向上を図ってもよ
い。
【０２６８】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陰極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陽極（１層目）１３４が形成さ
れ、更に共通の陽極（２層目）１３５が全面に形成され
ている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、
映像信号処理回路、メモリー回路等の製法は、上述した
液晶表示装置に準ずる（以下、同様）。
【０２６９】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続さ
れ、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラ
ス等の基板１１１の面に被着され、陽極（ＩＴＯ膜な
ど）１３４、１３５がその上部に設けられており、従っ
て、上面発光１３６となる。また、陰極がＭＯＳＴＦＴ
上を覆っている場合は発光面積が大きくなり、このとき
には陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに入
射しないのでリーク電流発生がなく、ＴＦＴ特性の悪化
がない。
【０２７０】また、各画素部周辺に図２８（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。
【０２７１】なお、画素表示部に緑色、青色、赤色の３
色発光層を使用する方法、色変換層を使用する方法、白
色発光層にカラーフィルターを使用する方法のいずれで
も、良好なフルカラーの有機ＥＬ表示装置が実現でき、
また、各色発光材料である高分子化合物のスピンコーテ
ィング法、又は金属錯体の真空加熱蒸着法においても、
長寿命、高精度、高品質、高信頼性のフルカラー有機Ｅ
Ｌ部を生産性良く作成できるので、コストダウンが可能
となる（以下、同様）。
【０２７２】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図２９の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、ゲート絶縁膜１１８を形成し、この上に
ＭＯＳＴＦＴ１、２のゲート電極１１５をＭｏ−Ｔａ合
金等のスパッタリング成膜と汎用フォトリソグラフィ及
びエッチング技術により形成し、またＭＯＳＴＦＴ１の
ゲート電極に接続されるゲートラインをスパッタリング
成膜と汎用フォトリソグラフィ及びエッチング技術によ
り（以下、同様）形成する。そして、オーバーコート膜
（酸化シリコン等）１３７を触媒ＣＶＤ等の気相成長法
により（以下、同様）形成後、ＭＯＳＴＦＴ２のソース
電極１２７及びアースラインを形成し、更にオーバーコ
ート膜（酸化シリコン／窒化シリコン積層膜）１３６を
形成する。ハロゲンランプ等でのＲＴＡ（Rapid Therma
lAnneal）処理（例えば約１０００℃、３０秒）によ
り、イオンドーピングしたｎ又はｐ型不純物を活性化さ
せる。
【０２７３】次いで、図２９の（２）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２の
ゲート部の窓開けを行った後、図２９の（３）に示すよ
うに、１％Ｓｉ入りＡｌのスパッタリング及び汎用フォ
トリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ
１のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％
Ｓｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ
１のソース電極と、この電極に接続される１％Ｓｉ入り
Ａｌからなるソースラインを形成する。そして、オーバ
ーコート膜（酸化シリコン／フォスフィンシリケートガ
ラス／窒化シリコン積層膜等）１２２を形成し、ＭＯＳ
ＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２
のドレイン部と接続した発光部の陰極１３８を形成す
る。
【０２７４】次いで、図２９の（４）に示すように、有
機発光層１３２等及び陽極１３４、１３５を形成する。
【０２７５】従来の周辺駆動回路一体型のアクティブマ
トリックス型有機ＥＬ表示装置では、Ｘ方向信号線とＹ
方向信号線により画素が特定され、その画素においてス
イッチ用ＭＯＳＴＦＴがオンされてその信号保持用コン
デンサに画像データが保持される。これにより電流制御
用ＭＯＳＴＦＴがオンされ、電源線より有機ＥＬ素子に
画像データに応じたバイアス用の電流が流れ、これが発
光する。しかしこのときに、アモルファスシリコンＭＯ
ＳＴＦＴの場合は、Ｖthが変動して電流値が変わり易
く、画質に変動が起きやすい。しかも、キャリア移動度
が小さいため高速応答でドライブできる電流にも限界が
あり、またｐチャンネルの形成が困難で小規模なＣＭＯ
Ｓ回路構成さえも困難である。
【０２７６】これに対し、本発明に基づいて上記したよ
うに、比較的大面積化が容易でかつ高信頼性であってキ
ャリア移動度も高く、ＣＭＯＳ回路構成も可能な多結晶
性シリコンＴＦＴを実現することができる。
【０２７７】なお、上記において、緑色（Ｇ）発光有機
ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有
機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成する
が、これらの有機ＥＬ層は、低分子化合物の場合は真空
加熱蒸着法で形成され、高分子化合物の場合はディッピ
ングコーティング、スピンコーティングなどの塗布法や
インクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列
する方法が用いられる。金属錯体の場合は、昇華可能な
材料を真空加熱蒸着法で形成される。
【０２７８】有機ＥＬ層には、単層型、二層型、三層型
等があるが、ここでは低分子化合物の三層型の例を示
す。 単層型；陽極／バイポーラー発光層／陰極、 二層型；陽極／ホール輸送層／電子輸送性発光層／陰
極、又は陽極／ホール輸送性発光層／電子輸送層／陰
極、 三層型；陽極／ホール輸送層／発光層／電子輸送層／陰
極、又は陽極／ホール輸送性発光層／キャリアブロック
層／電子輸送性発光層／陰極
【０２７９】なお、図２８（Ｂ）の素子において、有機
発光層の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る（以下、同様）。
【０２８０】＜有機ＥＬ素子の構造例II＞図３０
（Ａ）、（Ｂ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８、１３１が形
成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦ
Ｔ２のゲートとはドレイン電極１２８を介して接続され
ていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１と
の間に絶縁膜１３６を介してキャパシタＣが形成され、
かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機ＥＬ素
子の陽極１４４にまで延設されている。尚、スイッチン
グ用ＭＯＳＴＦＴ１にＬＤＤ部を形成してスイッチング
特性向上を図ってもよい。
【０２８１】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陽極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陰極（１層目）１４１が形成さ
れ、更に共通の陰極（２層目）１４２が全面に形成され
ている。
【０２８２】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、
ガラス等の基板１１１の面に被着された陽極１４４を覆
うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層
を覆うように陰極１４１を形成し、全面に陰極１４２を
形成しており、従って、下面発光１３６となる。また、
陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆ってい
る。即ち、全面に、例えば緑色発光有機ＥＬ層を真空加
熱蒸着法等により形成した後に、緑色発光有機ＥＬ部を
フォトリソグラフィ及びドライエッチングで形成し、連
続して同様に、青色、赤色発光有機ＥＬ部を形成し、最
後に全面に陰極（電子注入層）１４１をマグネシウム：
銀合金又はアルミニウム：リチウム合金により形成す
る。この全面に更に形成した陰極（電子注入層）１４２
で密封するので、外部から有機ＥＬ層間に湿気が侵入す
ることを特に全面被着の陰極１４２により防止して湿気
に弱い有機ＥＬ層の劣化や電極の酸化を防止し、長寿
命、高品質、高信頼性が可能となる（これは、図２８の
構造例Ｉでも陽極で全面被覆されているため、同様であ
る）。また、陰極１４１及び１４２により放熱効果が高
まるので、発熱による有機ＥＬ薄膜の構造変化（融解又
は再結晶化）が低減し、長寿命、高品質、高信頼性が可
能となる。しかも、これによって、高精度、高品質のフ
ルカラーの有機ＥＬ層を生産性良く作成できるので、コ
ストダウンが可能となる。
【０２８３】また、各画素部周辺に図３０（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。なお、このブラックマスク
部１４０は、絶縁性膜、例えば酸化シリコン膜１４３
（これはゲート絶縁膜１１８と同時に同一材料で形成し
てよい。）によって覆われている。
【０２８４】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図３１の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、触媒ＣＶＤ等の気相成長法によりゲート
絶縁膜１１８を形成し、Ｍｏ−Ｔａ合金のスパッタリン
グ成膜及び汎用フォトリソグラフィ及びエッチング技術
によりこの上にＭＯＳＴＦＴ１、２のゲート電極１１５
を形成し、同時にＭＯＳＴＦＴ１のゲート電極に接続さ
れるゲートラインを形成する。そして、触媒ＣＶＤ等の
気相成長法によりオーバーコート膜（酸化シリコン等）
１３７を形成後、Ｍｏ−Ｔａ合金のスパッタリング成膜
及び汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ２のドレイン電極１３１及びＶddラインを
形成し、更に触媒ＣＶＤ等の気相成長法によりオーバー
コート膜（酸化シリコン／窒化シリコン積層膜等）１３
６を形成する。なお、ハロゲンランプ等でのＲＴＡ（Ra
pid Thermal Anneal）処理（例えば、約１０００℃、１
０〜３０秒）により、イオン注入したキャリア不純物を
活性化させる。
【０２８５】次いで、図３１の（２）に示すように、汎
用フォトリソグラフィ及びエッチング技術によりＭＯＳ
ＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲー
ト部の窓開けを行った後、図３１の（３）に示すよう
に、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術により、ＭＯＳＴ
ＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ
入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１の
ソースに接続される１％Ｓｉ入りＡｌからなるソースラ
インを形成する。そして、オーバーコート膜（酸化シリ
コン／フォスフィンシリケートガラス／窒化シリコン積
層膜等）１３０を形成し、汎用フォトリソグラフィ及び
エッチング技術によりＭＯＳＴＦＴ２のソース部の窓開
けを行い、ＩＴＯ等のスパッタリング及び汎用フォトリ
ソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２の
ソース部と接続した発光部の陽極１４４を形成する。
【０２８６】次いで、図３１の（４）に示すように、上
記のように有機発光層１３２等及び陰極１４１、１４２
を形成する。
【０２８７】なお、以下に述べる有機ＥＬの各層の構成
材料や形成方法は図３０の例に適用されるが、図２８の
例にも同様に適用されてよい。
【０２８８】緑色発光有機ＥＬ層に低分子化合物を用い
る場合は、ガラス基板上の陽極（ホール注入層）であ
る、電流駆動用ＭＯＳＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続した真空加熱蒸着法により
形成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、緑色発光材料であるトリス（８−ヒドロ
キシキシリノ）Ａｌ錯体（Ａｌｑ）等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０２８９】緑色画素部を形成するには、緑色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングにより陰極である電子注入層のアルミニウム：
リチウム合金を除去し、連続して電子輸送層、発光層、
ホール輸送層の低分子系化合物及びフォトレジストを酸
素プラズマエッチングで除去し、緑色画素部を形成す
る。この時に、フォトレジストの下にはアルミニウム：
リチウム合金があるので、フォトレジストがエッチング
されても問題ない。又、この時に、電子輸送層、発光
層、ホール輸送層の低分子系化合物層は、ホール注入層
のＩＴＯ透明電極よりも大きい面積とし、後工程で全面
に形成する陰極の電子注入層（マグネシウム：銀合金）
と電気的ショートしないようにする。
【０２９０】次に、青色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、青色発光材料であるＤＴＶＢｉのような
ジスチリル誘導体等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０２９１】青色画素部を形成するには、青色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、青色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
【０２９２】また、赤色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)
3（Ｐｈｅｎ））等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 銀は有機界面との接着性を増すためにマグネシウム中に
１〜１０原子％添加され、リチウムは安定化のためにア
ルミニウム中に濃度は０．５〜１％添加される。
【０２９３】赤色画素部を形成するには、赤色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、赤色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
【０２９４】陰極である電子注入層は、４ｅＶ以下の仕
事関数を有する材料で作られるのが好ましい。例えば、
１０：１（原子比）のマグネシウム：銀合金の１０〜３
０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５
〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は
有機界面との接着性を増すためにマグネシウム中に１〜
１０原子％添加され、リチウムは安定化のためにアルミ
ニウム中に濃度は０．５〜１％添加される。なお、スパ
ッタリングで成膜してもよい。
【０２９５】第４の実施の形態 本実施の形態は、本発明を電界放出型（フィールドエミ
ッション）ディスプレイ装置（ＦＥＤ：Field Emission
Display）に適用したものである。以下にその構造例と
製造例を示す。尚、ここではトップゲート型ＭＯＳＴＦ
Ｔの例であるが、上記のようにボトムゲート型又はデュ
アルゲート型ＭＯＳＴＦＴを適用してもよいことは言う
までもない。
【０２９６】＜ＦＥＤの構造例Ｉ＞図３２（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル領域１１７、ソ
ース領域１２０及びドレイン領域１２１が形成されてい
る。そして、ゲート絶縁膜１１８上にゲート電極１１
５、ソース及びドレイン領域上にソース電極１２７及び
ドレイン電極１２８が形成されている。ＭＯＳＴＦＴ１
のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電極
１２８を介して接続されていると共に、ＭＯＳＴＦＴ２
のソース電極１２７との間に絶縁膜１３６を介してキャ
パシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイン
領域１２１はそのままＦＥＤ素子のＦＥＣ（電界放出カ
ソード）にまで延設され、エミッタ領域１５２として機
能している。尚、スイッチング用ＭＯＳＴＦＴにはＬＤ
Ｄ部を形成してスイッチング特性向上を図ってもよい。
【０２９７】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン膜からなるエミッタ領域１５
２上に電界放出エミッタとなるｎ型多結晶性シリコン膜
１５３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。
【０２９８】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０２９９】この構造のＦＥＣにおいては、ゲート引き
出し電極１５０の開口下には、本発明に基づいて形成さ
れた多結晶性シリコン膜１５２上に成長されたｎ型多結
晶性シリコン膜１５３が露出し、これがそれぞれ電子１
５４を放出する薄膜の面放出型エミッタとして機能す
る。即ち、エミッタの下地となる多結晶性シリコン膜１
５２は、大粒径（グレインサイズ数１００ｎｍ以上）の
グレインからなっているため、これをシードとしてその
上にｎ型多結晶性シリコン膜１５３を触媒ＣＶＤ等によ
って成長させると、この多結晶性シリコン膜１５３はさ
らに大きな粒径で成長し、表面が電子放出にとって有利
な微細な凹凸１５８を生じるように形成されるのであ
る。
【０３００】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０３０１】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、次の（１）、
（２）の利点を得ることができ、高品質、高信頼性のフ
ィールドエミッションディスプレイ（ＦＥＤ）装置を実
現することが可能となる。
【０３０２】（１）気密容器内にあるガスがエミッタ
（電界放出カソード）１５３から放出された電子により
正イオン化されて絶縁層上にチャージアップし、この正
電荷が絶縁層下にあるＭＯＳＴＦＴに不要な反転層を形
成し、この反転層からなる不要な電流経路を介して余分
な電流が流れるために、エミッタ電流の暴走が起きる。
しかし、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を
形成してアース電位に落としているので、チャージアッ
プ防止が可能となり、エミッタ電流の暴走を防止でき
る。
【０３０３】（２）エミッタ（電界放出カソード）１５
３から放出された電子の衝突により蛍光体１５６が発光
するが、この光によりＭＯＳＴＦＴのゲートチャンネル
内に電子、正孔が発生し、リーク電流となる。しかし、
ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１が形成され
ているので、ＴＦＴへの光入射が防止され、ＴＦＴの動
作不良は生じない。
【０３０４】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図３３の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
【０３０５】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０３０６】次いで、図３３の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。尚、この時に、ＭＯＳＴＦＴ１に（１〜
５）×１０18ａｔｏｍｓ／ｃｃのドナー濃度のＬＤＤ領
域を形成してスイッチング特性を向上させてもよい。
【０３０７】次いで、図３３の（３）に示すように、エ
ミッタ領域を形成する多結晶性シリコン膜１５２をシー
ドに、モノシランとＰＨ3等のドーパントを適量比率
（例えば１０20ａｔｏｍｓ／ｃｃ）混合した触媒ＣＶＤ
又はバイアス触媒ＣＶＤ等により、表面に微細凹凸１５
８を有するｎ型多結晶性シリコン膜１５３を１〜５μｍ
厚にエミッタ領域に形成し、同時に他の酸化シリコン膜
１５９及びガラス基板１１１上にはｎ型アモルファスシ
リコン膜１６０を１〜５μｍ厚に形成する。
【０３０８】次いで、図３３の（４）に示すように、上
述した触媒ＡＨＡ処理時の水素系活性種（活性化水素イ
オン等）により、アモルファスシリコン膜１６０をエッ
チング除去し、酸化シリコン膜１５９のエッチング除去
後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリコン
膜）１１８を形成する。
【０３０９】次いで、図３４の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ハロゲンランプ等によるＲＴＡ（Rapid Ther
mal Anneal）処理でドーピングされたｎ型及びｐ型不純
物を活性化させ、ＭＯＳＴＦＴ２のソース部窓開け後に
スパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属
でＭＯＳＴＦＴ２のソース電極１２７及びアースライン
を形成する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によ
りオーバーコート膜（酸化シリコン／窒化シリコン積層
膜等）１３６を形成する。
【０３１０】次いで、図３４の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。こ
の後に、フォーミングガス中で４００℃、３０分の水素
化及びシンター処理する。
【０３１１】次いで、図３４の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜等）１３０を形成した
後、ＧＮＤラインの窓開けし、図３４の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１５３を露出させ、上述した
プラズマ又は触媒ＡＨＡ処理の水素系活性種（活性化水
素イオン等）でクリーニングする。
【０３１２】従来のフィールドエミッションディスプレ
イ（ＦＥＤ）装置は、単純マトリックスとアクティブマ
トリックス駆動に大別され、電界放出電子源（Field Em
itter）には、スピント型モリブデンエミッタ、コーン
型シリコンエミッタ、ＭＩＭトンネルエミッタ、ポーラ
スシリコンエミッタ、ダイヤモンドエミッタ、表面伝導
エミッタなどがあり、いずれも平面基板上にエミッタを
集積することができる。単純マトリックス駆動は、ＸＹ
マトリックスに配列したフィールドエミッタアレイを１
画素として使用し、画素ごとに放出量を制御して画像表
示を行う。又、アクティブマトリックス駆動は、ＭＯＳ
ＴＦＴのドレイン部に形成されたエミッタの放出電流を
制御ゲートによってコントロールする。これは、作製プ
ロセスが通常のシリコンＬＳＩとコンパチブルなので、
フィールドエミッションディスプレイ周辺に複雑な処理
回路を作りつけることが容易である。しかし、シリコン
単結晶基板を用いるために、基板コストが高く、ウエー
ハサイズ以上の大面積化が困難である。そして、カソー
ド電極表面に減圧ＣＶＤ等により導電性の多結晶シリコ
ン膜と、その表面にプラズマＣＶＤ等により結晶性ダイ
ヤモンド膜からなるエミッタの製造が提案されている
が、減圧ＣＶＤ時の成膜温度が６３０℃と高く、ガラス
基板を採用できないので、コストダウンが難しい。そし
て、その減圧ＣＶＤによる多結晶シリコン膜は粒径が小
さく、その上の結晶性ダイヤモンド膜も粒径が小さく、
エミッタの特性が良くない。更に、プラズマＣＶＤで
は、反応エネルギーが不足しているので、良い結晶性ダ
イヤモンド膜は得にくい。又、透明電極又はＡｌ、Ｔ
ｉ、Ｃｒ等の金属のカソード電極と導電性の多結晶シリ
コン膜との接合性が悪いので、良好な電子放出特性は得
られない。
【０３１３】これに対し、本発明に基づいて形成された
大粒径多結晶性シリコン膜は、ガラス等の基板上に形成
可能であって、電流駆動用ＴＦＴのドレインとつながっ
たエミッタ領域の大粒径多結晶性シリコン膜であり、こ
れをシードに触媒ＣＶＤなどにより、ｎ型（又はｎ
+型）の大粒径多結晶性シリコン膜（これは単結晶性シ
リコン膜として成長させることもできる。）（又は後述
の多結晶性ダイヤモンド膜）のエミッタを形成し、その
後に連続して触媒ＡＨＡ処理などによりアモルファス構
造のシリコン膜又はアモルファス構造のダイヤモンド膜
（ＤＬＣ：DiamondLike Carbonとも言う。）を還元エッ
チングして表面に無数の凹凸形状を有する高結晶化率／
大粒径のエミッタを形成するので、電子放出効率の高い
エミッタを形成でき、またドレインとエミッタの接合性
が良好であり、高効率のエミッタ特性が可能となる。こ
うして、上記した従来の問題点を解消することができる
（以下、同様）。
【０３１４】また、１つの画素表示部のエミッタ領域を
複数に分割し、それぞれにスイッチング素子のＭＯＳＴ
ＦＴを接続すれば、たとえ１つのＭＯＳＴＦＴが故障し
ても、他のＭＯＳＴＦＴが動作するので、１つの画素表
示部は必ず電子放出する構成となり、高品質で歩留が高
く、コストダウンできる（以下、同様）。又、これらの
ＭＯＳＴＦＴにおいて電気的オープン不良のＭＯＳＴＦ
Ｔは問題ないが、電気的ショートしたＭＯＳＴＦＴはレ
ーザーリペアで分離するのが一般的な歩留向上対策であ
るが、本発明に基づく上記構成はそれに対応できるの
で、高品質で歩留が高く、コストダウンできる（以下、
同様）。
【０３１５】＜ＦＥＤの構造例II＞図３５（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル領域１１７、ソース領域１２０及びドレイ
ン領域１２１が形成されている。そして、ゲート絶縁膜
１１８上にゲート電極１１５、ソース及びドレイン領域
上にソース電極１２７及びドレイン電極１２８が形成さ
れている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２
のゲートとはドレイン電極１２８を介して接続されてい
ると共に、ＭＯＳＴＦＴ２のソース電極１２７との間に
絶縁膜１３６を介してキャパシタＣが形成され、かつ、
ＭＯＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ
素子のＦＥＣ（電界放出カソード）にまで延設され、エ
ミッタ領域１５２として機能している。尚、スイッチン
グ用ＭＯＳＴＦＴ１にＬＤＤ部を形成することによりス
イッチング特性向上を図ってもよい。
【０３１６】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶シリコン膜からなるエミッタ領域１５２
上に電界放出エミッタとなるｎ型多結晶性ダイヤモンド
膜１６３が形成され、更にｍ×ｎ個の各エミッタに区画
するための開口を有するように、絶縁膜１１８、１３
７、１３６及び１３０がパターニングされ、この上面に
はゲート引き出し電極１５０が被着されている。
【０３１７】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０３１８】この構造のＦＥＣは、ゲート引き出し電極
１５０の開口下には、本発明に基づいて形成された多結
晶性シリコン膜１５２上に成長されたｎ型多結晶性ダイ
ヤモンド膜１６３が露出し、これがそれぞれ電子１５４
を放出する薄膜の面放出型のエミッタとして機能する。
即ち、エミッタの下地となる多結晶性シリコン膜１５２
は、大粒径（グレインサイズ数１００ｎｍ以上）のグレ
インからなっているため、これをシードとしてその上に
ｎ型多結晶性ダイヤモンド膜１６３を触媒ＣＶＤ等によ
って成長させると、この多結晶性ダイヤモンド膜１６３
はやはり大粒径で成長し、表面が電子放出にとって有利
な微細な凹凸１６８を生じるように形成されるのであ
る。
【０３１９】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０３２０】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、上述したと同様
に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成
してアース電位に落とし、チャージアップ防止が可能と
なり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴ
ＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているの
で、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴ
の動作不良は生じない。このために高品質、高信頼性の
フィールドエミッションディスプレイ（ＦＥＤ）装置を
実現することが可能となる。
【０３２１】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図３６の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
【０３２２】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０３２３】次いで、図３６の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
【０３２４】次いで、図３６の（３）に示すように、エ
ミッタ領域を形成する多結晶性シリコン膜１５２をシー
ドに、モノシランとメタン（ＣＨ4）及びｎ型ドーパン
トを適量比率混合し、触媒ＣＶＤ又はバイアス触媒ＣＶ
Ｄ等により、表面に微細凹凸１６８を有するｎ+型多結
晶性ダイヤモンド膜１６３をエミッタ領域に形成し、同
時に他の酸化シリコン膜１５９及びガラス基板１１１上
にはｎ+型アモルファスダイヤモンド膜１７０を形成す
る。例えば、触媒ＣＶＤ等により大粒径多結晶性シリコ
ン膜１５２をシードにｎ+型結晶性ダイヤモンド膜のエ
ミッタ領域１６３を形成するが、この際、メタン（ＣＨ
4）にｎ型不純物ガス（燐はホスフィン（ＰＨ3）、ひ素
はアルシン（ＡｓＨ3）、アンチモンはスチビン（Ｓｂ
Ｈ3）など）、例えばホスフィン（ＰＨ3）を適量添加し
て５×１０20〜１×１０21ａｔｏｍｓ／ｃｃ程度のｎ+
型多結晶性ダイヤモンド膜（１０００〜５０００ｎｍ
厚）１６３を形成する。このときに、他の保護用酸化シ
リコン膜上にはｎ+型アモルファスダイヤモンド膜１７
０が形成されるが、このアモルファスダイヤモンド膜は
ＤＬＣ膜（Diamond Like Carbon）ともいわれる。
【０３２５】次いで、図３６の（４）に示すように、上
述した触媒ＡＨＡ処理時の水素系活性種（活性化水素イ
オン等）により、アモルファスダイヤモンド膜１７０を
エッチング除去し、酸化シリコン膜１５９のエッチング
除去後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリコ
ン膜等）１１８を形成する。この場合、触媒ＡＨＡ処理
により、高温の水素分子／水素原子／活性化水素イオン
等によりアモルファスダイヤモンド膜を還元エッチング
し、同時にエミッタ領域に形成されたｎ+型多結晶性ダ
イヤモンド膜１６３のアモルファス成分を還元エッチン
グして、高結晶化率のｎ+型多結晶性ダイヤモンド膜１
６３を形成する。この還元エッチング作用により、表面
に無数の凹凸形状が形成されたｎ+型多結晶性ダイヤモ
ンド膜のエミッタ領域１６３が形成される。これによ
り、他の保護用酸化シリコン膜上のｎ+型アモルファス
ダイヤモンド膜も還元エッチングされ、除去される。な
お、上記の触媒ＣＶＤ及びＡＨＡ処理は連続作業で行う
方が、コンタミ防止と生産性の面で望ましい。
【０３２６】次いで、図３７の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ハロゲンランプによるＲＴＡ（Rapid Therma
l Anneal）処理でドーピングされたｎ型及びｐ型不純物
を活性化した後に、ＭＯＳＴＦＴ２のソース部窓開け後
にスパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金
属でＭＯＳＴＦＴ２のソース電極１２７及びアースライ
ンを形成する。更に、プラズマＣＶＤ、触媒ＣＶＤ等に
よりオーバーコート膜（酸化シリコン／窒化シリコン積
層膜等）１３６を形成する。
【０３２７】次いで、図３７の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
【０３２８】次いで、図３７の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜等）１３０を形成した
後、ＧＮＤラインの窓開けした後に、フォーミングガス
中で４００℃、３０分の水素化及びシンター処理する。
そして図３７の（８）に示すように、ゲート引き出し電
極１５０や金属遮蔽膜１５１をＮｂ蒸着後のエッチング
で形成し、更に電界放出カソード部を窓開けしてエミッ
タ１６３を露出させ、上述の触媒ＡＨＡ処理の活性化水
素イオン等でクリーニングする。即ち、汎用フォトリソ
グラフィ及びエッチング技術により、チタン／モリブデ
ン（Ｔｉ／Ｍｏ）膜又はニオブ（Ｎｂ）膜を酸系エッチ
ング液でのウエットエッチングし、酸化シリコン膜及び
ＰＳＧ膜はフッ酸系エッチング液でのウエットエッチン
グ、窒化シリコン膜はＣＦ4等のプラズマエッチングで
除去する。また、電界放出カソード（エミッタ）部の多
結晶性ダイヤモンド膜１６３を触媒ＡＨＡ処理してクリ
ーニングし、膜表面の微細な凹凸部に付着した有機汚
れ、水分、酸素／窒素／炭酸ガス等を触媒ＡＨＡ処理の
高温の水素分子／水素原子／活性化水素イオン等で除去
し、電子放出効率を高める。
【０３２９】なお、上記において、多結晶性ダイヤモン
ド膜１６３を成膜する際、使用する原料ガスとしての炭
素含有化合物は、例えば １）メタン、エタン、プロパン、ブタン等のパラフィン
系炭化水素 ２）アセチレン、アリレン系のアセチレン系炭化水素 ３）エチレン、プロピレン、ブチレン等のオレフィン系
炭化水素 ４）ブタジエン等のジオレフィン系炭化水素 ５）シクロプロパン、シクロブタン、シクロペンタン、
シクロヘキサン等の脂環式炭化水素 ６）シクロブタジエン、ベンゼン、トルエン、キシレ
ン、ナフタリン等の芳香族炭化水素 ７）アセトン、ジエチルケトン、ベンゾフェノン等のケ
トン類 ８）メタノール、エタノール等のアルコール類 ９）トリメチルアミン、トリエチルアミン等のアミン類 １０）グラファイト、石炭、コークス等の炭素原子のみ
からなる物質であってよく、これらは、１種を単独で用
いることもできるし、２種以上を併用することもでき
る。
【０３３０】また、使用可能な不活性ガスは、例えばア
ルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラ
ドンである。ドーパントとしては、例えばホウ素、リチ
ウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリ
ウム等を含む化合物又は単体が使用可能であり、そのド
ーピング量は１０20ａｔｏｍｓ／ｃｃであってよい。
【０３３１】第５の実施の形態 本実施の形態は、本発明を光電変換装置としての太陽電
池に適用したものである。以下にその製造例を示す。
【０３３２】まず、図３８の（１）に示すように、ステ
ンレス等の金属基板１１１上に、プラズマＣＶＤ、触媒
ＣＶＤ等により、ｎ型の低級結晶性シリコン膜７Ａを１
００〜２００ｎｍ厚に形成する。この場合、モノシラン
にＰＨ3等のｎ型ドーパントを適量混入して１×１０19
〜１×１０20ａｔｏｍｓ／ｃｃ含有させる。
【０３３３】連続して、プラズマＣＶＤ、触媒ＣＶＤ等
により、ｉ型の低級結晶性シリコン膜１８０Ａを２〜５
μｍ厚に積層形成する。連続して、プラズマＣＶＤ、触
媒ＣＶＤ等により、ｐ型の低級結晶性シリコン膜１８１
Ａを１００〜２００ｎｍ厚に形成する。この場合、モノ
シランにＢ2Ｈ6等のｐ型ドーパントを適量混入して１×
１０19〜１×１０20ａｔｏｍｓ／ｃｃ含有させる。
【０３３４】次いで、図３８の（２）に示すように、プ
ラズマＣＶＤ、触媒ＣＶＤ等により、カバー用絶縁膜２
３５（酸化シリコン膜、窒化シリコン膜、酸窒化シリコ
ン膜、酸化シリコン／窒化シリコン積層膜等）を５０〜
１００ｎｍ厚に形成する。
【０３３５】そして、この状態で、集光ランプアニール
のランプ光照射２１０によるアニールにより、低級結晶
性シリコン膜７Ａ、１８０Ａ、１８１Ａの全体を多結晶
性シリコン膜７、１８０、１８１に改質させると同時
に、各膜中の不純物を活性化させる。
【０３３６】次いで、図３８の（３）に示すように、カ
バー用絶縁膜２３５を除去してフォーミングガス中、４
００℃、１ｈの水素化処理する。そして、全面に透明電
極（ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zin
c Oxide）等）１８２を１００〜１５０ｎｍ厚に形成
し、この上にメタルマスクを用いて、所定領域に銀等の
くし型電極１８３を１００〜１５０ｎｍ厚に形成する。
【０３３７】本実施の形態による太陽電池は、本発明に
基づく大粒径の多結晶性シリコン膜によって、高移動度
で変換効率の大きい光電変換薄膜を形成でき、良好な表
面テクスチャ構造と裏面テクスチャ構造が形成されるの
で、光封じ込め効果が高く、変換効率の大きい光電変換
薄膜を形成できる。これはまた、太陽電池に限らず、電
子写真用の感光体ドラム等の薄膜光電変換装置にも有利
に利用することができる。
【０３３８】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々変形が可能である。
【０３３９】例えば、上述した触媒ＣＶＤ、プラズマＣ
ＶＤ等の気相成長法及び集光ランプアニールの繰り返し
回数、ランプ光照射時間、基板温度などの各条件は種々
変更してよいし、用いる基板等の材質も上述したものに
限定されることはない。
【０３４０】また、本発明は、表示部等の内部回路や周
辺駆動回路及び映像信号処理回路及びメモリー等のＭＯ
ＳＴＦＴに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス（容
量）、配線、インダクタンスなどの受動領域を本発明に
よる多結晶性半導体膜又は単結晶性半導体膜で形成する
ことも可能である。
【０３４１】
【発明の作用効果】本発明は上述したように、基体上に
低級結晶性半導体薄膜を形成し、この低級結晶性半導体
薄膜に集光ランプアニールを施して、溶融又は半溶融又
は非溶融状態の加熱と冷却により前記低級結晶性半導体
薄膜の結晶化を促進して、多結晶性又は単結晶性半導体
薄膜を形成しているので、次の（１）〜（１０）に示す
顕著な作用効果が得られる。
【０３４２】（１）超高圧水銀ランプ等の集光ランプの
ランプ光を任意の形状に集光整形して照射して、アモル
ファスシリコン膜等の低級結晶性半導体薄膜を溶融又は
半溶融状態に加熱し或いは非溶融状態で加熱し、冷却さ
せて結晶化する、いわゆる集光ランプアニールにより、
高い照射エネルギーを低級結晶性半導体薄膜に与え、こ
れを溶融又は半溶融状態に加熱し或いは非溶融状態で加
熱し、冷却することにより、大粒径の高キャリア移動
度、高品質の多結晶性シリコン膜等の多結晶性又は単結
晶性半導体薄膜が得られ、生産性が大幅に向上し、大幅
なコストダウンが可能となる。
【０３４３】（２）集光ランプアニールは、上記溶融帯
を移動させながら行う、いわゆる帯精製法により、結晶
化助長のために予め添加され、その役割を終えたＮｉ等
の触媒元素やその他の不純物元素が高温の溶融帯に偏析
するので、容易に除去でき、膜中に残存することがない
ため、大粒径での高キャリア移動度、高品質の多結晶性
半導体薄膜が得られ易い。さらに、このときに、複数の
ランプ光照射により連続して溶融帯と冷却部を繰り返
す、いわゆる多重帯精製法により、さらなる大粒径、高
品質の多結晶性半導体薄膜が得られる。この高純度化に
より、半導体特性が損なわれることがなくなり、作製す
る素子の安定性、信頼性が向上する。そして、集光ラン
プアニールでの帯精製法又は多重帯精製法という簡単な
プロセスにより、結晶化助長の役割が終わった触媒元素
やその他の元素が効率良く除去されるので、工数削減に
よるコストダウンが可能となる。
【０３４４】（３）集光ランプスキャニング方向に多結
晶性シリコン等の結晶粒が揃うので、この方向にＴＦＴ
を形成することにより、結晶粒界の不整及びストレスが
低減し、高移動度の多結晶性シリコン膜等を形成でき
る。
【０３４５】（４）集光ランプアニールの帯精製法又は
多重帯精製法により結晶化させた多結晶性シリコン等の
膜上に低級結晶性シリコン等の膜を積層し、再度この集
光ランプアニールで結晶化する方法を繰り返すことによ
り、μｍ単位の厚みで大粒径での高キャリア移動度、高
品質の多結晶性シリコン膜等を積層形成できる。これに
より、ＭＯＳＬＳＩのみならず、高性能、高品質のバイ
ポーラＬＳＩ、ＣＭＯＳセンサ、ＣＣＤエリア／リニア
センサ、太陽電池等も形成できる。
【０３４６】（５）集光ランプのランプ光は、紫外線又
は赤外線ランプ等であれ、連続した光を線状、長方形状
又は正方形状に集光整形して、照射することが容易であ
り、光ビーム径及びスキャニングピッチなどを自由に設
定でき、照射強度、つまり溶融効率及びスループット向
上でのコストダウンが図れる。
【０３４７】（６）集光ランプアニール装置のランプ
は、その波長、照射強度、照射時間等のコントロールが
容易であり、しかも基板又はランプを任意の速度で移動
させて加熱溶融及び冷却速度をコントロールすることに
より、任意の結晶粒と任意の純度の多結晶性シリコン膜
等が得られる。
【０３４８】（７）集光ランプアニール装置のランプは
エキシマレーザーアニール装置のエキシマレーザー発振
器に比べてはるかに安価であるので、大幅なコストダウ
ンが可能である。
【０３４９】（８）集光ランプアニール処理、特に超高
圧水銀ランプの集光ランプアニールでは、例えばＸｅＣ
ｌ（波長３０８ｎｍ）エキシマレーザーと同じ波長を連
続照射できるので、照射面のエネルギー分布のばらつ
き、得られた結晶化半導体膜のばらつき、ＴＦＴごとの
素子特性のばらつきが少なく、高いスループットでの高
生産性によるコストダウンが可能である。
【０３５０】（９）集光ランプアニールでは低温（２０
０〜４００℃）で適用できるので、安価であって大型化
が容易な低歪点ガラスや耐熱性樹脂を採用でき、軽量化
とコストダウンを図れる。
【０３５１】（１０）トップゲート型のみならず、ボト
ムゲート型、デュアルゲート型ＭＯＳＴＦＴでも、高い
キャリア移動度の多結晶性半導体膜又は単結晶性半導体
膜等が得られるために、この高性能の半導体膜を使用し
た高速、高電流密度の半導体装置、電気光学装置、更に
は高効率の太陽電池等の製造が可能となる。例えば、シ
リコン半導体装置、シリコン半導体集積回路装置、シリ
コン−ゲルマニウム半導体装置、シリコン−ゲルマニウ
ム半導体集積回路装置、炭化ケイ素半導体装置、炭化ケ
イ素半導体集積回路装置、化合物半導体（ＧａＡｓ等）
装置、化合物半導体（ＧａＡｓ等）集積回路装置、多結
晶性ダイヤモンド半導体装置、多結晶性ダイヤモンド半
導体集積回路装置、液晶表示装置、エレクトロルミネセ
ンス（有機／無機）表示装置、フィールドエミッション
ディスプレイ（ＦＥＤ）装置、発光ポリマー表示装置、
発光ダイオード表示装置、光センサー装置、ＣＣＤエリ
ア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池
装置等が製造可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＭＯＳＴＦＴ
の製造プロセスを工程順に示す断面図である。
【図２】同、製造プロセスを工程順に示す断面図であ
る。
【図３】同、製造プロセスを工程順に示す断面図であ
る。
【図４】同、製造プロセスを工程順に示す断面図であ
る。
【図５】同、製造に用いる触媒ＣＶＤ用の装置の一状態
での概略断面図である。
【図６】同、装置の他の状態での概略断面図である。
【図７】同、集光ランプアニール用の装置の要部概略断
面図及び平面図である。
【図８】同、集光ランプアニール用の装置の要部概略断
面図及び平面図である。
【図９】同、クラスタ方式のＭＯＳＴＦＴの製造装置の
概略図である。
【図１０】同、インライン方式のＭＯＳＴＦＴの製造装
置の概略図である。
【図１１】同、クラスタ方式のＭＯＳＴＦＴの製造装置
の他例の概略図である。
【図１２】同、集光ランプアニール時の他の形態を示す
概略断面図である。
【図１３】同、集光ランプアニール用の装置の他例の概
略断面図である。
【図１４】同、集光ランプアニール用の装置の他例の概
略断面図である。
【図１５】同、集光ランプアニール用の装置の他例の概
略断面図である。
【図１６】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。
【図１７】同、製造プロセスを工程順に示す断面図であ
る。
【図１８】同、製造プロセスを工程順に示す断面図であ
る。
【図１９】同、ＬＣＤの全体の概略レイアウトを示す斜
視図である。
【図２０】同、ＬＣＤの等価回路図である。
【図２１】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。
【図２２】同、製造プロセスを工程順に示す断面図であ
る。
【図２３】同、ＬＣＤのＭＯＳＴＦＴを各種示す断面図
である。
【図２４】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。
【図２５】同、グラフォエピタキシャル成長を説明する
ための概略図である。
【図２６】同、各種段差形状を示す概略断面図である。
【図２７】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。
【図２８】本発明の第３の実施の形態による有機ＥＬ表
示装置の要部の等価回路図（Ａ）、同要部の拡大断面図
（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
【図２９】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
【図３０】同、他の有機ＥＬ表示装置の要部の等価回路
図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部
の断面図（Ｃ）である。
【図３１】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
【図３２】本発明の第４の実施の形態によるＦＥＤの要
部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び
同要部の概略平面図（Ｃ）である。
【図３３】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
【図３４】同、製造プロセスを工程順に示す断面図であ
る。
【図３５】同、他のＦＥＤの要部の等価回路図（Ａ）、
同要部の拡大断面図（Ｂ）及び同要部の概略平面図
（Ｃ）である。
【図３６】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
【図３７】同、製造プロセスを工程順に示す断面図であ
る。
【図３８】本発明の第５の実施の形態による太陽電池の
製造プロセスを工程順に示す断面図である。
【符号の説明】
１、６１、９８、１１１、１５７…基板、７、６７…多
結晶性又は単結晶性シリコン膜、７Ａ、６７Ａ…低級結
晶性シリコン膜、７Ｂ…シリコン溶融帯（又は半溶融
帯）、１４、６７、１１７…チャンネル、１５、７５、
１０２、１０５、１１５…ゲート電極、８、６８、１０
３、１０４、１０６、１１８…ゲート絶縁膜、２０、２
１、８０、８１、１２０、１２１…ｎ+型ソース又はド
レイン領域、２４、２５、８４、８５…ｐ+型ソース又
はドレイン領域、２７、２８、８６、９２、１３０、１
３６、１３７…絶縁膜、２９、３０、８７、８８、８
９、９０、９１、９３、９７、１２７、１２８、１３１
…電極、４０…原料ガス、４２…シャワーヘッド、４４
…成膜室、４５…サセプタ、４６…触媒体、４７…シャ
ッター、４８…触媒体電源、９４、９６…配向膜、９５
…液晶、９９…カラーフィルタ層、１００…保護膜、１
００’、１４０…ブラックマスク層、１３２、１３３…
有機発光層、１３４、１３５、１４４…陽極、１３８、
１４１、１４２、１７１…陰極、１５０…ゲート電極
（ゲートライン）、１５１…遮蔽膜、１５２…エミッ
タ、１５３…ｎ型多結晶性シリコン膜、１５５…バック
メタル、１５６…蛍光体、１５８、１６８…微細凹凸、
１６３…ｎ型多結晶性ダイヤモンド膜、１８０…ｉ型多
結晶性シリコン膜、１８１…ｐ型多結晶性シリコン膜、
１８２…透明電極、１８３…くし型電極、２０１…集光
部材、２０３…超高圧水銀ランプ等、２０４…集光反射
部材、２０５…熱風、２０６…ノズル、２０７…赤外線
ランプ、２１０…ランプ光照射、２２３…段差、２２４
…結晶性サファイア膜、２３１…磁極、２３２…電磁
石、２３３…電源、２３４…電極、２３５…絶縁膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６２７Ｚ ５Ｆ１１０ 21/336 ６２７Ｇ 31/04 31/04 Ｘ Ｆターム(参考） 2H092 GA59 JA25 JA26 JA46 JB08 JB51 JB53 KA03 KA04 MA07 MA08 MA13 MA17 MA26 MA27 MA29 PA01 4K030 AA06 AA17 BA08 BA09 BA25 BA27 BA29 BA30 BA37 BB04 CA04 DA09 FA17 LA15 5C094 AA07 AA08 AA13 AA22 AA25 AA43 AA44 AA48 BA23 BA27 BA32 BA34 BA43 CA19 CA24 DA09 DA13 DB01 DB04 EA04 EA05 EA10 EB02 FA01 FA02 FB01 FB02 FB12 FB14 FB15 GB10 JA20 5F051 AA03 CB12 CB25 CB30 FA04 GA02 5F052 AA18 AA24 DA01 DA02 DA03 DA05 DA10 DB01 DB02 DB03 DB07 DB09 EA01 EA03 EA16 FA06 FA13 FA19 FA22 GC06 HA03 JA01 JA04 JA06 JA07 JA09 5F110 BB02 BB04 BB10 CC02 CC07 DD02 DD03 DD13 DD14 DD17 DD21 EE06 EE09 EE30 EE44 EE45 FF02 FF03 FF09 FF22 FF29 GG01 GG02 GG03 GG04 GG13 GG25 GG32 GG44 GG45 GG51 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL06 HL23 HL24 HM15 NN03 NN04 NN23 NN24 NN25 PP02 PP27 PP34 QQ28

Claims (66)

    【特許請求の範囲】
  1. 【請求項１】 基体上に多結晶性又は単結晶性半導体薄
    膜を形成するに際し、 前記基体上に低級結晶性半導体薄膜を形成する第１工程
    と、 前記低級結晶性半導体薄膜に集光ランプアニールを施し
    て、溶融又は半溶融又は非溶融状態の加熱と冷却により
    前記低級結晶性半導体薄膜の結晶化を促進する第２工程
    とを有する、半導体薄膜の形成方法。
  2. 【請求項２】 基体上に多結晶性又は単結晶性半導体薄
    膜を有する半導体装置を製造するに際し、 前記基体上に低級結晶性半導体薄膜を形成する第１工程
    と、 前記低級結晶性半導体薄膜に集光ランプアニールを施し
    て、溶融又は半溶融又は非溶融状態の加熱と冷却により
    前記低級結晶性半導体薄膜の結晶化を促進する第２工程
    とを有する、半導体装置の製造方法。
  3. 【請求項３】 前記第１工程と前記第２工程とを繰り返
    す、請求項１又は２に記載した方法。
  4. 【請求項４】 集光ランプの出射光を前記基体に対し相
    対的に走査して照射する帯精製法、又は複数の集光ラン
    プの出射光を相前後して前記基体に対し相対的に走査す
    る多重帯精製法によって前記集光ランプアニールを行
    う、請求項１又は２に記載した方法。
  5. 【請求項５】 前記基体又は前記集光ランプの出射光を
    位置固定しながら前記集光ランプの出射光又は前記基体
    を移動させる、請求項４に記載した方法。
  6. 【請求項６】 集光ランプの出射光を紫外光線と可視光
    線及び赤外光線とに分離し、これら可視光線及び赤外光
    線を前記紫外光線よりも前方位置に存在するように、前
    記基体に対し前記可視光線及び赤外光線と前記紫外光線
    とを順次照射する、請求項１又は２に記載した方法。
  7. 【請求項７】 前記集光ランプアニール時に前記基体の
    上又は下又は両方からに熱風を吹き付ける、請求項１又
    は２に記載した方法。
  8. 【請求項８】 前記低級結晶性半導体薄膜に触媒元素の
    少なくとも１種を適量含有させ、この状態で前記第２工
    程を行う、請求項１又は２に記載した方法。
  9. 【請求項９】 前記集光ランプアニールによって前記低
    級結晶性半導体薄膜を大粒径の多結晶性半導体薄膜に改
    質させる、請求項１又は２に記載した方法。
  10. 【請求項１０】 前記基体において所定の素子形成予定
    領域に所定形状及び寸法の段差付き凹部を形成し、この
    凹部を含む前記基体上に、触媒元素の少なくとも１種を
    含有するか或いは含有しない前記低級結晶性半導体薄膜
    を形成した後、前記集光ランプアニールによって前記段
    差の底辺角部をシードにグラフォエピタキシャル成長さ
    せて前記低級結晶性半導体薄膜を単結晶性半導体薄膜に
    改質させる、請求項１又は２に記載した方法。
  11. 【請求項１１】 前記基体において所定の素子形成予定
    領域に単結晶半導体と格子整合の良い結晶性サファイア
    等の物質層を形成し、この物質層上に、触媒元素の少な
    くとも１種を含有するか或いは含有しない前記低級結晶
    性半導体薄膜を形成した後、前記集光ランプアニールに
    よって前記物質層をシードにヘテロエピタキシャル成長
    させて前記低級結晶性半導体薄膜を単結晶性半導体薄膜
    に改質させる、請求項１又は２に記載した方法。
  12. 【請求項１２】 前記第１工程と前記第２工程とを少な
    くともこれら両工程の一体化装置によって連続的に若し
    くは順次行う、請求項１又は２に記載した方法。
  13. 【請求項１３】 前記集光ランプアニールを再び行う前
    に、前記多結晶性半導体薄膜に対し水素又は水素含有ガ
    スのプラズマ放電又は触媒反応で生成した水素系活性種
    を作用させて、前記多結晶性半導体薄膜の表面クリーニ
    ング及び／又は低級酸化被膜の除去を行い、しかる後に
    前記低級結晶性半導体薄膜の形成後に前記集光ランプア
    ニールを行う、請求項３に記載した方法。
  14. 【請求項１４】 前記集光ランプアニールを減圧水素中
    又は減圧水素含有ガス中又は真空中又は空気中又は大気
    圧窒素中で行う、請求項１又は２に記載した方法。
  15. 【請求項１５】 前記集光ランプアニール時に前記基体
    をその歪点以下の温度に加熱する、請求項１又は２に記
    載した方法。
  16. 【請求項１６】 前記低級結晶性半導体薄膜上に保護用
    絶縁膜を形成し、この状態で空気中又は大気圧窒素中で
    前記集光ランプアニールを行う、請求項１又は２に記載
    した方法。
  17. 【請求項１７】 前記基体上に形成された前記低級結晶
    性半導体薄膜に対し、又は保護用絶縁膜を被覆して、前
    記低級結晶性半導体薄膜のランプ光照射で前記集光ラン
    プアニールを行うに際し、その上面から又は下面から又
    は上面と下面から同時に前記ランプ光照射（但し、上面
    以外の場合は、基体は透明（４００ｎｍ以下の波長の光
    も透過すること。））を行う、請求項１又は２に記載し
    た方法。
  18. 【請求項１８】 前記低級結晶性半導体薄膜、又は前記
    保護用絶縁膜を被覆した前記低級結晶性半導体薄膜はア
    イランド化されたものである、請求項１７に記載した方
    法。
  19. 【請求項１９】 大気圧窒素中又は空気中で前記ランプ
    光照射を行う、請求項１７に記載した方法。
  20. 【請求項２０】 減圧水素ガス中又は減圧水素含有ガス
    中又は真空中で前記ランプ光照射を行う、請求項１７に
    記載した方法。
  21. 【請求項２１】 磁場及び／又は電場の作用下で前記集
    光ランプアニールを行う、請求項１又は２に記載した方
    法。
  22. 【請求項２２】 前記低級結晶性半導体薄膜がアモルフ
    ァスシリコン膜、微結晶シリコン含有アモルファスシリ
    コン膜、微結晶シリコン（アモルファスシリコン含有微
    結晶シリコン）膜、アモルファスシリコン及び微結晶シ
    リコン含有多結晶シリコン膜、アモルファスゲルマニウ
    ム膜、微結晶ゲルマニウム含有アモルファスゲルマニウ
    ム膜、微結晶ゲルマニウム（アモルファスゲルマニウム
    含有微結晶ゲルマニウム）膜、アモルファスゲルマニウ
    ム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、
    ＳｉxＧｅ1-x（０＜ｘ＜１）で示されるアモルファスシ
    リコンゲルマニウム膜、アモルファスカーボン膜、微結
    晶カーボン含有アモルファスカーボン膜、微結晶カーボ
    ン（アモルファスカーボン含有微結晶カーボン）膜、ア
    モルファスカーボン及び微結晶カーボン含有多結晶カー
    ボン膜、ＳｉxＣ1 -x（０＜ｘ＜１）で示されるアモルフ
    ァスシリコンカーボン膜、又はＧａxＡｓ1 -x（０＜ｘ＜
    １）で示されるアモルファスガリウムヒ素膜からなる、
    請求項１又は２に記載した方法。
  23. 【請求項２３】 前記多結晶性又は単結晶性半導体薄膜
    によって、薄膜絶縁ゲート型電界効果トランジスタのチ
    ャンネル、ソース及びドレイン領域、又はダイオード、
    配線、抵抗、容量又は電子放出体等を形成する、請求項
    １又は２に記載した方法。
  24. 【請求項２４】 前記チャンネル、ソース及びドレイン
    領域、ダイオード、抵抗、容量、配線、電子放出体等の
    形成のために前記低級結晶性半導体薄膜をパターニング
    （アイランド化）した後に、前記集光ランプアニールを
    行う、請求項２３に記載した方法。
  25. 【請求項２５】 シリコン半導体装置、シリコン半導体
    集積回路装置、シリコン−ゲルマニウム半導体装置、シ
    リコン−ゲルマニウム半導体集積回路装置、化合物半導
    体装置、化合物半導体集積回路装置、炭化ケイ素半導体
    装置、炭化ケイ素半導体集積回路装置、多結晶性ダイヤ
    モンド半導体装置、多結晶性ダイヤモンド半導体集積回
    路装置、液晶表示装置、有機又は無機エレクトロルミネ
    センス（ＥＬ）表示装置、フィールドエミッションディ
    スプレイ（ＦＥＤ）装置、発光ポリマー表示装置、発光
    ダイオード表示装置、ＣＣＤエリア／リニアセンサ装
    置、ＣＭＯＳセンサ装置、太陽電池装置用の薄膜を製造
    する、請求項１又は２に記載した方法。
  26. 【請求項２６】 内部回路及び周辺回路を有する半導体
    装置、電気光学表示装置、固体撮像装置等の製造に際
    し、これらの回路の少なくとも一方を構成する薄膜絶縁
    ゲート型電界効果トランジスタのチャンネル、ソース及
    びドレイン領域を前記多結晶性又は単結晶性半導体薄膜
    によって形成する、請求項２５に記載した方法。
  27. 【請求項２７】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
    界効果トランジスタのドレイン又はソースと接続された
    陰極又は陽極を有する、請求項２６に記載した方法。
  28. 【請求項２８】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタ及びダイオードを含む能動素子上も前記陰極が覆
    い、或いは前記各色用の有機又は無機エレクトロルミネ
    センス層の各層上及び各層間の全面に前記陰極又は陽極
    が被着されている装置を製造する、請求項２７に記載し
    た方法。
  29. 【請求項２９】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層を形成する、
    請求項２７に記載した方法。
  30. 【請求項３０】 フィールドエミッションディスプレイ
    装置のエミッタを、前記多結晶性又は単結晶性半導体薄
    膜を介して前記薄膜絶縁ゲート型電界効果トランジスタ
    のドレインに接続すると共に前記多結晶性又は単結晶性
    半導体薄膜上に成長されたｎ型多結晶性半導体膜又は多
    結晶性ダイヤモンド膜によって形成する、請求項２６に
    記載した方法。
  31. 【請求項３１】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタ及びダイオードを含む能動素子上に絶縁膜を介し
    てアース電位の金属遮蔽膜を形成する、請求項３０に記
    載した方法。
  32. 【請求項３２】 前記金属遮蔽膜を前記フィールドエミ
    ッションディスプレイ装置のゲート引き出し電極と同一
    材料で同一工程により形成する、請求項３１に記載した
    方法。
  33. 【請求項３３】 基体上に多結晶性又は単結晶性半導体
    薄膜を形成するための装置であって、 前記基体上に低級結晶性半導体薄膜を形成するための第
    １手段と、 前記低級結晶性半導体薄膜に集光ランプアニールを施し
    て、溶融又は半溶融又は非溶融状態の加熱と冷却により
    前記低級結晶性半導体薄膜の結晶化を促進する第２手段
    とを有する、半導体薄膜の形成装置。
  34. 【請求項３４】 基体上に多結晶性又は単結晶性半導体
    薄膜を有する半導体装置を製造するための装置であっ
    て、 前記基体上に低級結晶性半導体薄膜を形成するための第
    １手段と、 前記低級結晶性半導体薄膜に集光ランプアニールを施し
    て、溶融又は半溶融又は非溶融状態の加熱と冷却により
    前記低級結晶性半導体薄膜の結晶化を促進する第２手段
    とを有する、半導体装置の製造装置。
  35. 【請求項３５】 前記第１手段と前記第２手段とが繰り
    返し使用される、請求項３３又は３４に記載した装置。
  36. 【請求項３６】 集光ランプ出射光を前記基体に対し相
    対的に走査して照射する帯精製法、又は複数の集光ラン
    プ出射光を相前後して前記基体に対し相対的に走査する
    多重帯精製法によって前記集光ランプアニールが行われ
    る、請求項３３又は３４に記載した装置。
  37. 【請求項３７】 前記基体又は前記集光ランプの出射光
    が位置固定されながら前記集光ランプの出射光又は前記
    基体が移動される、請求項３６に記載した装置。
  38. 【請求項３８】 集光ランプの出射光が紫外光線と可視
    光線及び赤外光線とに分離され、これら可視光線及び赤
    外光線が前記紫外光線よりも前方位置に存在するよう
    に、前記基体に対し前記可視光線及び赤外光線と前記紫
    外光線とが順次照射される、請求項３３又は３４に記載
    した装置。
  39. 【請求項３９】 前記集光ランプアニール時に前記基体
    の上又は下又は両方から熱風が吹き付けられる、請求項
    ３３又は３４に記載した装置。
  40. 【請求項４０】 前記低級結晶性半導体薄膜に触媒元素
    の少なくとも１種を適量含有させるための手段を有す
    る、請求項３３又は３４に記載した装置。
  41. 【請求項４１】 前記第１手段と前記第２手段とが少な
    くともこれら両手段の一体化装置に組み込まれ、連続的
    に若しくは順次使用される、請求項３３又は３４に記載
    した装置。
  42. 【請求項４２】 前記集光ランプアニールを再び行う前
    に、前記多結晶性半導体薄膜に対し水素又は水素含有ガ
    スのプラズマ放電又は触媒反応で生成した水素系活性種
    を作用させて、前記多結晶性半導体薄膜の表面クリーニ
    ング及び／又は低級酸化被膜の除去を行う手段を有す
    る、請求項３５に記載した装置。
  43. 【請求項４３】 前記集光ランプアニールが減圧水素中
    又は減圧水素含有ガス中又は真空中又は空気中又は大気
    圧窒素中で行われる、請求項３３又は３４に記載した方
    法。
  44. 【請求項４４】 前記集光ランプアニール時に前記基体
    がその歪点以下の温度に加熱される、請求項３３又は３
    ４に記載した装置。
  45. 【請求項４５】 前記低級結晶性半導体薄膜上に保護用
    絶縁膜が形成され、この状態で空気中又は大気圧窒素中
    で前記集光ランプアニールが行われる、請求項３３又は
    ３４に記載した装置。
  46. 【請求項４６】 前記基体上に形成された前記低級結晶
    性半導体薄膜に対し、又は保護用絶縁膜を被覆して、前
    記低級結晶性半導体薄膜のランプ光照射で前記集光ラン
    プアニールを行うに際し、その上面から又は下面から又
    は上面と下面から同時に前記ランプ光照射（但し、上面
    以外の場合は、基体は透明（４００ｎｍ以下の波長の光
    も透過すること。））が行われる、請求項３３又は３４
    に記載した装置。
  47. 【請求項４７】 前記低級結晶性半導体薄膜、又は前記
    保護用絶縁膜を被覆した前記低級結晶性半導体薄膜はア
    イランド化されたものである、請求項４６に記載した装
    置。
  48. 【請求項４８】 大気圧窒素中又は空気中で前記ランプ
    光照射が行われる、請求項４６に記載した装置。
  49. 【請求項４９】 減圧水素ガス中又は減圧水素含有ガス
    中又は真空中で前記ランプ光照射が行われる、請求項４
    ６に記載した装置。
  50. 【請求項５０】 磁場及び／又は電場の作用下で前記集
    光ランプアニールが行われる、請求項３３又は３４に記
    載した装置。
  51. 【請求項５１】 前記低級結晶性半導体薄膜がアモルフ
    ァスシリコン膜、微結晶シリコン含有アモルファスシリ
    コン膜、微結晶シリコン（アモルファスシリコン含有微
    結晶シリコン）膜、アモルファスシリコン及び微結晶シ
    リコン含有多結晶シリコン膜、アモルファスゲルマニウ
    ム膜、微結晶ゲルマニウム含有アモルファスゲルマニウ
    ム膜、微結晶ゲルマニウム（アモルファスゲルマニウム
    含有微結晶ゲルマニウム）膜、アモルファスゲルマニウ
    ム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、
    ＳｉxＧｅ1-x（０＜ｘ＜１）で示されるアモルファスシ
    リコンゲルマニウム膜、アモルファスカーボン膜、微結
    晶カーボン含有アモルファスカーボン膜、微結晶カーボ
    ン（アモルファスカーボン含有微結晶カーボン）膜、ア
    モルファスカーボン及び微結晶カーボン含有多結晶カー
    ボン膜、ＳｉxＣ1 -x（０＜ｘ＜１）で示されるアモルフ
    ァスシリコンカーボン膜、又はＧａxＡｓ1 -x（０＜ｘ＜
    １）で示されるアモルファスガリウムヒ素膜からなる、
    請求項３３又は３４に記載した装置。
  52. 【請求項５２】 前記多結晶性又は単結晶性半導体薄膜
    によって、薄膜絶縁ゲート型電界効果トランジスタのチ
    ャンネル、ソース及びドレイン領域、又はダイオード、
    配線、抵抗、容量又は電子放出体等が形成される、請求
    項３３又は３４に記載した装置。
  53. 【請求項５３】 前記チャンネル、ソース及びドレイン
    領域、ダイオード、抵抗、容量、配線、電子放出体等の
    形成のために前記低級結晶性半導体薄膜がパターニング
    （アイランド化）された後に、前記集光ランプアニール
    が行われる、請求項５２に記載した装置。
  54. 【請求項５４】 シリコン半導体装置、シリコン半導体
    集積回路装置、シリコン−ゲルマニウム半導体装置、シ
    リコン−ゲルマニウム半導体集積回路装置、化合物半導
    体装置、化合物半導体集積回路装置、炭化ケイ素半導体
    装置、炭化ケイ素半導体集積回路装置、多結晶性ダイヤ
    モンド半導体装置、多結晶性ダイヤモンド半導体集積回
    路装置、液晶表示装置、有機又は無機エレクトロルミネ
    センス（ＥＬ）表示装置、フィールドエミッションディ
    スプレイ（ＦＥＤ）装置、発光ポリマー表示装置、発光
    ダイオード表示装置、ＣＣＤエリア／リニアセンサ装
    置、ＣＭＯＳセンサ装置、太陽電池装置用の薄膜を製造
    する、請求項３３又は３４に記載した装置。
  55. 【請求項５５】 内部回路及び周辺回路を有する半導体
    装置、電気光学表示装置、固体撮像装置等の製造に際
    し、これらの回路の少なくとも一方を構成する薄膜絶縁
    ゲート型電界効果トランジスタのチャンネル、ソース及
    びドレイン領域を前記多結晶性又は単結晶性半導体薄膜
    によって形成する、請求項５４に記載した装置。
  56. 【請求項５６】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
    界効果トランジスタのドレイン又はソースと接続された
    陰極又は陽極を有する装置を製造する、請求項５５に記
    載した装置。
  57. 【請求項５７】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタ及びダイオードを含む能動素子上も前記陰極が覆
    い、或いは前記各色用の有機又は無機エレクトロルミネ
    センス層の各層上及び各層間の全面に前記陰極又は陽極
    が被着されている装置を製造する、請求項５６に記載し
    た装置。
  58. 【請求項５８】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層を形成する、
    請求項５６に記載した装置。
  59. 【請求項５９】 フィールドエミッションディスプレイ
    装置のエミッタを、前記多結晶性又は単結晶性半導体薄
    膜を介して前記薄膜絶縁ゲート型電界効果トランジスタ
    のドレインに接続すると共に前記多結晶性又は単結晶性
    半導体薄膜上に成長されたｎ型多結晶性半導体膜又は多
    結晶性ダイヤモンド膜によって形成する、請求項５５に
    記載した装置。
  60. 【請求項６０】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタ及びダイオードを含む能動素子上に絶縁膜を介し
    てアース電位の金属遮蔽膜を形成する、請求項５９に記
    載した装置。
  61. 【請求項６１】 前記金属遮蔽膜を前記フィールドエミ
    ッションディスプレイ装置のゲート引き出し電極と同一
    材料で同一工程により形成する、請求項６０に記載した
    装置。
  62. 【請求項６２】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、請求項１又は２に記載し
    た多結晶性又は単結晶性半導体薄膜からなる薄膜絶縁ゲ
    ート型電界効果トランジスタのドレイン又はソースと接
    続された陰極又は陽極を有し、前記薄膜絶縁ゲート型電
    界効果トランジスタ及びダイオードを含む能動素子上も
    前記陰極が覆い、或いは前記各色用の有機又は無機エレ
    クトロルミネセンス層の各層上及び各層間の全面に前記
    陰極又は陽極が被着されている電気光学装置。
  63. 【請求項６３】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層が形成されて
    いる、請求項６２に記載した電気光学装置。
  64. 【請求項６４】 フィールドエミッションディスプレイ
    装置のエミッタが、請求項１又は２に記載した多結晶性
    又は単結晶性半導体薄膜からなる薄膜絶縁ゲート型電界
    効果トランジスタのドレインに前記多結晶性又は単結晶
    性半導体薄膜を介して接続されると共に前記多結晶性又
    は単結晶性半導体薄膜上に成長されたｎ型多結晶性半導
    体膜又は多結晶性ダイヤモンド膜によって形成されてい
    る電気光学装置。
  65. 【請求項６５】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタ及びダイオードを含む能動素子上に絶縁膜を介し
    てアース電位の金属遮蔽膜が形成されている、請求項６
    ４に記載した電気光学装置。
  66. 【請求項６６】 前記遮蔽膜が前記フィールドエミッシ
    ョンディスプレイ装置のゲート引き出し電極と同一材料
    で同一工程により形成される、請求項６５に記載した電
    気光学装置。
JP2001036441A 2001-02-14 2001-02-14 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 Abandoned JP2002246310A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001036441A JP2002246310A (ja) 2001-02-14 2001-02-14 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
TW091102427A TW577174B (en) 2001-02-14 2002-02-08 Method and apparatus for forming a thin semiconductor film, method and apparatus for producing a semiconductor device, and electro-optical apparatus
US10/075,774 US7098085B2 (en) 2001-02-14 2002-02-14 Method and apparatus for forming a thin semiconductor film, method and apparatus for producing a semiconductor device, and electro-optical apparatus

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001036441A JP2002246310A (ja) 2001-02-14 2001-02-14 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置

Publications (2)

Publication Number Publication Date
JP2002246310A true JP2002246310A (ja) 2002-08-30
JP2002246310A5 JP2002246310A5 (ja) 2008-02-21

Family

ID=18899713

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001036441A Abandoned JP2002246310A (ja) 2001-02-14 2001-02-14 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置

Country Status (3)

Country Link
US (1) US7098085B2 (ja)
JP (1) JP2002246310A (ja)
TW (1) TW577174B (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005063969A (ja) * 2003-08-12 2005-03-10 Samsung Sdi Co Ltd カーボンナノチューブエミッタを具備する電界放出ディスプレイ及びその製造方法
WO2005086210A1 (ja) * 2004-03-10 2005-09-15 Ulvac, Inc. セルフクリーニング触媒化学蒸着装置及びそのクリーニング方法
KR100825250B1 (ko) * 2004-03-10 2008-04-25 가부시키가이샤 알박 자가-클리닝 촉매 화학 증착 장치 및 그 클리닝 방법
JP2013179200A (ja) * 2012-02-29 2013-09-09 Osaka Univ 単結晶状ＧｅＳｎ含有材料の製造方法および単結晶状ＧｅＳｎ含有材料基板
US8570456B2 (en) 2005-08-12 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device equipped with the semiconductor device
JP2020045252A (ja) * 2018-09-14 2020-03-26 株式会社東芝 ダイヤモンド基板、量子デバイス、量子システム、及び、ダイヤモンド基板の製造方法
JP2020522122A (ja) * 2017-06-02 2020-07-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ゲッターを備えたアニールチャンバ

Families Citing this family (89)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3937892B2 (ja) * 2002-04-01 2007-06-27 日本電気株式会社 薄膜形成方法および半導体装置の製造方法
JP2004014311A (ja) * 2002-06-07 2004-01-15 Sony Corp 有機薄膜の形成方法
JP3699946B2 (ja) * 2002-07-25 2005-09-28 株式会社東芝 半導体装置の製造方法
JP4627961B2 (ja) * 2002-09-20 2011-02-09 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7186663B2 (en) * 2004-03-15 2007-03-06 Sharp Laboratories Of America, Inc. High density plasma process for silicon thin films
TW595251B (en) * 2002-12-09 2004-06-21 Univ Nat Cheng Kung Method for manufacturing organic light-emitting diodes
US6969646B2 (en) * 2003-02-10 2005-11-29 Chartered Semiconductor Manufacturing Ltd. Method of activating polysilicon gate structure dopants after offset spacer deposition
US7402851B2 (en) * 2003-02-24 2008-07-22 Samsung Electronics Co., Ltd. Phase changeable memory devices including nitrogen and/or silicon and methods for fabricating the same
US7115927B2 (en) * 2003-02-24 2006-10-03 Samsung Electronics Co., Ltd. Phase changeable memory devices
US7425735B2 (en) * 2003-02-24 2008-09-16 Samsung Electronics Co., Ltd. Multi-layer phase-changeable memory devices
JP4733912B2 (ja) 2003-04-03 2011-07-27 株式会社東芝 半導体装置の製造方法
US7456476B2 (en) * 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7154118B2 (en) 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US20060019502A1 (en) * 2004-07-23 2006-01-26 Park Beom S Method of controlling the film properties of a CVD-deposited silicon nitride film
US7042009B2 (en) 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7348284B2 (en) 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
WO2006023289A2 (en) * 2004-08-18 2006-03-02 Corning Incorporated Strained semiconductor-on-insulator structures and methods for making strained semiconductor-on-insulator structures
US7422946B2 (en) 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
KR100651656B1 (ko) * 2004-11-29 2006-12-01 한국과학기술연구원 투명전도성 산화물 전극 접촉 재료를 갖는 상변화 메모리 셀
US20060138601A1 (en) * 2004-12-27 2006-06-29 Memc Electronic Materials, Inc. Internally gettered heteroepitaxial semiconductor wafers and methods of manufacturing such wafers
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US20060202266A1 (en) 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7719526B2 (en) * 2005-04-14 2010-05-18 Semiconductor Energy Laboratory Co., Ltd. Display device, and driving method and electronic apparatus of the display device
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
US7402875B2 (en) 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
KR100722590B1 (ko) * 2005-08-30 2007-05-28 삼성전기주식회사 백라이트용 ｌｅｄ 렌즈
DE102005043303B4 (de) * 2005-09-12 2010-07-08 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zur Rekristallisierung von Schichtstrukturen mittels Zonenschmelzen und dessen Verwendung
US7479421B2 (en) 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US8183556B2 (en) 2005-12-15 2012-05-22 Intel Corporation Extreme high mobility CMOS logic
JP2007249175A (ja) * 2006-02-20 2007-09-27 Seiko Epson Corp 電気光学装置の製造方法
JP5184345B2 (ja) 2006-03-20 2013-04-17 古河電気工業株式会社 連続薄膜の形成方法及び薄膜付き線状ガラス基板
US20090266412A1 (en) * 2006-03-31 2009-10-29 Antulio Tarazona Labrador Solar Cell, Prefabricated Base Part for a Solar Cell and Method for Manufacturing Such a Base Part and a Solar Cell
ATE521095T1 (de) * 2006-05-01 2011-09-15 Univ Wake Forest Fotovoltaische faserbauelemente und ihre verwendung
PL2022108T3 (pl) * 2006-05-01 2009-10-30 Univ Wake Forest Organiczne urządzenia optoelektroniczne i ich zastosowania
KR100782482B1 (ko) * 2006-05-19 2007-12-05 삼성전자주식회사 ＧｅＢｉＴｅ막을 상변화 물질막으로 채택하는 상변화 기억 셀, 이를 구비하는 상변화 기억소자, 이를 구비하는 전자 장치 및 그 제조방법
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
KR100769833B1 (ko) * 2006-08-14 2007-10-23 동부일렉트로닉스 주식회사 반도체 소자 제조 방법
KR100810615B1 (ko) * 2006-09-20 2008-03-06 삼성전자주식회사 고온 상전이 패턴을 구비한 상전이 메모리소자 및 그제조방법
DE102006051494B4 (de) * 2006-10-31 2009-02-05 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Ausbilden einer Halbleiterstruktur, die einen Feldeffekt-Transistor mit verspanntem Kanalgebiet umfasst
US7497026B2 (en) * 2007-01-11 2009-03-03 Sokudo Co., Ltd. Method and system for detection of wafer centering in a track lithography tool
US7791481B2 (en) * 2007-01-22 2010-09-07 Tc License Ltd. Light activated RFID tag
US7988875B2 (en) * 2007-02-08 2011-08-02 Applied Materials, Inc. Differential etch rate control of layers deposited by chemical vapor deposition
US20080241387A1 (en) * 2007-03-29 2008-10-02 Asm International N.V. Atomic layer deposition reactor
JP5688203B2 (ja) * 2007-11-01 2015-03-25 株式会社半導体エネルギー研究所 半導体基板の作製方法
JP2009130243A (ja) * 2007-11-27 2009-06-11 Toshiba Corp 半導体装置の製造方法
KR100983724B1 (ko) * 2007-12-20 2010-09-24 주식회사 하이닉스반도체 반도체 소자의 형성 방법
TW200935607A (en) * 2008-02-05 2009-08-16 Univ Yuan Ze Ceramic MESFET device and a manufacturing method therefor
TWI355085B (en) * 2008-03-14 2011-12-21 Chunghwa Picture Tubes Ltd Thin film transistor and fabricating method thereo
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
US7838400B2 (en) * 2008-07-17 2010-11-23 Applied Materials, Inc. Rapid thermal oxide passivated solar cell with improved junction
US20100186811A1 (en) * 2008-08-26 2010-07-29 Sixtron Advanced Materials, Inc. Silicon Carbonitride Antireflective Coating
EP2202819A1 (en) * 2008-12-29 2010-06-30 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Electro-optic device and method for manufacturing the same
US8846505B2 (en) * 2009-03-09 2014-09-30 Skokie Swift Corporation Method of growing semiconductor micro-crystalline islands on an amorphous substrate
TWI381534B (zh) * 2009-03-24 2013-01-01 Au Optronics Corp 光學感測器與其製作方法以及具有光學感測器之顯示面板
US20110089429A1 (en) * 2009-07-23 2011-04-21 Venkatraman Prabhakar Systems, methods and materials involving crystallization of substrates using a seed layer, as well as products produced by such processes
US8361890B2 (en) * 2009-07-28 2013-01-29 Gigasi Solar, Inc. Systems, methods and materials including crystallization of substrates via sub-melt laser anneal, as well as products produced by such processes
WO2011020124A2 (en) * 2009-08-14 2011-02-17 Gigasi Solar, Inc. Backside only contact thin-film solar cells and devices, systems and methods of fabricating same, and products produced by processes thereof
TWI408840B (zh) * 2009-09-16 2013-09-11 Nat Univ Tsing Hua 有機薄膜電晶體之製備方法及修復方法
US8669644B2 (en) * 2009-10-07 2014-03-11 Texas Instruments Incorporated Hydrogen passivation of integrated circuits
US20110165721A1 (en) * 2009-11-25 2011-07-07 Venkatraman Prabhakar Systems, methods and products including features of laser irradiation and/or cleaving of silicon with other substrates or layers
US20120006395A1 (en) * 2010-07-08 2012-01-12 E. I. Du Pont De Nemours And Company Coated stainless steel substrate
CN102487050B (zh) * 2010-12-03 2015-11-25 比亚迪股份有限公司 功率半导体器件及其制造方法
DE102011004171A1 (de) * 2011-02-15 2012-08-16 Brose Fahrzeugteile GmbH & Co. Kommanditgesellschaft, Würzburg Temperierelement und Verfahren zur Befestigung eines Elektrobauteils an dem Temperierelement
US8575043B2 (en) * 2011-07-26 2013-11-05 United Microelectronics Corp. Semiconductor device and manufacturing method thereof
JP5964626B2 (ja) * 2012-03-22 2016-08-03 株式会社Ｓｃｒｅｅｎホールディングス 熱処理装置
US20140131198A1 (en) * 2012-11-09 2014-05-15 Tsmc Solar Ltd. Solar cell formation apparatus and method
EP3022331A4 (en) * 2013-07-16 2017-01-04 3M Innovative Properties Company Roll processing of film
KR20150039535A (ko) * 2013-10-02 2015-04-10 엘지이노텍 주식회사 태양전지 및 이의 제조방법
GB201321285D0 (en) * 2013-12-03 2014-01-15 Plastic Logic Ltd Pixel driver circuit
CN104882374B (zh) * 2014-02-27 2018-03-06 旺宏电子股份有限公司 刻蚀方法与刻蚀组成物
JP6217458B2 (ja) * 2014-03-03 2017-10-25 ソニー株式会社 半導体装置およびその製造方法、並びに電子機器
US9305794B2 (en) * 2014-04-07 2016-04-05 Macronix International Co., Ltd. Etching method and etching composition
CN107112278B (zh) * 2014-12-15 2021-05-04 应用材料公司 用于先进互连应用的超薄电介质扩散阻挡层与蚀刻终止层
KR102337670B1 (ko) * 2015-03-30 2021-12-09 삼성디스플레이 주식회사 박막 증착 장치 및 이를 이용한 박막 증착 방법
FR3035122B1 (fr) * 2015-04-20 2017-04-28 Coating Plasma Ind Procede de traitement de surface d'un film en mouvement et installation pour la mise en oeuvre de ce procede
FR3050741B1 (fr) * 2016-04-28 2018-05-25 Universite De Strasbourg Cristallisation de silicium amorphe a partir d'un substrat d'aluminium riche en silicium
US11154903B2 (en) * 2016-05-13 2021-10-26 Jiangsu Favored Nanotechnology Co., Ltd. Apparatus and method for surface coating by means of grid control and plasma-initiated gas-phase polymerization
KR20170140495A (ko) * 2016-06-10 2017-12-21 삼성디스플레이 주식회사 표시 장치 및 그의 제조 방법
TWM533267U (en) * 2016-08-04 2016-12-01 Ways Tech Corp Ltd Active radio-frequency identification tag
US10290666B2 (en) * 2017-05-12 2019-05-14 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd Thin film transistor (TFT) array substrates and manufacturing methods thereof
US10510536B2 (en) * 2018-03-29 2019-12-17 Asm Ip Holding B.V. Method of depositing a co-doped polysilicon film on a surface of a substrate within a reaction chamber
US10861722B2 (en) * 2018-11-13 2020-12-08 Applied Materials, Inc. Integrated semiconductor processing
CN115613114A (zh) * 2022-12-02 2023-01-17 杭州众能光电科技有限公司 一种光热电和气氛协同的薄膜退火设备及退火工艺

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4376979B2 (ja) * 1998-01-12 2009-12-02 株式会社半導体エネルギー研究所 半導体装置の作製方法

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005063969A (ja) * 2003-08-12 2005-03-10 Samsung Sdi Co Ltd カーボンナノチューブエミッタを具備する電界放出ディスプレイ及びその製造方法
WO2005086210A1 (ja) * 2004-03-10 2005-09-15 Ulvac, Inc. セルフクリーニング触媒化学蒸着装置及びそのクリーニング方法
JPWO2005086210A1 (ja) * 2004-03-10 2008-01-24 株式会社アルバック セルフクリーニング触媒化学蒸着装置及びそのクリーニング方法
KR100825250B1 (ko) * 2004-03-10 2008-04-25 가부시키가이샤 알박 자가-클리닝 촉매 화학 증착 장치 및 그 클리닝 방법
US8570456B2 (en) 2005-08-12 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device and electronic device equipped with the semiconductor device
JP2013179200A (ja) * 2012-02-29 2013-09-09 Osaka Univ 単結晶状ＧｅＳｎ含有材料の製造方法および単結晶状ＧｅＳｎ含有材料基板
JP2020522122A (ja) * 2017-06-02 2020-07-27 アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ ゲッターを備えたアニールチャンバ
JP2020045252A (ja) * 2018-09-14 2020-03-26 株式会社東芝 ダイヤモンド基板、量子デバイス、量子システム、及び、ダイヤモンド基板の製造方法
JP7158966B2 (ja) 2018-09-14 2022-10-24 株式会社東芝 ダイヤモンド基板、量子デバイス、量子システム、及び、ダイヤモンド基板の製造方法

Also Published As

Publication number Publication date
TW577174B (en) 2004-02-21
US7098085B2 (en) 2006-08-29
US20020160553A1 (en) 2002-10-31

Similar Documents

Publication Publication Date Title
JP2002246310A (ja) 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP4092541B2 (ja) 半導体薄膜の形成方法及び半導体装置の製造方法
US7183229B2 (en) Semiconductor thin film forming method, production methods for semiconductor device and electrooptical device, devices used for these methods, and semiconductor device and electrooptical device
JP2002231628A (ja) 半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP6526778B2 (ja) 表示パネル、電子機器
TW579602B (en) Semiconductor device and method for manufacturing same
JP5072157B2 (ja) 半導体装置の作製方法
US6521525B2 (en) Electro-optic device, drive substrate for electro-optic device and method of manufacturing the same
JP4511092B2 (ja) 半導体素子の製造方法
JP5309387B2 (ja) 半導体層とこの半導体層を用いた半導体装置および表示装置
JP4644964B2 (ja) 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP4599746B2 (ja) 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法
JP2002299238A (ja) 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP2002294451A (ja) 多結晶性半導体薄膜の形成方法、半導体装置の製造方法、並びにこれらの方法の実施に使用する装置
JP2000208422A (ja) 積層膜形成方法及び薄膜製造装置
JP2002293687A (ja) 多結晶性ダイヤモンド薄膜及びその形成方法、半導体装置及びその製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002198311A (ja) 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP4599734B2 (ja) 多結晶性半導体薄膜の形成方法、及び半導体装置の製造方法
JP2002246311A (ja) 多結晶性半導体薄膜及びその形成方法、半導体装置及びその製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP4123410B2 (ja) 半導体素子の製造方法
JPH09139502A (ja) 半導体装置およびその製造方法
JP2003100637A (ja) 半導体膜の結晶化方法、薄膜トランジスタの製造方法、電気光学装置及び電子機器
JP2002294450A (ja) 多結晶性半導体薄膜の形成方法、半導体装置の製造方法、並びにこれらの方法の実施に使用する装置
JP2002261010A (ja) 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置
JP2002261006A (ja) 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20070125

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080108

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080108

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090522

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20090817