JP2002261006A - 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法 - Google Patents
多結晶性半導体薄膜の形成方法及び半導体装置の製造方法Info
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- Y02E10/50—Photovoltaic [PV] energy
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- Recrystallisation Techniques (AREA)
- Cold Cathode And The Manufacture (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 高結晶化率で高品質の多結晶性シリコン等の
多結晶性半導体薄膜を容易かつ低コストに、しかも大面
積に形成可能な方法と、この方法を実施する装置を提供
すること。 【解決手段】 基体１上に高結晶化率、大粒径の多結晶
性シリコン膜等の多結晶性半導体薄膜７を形成するに際
し、或いは基体１上に多結晶性半導体薄膜７を有する半
導体装置を製造するに際し、水素又は水素含有ガスと原
料ガス４０を加熱された触媒体４６に接触させ、これに
よって生成した反応種を基体上に堆積させて、微結晶シ
リコン等の低級結晶性半導体薄膜を形成する気相成長工
程（触媒ＣＶＤ）と、窒素ガス中で加熱処理する固相成
長処理（アニール）とによって多結晶性半導体薄膜７を
得る、多結晶性半導体薄膜の形成方法、又は半導体装置
の製造方法。
多結晶性半導体薄膜を容易かつ低コストに、しかも大面
積に形成可能な方法と、この方法を実施する装置を提供
すること。 【解決手段】 基体１上に高結晶化率、大粒径の多結晶
性シリコン膜等の多結晶性半導体薄膜７を形成するに際
し、或いは基体１上に多結晶性半導体薄膜７を有する半
導体装置を製造するに際し、水素又は水素含有ガスと原
料ガス４０を加熱された触媒体４６に接触させ、これに
よって生成した反応種を基体上に堆積させて、微結晶シ
リコン等の低級結晶性半導体薄膜を形成する気相成長工
程（触媒ＣＶＤ）と、窒素ガス中で加熱処理する固相成
長処理（アニール）とによって多結晶性半導体薄膜７を
得る、多結晶性半導体薄膜の形成方法、又は半導体装置
の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、基体上に多結晶性
シリコンなどの多結晶性半導体薄膜を固相成長で形成す
る方法、及びその多結晶性半導体薄膜を基体上に有する
半導体装置の製造方法に関するものである。
シリコンなどの多結晶性半導体薄膜を固相成長で形成す
る方法、及びその多結晶性半導体薄膜を基体上に有する
半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴ（Metal-Oxide-Semi
conductor Field Effect Transistor）である例えばＭ
ＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型
電界効果トランジスタ）のソース、ドレイン及びチャン
ネル領域を多結晶シリコン膜で形成するに際し、プラズ
マＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学
的気相成長法）や減圧ＣＶＤ法等が用いられている。
conductor Field Effect Transistor）である例えばＭ
ＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型
電界効果トランジスタ）のソース、ドレイン及びチャン
ネル領域を多結晶シリコン膜で形成するに際し、プラズ
マＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学
的気相成長法）や減圧ＣＶＤ法等が用いられている。
【０００３】こうしたプラズマＣＶＤ法、減圧ＣＶＤ法
等により形成したアモルファス又は多結晶シリコンは、
特開平７−１３１０３０号、特開平９−１１６１５６
号、特公平７−１１８４４３号にみられるように、単に
高温アニール又はエキシマレーザーアニール（ＥＬＡ：
Excimer Laser Anneal）処理することにより、多結晶シ
リコン膜のキャリア移動度の改善を図ってきたが、この
方法では８０〜１２０ｃｍ2／Ｖ・ｓｅｃ程度のキャリ
ア移動度を得るのが限界であった。しかし、プラズマＣ
ＶＤ法によるアモルファスシリコンのＥＬＡで得られた
多結晶シリコンを用いるＭＯＳＴＦＴの電子移動度は、
１００ｃｍ2／Ｖ・ｓｅｃ前後であり、高精細化にも対
応できるので、最近は駆動回路一体型の多結晶シリコン
ＭＯＳＴＦＴを用いたＬＣＤ（Liquid Crystal Display
＝液晶表示装置）が注目されている（特開平６−２４２
４３３号参照）。
等により形成したアモルファス又は多結晶シリコンは、
特開平７−１３１０３０号、特開平９−１１６１５６
号、特公平７−１１８４４３号にみられるように、単に
高温アニール又はエキシマレーザーアニール（ＥＬＡ：
Excimer Laser Anneal）処理することにより、多結晶シ
リコン膜のキャリア移動度の改善を図ってきたが、この
方法では８０〜１２０ｃｍ2／Ｖ・ｓｅｃ程度のキャリ
ア移動度を得るのが限界であった。しかし、プラズマＣ
ＶＤ法によるアモルファスシリコンのＥＬＡで得られた
多結晶シリコンを用いるＭＯＳＴＦＴの電子移動度は、
１００ｃｍ2／Ｖ・ｓｅｃ前後であり、高精細化にも対
応できるので、最近は駆動回路一体型の多結晶シリコン
ＭＯＳＴＦＴを用いたＬＣＤ（Liquid Crystal Display
＝液晶表示装置）が注目されている（特開平６−２４２
４３３号参照）。
【０００４】
【発明が解決しようとする課題】しかし、上記したＥＬ
Ａによる多結晶シリコンＭＯＳＴＦＴの製法では、エキ
シマレーザー出力の安定性や、生産性、大型化による装
置価格の上昇、歩留／品質低下等の問題が山積してお
り、特に、１ｍ×１ｍの大型ガラス基板になると、前記
の問題が拡大して性能／品質向上とコストダウンが一層
難しくなる。
Ａによる多結晶シリコンＭＯＳＴＦＴの製法では、エキ
シマレーザー出力の安定性や、生産性、大型化による装
置価格の上昇、歩留／品質低下等の問題が山積してお
り、特に、１ｍ×１ｍの大型ガラス基板になると、前記
の問題が拡大して性能／品質向上とコストダウンが一層
難しくなる。
【０００５】近時、ガラス基板のような絶縁性基板上
に、多結晶シリコン膜、窒化シリコン膜等を低温で作製
し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され
（特公昭６３−４０３１４号、特公平８−２５０４３８
号参照）、実用化の検討が推進されている。触媒ＣＶＤ
法においては、結晶化アニールなしで、３０ｃｍ2／Ｖ
・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭ
ＯＳＴＦＴデバイスを作製するにはまだ不十分である。
そして、ガラス基板上に多結晶シリコン膜を形成する
と、成膜条件次第では初期のアモルファスシリコンの遷
移層（厚さ５〜１０ｎｍ）が形成されやすいので、ボト
ムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移
動度は得にくい。一般に駆動回路一体型の多結晶シリコ
ンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯ
ＳＴＦＴが歩留及び生産性の面で製造しやすいが、この
問題がネックとなってくる。
に、多結晶シリコン膜、窒化シリコン膜等を低温で作製
し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され
（特公昭６３−４０３１４号、特公平８−２５０４３８
号参照）、実用化の検討が推進されている。触媒ＣＶＤ
法においては、結晶化アニールなしで、３０ｃｍ2／Ｖ
・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭ
ＯＳＴＦＴデバイスを作製するにはまだ不十分である。
そして、ガラス基板上に多結晶シリコン膜を形成する
と、成膜条件次第では初期のアモルファスシリコンの遷
移層（厚さ５〜１０ｎｍ）が形成されやすいので、ボト
ムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移
動度は得にくい。一般に駆動回路一体型の多結晶シリコ
ンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯ
ＳＴＦＴが歩留及び生産性の面で製造しやすいが、この
問題がネックとなってくる。
【０００６】本発明の目的は、高結晶化率で高品質の多
結晶シリコン等の多結晶性半導体薄膜を容易かつ低コス
トに、然も大面積に形成可能な方法を提供することにあ
る。
結晶シリコン等の多結晶性半導体薄膜を容易かつ低コス
トに、然も大面積に形成可能な方法を提供することにあ
る。
【０００７】本発明の他の目的は、こうした多結晶性半
導体薄膜を構成部分として有するＭＯＳＴＦＴ等の半導
体装置の製造方法を提供することにある。
導体薄膜を構成部分として有するＭＯＳＴＦＴ等の半導
体装置の製造方法を提供することにある。
【０００８】
【課題を解決するための手段】即ち、本発明は、基体上
に多結晶性半導体薄膜を形成するに際し、或いは基体上
に多結晶性半導体薄膜を有する半導体装置を製造するに
際し、前記基体上にIV族元素含有の低級結晶性半導体薄
膜を形成する工程と、不活性又は低活性なガス中での加
熱処理により前記低級結晶性半導体薄膜を固相成長処理
してその結晶化を促進させ、前記多結晶性半導体薄膜を
得る工程とを有する、多結晶性半導体薄膜の形成方法、
又は半導体装置の製造方法に係るものである。
に多結晶性半導体薄膜を形成するに際し、或いは基体上
に多結晶性半導体薄膜を有する半導体装置を製造するに
際し、前記基体上にIV族元素含有の低級結晶性半導体薄
膜を形成する工程と、不活性又は低活性なガス中での加
熱処理により前記低級結晶性半導体薄膜を固相成長処理
してその結晶化を促進させ、前記多結晶性半導体薄膜を
得る工程とを有する、多結晶性半導体薄膜の形成方法、
又は半導体装置の製造方法に係るものである。
【０００９】本発明によれば、基体上に多結晶性半導体
薄膜を形成するに際し、この基体上に錫等のIV族元素含
有の低級結晶性半導体薄膜を触媒ＣＶＤ法等による気相
成長等で形成し、この低級結晶性半導体薄膜を不活性ガ
ス中で固相成長処理して、その結晶化を促進しているの
で、次の（１）〜（３）に示すような顕著な作用効果が
得られる。
薄膜を形成するに際し、この基体上に錫等のIV族元素含
有の低級結晶性半導体薄膜を触媒ＣＶＤ法等による気相
成長等で形成し、この低級結晶性半導体薄膜を不活性ガ
ス中で固相成長処理して、その結晶化を促進しているの
で、次の（１）〜（３）に示すような顕著な作用効果が
得られる。
【００１０】（１）触媒ＣＶＤ法等により形成した低級
結晶性半導体薄膜に錫等のIV族元素を含有させた状態
で、固相成長処理すると、多結晶の粒界に存在する結晶
不整及び内部応力が低減し、高結晶化率で大粒径の多結
晶性半導体が成長し易くなり、高キャリア移動度、高品
質の多結晶性半導体薄膜を得ることができる。
結晶性半導体薄膜に錫等のIV族元素を含有させた状態
で、固相成長処理すると、多結晶の粒界に存在する結晶
不整及び内部応力が低減し、高結晶化率で大粒径の多結
晶性半導体が成長し易くなり、高キャリア移動度、高品
質の多結晶性半導体薄膜を得ることができる。
【００１１】（２）低級結晶性半導体薄膜の形成条件
（例えば、錫又は他のIV族元素（鉛、ゲルマニウムなど
の添加濃度）、更にはアモルファス成分、微結晶成分、
多結晶成分の組成比、冷却方法／速度、加熱温度／時
間、添加するｎ又はｐ型不純物濃度等）により、広範囲
のｎ又はｐ型不純物濃度の錫又は他のIV族元素含有多結
晶性半導体薄膜が容易に得られるので、高キャリア移動
度でＶth（しきい値）調整が容易であり、低抵抗での高
速動作が可能となる。
（例えば、錫又は他のIV族元素（鉛、ゲルマニウムなど
の添加濃度）、更にはアモルファス成分、微結晶成分、
多結晶成分の組成比、冷却方法／速度、加熱温度／時
間、添加するｎ又はｐ型不純物濃度等）により、広範囲
のｎ又はｐ型不純物濃度の錫又は他のIV族元素含有多結
晶性半導体薄膜が容易に得られるので、高キャリア移動
度でＶth（しきい値）調整が容易であり、低抵抗での高
速動作が可能となる。
【００１２】（３）こうして、トップゲート型のみなら
ず、ボトムゲート型、デュアルゲート型ＭＯＳＴＦＴで
も、高いキャリア移動度の錫又は他のIV族元素（鉛、ゲ
ルマニウム等）含有の多結晶性半導体薄膜が得られるた
めに、この高性能の多結晶性半導体を使用した高速、高
電流密度の半導体装置、電気光学装置、更に、高効率の
太陽電池等の製造が可能となる。
ず、ボトムゲート型、デュアルゲート型ＭＯＳＴＦＴで
も、高いキャリア移動度の錫又は他のIV族元素（鉛、ゲ
ルマニウム等）含有の多結晶性半導体薄膜が得られるた
めに、この高性能の多結晶性半導体を使用した高速、高
電流密度の半導体装置、電気光学装置、更に、高効率の
太陽電池等の製造が可能となる。
【００１３】なお、本発明において、上記の低級結晶性
半導体薄膜とは、例えばアモルファス構造のアモルファ
スシリコン膜又はアモルファス成分を含有する微結晶
（グレインサイズでは通常１０ｎｍ以下）をベースとし
た構造のアモルファスシリコン含有微結晶シリコン膜、
又は微結晶を含有するアモルファス（非晶質）をベース
とした構造の微結晶シリコン含有アモルファスシリコン
膜からなり、上記の多結晶性半導体薄膜は、そうしたア
モルファス成分が除去された大粒径（グレインサイズで
は通常、数１００ｎｍ以上）の多結晶をベースとした微
結晶も含有する構造からなる。
半導体薄膜とは、例えばアモルファス構造のアモルファ
スシリコン膜又はアモルファス成分を含有する微結晶
（グレインサイズでは通常１０ｎｍ以下）をベースとし
た構造のアモルファスシリコン含有微結晶シリコン膜、
又は微結晶を含有するアモルファス（非晶質）をベース
とした構造の微結晶シリコン含有アモルファスシリコン
膜からなり、上記の多結晶性半導体薄膜は、そうしたア
モルファス成分が除去された大粒径（グレインサイズで
は通常、数１００ｎｍ以上）の多結晶をベースとした微
結晶も含有する構造からなる。
【００１４】
【発明の実施の形態】本発明の方法及びその装置におい
ては、望ましくは融点未満の温度（例えば１６００〜１
８００℃）に加熱された触媒体に、原料ガス及び水素又
は水素含有ガス（具体的には水素系キャリアガス）の少
なくとも一部を接触させて触媒的に分解させ、これによ
って生成したラジカル、イオン等の反応種を加熱された
前記基体上に堆積させて前記低級結晶性半導体薄膜を触
媒ＣＶＤにより気相成長させた後、前記不活性ガス（例
えば窒素ガス）中で５００℃以上で基体の歪点以下の温
度、例えば５５０〜６５０℃、４〜１５時間の前記固相
成長処理を行うのがよい。この時に、結晶成長のシード
がないアモルファスシリコン膜では高めの温度で長時
間、例えば６００〜６５０℃、８〜１２時間の加熱が必
要であるが、結晶成長のシードがあるアモルファスシリ
コン含有微結晶シリコン膜又は微結晶シリコン含有アモ
ルファスシリコン膜では、低めの温度で短時間、例えば
５００〜６００℃、４〜８時間の加熱が必要である。
ては、望ましくは融点未満の温度（例えば１６００〜１
８００℃）に加熱された触媒体に、原料ガス及び水素又
は水素含有ガス（具体的には水素系キャリアガス）の少
なくとも一部を接触させて触媒的に分解させ、これによ
って生成したラジカル、イオン等の反応種を加熱された
前記基体上に堆積させて前記低級結晶性半導体薄膜を触
媒ＣＶＤにより気相成長させた後、前記不活性ガス（例
えば窒素ガス）中で５００℃以上で基体の歪点以下の温
度、例えば５５０〜６５０℃、４〜１５時間の前記固相
成長処理を行うのがよい。この時に、結晶成長のシード
がないアモルファスシリコン膜では高めの温度で長時
間、例えば６００〜６５０℃、８〜１２時間の加熱が必
要であるが、結晶成長のシードがあるアモルファスシリ
コン含有微結晶シリコン膜又は微結晶シリコン含有アモ
ルファスシリコン膜では、低めの温度で短時間、例えば
５００〜６００℃、４〜８時間の加熱が必要である。
【００１５】この場合、例えば、気相成長時に用いる水
素系キャリアガスは水素又は水素と不活性ガス（熱伝導
性が良好であって反応性向上に寄与するアルゴン、ヘリ
ウム、キセノン、クリプトン、ラドン等）との混合ガス
であり、混合ガスの場合は水素含有比率は７０〜８０モ
ル％以上とすることによって触媒体の酸化劣化を防止で
きる。
素系キャリアガスは水素又は水素と不活性ガス（熱伝導
性が良好であって反応性向上に寄与するアルゴン、ヘリ
ウム、キセノン、クリプトン、ラドン等）との混合ガス
であり、混合ガスの場合は水素含有比率は７０〜８０モ
ル％以上とすることによって触媒体の酸化劣化を防止で
きる。
【００１６】前記触媒ＣＶＤによる上記の気相成長は、
具体的には、前記触媒体を８００〜２０００℃の範囲で
あってその融点未満の温度に加熱し（例えば触媒体に通
電してそれ自体の抵抗加熱によって加熱し）、この加熱
された触媒体により前記原料ガス及び前記水素又は水素
含有ガスの少なくとも一部を触媒反応又は熱分解反応さ
せて生成した前記反応種を原料種として、例えば２００
〜４００℃に加熱した基板上に薄膜を堆積させることが
できる。
具体的には、前記触媒体を８００〜２０００℃の範囲で
あってその融点未満の温度に加熱し（例えば触媒体に通
電してそれ自体の抵抗加熱によって加熱し）、この加熱
された触媒体により前記原料ガス及び前記水素又は水素
含有ガスの少なくとも一部を触媒反応又は熱分解反応さ
せて生成した前記反応種を原料種として、例えば２００
〜４００℃に加熱した基板上に薄膜を堆積させることが
できる。
【００１７】ここで、触媒体の加熱温度が８００℃未満
であると、原料ガスの触媒反応又は熱分解反応が不十分
となって堆積速度が低下し易く、また２０００℃を超え
ると触媒体の構成材料が堆積膜中に混入して膜の電気的
特性を阻害し、膜質低下を生じ、また、触媒体の融点以
上の加熱は、その形態安定性が失われるので、回避する
のがよい。触媒体の加熱温度は、その構成材料の融点未
満であって１１００℃〜１８００℃であるのが好まし
い。
であると、原料ガスの触媒反応又は熱分解反応が不十分
となって堆積速度が低下し易く、また２０００℃を超え
ると触媒体の構成材料が堆積膜中に混入して膜の電気的
特性を阻害し、膜質低下を生じ、また、触媒体の融点以
上の加熱は、その形態安定性が失われるので、回避する
のがよい。触媒体の加熱温度は、その構成材料の融点未
満であって１１００℃〜１８００℃であるのが好まし
い。
【００１８】触媒体は、タングステン、トリア含有タン
グステン、モリブデン、白金、パラジウム、バナジウ
ム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料によって形成することができる。
グステン、モリブデン、白金、パラジウム、バナジウ
ム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料によって形成することができる。
【００１９】そして、この触媒体及びこれを支持する支
持体の純度を９９．９９ｗｔ％（４Ｎ）以上、好ましく
は９９．９９９ｗｔ％（５Ｎ）又はそれ以上とすること
によって、形成される多結晶性半導体薄膜の重金属汚染
を低減することができる。
持体の純度を９９．９９ｗｔ％（４Ｎ）以上、好ましく
は９９．９９９ｗｔ％（５Ｎ）又はそれ以上とすること
によって、形成される多結晶性半導体薄膜の重金属汚染
を低減することができる。
【００２０】また、基板温度は、２００〜４００℃が好
ましく、効率的で高品質の成膜を行なえる。基板温度が
高いと、安価なほうけい酸ガラス、アルミノけい酸ガラ
スが使用できなくなり、また熱の影響によって不純物の
ドーピング濃度分布が変化し易くなる。
ましく、効率的で高品質の成膜を行なえる。基板温度が
高いと、安価なほうけい酸ガラス、アルミノけい酸ガラ
スが使用できなくなり、また熱の影響によって不純物の
ドーピング濃度分布が変化し易くなる。
【００２１】通常の熱ＣＶＤ法で多結晶性シリコン膜を
形成する場合には、基板温度を約６００〜９００℃とす
る必要があるが、上記の触媒ＣＶＤ法による成膜では、
プラズマや光励起を必要とせずに、上記のような低温で
の熱ＣＶＤが可能となることが極めて有利である。この
触媒ＣＶＤ時の基板温度が上記したように低いため、基
板、例えばガラス基板として、歪点が４７０〜６７０℃
と低いほうけい酸ガラスやアルミノけい酸ガラス等のガ
ラスを用いることができる。これは、安価で、薄板化が
容易であり、大型化（１ｍ×１ｍ以上）が可能であり、
また長尺ロール化されたガラス板を作製できる。例え
ば、長尺ロール化ガラス板上に、上記手法を用いて、薄
膜を連続して又は非連続に作製することができる。
形成する場合には、基板温度を約６００〜９００℃とす
る必要があるが、上記の触媒ＣＶＤ法による成膜では、
プラズマや光励起を必要とせずに、上記のような低温で
の熱ＣＶＤが可能となることが極めて有利である。この
触媒ＣＶＤ時の基板温度が上記したように低いため、基
板、例えばガラス基板として、歪点が４７０〜６７０℃
と低いほうけい酸ガラスやアルミノけい酸ガラス等のガ
ラスを用いることができる。これは、安価で、薄板化が
容易であり、大型化（１ｍ×１ｍ以上）が可能であり、
また長尺ロール化されたガラス板を作製できる。例え
ば、長尺ロール化ガラス板上に、上記手法を用いて、薄
膜を連続して又は非連続に作製することができる。
【００２２】本発明における前記固相成長処理の条件
は、例えば窒素ガス中、５５０〜６５０℃で４〜１５時
間である。そして、基板として石英ガラスを使用すると
きは、６００〜６５０℃、４〜６時間であり、ガラス
（ほうけい酸、アルミノけい酸など）を使用するとき
は、５００〜５５０℃、６〜１５時間としてよい。
は、例えば窒素ガス中、５５０〜６５０℃で４〜１５時
間である。そして、基板として石英ガラスを使用すると
きは、６００〜６５０℃、４〜６時間であり、ガラス
（ほうけい酸、アルミノけい酸など）を使用するとき
は、５００〜５５０℃、６〜１５時間としてよい。
【００２３】触媒ＣＶＤ（又はその他のＣＶＤ）による
気相成長に使用する原料ガスは、水素化ケイ素又はその
誘導体、水素化ケイ素又はその誘導体と水素、酸素、窒
素、ゲルマニウム、炭素又はスズを含有するガスとの混
合物、水素化ケイ素又はその誘導体と周期表第III族又
は第Ｖ族元素からなる不純物を含有するガスとの混合
物、水素化ケイ素又はその誘導体と水素、酸素、窒素、
ゲルマニウム、炭素又はスズを含有するガスと周期表第
III族又は第Ｖ族元素からなる不純物を含有するガスと
の混合物等が挙げられる。
気相成長に使用する原料ガスは、水素化ケイ素又はその
誘導体、水素化ケイ素又はその誘導体と水素、酸素、窒
素、ゲルマニウム、炭素又はスズを含有するガスとの混
合物、水素化ケイ素又はその誘導体と周期表第III族又
は第Ｖ族元素からなる不純物を含有するガスとの混合
物、水素化ケイ素又はその誘導体と水素、酸素、窒素、
ゲルマニウム、炭素又はスズを含有するガスと周期表第
III族又は第Ｖ族元素からなる不純物を含有するガスと
の混合物等が挙げられる。
【００２４】上記の如き原料ガスを使用することによっ
て、アモルファスシリコン膜、微結晶シリコン含有アモ
ルファスシリコン膜、微結晶シリコン（アモルファスシ
リコン含有微結晶シリコン）膜、アモルファスシリコン
及び微結晶シリコン含有多結晶シリコン膜、アモルファ
スゲルマニウム膜、微結晶ゲルマニウム含有アモルファ
スゲルマニウム膜、微結晶ゲルマニウム（アモルファス
ゲルマニウム含有微結晶ゲルマニウム）膜、アモルファ
スゲルマニウム及び微結晶ゲルマニウム含有多結晶ゲル
マニウム膜、ＳｉxＧｅ1-x（０＜ｘ＜１）で示されるア
モルファスシリコンゲルマニウム膜、アモルファスカー
ボン膜、微結晶カーボン含有アモルファスカーボン膜、
微結晶カーボン（アモルファスカーボン含有微結晶カー
ボン）膜、アモルファスカーボン及び微結晶カーボン含
有多結晶カーボン膜、ＳｉxＣ1-x（０＜ｘ＜１）で示さ
れるアモルファスシリコンカーボン膜、又はＧａxＡｓ
1-x（０＜ｘ＜１）で示されるアモルファスガリウムヒ
素膜からなる前記低級結晶性半導体薄膜を形成すること
ができる。この低級結晶性半導体薄膜は、アモルファス
をベースとし、また微結晶を含む場合には粒径が１０ｎ
ｍ以下の微結晶が点在するのがよい。
て、アモルファスシリコン膜、微結晶シリコン含有アモ
ルファスシリコン膜、微結晶シリコン（アモルファスシ
リコン含有微結晶シリコン）膜、アモルファスシリコン
及び微結晶シリコン含有多結晶シリコン膜、アモルファ
スゲルマニウム膜、微結晶ゲルマニウム含有アモルファ
スゲルマニウム膜、微結晶ゲルマニウム（アモルファス
ゲルマニウム含有微結晶ゲルマニウム）膜、アモルファ
スゲルマニウム及び微結晶ゲルマニウム含有多結晶ゲル
マニウム膜、ＳｉxＧｅ1-x（０＜ｘ＜１）で示されるア
モルファスシリコンゲルマニウム膜、アモルファスカー
ボン膜、微結晶カーボン含有アモルファスカーボン膜、
微結晶カーボン（アモルファスカーボン含有微結晶カー
ボン）膜、アモルファスカーボン及び微結晶カーボン含
有多結晶カーボン膜、ＳｉxＣ1-x（０＜ｘ＜１）で示さ
れるアモルファスシリコンカーボン膜、又はＧａxＡｓ
1-x（０＜ｘ＜１）で示されるアモルファスガリウムヒ
素膜からなる前記低級結晶性半導体薄膜を形成すること
ができる。この低級結晶性半導体薄膜は、アモルファス
をベースとし、また微結晶を含む場合には粒径が１０ｎ
ｍ以下の微結晶が点在するのがよい。
【００２５】本発明において、上記の低級結晶性半導体
薄膜は、上記した触媒ＣＶＤに限らず、プラズマＣＶ
Ｄ、減圧ＣＶＤ、常圧ＣＶＤ、高密度触媒ＣＶＤ等の気
相成長法、スパッタリング等の物理的成膜法、シリコン
合金等の溶融液式液相成長法により形成させてよい。
薄膜は、上記した触媒ＣＶＤに限らず、プラズマＣＶ
Ｄ、減圧ＣＶＤ、常圧ＣＶＤ、高密度触媒ＣＶＤ等の気
相成長法、スパッタリング等の物理的成膜法、シリコン
合金等の溶融液式液相成長法により形成させてよい。
【００２６】これらの各方法の条件をまとめると、例え
ば次の通りである。 （１）触媒ＣＶＤ等の気相成長法の場合：８００〜２０
００℃（融点未満）の加熱触媒体に、水素系キャリアガ
ス（水素、水素＋不活性ガス（アルゴン、ヘリウム
等））と原料ガスの少なくとも一部を触媒反応又は熱分
解反応させ、発生したラジカル、イオン等の堆積種を２
００〜４００℃に加熱された基板上に堆積させる。シラ
ン系ガスに、例えば、塩化錫（ＳｎＣｌ4）又は有機錫
化合物、例えば（ＳｎＨ4）、（ＣＨ3）4Ｓｎを適量混
合して、例えば１０18〜１０20ａｔｏｍｓ／ｃｃの錫を
ドープした微結晶シリコン含有アモルファスシリコン膜
を形成し、この膜を固相成長処理させる。この時にシラ
ン系ガス（モノシラン、ジシラン、トリシラン等）に、
ｎ型の場合はフォスフィン（ＰＨ3）、アルシン（Ａｓ
Ｈ3）、スチビン（ＳｂＨ3）、ｐ型の場合はジボラン
（Ｂ2Ｈ6）を適量混入することにより、形成した多結晶
性シリコン膜のキャリア不純物濃度をコントロールして
もよい。
ば次の通りである。 （１）触媒ＣＶＤ等の気相成長法の場合：８００〜２０
００℃（融点未満）の加熱触媒体に、水素系キャリアガ
ス（水素、水素＋不活性ガス（アルゴン、ヘリウム
等））と原料ガスの少なくとも一部を触媒反応又は熱分
解反応させ、発生したラジカル、イオン等の堆積種を２
００〜４００℃に加熱された基板上に堆積させる。シラ
ン系ガスに、例えば、塩化錫（ＳｎＣｌ4）又は有機錫
化合物、例えば（ＳｎＨ4）、（ＣＨ3）4Ｓｎを適量混
合して、例えば１０18〜１０20ａｔｏｍｓ／ｃｃの錫を
ドープした微結晶シリコン含有アモルファスシリコン膜
を形成し、この膜を固相成長処理させる。この時にシラ
ン系ガス（モノシラン、ジシラン、トリシラン等）に、
ｎ型の場合はフォスフィン（ＰＨ3）、アルシン（Ａｓ
Ｈ3）、スチビン（ＳｂＨ3）、ｐ型の場合はジボラン
（Ｂ2Ｈ6）を適量混入することにより、形成した多結晶
性シリコン膜のキャリア不純物濃度をコントロールして
もよい。
【００２７】なお、前記原料ガスを供給する前に、前記
触媒体を水素系ガス雰囲気中で加熱処理することが望ま
しい。これは、水素系ガスの供給前に触媒体を加熱する
と、触媒体の構成材料が放出され、これが成膜された膜
中に混入することがあるが、触媒体を水素系ガス雰囲気
中で加熱することによってそのような混入を解消するこ
とができる。従って、成膜室内を水素系ガスで充たした
状態で触媒体を加熱し、次いで水素系ガスをキャリアガ
スとして原料ガス（いわゆる反応ガス）を供給すること
がよい。
触媒体を水素系ガス雰囲気中で加熱処理することが望ま
しい。これは、水素系ガスの供給前に触媒体を加熱する
と、触媒体の構成材料が放出され、これが成膜された膜
中に混入することがあるが、触媒体を水素系ガス雰囲気
中で加熱することによってそのような混入を解消するこ
とができる。従って、成膜室内を水素系ガスで充たした
状態で触媒体を加熱し、次いで水素系ガスをキャリアガ
スとして原料ガス（いわゆる反応ガス）を供給すること
がよい。
【００２８】（２）シリコン合金溶融液の液相成長法の
場合：例えば、アモルファスシリコン膜に、錫又はその
合金（錫／鉛系半田等）を蒸着、スパッタリング法で被
着させ、熱処理でシリコン合金溶融液を形成し、冷却す
ることにより、微結晶シリコン膜中に、例えば１０18〜
１０20ａｔｏｍｓ／ｃｃの錫をドープさせ、錫又はその
合金層を除去した後に固相成長処理させる。
場合：例えば、アモルファスシリコン膜に、錫又はその
合金（錫／鉛系半田等）を蒸着、スパッタリング法で被
着させ、熱処理でシリコン合金溶融液を形成し、冷却す
ることにより、微結晶シリコン膜中に、例えば１０18〜
１０20ａｔｏｍｓ／ｃｃの錫をドープさせ、錫又はその
合金層を除去した後に固相成長処理させる。
【００２９】（３）プラズマＣＶＤ、減圧ＣＶＤ法、ス
パッタリング法の場合：形成した、例えば１０18〜１０
20ａｔｏｍｓ／ｃｃの錫含有のアモルファスシリコン膜
を固相成長処理させる。
パッタリング法の場合：形成した、例えば１０18〜１０
20ａｔｏｍｓ／ｃｃの錫含有のアモルファスシリコン膜
を固相成長処理させる。
【００３０】そして、この低級結晶性半導体薄膜の成長
又は成長後に、錫、ゲルマニウム、鉛等のIV族元素の少
なくとも１種を合計が適量（例えば１０18〜１０20ａｔ
ｏｍｓ／ｃｃ）含有させ、この状態で前記固相成長処理
を行うと、この低級結晶性半導体薄膜が多結晶化される
ときに、多結晶性半導体の結晶粒界（グレインバウンダ
リ）に存在する不整を低減し、その膜ストレスを低減し
て高キャリア移動度、高品質の多結晶性半導体薄膜が得
られ易くなる。このIV族元素は、原料ガス中にガス成分
として混合したり、或いはイオン注入又はイオンドーピ
ングにより、低級結晶性半導体薄膜中に含有させること
ができる。
又は成長後に、錫、ゲルマニウム、鉛等のIV族元素の少
なくとも１種を合計が適量（例えば１０18〜１０20ａｔ
ｏｍｓ／ｃｃ）含有させ、この状態で前記固相成長処理
を行うと、この低級結晶性半導体薄膜が多結晶化される
ときに、多結晶性半導体の結晶粒界（グレインバウンダ
リ）に存在する不整を低減し、その膜ストレスを低減し
て高キャリア移動度、高品質の多結晶性半導体薄膜が得
られ易くなる。このIV族元素は、原料ガス中にガス成分
として混合したり、或いはイオン注入又はイオンドーピ
ングにより、低級結晶性半導体薄膜中に含有させること
ができる。
【００３１】また、シリコンイオンを低級結晶性半導体
薄膜に１０21ａｔｏｍｓ／ｃｃ以上（３０ｋｅＶ、１×
１０15ａｔｏｍｓ／ｃｍ2、ＳｉＦ4など）注入してアモ
ルファス膜化した後、固相成長させると、大粒径多結晶
膜化させ、結晶粒界に存在する不整を低減し、かつ膜ス
トレスを低減させることにより、キャリア移動度を向上
させることができる。
薄膜に１０21ａｔｏｍｓ／ｃｃ以上（３０ｋｅＶ、１×
１０15ａｔｏｍｓ／ｃｍ2、ＳｉＦ4など）注入してアモ
ルファス膜化した後、固相成長させると、大粒径多結晶
膜化させ、結晶粒界に存在する不整を低減し、かつ膜ス
トレスを低減させることにより、キャリア移動度を向上
させることができる。
【００３２】なお、本発明により形成した多結晶性半導
体膜中の酸素、窒素、炭素濃度はそれぞれ１×１０19ａ
ｔｏｍｓ／ｃｃ以下、好ましくは５×１０18ａｔｏｍｓ
／ｃｃ以下がよく、水素濃度は０．０１原子％以上が好
ましい。又、ナトリウム（Ｎａ）濃度は、ＳＩＭＳ最低
濃度領域で１×１０18ａｔｏｍｓ／ｃｃ以下が好まし
い。
体膜中の酸素、窒素、炭素濃度はそれぞれ１×１０19ａ
ｔｏｍｓ／ｃｃ以下、好ましくは５×１０18ａｔｏｍｓ
／ｃｃ以下がよく、水素濃度は０．０１原子％以上が好
ましい。又、ナトリウム（Ｎａ）濃度は、ＳＩＭＳ最低
濃度領域で１×１０18ａｔｏｍｓ／ｃｃ以下が好まし
い。
【００３３】前記固相成長処理で得られた前記多結晶性
半導体薄膜によって、ＭＯＳＴＦＴのチャンネル、ソー
ス及びドレイン領域、又は配線、抵抗、容量又は電子放
出体等を形成することができる。
半導体薄膜によって、ＭＯＳＴＦＴのチャンネル、ソー
ス及びドレイン領域、又は配線、抵抗、容量又は電子放
出体等を形成することができる。
【００３４】本発明は、シリコン半導体装置、シリコン
半導体集積回路装置、シリコン−ゲルマニウム半導体装
置、シリコン−ゲルマニウム半導体集積回路装置、化合
物半導体装置、化合物半導体集積回路装置、炭化ケイ素
半導体装置、炭化ケイ素半導体集積回路装置、液晶表示
装置、有機又は無機エレクトロルミネセンス（ＥＬ）表
示装置、フィールドエミッションディスプレイ（ＦＥ
Ｄ）装置、発光ポリマー表示装置、発光ダイオード表示
装置、ＣＣＤエリア／リニアセンサ装置、ＭＯＳセンサ
装置、太陽電池装置用の薄膜を形成するのに好適であ
る。
半導体集積回路装置、シリコン−ゲルマニウム半導体装
置、シリコン−ゲルマニウム半導体集積回路装置、化合
物半導体装置、化合物半導体集積回路装置、炭化ケイ素
半導体装置、炭化ケイ素半導体集積回路装置、液晶表示
装置、有機又は無機エレクトロルミネセンス（ＥＬ）表
示装置、フィールドエミッションディスプレイ（ＦＥ
Ｄ）装置、発光ポリマー表示装置、発光ダイオード表示
装置、ＣＣＤエリア／リニアセンサ装置、ＭＯＳセンサ
装置、太陽電池装置用の薄膜を形成するのに好適であ
る。
【００３５】この場合、内部回路及び周辺回路を有する
半導体装置、固体撮像装置、電気光学装置等の製造に際
し、これらの少なくとも一部を構成するＭＯＳＴＦＴの
チャンネル、ソース及びドレイン領域を前記多結晶性半
導体薄膜によって形成してよく、また周辺駆動回路一体
型の構成とすることもできる。
半導体装置、固体撮像装置、電気光学装置等の製造に際
し、これらの少なくとも一部を構成するＭＯＳＴＦＴの
チャンネル、ソース及びドレイン領域を前記多結晶性半
導体薄膜によって形成してよく、また周辺駆動回路一体
型の構成とすることもできる。
【００３６】また、各色用の有機又は無機エレクトロル
ミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳ
ＴＦＴのドレイン又はソースと接続された陰極又は陽極
を有するＥＬ素子構造とするのがよい。
ミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳ
ＴＦＴのドレイン又はソースと接続された陰極又は陽極
を有するＥＬ素子構造とするのがよい。
【００３７】この場合、前記ＭＯＳＴＦＴ及びダイオー
ド等の能動素子上も前記陰極が覆うようにすれば、陽極
が上部にある構造では発光面積が増大すると共に、陰極
の遮光作用で発光光が前記能動素子に入射してリーク電
流を発生させることを防止できる。また、前記各色用の
有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰
極又は陽極が被着されるようにすれば、全面が陰極又は
陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣
化や電極の酸化を防止して、長寿命、高品質、高信頼性
が可能となり、また陰極で覆われると放熱効果が高まる
ので、発熱による薄膜の構造変化（融解あるいは再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
り、更にこれにより、高精度、高品質のフルカラーの有
機ＥＬ層を生産性良く形成できるので、コストダウンが
可能となる。
ド等の能動素子上も前記陰極が覆うようにすれば、陽極
が上部にある構造では発光面積が増大すると共に、陰極
の遮光作用で発光光が前記能動素子に入射してリーク電
流を発生させることを防止できる。また、前記各色用の
有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰
極又は陽極が被着されるようにすれば、全面が陰極又は
陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣
化や電極の酸化を防止して、長寿命、高品質、高信頼性
が可能となり、また陰極で覆われると放熱効果が高まる
ので、発熱による薄膜の構造変化（融解あるいは再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
り、更にこれにより、高精度、高品質のフルカラーの有
機ＥＬ層を生産性良く形成できるので、コストダウンが
可能となる。
【００３８】また、前記各色用の前記有機又は無機ＥＬ
層間にクロム、二酸化クロム等のブラックマスク層を形
成すると、各色間又は画素間での光漏れを防ぎ、コント
ラストが向上する。
層間にクロム、二酸化クロム等のブラックマスク層を形
成すると、各色間又は画素間での光漏れを防ぎ、コント
ラストが向上する。
【００３９】本発明をフィールドエミッションディスプ
レイ（ＦＥＤ）装置に適用するときは、そのエミッタ
（電界放出カソード）を、前記多結晶性半導体薄膜を介
して前記ＭＯＳＴＦＴのドレインに接続すると共に前記
多結晶性半導体薄膜上に成長されたｎ型多結晶性半導体
膜又は多結晶性ダイヤモンド膜によって形成するのがよ
い。
レイ（ＦＥＤ）装置に適用するときは、そのエミッタ
（電界放出カソード）を、前記多結晶性半導体薄膜を介
して前記ＭＯＳＴＦＴのドレインに接続すると共に前記
多結晶性半導体薄膜上に成長されたｎ型多結晶性半導体
膜又は多結晶性ダイヤモンド膜によって形成するのがよ
い。
【００４０】この場合、前記ＭＯＳＴＦＴ、ダイオード
等の能動素子上にアース電位の金属遮蔽膜（これは、前
記ＦＥＤ装置のゲート引き出し電極と同一材料で同一工
程により形成すると、工程簡略化等の点で有利であ
る。）を形成すると、気密容器内にあるガスがエミッタ
から放出された電子により正イオン化されて絶縁層上に
チャージアップし、この正電荷が絶縁層下にある能動素
子に不要な反転層を形成したり、この反転層を介して余
分な電流が流れるために生じるエミッタ電流の暴走を防
止することができる。また、エミッタから放出された電
子の衝突により蛍光体が発光する際、この光によりＴＦ
Ｔのゲートチャンネル内に電子、正孔が発生してリーク
電流が生じることも防止できる。
等の能動素子上にアース電位の金属遮蔽膜（これは、前
記ＦＥＤ装置のゲート引き出し電極と同一材料で同一工
程により形成すると、工程簡略化等の点で有利であ
る。）を形成すると、気密容器内にあるガスがエミッタ
から放出された電子により正イオン化されて絶縁層上に
チャージアップし、この正電荷が絶縁層下にある能動素
子に不要な反転層を形成したり、この反転層を介して余
分な電流が流れるために生じるエミッタ電流の暴走を防
止することができる。また、エミッタから放出された電
子の衝突により蛍光体が発光する際、この光によりＴＦ
Ｔのゲートチャンネル内に電子、正孔が発生してリーク
電流が生じることも防止できる。
【００４１】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。
て更に詳細に説明する。
【００４２】第１の実施の形態 図１〜図８について、本発明の第１の実施の形態を説明
する。
する。
【００４３】本実施の形態は、本発明をトップゲート型
の多結晶性シリコンＣＭＯＳ（Complementary MOS）Ｔ
ＦＴに適用したものである。
の多結晶性シリコンＣＭＯＳ（Complementary MOS）Ｔ
ＦＴに適用したものである。
【００４４】＜触媒ＣＶＤ法とその装置＞まず、本実施
の形態に用いる触媒ＣＶＤ法について説明する。触媒Ｃ
ＶＤ法においては水素系キャリアガスとシランガス等の
原料ガスとからなる反応ガスを加熱されたタングステン
等の触媒体に接触させ、これによって生成したラジカル
な堆積種又はその前駆体及び活性化水素イオン等の水素
系活性種に高いエネルギーを与え、基板上にアモルファ
スシリコン含有微結晶シリコン等の低級結晶性半導体薄
膜を気相成長させる。
の形態に用いる触媒ＣＶＤ法について説明する。触媒Ｃ
ＶＤ法においては水素系キャリアガスとシランガス等の
原料ガスとからなる反応ガスを加熱されたタングステン
等の触媒体に接触させ、これによって生成したラジカル
な堆積種又はその前駆体及び活性化水素イオン等の水素
系活性種に高いエネルギーを与え、基板上にアモルファ
スシリコン含有微結晶シリコン等の低級結晶性半導体薄
膜を気相成長させる。
【００４５】この触媒ＣＶＤは、図５〜図６に示す如き
装置を用いて実施される。
装置を用いて実施される。
【００４６】この装置によれば、水素系キャリアガスと
水素化ケイ素（例えばモノシラン）等の原料ガス４０
（及び必要に応じてＢ2Ｈ6やＰＨ3などのドーピングガ
スも含む。）からなるガスは、供給導管４１からシャワ
ーヘッド４２の供給口（図示せず）を通して成膜室４４
へ導入される。成膜室４４の内部には、ガラス等の基板
１を支持するためのサセプタ４５と、耐熱性の良い（望
ましくは触媒体４６と同じか或いはそれ以上の融点を有
する材質の）シャワーヘッド４２と、例えばコイル状の
タングステン等の触媒体４６と、更には開閉可能なシャ
ッター４７とがそれぞれ配されている。なお、図示はし
ないが、サセプタ４５と成膜室４４との間には磁気シー
ルが施され、また、成膜室４４は前工程を行なう前室に
後続され、ターボ分子ポンプ等でバルブを介して排気さ
れる。
水素化ケイ素（例えばモノシラン）等の原料ガス４０
（及び必要に応じてＢ2Ｈ6やＰＨ3などのドーピングガ
スも含む。）からなるガスは、供給導管４１からシャワ
ーヘッド４２の供給口（図示せず）を通して成膜室４４
へ導入される。成膜室４４の内部には、ガラス等の基板
１を支持するためのサセプタ４５と、耐熱性の良い（望
ましくは触媒体４６と同じか或いはそれ以上の融点を有
する材質の）シャワーヘッド４２と、例えばコイル状の
タングステン等の触媒体４６と、更には開閉可能なシャ
ッター４７とがそれぞれ配されている。なお、図示はし
ないが、サセプタ４５と成膜室４４との間には磁気シー
ルが施され、また、成膜室４４は前工程を行なう前室に
後続され、ターボ分子ポンプ等でバルブを介して排気さ
れる。
【００４７】そして、基板１はサセプタ４５内のヒータ
ー線等の加熱手段で加熱され、また触媒体４６は例えば
抵抗線として融点以下（特に８００〜２０００℃、タン
グステンの場合は約１６００〜１８００℃）に加熱され
て活性化される。触媒体４６の両端子は直流又は交流の
触媒体電源４８に接続され、この電源からの通電により
所定温度に加熱される。
ー線等の加熱手段で加熱され、また触媒体４６は例えば
抵抗線として融点以下（特に８００〜２０００℃、タン
グステンの場合は約１６００〜１８００℃）に加熱され
て活性化される。触媒体４６の両端子は直流又は交流の
触媒体電源４８に接続され、この電源からの通電により
所定温度に加熱される。
【００４８】触媒ＣＶＤ法を実施するには、図５の状態
で、成膜室４４内の真空度を１．３３×１０-4〜１．３
３×１０-6Ｐａとし、例えば水素系キャリアガス１００
〜２００ＳＣＣＭ（standard cc per minute）を供給し
て、触媒体を所定温度に加熱して活性化した後に、水素
化ケイ素（例えばモノシラン）ガス１〜２０ＳＣＣＭ
（及び必要に応じてＢ2Ｈ6や、ＰＨ3等のドーピングガ
スも適量含む。）からなる反応ガス４０を供給導管４１
からシャワーヘッド４２の供給口４３を通して導入し
て、ガス圧を０．１３３〜１３．３Ｐａ、例えば１．３
３Ｐａとする。ここで、水素系キャリアガスは、水素、
水素＋アルゴン、水素＋ヘリウム、水素＋ネオン、水素
＋キセノン、水素＋クリプトン等の、水素に不活性ガス
を適量混合させたガスであれば、いずれでもよい（以
下、同様）。尚、原料ガスの種類によっては、必ずしも
水素系キャリアガスは必要ではない。
で、成膜室４４内の真空度を１．３３×１０-4〜１．３
３×１０-6Ｐａとし、例えば水素系キャリアガス１００
〜２００ＳＣＣＭ（standard cc per minute）を供給し
て、触媒体を所定温度に加熱して活性化した後に、水素
化ケイ素（例えばモノシラン）ガス１〜２０ＳＣＣＭ
（及び必要に応じてＢ2Ｈ6や、ＰＨ3等のドーピングガ
スも適量含む。）からなる反応ガス４０を供給導管４１
からシャワーヘッド４２の供給口４３を通して導入し
て、ガス圧を０．１３３〜１３．３Ｐａ、例えば１．３
３Ｐａとする。ここで、水素系キャリアガスは、水素、
水素＋アルゴン、水素＋ヘリウム、水素＋ネオン、水素
＋キセノン、水素＋クリプトン等の、水素に不活性ガス
を適量混合させたガスであれば、いずれでもよい（以
下、同様）。尚、原料ガスの種類によっては、必ずしも
水素系キャリアガスは必要ではない。
【００４９】そして、図６のようにシャッター４７を開
け、原料ガス４０の少なくとも一部を触媒体４６と接触
して触媒的に分解させ、触媒分解反応または熱分解反応
によって、高エネルギーをもつシリコン等のイオン、ラ
ジカル等の反応種の集団（即ち、堆積種又はその前駆体
及びラジカル水素イオン）を形成する。こうして生成し
たイオン、ラジカル等の反応種５０を高いエネルギーで
２００〜８００℃（例えば３００〜４００℃）に保持さ
れた基板１上にアモルファスシリコン含有微結晶シリコ
ン等の所定の膜として気相成長させる。
け、原料ガス４０の少なくとも一部を触媒体４６と接触
して触媒的に分解させ、触媒分解反応または熱分解反応
によって、高エネルギーをもつシリコン等のイオン、ラ
ジカル等の反応種の集団（即ち、堆積種又はその前駆体
及びラジカル水素イオン）を形成する。こうして生成し
たイオン、ラジカル等の反応種５０を高いエネルギーで
２００〜８００℃（例えば３００〜４００℃）に保持さ
れた基板１上にアモルファスシリコン含有微結晶シリコ
ン等の所定の膜として気相成長させる。
【００５０】なお、成膜を行う前に、ゲートバルブを通
してチャンバ（成膜室）４４内に基板１を搬入し、サセ
プタ４５に載置し、次いで、排気系を作動させてチャン
バ４４内を所定圧力まで排気するとともに、サセプタ４
５に内蔵されたヒーターを作動させて基板１を所定温度
まで加熱する。
してチャンバ（成膜室）４４内に基板１を搬入し、サセ
プタ４５に載置し、次いで、排気系を作動させてチャン
バ４４内を所定圧力まで排気するとともに、サセプタ４
５に内蔵されたヒーターを作動させて基板１を所定温度
まで加熱する。
【００５１】そして、ガス導入系によって、まず水素系
キャリアガス３００〜１０００ＳＣＣＭ、例えば５００
ＳＣＣＭをチャンバ１内に導入する。導入された水素ガ
スの一部は、加熱触媒体４６による接触分解反応により
活性化水素イオン等の水素系活性種となり、基板表面に
到達して、基板１の表面クリーニングを行う。その後に
水素系キャリアガスを１５０ＳＣＣＭにする。
キャリアガス３００〜１０００ＳＣＣＭ、例えば５００
ＳＣＣＭをチャンバ１内に導入する。導入された水素ガ
スの一部は、加熱触媒体４６による接触分解反応により
活性化水素イオン等の水素系活性種となり、基板表面に
到達して、基板１の表面クリーニングを行う。その後に
水素系キャリアガスを１５０ＳＣＣＭにする。
【００５２】このように、チャンバ４４内に水素系キャ
リアガスが供給されている状態で、ガス導入系を作動さ
せ、原料ガス（モノシラン１５ＳＣＣＭ）をチャンバ４
４内に導入する。導入された原料ガスは、加熱触媒体４
６の熱触媒反応及び熱分解反応により堆積種が生成さ
れ、アモルファスシリコン含有微結晶シリコン薄膜等と
して基板表面に気相成長する。
リアガスが供給されている状態で、ガス導入系を作動さ
せ、原料ガス（モノシラン１５ＳＣＣＭ）をチャンバ４
４内に導入する。導入された原料ガスは、加熱触媒体４
６の熱触媒反応及び熱分解反応により堆積種が生成さ
れ、アモルファスシリコン含有微結晶シリコン薄膜等と
して基板表面に気相成長する。
【００５３】こうして、プラズマを発生することなく、
反応種に対し、触媒体４６の触媒作用とその熱エネルギ
ーによるエネルギーを与えるので、反応ガスを効率良く
反応種に変えて、基板１上に均一に熱ＣＶＤで堆積する
ことができる。
反応種に対し、触媒体４６の触媒作用とその熱エネルギ
ーによるエネルギーを与えるので、反応ガスを効率良く
反応種に変えて、基板１上に均一に熱ＣＶＤで堆積する
ことができる。
【００５４】また、基板温度を低温化しても堆積種のエ
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基板温度を上記のように更に低温化でき、
大型で安価な絶縁基板（ほうけい酸ガラス、アルミノけ
い酸ガラス等のガラス基板、ポリイミド等の耐熱性樹脂
基板等）を使用でき、この点でもコストダウンが可能と
なる。
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基板温度を上記のように更に低温化でき、
大型で安価な絶縁基板（ほうけい酸ガラス、アルミノけ
い酸ガラス等のガラス基板、ポリイミド等の耐熱性樹脂
基板等）を使用でき、この点でもコストダウンが可能と
なる。
【００５５】また、勿論のことであるが、プラズマの発
生がないので、プラズマによるダメージがなく、低スト
レスの生成膜が得られると共に、プラズマＣＶＤ法に比
べ、はるかにシンプルで安価な装置が実現する。
生がないので、プラズマによるダメージがなく、低スト
レスの生成膜が得られると共に、プラズマＣＶＤ法に比
べ、はるかにシンプルで安価な装置が実現する。
【００５６】この場合、減圧下（例えば０．１３３〜
１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タ
イプよりも常圧タイプの方がよりシンプルで安価な装置
が実現する。そして、常圧タイプでも従来の常圧ＣＶＤ
と比べて密度、均一性、密着性のよい高品質膜が得られ
る。この場合も、減圧タイプよりも常圧タイプの方がス
ループットが大であり、生産性が高く、コストダウンが
可能である。
１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タ
イプよりも常圧タイプの方がよりシンプルで安価な装置
が実現する。そして、常圧タイプでも従来の常圧ＣＶＤ
と比べて密度、均一性、密着性のよい高品質膜が得られ
る。この場合も、減圧タイプよりも常圧タイプの方がス
ループットが大であり、生産性が高く、コストダウンが
可能である。
【００５７】上記の触媒ＣＶＤにおいて、触媒体４６に
よる副射熱のために、基板温度は上昇するが、上記のよ
うに、必要に応じて基板加熱用ヒーター５１を設置して
よい。また、触媒体４６はコイル状（これ以外にメッシ
ュ、ワイヤー、多孔板状もよい。）としているが、更に
ガス流方向に複数段（例えば２〜３段）として、ガスと
の接触面積を増やすのがよい。なお、このＣＶＤにおい
て、基板１をサセプタ４５の下面においてシャワーヘッ
ド４２の上方に配しているので、成膜室４４内で生じた
パーティクルが落下して基板１又はその上の膜に付着す
ることがない。
よる副射熱のために、基板温度は上昇するが、上記のよ
うに、必要に応じて基板加熱用ヒーター５１を設置して
よい。また、触媒体４６はコイル状（これ以外にメッシ
ュ、ワイヤー、多孔板状もよい。）としているが、更に
ガス流方向に複数段（例えば２〜３段）として、ガスと
の接触面積を増やすのがよい。なお、このＣＶＤにおい
て、基板１をサセプタ４５の下面においてシャワーヘッ
ド４２の上方に配しているので、成膜室４４内で生じた
パーティクルが落下して基板１又はその上の膜に付着す
ることがない。
【００５８】＜固相成長処理＞そして、本実施の形態に
おいては、上記の触媒ＣＶＤによるアモルファスシリコ
ン含有微結晶シリコン等の低級結晶性半導体薄膜の気相
成長後に、この膜に例えば３０ｋｅＶ、１０×１０15ａ
ｔｏｍｓ／ｃｍ2でシリコンイオン（ＳｉＦ4による）を
イオン注入し、或いは１０18〜１０20ａｔｏｍｓ／ｃｃ
の錫あるいは他のIV族元素（ゲルマニウム、鉛等）をイ
オン注入又はイオンドーピングして、アモルファスシリ
コン化した後に、固相成長処理する。これによって、よ
り大粒径の多結晶性シリコンが形成され、より高いキャ
リア移動度の多結晶性シリコン膜が形成される。
おいては、上記の触媒ＣＶＤによるアモルファスシリコ
ン含有微結晶シリコン等の低級結晶性半導体薄膜の気相
成長後に、この膜に例えば３０ｋｅＶ、１０×１０15ａ
ｔｏｍｓ／ｃｍ2でシリコンイオン（ＳｉＦ4による）を
イオン注入し、或いは１０18〜１０20ａｔｏｍｓ／ｃｃ
の錫あるいは他のIV族元素（ゲルマニウム、鉛等）をイ
オン注入又はイオンドーピングして、アモルファスシリ
コン化した後に、固相成長処理する。これによって、よ
り大粒径の多結晶性シリコンが形成され、より高いキャ
リア移動度の多結晶性シリコン膜が形成される。
【００５９】そして、このシリコン及び／又は、錫等を
含有したアモルファスシリコン膜を低活性雰囲気（例え
ば窒素）中で、６００〜６５０℃、４〜８時間の長時間
アニールをすることにより固相成長処理し、大粒径の錫
含有多結晶性シリコン膜を形成する。この時にIV族元素
（錫、ゲルマニウム、鉛）を適量含有しているので、結
晶化を助長すると同時に多結晶性シリコン粒界に存在す
る結晶不整を減少させて内部応力を減少させ、より高い
キャリア移動度の多結晶性シリコン膜が形成される。
尚、錫、ゲルマニウム、鉛はシリコンと同じIV族元素な
ので、シリコン中に含有されてもキャリア（電子／正
孔）を発生させず、適量であればＴＦＴ特性を悪化させ
ないので、ゲッタリングする必要はない。
含有したアモルファスシリコン膜を低活性雰囲気（例え
ば窒素）中で、６００〜６５０℃、４〜８時間の長時間
アニールをすることにより固相成長処理し、大粒径の錫
含有多結晶性シリコン膜を形成する。この時にIV族元素
（錫、ゲルマニウム、鉛）を適量含有しているので、結
晶化を助長すると同時に多結晶性シリコン粒界に存在す
る結晶不整を減少させて内部応力を減少させ、より高い
キャリア移動度の多結晶性シリコン膜が形成される。
尚、錫、ゲルマニウム、鉛はシリコンと同じIV族元素な
ので、シリコン中に含有されてもキャリア（電子／正
孔）を発生させず、適量であればＴＦＴ特性を悪化させ
ないので、ゲッタリングする必要はない。
【００６０】この固相成長時に、微結晶シリコン含有ア
モルファスシリコン膜、アモルファスシリコン含有微結
晶シリコン膜などは、その微結晶シリコンをシードとし
て再結晶化が促進され、大粒径の多結晶性シリコン膜化
する。触媒ＣＶＤ、バイアス触媒ＣＶＤでは、低級結晶
性シリコン膜中のアモルファス成分、微結晶成分、多結
晶成分の組成比のコントロールが容易なので、触媒ＣＶ
Ｄ、バイアス触媒ＣＶＤは固相成長による大粒径、高結
晶率化の多結晶性シリコン膜化に最適な成膜法である。
モルファスシリコン膜、アモルファスシリコン含有微結
晶シリコン膜などは、その微結晶シリコンをシードとし
て再結晶化が促進され、大粒径の多結晶性シリコン膜化
する。触媒ＣＶＤ、バイアス触媒ＣＶＤでは、低級結晶
性シリコン膜中のアモルファス成分、微結晶成分、多結
晶成分の組成比のコントロールが容易なので、触媒ＣＶ
Ｄ、バイアス触媒ＣＶＤは固相成長による大粒径、高結
晶率化の多結晶性シリコン膜化に最適な成膜法である。
【００６１】なお、本実施の形態において、上記の触媒
ＣＶＤでは、例えば０．４ｍｍφタングステンワイヤー
の触媒体及びこれを支持している例えば０．８ｍｍφモ
リブデンワイヤーの支持体（図示せず）の純度が問題と
なるが、従来の純度：３Ｎ（９９．９ｗｔ％）を４Ｎ
（９９．９９ｗｔ％）以上、好ましくは５Ｎ（９９．９
９９ｗｔ％）又はそれ以上に純度を上げることにより、
触媒ＣＶＤによる多結晶性シリコン膜中の鉄、ニッケ
ル、クロム等の重金属汚染を低減できることが実証され
ている。図７（Ａ）は純度３Ｎでの膜中の鉄、ニッケ
ル、クロム等の重金属濃度を示すが、これを５Ｎに高め
ることによって図７（Ｂ）に示すように鉄、ニッケル、
クロム等の重金属濃度を大幅に減らせることが判明し
た。これにより、ＴＦＴ特性の向上が可能となる。
ＣＶＤでは、例えば０．４ｍｍφタングステンワイヤー
の触媒体及びこれを支持している例えば０．８ｍｍφモ
リブデンワイヤーの支持体（図示せず）の純度が問題と
なるが、従来の純度：３Ｎ（９９．９ｗｔ％）を４Ｎ
（９９．９９ｗｔ％）以上、好ましくは５Ｎ（９９．９
９９ｗｔ％）又はそれ以上に純度を上げることにより、
触媒ＣＶＤによる多結晶性シリコン膜中の鉄、ニッケ
ル、クロム等の重金属汚染を低減できることが実証され
ている。図７（Ａ）は純度３Ｎでの膜中の鉄、ニッケ
ル、クロム等の重金属濃度を示すが、これを５Ｎに高め
ることによって図７（Ｂ）に示すように鉄、ニッケル、
クロム等の重金属濃度を大幅に減らせることが判明し
た。これにより、ＴＦＴ特性の向上が可能となる。
【００６２】＜トップゲート型ＣＭＯＳＴＦＴの製造＞
次に、本実施の形態による固相成長処理を用いたトップ
ゲート型多結晶性シリコンＣＭＯＳＴＦＴの製造例を示
す。
次に、本実施の形態による固相成長処理を用いたトップ
ゲート型多結晶性シリコンＣＭＯＳＴＦＴの製造例を示
す。
【００６３】まず、図１の（１）に示すように、石英ガ
ラス、結晶化ガラスなどの絶縁基板１の少なくともＴＦ
Ｔ形成領域に、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶ
Ｄ高密度プラズマＣＶＤ（ＥＣＲプラズマＣＶＤ等）、
高密度触媒ＣＶＤ（高密度プラズマＣＶＤと触媒ＣＶＤ
を組み合せた方法）等の気相成長法により、保護用の窒
化シリコン膜及び酸化シリコン膜の積層膜からなる保護
膜１００を下記の条件で形成する（以下、同様）。
ラス、結晶化ガラスなどの絶縁基板１の少なくともＴＦ
Ｔ形成領域に、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶ
Ｄ高密度プラズマＣＶＤ（ＥＣＲプラズマＣＶＤ等）、
高密度触媒ＣＶＤ（高密度プラズマＣＶＤと触媒ＣＶＤ
を組み合せた方法）等の気相成長法により、保護用の窒
化シリコン膜及び酸化シリコン膜の積層膜からなる保護
膜１００を下記の条件で形成する（以下、同様）。
【００６４】この場合、ＴＦＴ形成のプロセス温度によ
ってガラス材質を使い分ける。 ２００〜５００℃の低温の場合：ほうけい酸、アルミノ
けい酸ガラス等の低歪点ガラス基板（３００〜５００×
４００〜６００×０．５〜１．１ｍｍ厚）、耐熱性樹脂
基板を用いてもよい。 ６００〜１０００℃の高温の場合：石英ガラス、結晶化
ガラス等の耐熱性ガラス基板（６〜１２インチφ、７０
０〜８００μｍ厚）を用いてもよい。保護膜用の窒化シ
リコン膜はガラス基板からのＮａイオンストップのため
に形成するが、合成石英ガラスを用いる場合は不要であ
る。
ってガラス材質を使い分ける。 ２００〜５００℃の低温の場合：ほうけい酸、アルミノ
けい酸ガラス等の低歪点ガラス基板（３００〜５００×
４００〜６００×０．５〜１．１ｍｍ厚）、耐熱性樹脂
基板を用いてもよい。 ６００〜１０００℃の高温の場合：石英ガラス、結晶化
ガラス等の耐熱性ガラス基板（６〜１２インチφ、７０
０〜８００μｍ厚）を用いてもよい。保護膜用の窒化シ
リコン膜はガラス基板からのＮａイオンストップのため
に形成するが、合成石英ガラスを用いる場合は不要であ
る。
【００６５】また、触媒ＣＶＤを用いる場合、図５及び
図６に示したと同様の装置が使用可能であるが、触媒体
の酸化劣化防止のために、水素系キャリアガスを供給し
て触媒体を所定温度（約１６００〜１８００℃、例えば
約１７００℃）に加熱し、成膜後は触媒体を問題ない温
度まで冷却して水素系キャリアガスをカットする必要が
ある。
図６に示したと同様の装置が使用可能であるが、触媒体
の酸化劣化防止のために、水素系キャリアガスを供給し
て触媒体を所定温度（約１６００〜１８００℃、例えば
約１７００℃）に加熱し、成膜後は触媒体を問題ない温
度まで冷却して水素系キャリアガスをカットする必要が
ある。
【００６６】成膜条件としては、チャンバ内に水素系キ
ャリアガス（水素、水素＋不活性ガス（アルゴン、ヘリ
ウム、ネオン等））を常時流し、流量と圧力、サセプタ
温度を下記の所定の値に制御する。 チャンバ内圧力：１〜１５Ｐａ程度、例えば５Ｐａ サセプタ温度 ：３００℃ 水素系キャリアガス流量（混合ガスの場合、水素は７０
〜８０モル％）：１００〜１５０ＳＣＣＭ
ャリアガス（水素、水素＋不活性ガス（アルゴン、ヘリ
ウム、ネオン等））を常時流し、流量と圧力、サセプタ
温度を下記の所定の値に制御する。 チャンバ内圧力：１〜１５Ｐａ程度、例えば５Ｐａ サセプタ温度 ：３００℃ 水素系キャリアガス流量（混合ガスの場合、水素は７０
〜８０モル％）：１００〜１５０ＳＣＣＭ
【００６７】また、窒化シリコン膜は、次の条件で５０
〜２００ｎｍの厚みに形成する。水素（Ｈ2）をキャリ
アガスとし、原料ガスとしてモノシラン（ＳｉＨ4）に
アンモニア（ＮＨ3）を適量比率で混合して形成。 Ｈ2流量：１００〜１５０ＳＣＣＭ、ＳｉＨ4流量：１０
〜２０ＳＣＣＭ、ＮＨ3流量：３０〜５０ＳＣＣＭ
〜２００ｎｍの厚みに形成する。水素（Ｈ2）をキャリ
アガスとし、原料ガスとしてモノシラン（ＳｉＨ4）に
アンモニア（ＮＨ3）を適量比率で混合して形成。 Ｈ2流量：１００〜１５０ＳＣＣＭ、ＳｉＨ4流量：１０
〜２０ＳＣＣＭ、ＮＨ3流量：３０〜５０ＳＣＣＭ
【００６８】また、酸化シリコン膜は、次の条件で５０
〜１００ｎｍの厚みに形成する。水素（Ｈ2）をキャリ
アガス、原料ガスとしてモノシラン（ＳｉＨ4）にＨｅ
希釈Ｏ2を適量比率で混合して形成。 Ｈ2流量：１００〜１５０ＳＣＣＭ、ＳｉＨ4流量：１０
〜２０ＳＣＣＭ、Ｈｅ希釈Ｏ2流量：１〜２ＳＣＣＭ
〜１００ｎｍの厚みに形成する。水素（Ｈ2）をキャリ
アガス、原料ガスとしてモノシラン（ＳｉＨ4）にＨｅ
希釈Ｏ2を適量比率で混合して形成。 Ｈ2流量：１００〜１５０ＳＣＣＭ、ＳｉＨ4流量：１０
〜２０ＳＣＣＭ、Ｈｅ希釈Ｏ2流量：１〜２ＳＣＣＭ
【００６９】次いで、図１の（２）に示すように、触媒
ＣＶＤによって、例えば周期表IV族元素、例えば錫を１
０18〜１０20ａｔｏｍｓ／ｃｃドープした（これはＣＶ
Ｄ時又は成膜後のイオン注入によってドープしてよ
い。）低級結晶性シリコン膜７Ａを５０ｎｍ厚に形成す
る。但し、この錫のドーピングは必ずしも必要ではない
（以下、同様）。
ＣＶＤによって、例えば周期表IV族元素、例えば錫を１
０18〜１０20ａｔｏｍｓ／ｃｃドープした（これはＣＶ
Ｄ時又は成膜後のイオン注入によってドープしてよ
い。）低級結晶性シリコン膜７Ａを５０ｎｍ厚に形成す
る。但し、この錫のドーピングは必ずしも必要ではない
（以下、同様）。
【００７０】この場合、図５及び図６に示した装置を用
い、上記の触媒ＣＶＤにより下記の条件で低級結晶性半
導体薄膜としての例えば錫ドープの低級結晶性シリコン
を気相成長させる。
い、上記の触媒ＣＶＤにより下記の条件で低級結晶性半
導体薄膜としての例えば錫ドープの低級結晶性シリコン
を気相成長させる。
【００７１】触媒ＣＶＤによるアモルファスシリコン含
有微結晶シリコンの成膜：水素（Ｈ2）をキャリアガ
ス、原料ガスとしてモノシラン（ＳｉＨ4）、水素化錫
（ＳｎＨ4）を適量比率で混合して形成。Ｈ2流量：１０
０〜１５０ＳＣ ＣＭ、ＳｉＨ4流量：１０〜２０ＳＣ
ＣＭ、ＳｎＨ4流量：１０〜２０ＳＣＣＭ 。この時、
原料ガスのシラン系ガス（シラン又はジシラン又はトリ
シラン等） に、ｎ型のリン又はひ素又はアンチモン等
を適量混入したり、又はｐ型のボロ ン等を適量混入す
ることにより、任意のｎ又はｐ型不純物及び錫含有シリ
コン 膜を形成してもよい。 ｎ型化の場合：ホスフィン（ＰＨ3）、アルシン（Ａｓ
Ｈ3）、スチビン（ＳｂＨ3） ｐ型化の場合：ジボラン（Ｂ2Ｈ6）
有微結晶シリコンの成膜：水素（Ｈ2）をキャリアガ
ス、原料ガスとしてモノシラン（ＳｉＨ4）、水素化錫
（ＳｎＨ4）を適量比率で混合して形成。Ｈ2流量：１０
０〜１５０ＳＣ ＣＭ、ＳｉＨ4流量：１０〜２０ＳＣ
ＣＭ、ＳｎＨ4流量：１０〜２０ＳＣＣＭ 。この時、
原料ガスのシラン系ガス（シラン又はジシラン又はトリ
シラン等） に、ｎ型のリン又はひ素又はアンチモン等
を適量混入したり、又はｐ型のボロ ン等を適量混入す
ることにより、任意のｎ又はｐ型不純物及び錫含有シリ
コン 膜を形成してもよい。 ｎ型化の場合：ホスフィン（ＰＨ3）、アルシン（Ａｓ
Ｈ3）、スチビン（ＳｂＨ3） ｐ型化の場合：ジボラン（Ｂ2Ｈ6）
【００７２】なお、上記の各膜を同一のチャンバで形成
する場合は、水素系キャリアガスを常時供給し、触媒体
を所定温度に加熱してスタンバイをしておき、次のよう
に処理してよい。
する場合は、水素系キャリアガスを常時供給し、触媒体
を所定温度に加熱してスタンバイをしておき、次のよう
に処理してよい。
【００７３】モノシランにアンモニアを適当比率で混合
して所定膜厚の窒化シリコン膜を形成し、前の原料ガス
を十分に排出した後に、連続してモノシランとＨｅ希釈
Ｏ2を適当比率で混合して所定膜厚の酸化シリコン膜を
形成し、前の原料ガス等を十分に排出した後に、連続し
てモノシランとＳｎＨ4を適量比率で混合して所定膜厚
の錫含有アモルファスシリコン含有微結晶シリコン膜を
形成し、前の原料ガスを十分に排出した後に、必要に応
じて前の原料ガスを十分に排出した後に、連続してモノ
シランとＨｅ希釈Ｏ2を適当比率で混合して所定膜厚の
酸化シリコン膜を形成し、必要に応じてＨｅ希釈Ｏ2を
カットしてモノシランとアンチモンを適量比率混合して
所定膜厚の窒化シリコン膜を形成する。成膜後は原料ガ
スをカットし、触媒体を問題ない温度まで冷却して水素
系キャリアガスをカットする。この時、絶縁膜形成時の
原料ガスは傾斜減少又は傾斜増加させて、傾斜接合の絶
縁膜としてもよい。
して所定膜厚の窒化シリコン膜を形成し、前の原料ガス
を十分に排出した後に、連続してモノシランとＨｅ希釈
Ｏ2を適当比率で混合して所定膜厚の酸化シリコン膜を
形成し、前の原料ガス等を十分に排出した後に、連続し
てモノシランとＳｎＨ4を適量比率で混合して所定膜厚
の錫含有アモルファスシリコン含有微結晶シリコン膜を
形成し、前の原料ガスを十分に排出した後に、必要に応
じて前の原料ガスを十分に排出した後に、連続してモノ
シランとＨｅ希釈Ｏ2を適当比率で混合して所定膜厚の
酸化シリコン膜を形成し、必要に応じてＨｅ希釈Ｏ2を
カットしてモノシランとアンチモンを適量比率混合して
所定膜厚の窒化シリコン膜を形成する。成膜後は原料ガ
スをカットし、触媒体を問題ない温度まで冷却して水素
系キャリアガスをカットする。この時、絶縁膜形成時の
原料ガスは傾斜減少又は傾斜増加させて、傾斜接合の絶
縁膜としてもよい。
【００７４】或いは、それぞれ独立したチャンバで形成
する場合は、各チャンバ内に水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱してスタンバイしてお
き、次のように処理してよい。Ａチャンバに移し、モノ
シランにアンモニアを適量比率で混合して所定膜厚の窒
化シリコン膜を形成する。次にＢチャンバに移し、モノ
シランにＨｅ希釈Ｏ2を適量比率で混合して所定膜厚の
酸化シリコン膜を形成する。次にＣチャンバに移し、モ
ノシランとＳｎＨ4を適量比率で混合して所定膜厚の錫
含有のアモルファスシリコン含有微結晶シリコン膜を形
成し、必要に応じて次にＢチャンバに移し、モノシラン
にＨｅ希釈Ｏ2を適量比率で混合して所定膜厚の酸化シ
リコン膜を形成し、必要に応じてＡチャンバに移し、モ
ノシランにアンモニアを適量比率混合して所定膜厚の窒
化シリコン膜を形成する。成膜後は原料ガスをカット
し、触媒体を問題ない温度まで冷却して水素系キャリア
ガスをカットする。この時に、それぞれのチャンバ内に
水素系キャリアガスとそれぞれの原料ガスを常時供給し
て、スタンバイの状態にしておいてもよい。
する場合は、各チャンバ内に水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱してスタンバイしてお
き、次のように処理してよい。Ａチャンバに移し、モノ
シランにアンモニアを適量比率で混合して所定膜厚の窒
化シリコン膜を形成する。次にＢチャンバに移し、モノ
シランにＨｅ希釈Ｏ2を適量比率で混合して所定膜厚の
酸化シリコン膜を形成する。次にＣチャンバに移し、モ
ノシランとＳｎＨ4を適量比率で混合して所定膜厚の錫
含有のアモルファスシリコン含有微結晶シリコン膜を形
成し、必要に応じて次にＢチャンバに移し、モノシラン
にＨｅ希釈Ｏ2を適量比率で混合して所定膜厚の酸化シ
リコン膜を形成し、必要に応じてＡチャンバに移し、モ
ノシランにアンモニアを適量比率混合して所定膜厚の窒
化シリコン膜を形成する。成膜後は原料ガスをカット
し、触媒体を問題ない温度まで冷却して水素系キャリア
ガスをカットする。この時に、それぞれのチャンバ内に
水素系キャリアガスとそれぞれの原料ガスを常時供給し
て、スタンバイの状態にしておいてもよい。
【００７５】そして次に、図１の（３）に示すように、
低級結晶性シリコン薄膜７Ａに３０ｋｅＶ、１０×１０
15ａｔｏｍｓ／ｃｍ2でシリコンイオン２００（ＳｉＦ4
による）をイオン注入してアモルファスシリコン化す
る。尚、アモルファス成分が十分にある場合は必ずしも
シリコンイオン注入は必要ではない。
低級結晶性シリコン薄膜７Ａに３０ｋｅＶ、１０×１０
15ａｔｏｍｓ／ｃｍ2でシリコンイオン２００（ＳｉＦ4
による）をイオン注入してアモルファスシリコン化す
る。尚、アモルファス成分が十分にある場合は必ずしも
シリコンイオン注入は必要ではない。
【００７６】次いで、図１の（４）に示すように、低活
性雰囲気（窒素）中で、６００〜６５０℃、４〜８時間
の固相成長処理をすることにより、大粒径で高結晶化率
の錫含有多結晶性シリコン膜７を形成する。この時に、
錫を適量含有しているので、結晶化を助長すると同時に
多結晶性シリコン粒界に存在する結晶不整を減少させて
内部応力を減少させ、より高いキャリア移動度の多結晶
性シリコン膜７が形成される。
性雰囲気（窒素）中で、６００〜６５０℃、４〜８時間
の固相成長処理をすることにより、大粒径で高結晶化率
の錫含有多結晶性シリコン膜７を形成する。この時に、
錫を適量含有しているので、結晶化を助長すると同時に
多結晶性シリコン粒界に存在する結晶不整を減少させて
内部応力を減少させ、より高いキャリア移動度の多結晶
性シリコン膜７が形成される。
【００７７】次に、多結晶性シリコン膜７をソース、チ
ャンネル及びドレイン領域とするＭＯＳＴＦＴの作製を
行なう。
ャンネル及びドレイン領域とするＭＯＳＴＦＴの作製を
行なう。
【００７８】即ち、図２の（５）に示すように、汎用フ
ォトリソグラフィ及びエッチングにより多結晶性シリコ
ン膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチャ
ンネル領域の不純物濃度制御によるしきい値（Ｖth）の
最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト９
でマスクし、イオン注入又はイオンドーピングによりｐ
型不純物イオン（例えばボロンイオン）１０を例えば５
×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、多結晶性シリコン膜７の導電型をｐ型化した多結
晶性シリコン膜１１とする。
ォトリソグラフィ及びエッチングにより多結晶性シリコ
ン膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチャ
ンネル領域の不純物濃度制御によるしきい値（Ｖth）の
最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト９
でマスクし、イオン注入又はイオンドーピングによりｐ
型不純物イオン（例えばボロンイオン）１０を例えば５
×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、多結晶性シリコン膜７の導電型をｐ型化した多結
晶性シリコン膜１１とする。
【００７９】次いで、図２の（６）に示すように、ｐＭ
ＯＳＴＦＴ用のチャンネル領域の不純物濃度制御による
Ｖthの最適化のために、今度はｎＭＯＳＴＦＴ部をフォ
トレジスト１２でマスクし、イオン注入又はイオンドー
ピングによりｎ型不純物イオン（例えば燐イオン）１３
を例えば１×１０12ａｔｏｍｓ／ｃｍ2のドーズ量でド
ーピングし、２×１０17ａｔｏｍｓ／ｃｃのドナー濃度
に設定し、多結晶性シリコン膜７の導電型をｎ型化した
多結晶性シリコン膜１４とする。
ＯＳＴＦＴ用のチャンネル領域の不純物濃度制御による
Ｖthの最適化のために、今度はｎＭＯＳＴＦＴ部をフォ
トレジスト１２でマスクし、イオン注入又はイオンドー
ピングによりｎ型不純物イオン（例えば燐イオン）１３
を例えば１×１０12ａｔｏｍｓ／ｃｍ2のドーズ量でド
ーピングし、２×１０17ａｔｏｍｓ／ｃｃのドナー濃度
に設定し、多結晶性シリコン膜７の導電型をｎ型化した
多結晶性シリコン膜１４とする。
【００８０】次いで、図３の（７）に示すように、触媒
ＣＶＤ等によりゲート絶縁膜の酸化シリコン膜５０ｎｍ
厚８を形成した後、ゲート電極材料としてのリンドープ
ド多結晶シリコン膜１５を例えば２〜２０ＳＣＣＭのＰ
Ｈ3及び２０ＳＣＣＭのモノシランの供給下での上記と
同様の触媒ＣＶＤ法によって厚さ例えば４００ｎｍ厚に
堆積させる。
ＣＶＤ等によりゲート絶縁膜の酸化シリコン膜５０ｎｍ
厚８を形成した後、ゲート電極材料としてのリンドープ
ド多結晶シリコン膜１５を例えば２〜２０ＳＣＣＭのＰ
Ｈ3及び２０ＳＣＣＭのモノシランの供給下での上記と
同様の触媒ＣＶＤ法によって厚さ例えば４００ｎｍ厚に
堆積させる。
【００８１】次いで、図３の（８）に示すように、フォ
トレジスト１６を所定パターンに形成し、これをマスク
にしてリンドープド多結晶シリコン膜１５をゲート電極
形状にパターニングし、更に、必要に応じてフォトレジ
スト１６の除去後に図３の（９）に示すように、例えば
触媒ＣＶＤ等によりゲート電極用保護膜の酸化シリコン
膜１７を２０〜３０ｎｍ厚に形成する。
トレジスト１６を所定パターンに形成し、これをマスク
にしてリンドープド多結晶シリコン膜１５をゲート電極
形状にパターニングし、更に、必要に応じてフォトレジ
スト１６の除去後に図３の（９）に示すように、例えば
触媒ＣＶＤ等によりゲート電極用保護膜の酸化シリコン
膜１７を２０〜３０ｎｍ厚に形成する。
【００８２】次いで、図３の（１０）に示すように、ｐ
ＭＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオ
ン注入又はイオンドーピングによりｎ型不純物である例
えば燐イオン１９を例えば１×１０15ａｔｏｍｓ／ｃｍ
2のドーズ量でドーピングし、２×１０20ａｔｏｍｓ／
ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ+型ソ
ース領域２０及びドレイン領域２１をそれぞれ形成す
る。
ＭＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオ
ン注入又はイオンドーピングによりｎ型不純物である例
えば燐イオン１９を例えば１×１０15ａｔｏｍｓ／ｃｍ
2のドーズ量でドーピングし、２×１０20ａｔｏｍｓ／
ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ+型ソ
ース領域２０及びドレイン領域２１をそれぞれ形成す
る。
【００８３】次いで、図４の（１１）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオ
ン注入又はイオンドーピングによりｐ型不純物である例
えばボロンイオン２３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域２４及びドレイン領域２５をそれぞれ
形成する。
ＭＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオ
ン注入又はイオンドーピングによりｐ型不純物である例
えばボロンイオン２３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域２４及びドレイン領域２５をそれぞれ
形成する。
【００８４】こうしてゲート、ソース及びドレインを形
成するが、これらは上記したプロセス以外の方法で形成
することが可能である。
成するが、これらは上記したプロセス以外の方法で形成
することが可能である。
【００８５】即ち、図１の（４）の工程後に、多結晶性
シリコン膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域に
アイランド化し、ｐＭＯＳＴＦＴ領域にイオン注入又は
イオンドーピングでｎ型不純物、例えば燐イオンを１×
１０12ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、
２×１０17ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ
ＭＯＳＴＦＴ領域にｐ型不純物、例えばボロンイオンを
５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、各チャンネル領域の不純物濃度を制御し、Ｖthを
最適化する。
シリコン膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域に
アイランド化し、ｐＭＯＳＴＦＴ領域にイオン注入又は
イオンドーピングでｎ型不純物、例えば燐イオンを１×
１０12ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、
２×１０17ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ
ＭＯＳＴＦＴ領域にｐ型不純物、例えばボロンイオンを
５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量でドーピング
し、１×１０17ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、各チャンネル領域の不純物濃度を制御し、Ｖthを
最適化する。
【００８６】そして、次に、汎用フォトリソグラフィ技
術により、フォトレジストマスクで各ソース／ドレイン
領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又
はイオンドーピング法によりｎ型不純物、例えばひ素、
燐イオンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量で
ドーピングし、２×１０20ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイ
オンドーピング法によりｐ型不純物、例えばボロンイオ
ンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０20ａｔｏｍｓ／ｃｃのアクセプタ濃度
に設定する。
術により、フォトレジストマスクで各ソース／ドレイン
領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又
はイオンドーピング法によりｎ型不純物、例えばひ素、
燐イオンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量で
ドーピングし、２×１０20ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイ
オンドーピング法によりｐ型不純物、例えばボロンイオ
ンを１×１０15ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０20ａｔｏｍｓ／ｃｃのアクセプタ濃度
に設定する。
【００８７】しかる後、ゲート絶縁膜として酸化シリコ
ン膜を形成するが、必要に応じて連続して窒化シリコン
膜と酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法に
より、水素系キャリアガスとモノシランにＨｅ希釈Ｏ2
を適量比率で混合して酸化シリコン膜８を２０〜３０ｎ
ｍ厚に形成し、必要に応じて水素系キャリアガスとモノ
シランにＮＨ3を適量比率で混合して窒化シリコン膜を
１０〜２０ｎｍ厚に形成し、更に前記の条件で酸化シリ
コン膜を２０〜３０ｎｍ厚に形成する。
ン膜を形成するが、必要に応じて連続して窒化シリコン
膜と酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法に
より、水素系キャリアガスとモノシランにＨｅ希釈Ｏ2
を適量比率で混合して酸化シリコン膜８を２０〜３０ｎ
ｍ厚に形成し、必要に応じて水素系キャリアガスとモノ
シランにＮＨ3を適量比率で混合して窒化シリコン膜を
１０〜２０ｎｍ厚に形成し、更に前記の条件で酸化シリ
コン膜を２０〜３０ｎｍ厚に形成する。
【００８８】次いで、図４の（１２）に示すように、全
面に上記したと同様の触媒ＣＶＤ法によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
Ｍのヘリウムガス希釈のＯ2、１５〜２０ＳＣＣＭのモ
ノシラン供給下で酸化シリコン膜２６を例えば１００〜
２００ｎｍ厚に、１〜２０ＳＣＣＭのＰＨ3、１〜２Ｓ
ＣＣＭのヘリウム希釈のＯ2、１５〜２０ＳＣＣＭのモ
ノシラン供給下でフォスフィンシリケートガラス（ＰＳ
Ｇ）膜２７を３００〜４００ｎｍ厚に形成し、５０〜６
０ＳＣＣＭのＮＨ3、１５〜２０ＳＣＣＭのモノシラン
供給下で窒化シリコン膜２８を例えば１００〜２００ｎ
ｍ厚に形成し、積層絶縁膜を形成する。その後に、例え
ば約１０００℃で２０〜３０秒のＲＴＡ（Rapid Therma
l Anneal）処理でイオン活性化させ、各領域に設定した
キャリア不純物濃度とする。
面に上記したと同様の触媒ＣＶＤ法によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
Ｍのヘリウムガス希釈のＯ2、１５〜２０ＳＣＣＭのモ
ノシラン供給下で酸化シリコン膜２６を例えば１００〜
２００ｎｍ厚に、１〜２０ＳＣＣＭのＰＨ3、１〜２Ｓ
ＣＣＭのヘリウム希釈のＯ2、１５〜２０ＳＣＣＭのモ
ノシラン供給下でフォスフィンシリケートガラス（ＰＳ
Ｇ）膜２７を３００〜４００ｎｍ厚に形成し、５０〜６
０ＳＣＣＭのＮＨ3、１５〜２０ＳＣＣＭのモノシラン
供給下で窒化シリコン膜２８を例えば１００〜２００ｎ
ｍ厚に形成し、積層絶縁膜を形成する。その後に、例え
ば約１０００℃で２０〜３０秒のＲＴＡ（Rapid Therma
l Anneal）処理でイオン活性化させ、各領域に設定した
キャリア不純物濃度とする。
【００８９】次いで、図４の（１３）に示すように、上
記の絶縁膜の所定位置にコンタクト窓開けを行い、各コ
ンタクトホールを含む全面に１％Ｓｉ入りアルミニウム
等の電極材料をスパッタ法等で約１μｍの厚みに堆積
し、これをパターニングして、ｐＭＯＳＴＦＴ及びｎＭ
ＯＳＴＦＴのそれぞれのソース又はドレイン電極２９
（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を
形成し、トップゲート型の各ＣＭＯＳＴＦＴを形成す
る。この後に、フォーミングガス中で４００℃、１ｈの
水素化及びシンター処理する。尚、触媒ＣＶＤ法によ
り、アルミニウム化合物ガス（例えばＡｌＣｌ3）を供
給し、アルミニウムを形成してもよい。
記の絶縁膜の所定位置にコンタクト窓開けを行い、各コ
ンタクトホールを含む全面に１％Ｓｉ入りアルミニウム
等の電極材料をスパッタ法等で約１μｍの厚みに堆積
し、これをパターニングして、ｐＭＯＳＴＦＴ及びｎＭ
ＯＳＴＦＴのそれぞれのソース又はドレイン電極２９
（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を
形成し、トップゲート型の各ＣＭＯＳＴＦＴを形成す
る。この後に、フォーミングガス中で４００℃、１ｈの
水素化及びシンター処理する。尚、触媒ＣＶＤ法によ
り、アルミニウム化合物ガス（例えばＡｌＣｌ3）を供
給し、アルミニウムを形成してもよい。
【００９０】なお、上記のゲート電極の形成に代えて、
全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜（４
００〜５００ｎｍ厚）を形成し、汎用フォトリソグラフ
ィ及びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭ
ＯＳＴＦＴのゲート電極を形成してよい。
全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜（４
００〜５００ｎｍ厚）を形成し、汎用フォトリソグラフ
ィ及びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭ
ＯＳＴＦＴのゲート電極を形成してよい。
【００９１】なお、シリコン合金溶融液の液相成長法と
固相成長処理をトップゲート型多結晶性シリコンＣＭＯ
ＳＴＦＴの製法例について説明すると、まず、下記のい
ずれかの方法で錫含有又は非含有のアモルファスシリコ
ン含有微結晶シリコン層を（析出）成長させた後、その
上の錫等、例えば錫又はその合金（錫／鉛系半田等：以
下、同様）の低融点金属膜を除去する。シリコンを含む
錫等の低融点金属溶融液を塗布し、冷却させる。シリコ
ンを含む錫等の低融点金属溶融液に浸漬し、引き上げて
冷却させる。シリコンを含む錫等の低融点金属膜を加熱
溶融し、冷却させる。シリコン膜の上に錫等の低融点金
属膜を蒸着、スパッタリング等で形成し、加熱溶融及び
冷却させる。錫等の低融点金属膜の上にシリコン膜を形
成し、加熱溶融及び冷却させる。
固相成長処理をトップゲート型多結晶性シリコンＣＭＯ
ＳＴＦＴの製法例について説明すると、まず、下記のい
ずれかの方法で錫含有又は非含有のアモルファスシリコ
ン含有微結晶シリコン層を（析出）成長させた後、その
上の錫等、例えば錫又はその合金（錫／鉛系半田等：以
下、同様）の低融点金属膜を除去する。シリコンを含む
錫等の低融点金属溶融液を塗布し、冷却させる。シリコ
ンを含む錫等の低融点金属溶融液に浸漬し、引き上げて
冷却させる。シリコンを含む錫等の低融点金属膜を加熱
溶融し、冷却させる。シリコン膜の上に錫等の低融点金
属膜を蒸着、スパッタリング等で形成し、加熱溶融及び
冷却させる。錫等の低融点金属膜の上にシリコン膜を形
成し、加熱溶融及び冷却させる。
【００９２】次いで、錫含有又は非含有のアモルファス
シリコン含有微結晶シリコン層に対し、シリコンイオン
を注入してアモルファス化する（条件は、上述したもの
に準ずる）。但し、アモルファス成分が十分にある場合
は、必ずしもシリコンイオン注入は必要ではない。
シリコン含有微結晶シリコン層に対し、シリコンイオン
を注入してアモルファス化する（条件は、上述したもの
に準ずる）。但し、アモルファス成分が十分にある場合
は、必ずしもシリコンイオン注入は必要ではない。
【００９３】次いで、固相成長処理で結晶化促進（多結
晶化）を行う（条件は、上述したものに準ずる）。
晶化）を行う（条件は、上述したものに準ずる）。
【００９４】次いで、アイランド化して、ｐＭＯＳＴＦ
Ｔ部とｎＭＯＳＴＦＴ部に分割し、イオン注入又はイオ
ンドーピング法によりチャンネル領域の不純物濃度を制
御してＶthを最適化する（条件は、上述したものに準ず
る）。しかる後に、イオン注入又はイオンドーピング法
によりｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部のソース、
ドレインを形成する（条件は、上述したものに準ず
る）。
Ｔ部とｎＭＯＳＴＦＴ部に分割し、イオン注入又はイオ
ンドーピング法によりチャンネル領域の不純物濃度を制
御してＶthを最適化する（条件は、上述したものに準ず
る）。しかる後に、イオン注入又はイオンドーピング法
によりｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部のソース、
ドレインを形成する（条件は、上述したものに準ず
る）。
【００９５】その後に触媒ＣＶＤ等によりゲート絶縁膜
の酸化シリコン膜を形成するが、必要に応じて連続して
窒化シリコン膜及び酸化シリコン膜を形成する（成膜条
件は、上述したものに準ずる）。これ以降のプロセス
は、上述したものと同様である。また、この液相成長法
を用いる方法は、後述のボトムゲート型、デュアルゲー
ト型ＣＭＯＳＴＦＴ等についても、同様に適用されてよ
い。
の酸化シリコン膜を形成するが、必要に応じて連続して
窒化シリコン膜及び酸化シリコン膜を形成する（成膜条
件は、上述したものに準ずる）。これ以降のプロセス
は、上述したものと同様である。また、この液相成長法
を用いる方法は、後述のボトムゲート型、デュアルゲー
ト型ＣＭＯＳＴＦＴ等についても、同様に適用されてよ
い。
【００９６】スパッタリング膜の固相成長処理を適用し
たトップゲート型多結晶性シリコンＣＭＯＳＴＦＴの製
法例について説明すると、まず、錫を０．１〜１ａｔ％
含有する或いは非含有のシリコンターゲットを、アルゴ
ンガス０．１３３〜１．３３Ｐａの真空中でスパッタリ
ングして、絶縁性基板の少なくともＴＦＴ形成領域に５
０ｎｍ厚の例えば錫含有又は非含有の微結晶シリコン含
有アモルファスシリコン膜を形成する。
たトップゲート型多結晶性シリコンＣＭＯＳＴＦＴの製
法例について説明すると、まず、錫を０．１〜１ａｔ％
含有する或いは非含有のシリコンターゲットを、アルゴ
ンガス０．１３３〜１．３３Ｐａの真空中でスパッタリ
ングして、絶縁性基板の少なくともＴＦＴ形成領域に５
０ｎｍ厚の例えば錫含有又は非含有の微結晶シリコン含
有アモルファスシリコン膜を形成する。
【００９７】次いで、形成した錫含有又は非含有の微結
晶シリコン含有アモルファスシリコン膜に必要に応じて
シリコンイオンを注入し、更に固相成長処理を行う（い
ずれも条件は、上述したものに準ずる）。
晶シリコン含有アモルファスシリコン膜に必要に応じて
シリコンイオンを注入し、更に固相成長処理を行う（い
ずれも条件は、上述したものに準ずる）。
【００９８】次いで、アイランド化し、ｐＭＯＳＴＦＴ
部とｎＭＯＳＴＦＴ部に分割する（条件は気相成長法の
場合に準ずる）。しかる後に、ゲートチャンネル、ソー
ス、ドレインを形成する（条件は気相成長法の場合に準
ずる）。
部とｎＭＯＳＴＦＴ部に分割する（条件は気相成長法の
場合に準ずる）。しかる後に、ゲートチャンネル、ソー
ス、ドレインを形成する（条件は気相成長法の場合に準
ずる）。
【００９９】次いで、ゲート絶縁膜として酸化シリコン
膜を形成するが、必要に応じて連続して窒化シリコン膜
及び酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法等
により、酸化シリコン膜を４０〜５０ｎｍ厚、窒化シリ
コン膜を１０〜２０ｎｍ厚、酸化シリコン膜を４０〜５
０ｎｍ厚に連続形成する（成膜条件は上述したものに準
ずる）。
膜を形成するが、必要に応じて連続して窒化シリコン膜
及び酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法等
により、酸化シリコン膜を４０〜５０ｎｍ厚、窒化シリ
コン膜を１０〜２０ｎｍ厚、酸化シリコン膜を４０〜５
０ｎｍ厚に連続形成する（成膜条件は上述したものに準
ずる）。
【０１００】以降のプロセスは、上述したものと同様で
ある。また、このスパッタリング膜を用いる方法は、後
述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ
等についても、同様に適用されてよい。
ある。また、このスパッタリング膜を用いる方法は、後
述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ
等についても、同様に適用されてよい。
【０１０１】上述したように、本実施の形態によれば、
下記（ａ）〜（ｅ）の優れた作用効果を得ることができ
る。
下記（ａ）〜（ｅ）の優れた作用効果を得ることができ
る。
【０１０２】（ａ）触媒ＣＶＤ、バイアス触媒ＣＶＤ、
プラズマＣＶＤ、高密度プラズマＣＶＤ、高密度触媒Ｃ
ＶＤ、減圧ＣＶＤ、常圧ＣＶＤ等の気相成長法、又はシ
リコン合金溶融液の液相成長法、又はスパッタリング法
等により、錫又は他のIV族元素（鉛、ゲルマニウム等）
を単独に或いは混合して含有（合計が１０18〜１０20ａ
ｔｏｍｓ／ｃｃ添加）したアモルファスシリコン又は微
結晶シリコン等の低級結晶性シリコン膜を形成し、必要
に応じてシリコンイオン注入後の固相成長処理により、
錫又は他のIV族元素（鉛、ゲルマニウム等）を単独或い
は混合添加した高結晶化率で大粒径の多結晶性シリコン
膜を形成する際、その多結晶シリコン粒界に存在する結
晶不整を減少させ、内部応力を減少させ、更に高結晶化
率で大粒径の多結晶性シリコン膜を形成することができ
るので、高キャリア移動度の多結晶性シリコン膜の形成
が可能で、Ｖth調整が容易で低抵抗での高速動作が可能
となる。
プラズマＣＶＤ、高密度プラズマＣＶＤ、高密度触媒Ｃ
ＶＤ、減圧ＣＶＤ、常圧ＣＶＤ等の気相成長法、又はシ
リコン合金溶融液の液相成長法、又はスパッタリング法
等により、錫又は他のIV族元素（鉛、ゲルマニウム等）
を単独に或いは混合して含有（合計が１０18〜１０20ａ
ｔｏｍｓ／ｃｃ添加）したアモルファスシリコン又は微
結晶シリコン等の低級結晶性シリコン膜を形成し、必要
に応じてシリコンイオン注入後の固相成長処理により、
錫又は他のIV族元素（鉛、ゲルマニウム等）を単独或い
は混合添加した高結晶化率で大粒径の多結晶性シリコン
膜を形成する際、その多結晶シリコン粒界に存在する結
晶不整を減少させ、内部応力を減少させ、更に高結晶化
率で大粒径の多結晶性シリコン膜を形成することができ
るので、高キャリア移動度の多結晶性シリコン膜の形成
が可能で、Ｖth調整が容易で低抵抗での高速動作が可能
となる。
【０１０３】（ｂ）シリコン合金溶融液の液相成長＋固
相成長処理の場合、錫又は他のIV族元素（鉛、ゲルマニ
ウム等）／シリコン合金組成比、溶融液温度、冷却方法
／速度、固相成長温度／時間、添加するｎ又はｐ型不純
物濃度により、広範囲のｎ又はｐ型不純物濃度の錫ある
いは他のIV族元素（鉛、ゲルマニウム等）含有多結晶性
シリコン膜が容易に得られるので、高キャリア移動度の
多結晶性シリコン膜の形成が可能で、Ｖth調整が容易で
低抵抗での高速動作が可能となる。
相成長処理の場合、錫又は他のIV族元素（鉛、ゲルマニ
ウム等）／シリコン合金組成比、溶融液温度、冷却方法
／速度、固相成長温度／時間、添加するｎ又はｐ型不純
物濃度により、広範囲のｎ又はｐ型不純物濃度の錫ある
いは他のIV族元素（鉛、ゲルマニウム等）含有多結晶性
シリコン膜が容易に得られるので、高キャリア移動度の
多結晶性シリコン膜の形成が可能で、Ｖth調整が容易で
低抵抗での高速動作が可能となる。
【０１０４】（ｃ）気相成長＋固相成長処理の場合、触
媒体の種類及び温度、基板加熱温度、気相成膜条件、原
料ガスの種類、固相成長温度／時間、添加するｎ又はｐ
型不純物濃度等により、広範囲のｎ又はｐ型不純物濃度
の錫あるいは他のIV族元素（鉛、ゲルマニウム等）含有
多結晶性シリコン膜が容易に得られるので、高キャリア
移動度の多結晶性シリコン膜の形成が可能で、Ｖth調整
が容易で、低抵抗での高速動作が可能となる。
媒体の種類及び温度、基板加熱温度、気相成膜条件、原
料ガスの種類、固相成長温度／時間、添加するｎ又はｐ
型不純物濃度等により、広範囲のｎ又はｐ型不純物濃度
の錫あるいは他のIV族元素（鉛、ゲルマニウム等）含有
多結晶性シリコン膜が容易に得られるので、高キャリア
移動度の多結晶性シリコン膜の形成が可能で、Ｖth調整
が容易で、低抵抗での高速動作が可能となる。
【０１０５】（ｄ）スパッタリング法＋固相成長処理の
場合、シリコンターゲットの比抵抗（添加するｎ又はｐ
型不純物濃度）と錫又は他のIV族元素（鉛、ゲルマニウ
ム等）の添加量、スパッタリング成膜条件、基板加熱温
度、固相成長温度／時間等により、広範囲のｎ又はｐ型
不純物濃度の錫あるいは他のIV族元素（鉛、ゲルマニウ
ム等）含有多結晶性シリコン膜が容易に得られるので、
高キャリア移動度の多結晶性シリコン膜の形成が可能
で、Ｖth調整が容易で低抵抗での高速動作が可能とな
る。
場合、シリコンターゲットの比抵抗（添加するｎ又はｐ
型不純物濃度）と錫又は他のIV族元素（鉛、ゲルマニウ
ム等）の添加量、スパッタリング成膜条件、基板加熱温
度、固相成長温度／時間等により、広範囲のｎ又はｐ型
不純物濃度の錫あるいは他のIV族元素（鉛、ゲルマニウ
ム等）含有多結晶性シリコン膜が容易に得られるので、
高キャリア移動度の多結晶性シリコン膜の形成が可能
で、Ｖth調整が容易で低抵抗での高速動作が可能とな
る。
【０１０６】（ｅ）トップゲート型のみならず、ボトム
ゲート型、デュアルゲート型ＭＯＳＴＦＴでも高い電子
／正孔移動度の錫あるいは他のIV族元素（鉛、ゲルマニ
ウム等）含有多結晶性シリコン膜が得られるために、こ
の高性能の多結晶性シリコン半導体を使用した高速、高
電流密度の半導体装置、電気光学装置、更に、高効率の
太陽電池等の製造が可能となる。
ゲート型、デュアルゲート型ＭＯＳＴＦＴでも高い電子
／正孔移動度の錫あるいは他のIV族元素（鉛、ゲルマニ
ウム等）含有多結晶性シリコン膜が得られるために、こ
の高性能の多結晶性シリコン半導体を使用した高速、高
電流密度の半導体装置、電気光学装置、更に、高効率の
太陽電池等の製造が可能となる。
【０１０７】第２の実施の形態 ＜ＬＣＤの製造例１＞本実施の形態は、高温プロセスに
よる多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液
晶表示装置）に本発明を適用したものであり、以下にそ
の製造例を示す。尚、この製造例は、後述する有機ＥＬ
やＦＥＤ等の表示装置等にも同様に適用可能である。
よる多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液
晶表示装置）に本発明を適用したものであり、以下にそ
の製造例を示す。尚、この製造例は、後述する有機ＥＬ
やＦＥＤ等の表示装置等にも同様に適用可能である。
【０１０８】まず、図８の（１）に示すように、画素部
及び周辺回路部において、石英ガラス、結晶化ガラスな
どの耐熱性絶縁基板６１（歪点約８００〜１１００℃、
厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した触媒
ＣＶＤ法等によって、保護膜１００（ここでは図示省
略：以下、同様）を形成後に、この上に多結晶性シリコ
ン膜６７を上述の触媒ＣＶＤ後の固相成長処理により５
０ｎｍ厚に形成する。
及び周辺回路部において、石英ガラス、結晶化ガラスな
どの耐熱性絶縁基板６１（歪点約８００〜１１００℃、
厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した触媒
ＣＶＤ法等によって、保護膜１００（ここでは図示省
略：以下、同様）を形成後に、この上に多結晶性シリコ
ン膜６７を上述の触媒ＣＶＤ後の固相成長処理により５
０ｎｍ厚に形成する。
【０１０９】次いで、図８の（２）に示すように、フォ
トレジストマスクを用いて多結晶性シリコン膜６７をパ
ターニング（アイランド化）し、トランジスタ、ダイオ
ード等の能動素子、抵抗、容量、インダクタンス等の受
動素子の活性層を形成する。
トレジストマスクを用いて多結晶性シリコン膜６７をパ
ターニング（アイランド化）し、トランジスタ、ダイオ
ード等の能動素子、抵抗、容量、インダクタンス等の受
動素子の活性層を形成する。
【０１１０】次いで、トランジスタ活性層６７のチャン
ネル領域の不純物濃度制御によるＶ thの最適化のために
前記と同様のボロン又は燐等の所定の不純物のイオン注
入を行なった後、図８の（３）に示すように、例えば上
記と同様の触媒ＣＶＤ法等によって多結晶性シリコン膜
６７の表面に厚さ例えば５０ｎｍ厚のゲート絶縁膜用の
酸化シリコン膜６８を形成する。触媒ＣＶＤ法等でゲー
ト絶縁膜用の酸化シリコン膜６８を形成する場合、基板
温度及び触媒体温度は上記したものと同様であるが、酸
素ガス流量は１〜２ＳＣＣＭ、モノシランガス流量は１
５〜２０ＳＣＣＭ、水素系キャリアガスは１５０ＳＣＣ
Ｍとしてよい。尚、チャンネル領域の不純物濃度制御す
る前又は後に、例えば、約１０００℃、３０分の高温熱
酸化により、ゲート絶縁膜用の酸化シリコン膜６８を形
成してもよい。
ネル領域の不純物濃度制御によるＶ thの最適化のために
前記と同様のボロン又は燐等の所定の不純物のイオン注
入を行なった後、図８の（３）に示すように、例えば上
記と同様の触媒ＣＶＤ法等によって多結晶性シリコン膜
６７の表面に厚さ例えば５０ｎｍ厚のゲート絶縁膜用の
酸化シリコン膜６８を形成する。触媒ＣＶＤ法等でゲー
ト絶縁膜用の酸化シリコン膜６８を形成する場合、基板
温度及び触媒体温度は上記したものと同様であるが、酸
素ガス流量は１〜２ＳＣＣＭ、モノシランガス流量は１
５〜２０ＳＣＣＭ、水素系キャリアガスは１５０ＳＣＣ
Ｍとしてよい。尚、チャンネル領域の不純物濃度制御す
る前又は後に、例えば、約１０００℃、３０分の高温熱
酸化により、ゲート絶縁膜用の酸化シリコン膜６８を形
成してもよい。
【０１１１】次いで、図８の（４）に示すように、ゲー
ト電極及びゲートライン用材料として、例えばＭｏ−Ｔ
ａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に堆
積させるか、或いは、リンドープド多結晶シリコン膜を
例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２０Ｓ
ＣＣＭのＰＨ3及び２０ＳＣＣＭのモノシランガスの供
給下での上記と同様の触媒ＣＶＤ法等によって厚さ例え
ば４００ｎｍ厚に堆積させる。そして、汎用フォトリソ
グラフィー及びエッチング技術により、ゲート電極材料
層をゲート電極７５及びゲートラインの形状にパターニ
ングする。尚、リンドープド多結晶性シリコン膜の場合
は、触媒ＣＶＤ等により、その表面に保護用酸化シリコ
ン膜１０〜２０ｎｍ厚を形成してもよい。
ト電極及びゲートライン用材料として、例えばＭｏ−Ｔ
ａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に堆
積させるか、或いは、リンドープド多結晶シリコン膜を
例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２０Ｓ
ＣＣＭのＰＨ3及び２０ＳＣＣＭのモノシランガスの供
給下での上記と同様の触媒ＣＶＤ法等によって厚さ例え
ば４００ｎｍ厚に堆積させる。そして、汎用フォトリソ
グラフィー及びエッチング技術により、ゲート電極材料
層をゲート電極７５及びゲートラインの形状にパターニ
ングする。尚、リンドープド多結晶性シリコン膜の場合
は、触媒ＣＶＤ等により、その表面に保護用酸化シリコ
ン膜１０〜２０ｎｍ厚を形成してもよい。
【０１１２】次いで、図９の（５）に示すように、ｐＭ
ＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオン
注入又はイオンドーピング法によりｎ型不純物である例
えばヒ素（又は燐）イオン７９を例えば１×１０15ａｔ
ｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１０20
ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦ
Ｔのｎ+型ソース領域８０及びドレイン領域８１をそれ
ぞれ形成する。
ＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオン
注入又はイオンドーピング法によりｎ型不純物である例
えばヒ素（又は燐）イオン７９を例えば１×１０15ａｔ
ｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１０20
ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦ
Ｔのｎ+型ソース領域８０及びドレイン領域８１をそれ
ぞれ形成する。
【０１１３】次いで、図９の（６）に示すように、ｎＭ
ＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオン
注入又はイオンドーピング法によりｐ型不純物である例
えばボロンイオン８３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域８４及びドレイン領域８５をそれぞれ
形成する。
ＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオン
注入又はイオンドーピング法によりｐ型不純物である例
えばボロンイオン８３を例えば１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴの
ｐ+型ソース領域８４及びドレイン領域８５をそれぞれ
形成する。
【０１１４】次いで、図９の（７）に示すように、全面
に上記したと同様の触媒ＣＶＤ法等によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
ＭのＨｅ希釈Ｏ2、１５〜２０ＳＣＣＭのモノシラン供
給下で酸化シリコン膜を例えば１００〜２００ｎｍ厚
に、更に、１〜２０ＳＣＣＭのＰＨ3、１〜２ＳＣＣＭ
のＨｅ希釈Ｏ2、１５〜２０ＳＣＣＭのモノシラン供給
下でフォスフィンシリケートガラス（ＰＳＧ）膜を３０
０〜４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭのＮＨ
3、１５〜２０ＳＣＣＭのＳｉＨ4供給下で窒化シリコン
膜を例えば１００〜２００ｎｍ厚に形成する。これらの
絶縁膜の積層によって層間絶縁膜８６を形成する。な
お、このような層間絶縁膜は、上記とは別の通常の方法
で形成してもよい。この後に、例えば９００℃、５分間
のＮ2中のアニール又は１０００℃、２０〜３０秒のＮ2
中のＲＴＡ処理によりイオン活性化し、各領域に設定し
たキャリア不純物濃度とする。
に上記したと同様の触媒ＣＶＤ法等によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
ＭのＨｅ希釈Ｏ2、１５〜２０ＳＣＣＭのモノシラン供
給下で酸化シリコン膜を例えば１００〜２００ｎｍ厚
に、更に、１〜２０ＳＣＣＭのＰＨ3、１〜２ＳＣＣＭ
のＨｅ希釈Ｏ2、１５〜２０ＳＣＣＭのモノシラン供給
下でフォスフィンシリケートガラス（ＰＳＧ）膜を３０
０〜４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭのＮＨ
3、１５〜２０ＳＣＣＭのＳｉＨ4供給下で窒化シリコン
膜を例えば１００〜２００ｎｍ厚に形成する。これらの
絶縁膜の積層によって層間絶縁膜８６を形成する。な
お、このような層間絶縁膜は、上記とは別の通常の方法
で形成してもよい。この後に、例えば９００℃、５分間
のＮ2中のアニール又は１０００℃、２０〜３０秒のＮ2
中のＲＴＡ処理によりイオン活性化し、各領域に設定し
たキャリア不純物濃度とする。
【０１１５】次いで、図１０の（８）に示すように、上
記の絶縁膜８６の所定位置にコンタクト窓開けを行い、
各コンタクトホールを含む全面にアルミニウムなどの電
極材料をスパッタ法等で約１μｍの厚みに堆積し、これ
をパターニングして、画素部のｎＭＯＳＴＦＴのソース
電極８７及びデータライン、周辺回路部のｐＭＯＳＴＦ
Ｔ及びｎＭＯＳＴＦＴのソース電極８８、９０とドレイ
ン電極８９、９１及び配線をそれぞれ形成する。尚、こ
の時に、触媒ＣＶＤ法によりアルミニウムを形成しても
よい。この後に、例えばフォーミングガス中、４００
℃、１ｈの水素化及びシンター処理する。
記の絶縁膜８６の所定位置にコンタクト窓開けを行い、
各コンタクトホールを含む全面にアルミニウムなどの電
極材料をスパッタ法等で約１μｍの厚みに堆積し、これ
をパターニングして、画素部のｎＭＯＳＴＦＴのソース
電極８７及びデータライン、周辺回路部のｐＭＯＳＴＦ
Ｔ及びｎＭＯＳＴＦＴのソース電極８８、９０とドレイ
ン電極８９、９１及び配線をそれぞれ形成する。尚、こ
の時に、触媒ＣＶＤ法によりアルミニウムを形成しても
よい。この後に、例えばフォーミングガス中、４００
℃、１ｈの水素化及びシンター処理する。
【０１１６】次いで、表面上に酸化シリコン膜等の層間
絶縁膜９２をＣＶＤ法で形成した後、図１０の（９）に
示すように、画素部のｎＭＯＳＴＦＴドレイン領域にお
いて層間絶縁膜９２及び８６にコンタクトホールを開
け、例えばＩＴＯ（Indium tinoxide：インジウム酸化
物にスズをドープした透明電極材料）を真空蒸着法等で
全面に堆積させ、パターニングしてｎＭＯＳＴＦＴのド
レイン領域８１に接続された透明画素電極９３を形成す
る。この後に、例えばフォーミングガス中、２５０℃、
１ｈ、アニールして、ＩＴＯとのオーミックコンタクト
を改善し、ＩＴＯの透明度を向上させる。
絶縁膜９２をＣＶＤ法で形成した後、図１０の（９）に
示すように、画素部のｎＭＯＳＴＦＴドレイン領域にお
いて層間絶縁膜９２及び８６にコンタクトホールを開
け、例えばＩＴＯ（Indium tinoxide：インジウム酸化
物にスズをドープした透明電極材料）を真空蒸着法等で
全面に堆積させ、パターニングしてｎＭＯＳＴＦＴのド
レイン領域８１に接続された透明画素電極９３を形成す
る。この後に、例えばフォーミングガス中、２５０℃、
１ｈ、アニールして、ＩＴＯとのオーミックコンタクト
を改善し、ＩＴＯの透明度を向上させる。
【０１１７】こうしてアクティブマトリクス基板（以
後、ＴＦＴ基板と称す）を作製し、透過型のＬＣＤを作
製することができる。この透過型ＬＣＤは、図１０（１
０）に示すように、画素電極９３上に配向膜９４、液晶
９５、配向膜９６、透明電極９７、対向基板９８が積層
された構造からなっている。
後、ＴＦＴ基板と称す）を作製し、透過型のＬＣＤを作
製することができる。この透過型ＬＣＤは、図１０（１
０）に示すように、画素電極９３上に配向膜９４、液晶
９５、配向膜９６、透明電極９７、対向基板９８が積層
された構造からなっている。
【０１１８】なお、上記した工程は、反射型のＬＣＤの
製造にも同様に適用可能である。図１５（Ａ）には、こ
の反射型のＬＣＤの一例が示されているが、図中の１０
１は粗面化された絶縁膜９２上に被着された反射膜であ
り、ＭＯＳＴＦＴのドレインと接続されている。
製造にも同様に適用可能である。図１５（Ａ）には、こ
の反射型のＬＣＤの一例が示されているが、図中の１０
１は粗面化された絶縁膜９２上に被着された反射膜であ
り、ＭＯＳＴＦＴのドレインと接続されている。
【０１１９】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板６１と、全面ベタのＩＴ
Ｏ（Indium Tin Oxide）電極９７を設けた対向基板９８
の素子形成面に、ポリイミド配向膜９４、９６を形成す
る。このポリイミド配向膜はロールコート、スピンコー
ト等により５０〜１００ｎｍ厚に形成し、１８０℃／２
ｈで硬化キュアする。
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板６１と、全面ベタのＩＴ
Ｏ（Indium Tin Oxide）電極９７を設けた対向基板９８
の素子形成面に、ポリイミド配向膜９４、９６を形成す
る。このポリイミド配向膜はロールコート、スピンコー
ト等により５０〜１００ｎｍ厚に形成し、１８０℃／２
ｈで硬化キュアする。
【０１２０】次いで、ＴＦＴ基板６１と対向基板９８を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。
【０１２１】次いで、洗浄後に、ＴＦＴ基板６１側には
コモン剤塗布、対向基板９８側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
コモン剤塗布、対向基板９８側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。
【０１２２】次いで、対向基板９８側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板６１と所定
の位置で重ね合せる。対向基板９８側のアライメントマ
ークとＴＦＴ基板６１側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
を得るためのスペーサを散布し、ＴＦＴ基板６１と所定
の位置で重ね合せる。対向基板９８側のアライメントマ
ークとＴＦＴ基板６１側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。
【０１２３】次いで、スクライブブレークして、ＴＦＴ
基板６１と対向基板９８を重ね合せた単個の液晶パネル
を作成する。
基板６１と対向基板９８を重ね合せた単個の液晶パネル
を作成する。
【０１２４】次いで、液晶９５を両基板６１−９８間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。
【０１２５】次いで、加熱急冷処理して、液晶９５を配
向させる。
向させる。
【０１２６】次いで、ＴＦＴ基板６１のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板９８に偏光板を貼合わせる。
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板９８に偏光板を貼合わせる。
【０１２７】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面
に、ポリイミド配向膜９４、９６を形成し、両基板をラ
ビング、又は非接触の線型偏光紫外線光の配向処理す
る。
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面
に、ポリイミド配向膜９４、９６を形成し、両基板をラ
ビング、又は非接触の線型偏光紫外線光の配向処理す
る。
【０１２８】次いで、ＴＦＴ基板６１と対向基板９８を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗
布、対向基板９８にはスペーサ含有のシール剤を塗布
し、両基板を重ね合せる。これ以降のプロセスは上記に
準ずる。
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗
布、対向基板９８にはスペーサ含有のシール剤を塗布
し、両基板を重ね合せる。これ以降のプロセスは上記に
準ずる。
【０１２９】上記したＬＣＤにおいて、対向基板９８は
ＣＦ（カラーフィルタ）基板であって、カラーフィルタ
層（図示せず）をＩＴＯ電極９７下に設けたものであ
る。対向基板９８側からの入射光は例えば反射膜９３で
効率良く反射されて対向基板９８側から出射してよい。
ＣＦ（カラーフィルタ）基板であって、カラーフィルタ
層（図示せず）をＩＴＯ電極９７下に設けたものであ
る。対向基板９８側からの入射光は例えば反射膜９３で
効率良く反射されて対向基板９８側から出射してよい。
【０１３０】他方、ＴＦＴ基板６１として、ＴＦＴ基板
６１にカラーフィルタを設けたオンチップカラーフィル
タ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向
基板９８にはＩＴＯ電極がベタ付け（又はブラックマス
ク付きのＩＴＯ電極がベタ付け）される。
６１にカラーフィルタを設けたオンチップカラーフィル
タ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向
基板９８にはＩＴＯ電極がベタ付け（又はブラックマス
ク付きのＩＴＯ電極がベタ付け）される。
【０１３１】透過型ＬＣＤの場合、次のようにしてオン
チップカラーフィルタ（ＯＣＣＦ）構造とオンチップブ
ラック（ＯＣＢ）構造を作製することができる。
チップカラーフィルタ（ＯＣＣＦ）構造とオンチップブ
ラック（ＯＣＢ）構造を作製することができる。
【０１３２】即ち、図１０の（１１）に示すように、フ
ォスフィンシリケートガラス／酸化シリコンの絶縁膜８
６のドレイン部も窓開けしてドレイン電極用のアルミニ
ウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグ
メント毎に顔料分散したフォトレジスト９９を所定厚さ
（１〜１．５μｍ）で形成した後、汎用フォトリソグラ
フィ技術で所定位置（各画素部）のみを残すパターニン
グで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９
（Ｂ）を形成する（オンチップカラーフィルタ構造）。
この際、ドレイン部の窓開けも行う。なお、不透明なセ
ラミック基板や低透過率のガラス及び耐熱性樹脂基板は
使用できない。
ォスフィンシリケートガラス／酸化シリコンの絶縁膜８
６のドレイン部も窓開けしてドレイン電極用のアルミニ
ウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグ
メント毎に顔料分散したフォトレジスト９９を所定厚さ
（１〜１．５μｍ）で形成した後、汎用フォトリソグラ
フィ技術で所定位置（各画素部）のみを残すパターニン
グで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９
（Ｂ）を形成する（オンチップカラーフィルタ構造）。
この際、ドレイン部の窓開けも行う。なお、不透明なセ
ラミック基板や低透過率のガラス及び耐熱性樹脂基板は
使用できない。
【０１３３】次いで、表示用ＴＦＴのドレインに連通す
るコンタクトホールに、カラーフィルタ層上にかけてブ
ラックマスク層となる遮光層１００’を金属のパターニ
ングで形成する。例えば、スパッタ法により、モリブデ
ンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯＳＴＦ
Ｔを覆って遮光する所定の形状にパターニングする（オ
ンチップブラック構造）。
るコンタクトホールに、カラーフィルタ層上にかけてブ
ラックマスク層となる遮光層１００’を金属のパターニ
ングで形成する。例えば、スパッタ法により、モリブデ
ンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯＳＴＦ
Ｔを覆って遮光する所定の形状にパターニングする（オ
ンチップブラック構造）。
【０１３４】次いで、透明樹脂の平坦化膜９２を形成
し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透
明電極９３を遮光層１００’に接続するように形成す
る。
し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透
明電極９３を遮光層１００’に接続するように形成す
る。
【０１３５】このように、表示アレイ部上に、カラーフ
ィルタ９９やブラックマスク１００’を作り込むことに
より、液晶表示パネルの開口率を改善し、またバックラ
イトも含めたディスプレイモジュールの低消費電力化が
実現する。
ィルタ９９やブラックマスク１００’を作り込むことに
より、液晶表示パネルの開口率を改善し、またバックラ
イトも含めたディスプレイモジュールの低消費電力化が
実現する。
【０１３６】図１１は、上述のトップゲート型ＭＯＳＴ
ＦＴを組み込んで駆動回路一体型に構成したアクティブ
マトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示
すものである。このアクティブマトリクスＬＣＤは、主
基板６１（これはアクティブマトリクス基板を構成す
る。）と対向基板９８とをスペーサ（図示せず）を介し
て貼り合わせたフラットパネル構造からなり、両基板６
１−９８間に液晶（ここでは図示せず）が封入されてい
る。主基板６１の表面には、マトリクス状に配列した画
素電極９３と、この画素電極を駆動するスイッチング素
子とからなる表示部、及びこの表示部に接続される周辺
駆動回路部とが設けられている。
ＦＴを組み込んで駆動回路一体型に構成したアクティブ
マトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示
すものである。このアクティブマトリクスＬＣＤは、主
基板６１（これはアクティブマトリクス基板を構成す
る。）と対向基板９８とをスペーサ（図示せず）を介し
て貼り合わせたフラットパネル構造からなり、両基板６
１−９８間に液晶（ここでは図示せず）が封入されてい
る。主基板６１の表面には、マトリクス状に配列した画
素電極９３と、この画素電極を駆動するスイッチング素
子とからなる表示部、及びこの表示部に接続される周辺
駆動回路部とが設けられている。
【０１３７】表示部のスイッチング素子は、上記したｎ
ＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップ
ゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回
路部にも、回路要素として、上記したトップゲート型Ｍ
ＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ
又はこれらの混在が形成されている。なお、一方の周辺
駆動回路部はデータ信号を供給して各画素のＴＦＴを水
平ライン毎に駆動する水平駆動回路であり、また他方の
周辺駆動回路部は各画素のＴＦＴのゲートを走査ライン
毎に駆動する垂直駆動回路であり、通常は表示部の両辺
にそれぞれ設けられる。これらの駆動回路は、点順次ア
ナログ方式、線順次デジタル方式のいずれも構成でき
る。
ＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップ
ゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回
路部にも、回路要素として、上記したトップゲート型Ｍ
ＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ
又はこれらの混在が形成されている。なお、一方の周辺
駆動回路部はデータ信号を供給して各画素のＴＦＴを水
平ライン毎に駆動する水平駆動回路であり、また他方の
周辺駆動回路部は各画素のＴＦＴのゲートを走査ライン
毎に駆動する垂直駆動回路であり、通常は表示部の両辺
にそれぞれ設けられる。これらの駆動回路は、点順次ア
ナログ方式、線順次デジタル方式のいずれも構成でき
る。
【０１３８】図１２に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＭＯＳＴＦ
Ｔが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ
LC）に画像情報を書き込み、次の情報がくるまで電荷を
保持する。この場合、ＴＦＴのチャンネル抵抗だけで保
持させるには十分ではないので、それを補うため液晶容
量と並列に蓄積容量（補助容量）（ＣS）を付加し、リ
ーク電流による液晶電圧の低下を補ってよい。こうした
ＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に使用す
るＴＦＴの特性と周辺駆動回路に使用するＴＦＴの特性
とでは要求性能が異なり、特に画素部のＴＦＴではオフ
電流の制御、オン電流の確保が重要な問題となる。この
ため、表示部には、後述の如きＬＤＤ構造のＴＦＴを設
けることによって、ゲート−ドレイン間に電界がかかり
にくい構造としてチャンネル領域にかかる実効的な電界
を低減させ、オフ電流を低減し、特性の変化も小さくで
きる。しかし、プロセス的には複雑になり、素子サイズ
も大きくなり、かつオン電流が低下するなどの問題も発
生するため、それぞれの使用目的に合わせた最適設計が
必要である。
ラインとデータバスラインの交差部に上記のＭＯＳＴＦ
Ｔが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ
LC）に画像情報を書き込み、次の情報がくるまで電荷を
保持する。この場合、ＴＦＴのチャンネル抵抗だけで保
持させるには十分ではないので、それを補うため液晶容
量と並列に蓄積容量（補助容量）（ＣS）を付加し、リ
ーク電流による液晶電圧の低下を補ってよい。こうした
ＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に使用す
るＴＦＴの特性と周辺駆動回路に使用するＴＦＴの特性
とでは要求性能が異なり、特に画素部のＴＦＴではオフ
電流の制御、オン電流の確保が重要な問題となる。この
ため、表示部には、後述の如きＬＤＤ構造のＴＦＴを設
けることによって、ゲート−ドレイン間に電界がかかり
にくい構造としてチャンネル領域にかかる実効的な電界
を低減させ、オフ電流を低減し、特性の変化も小さくで
きる。しかし、プロセス的には複雑になり、素子サイズ
も大きくなり、かつオン電流が低下するなどの問題も発
生するため、それぞれの使用目的に合わせた最適設計が
必要である。
【０１３９】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモード用に用いられ
るネマチック液晶）をはじめ、ＳＴＮ（スーパーツイス
テッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ
（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、Ａ
ＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型
液晶）等の各種モード用の液晶を採用してよい。
（アクティブマトリクス駆動のＴＮモード用に用いられ
るネマチック液晶）をはじめ、ＳＴＮ（スーパーツイス
テッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ
（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、Ａ
ＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型
液晶）等の各種モード用の液晶を採用してよい。
【０１４０】＜ＬＣＤの製造例２＞次に、本実施の形態
による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを
用いたＬＣＤ（液晶表示装置）の製造例を示す（この製
造例は後述する有機ＥＬやＦＥＤの表示装置等にも同様
に適用可能である）。
による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを
用いたＬＣＤ（液晶表示装置）の製造例を示す（この製
造例は後述する有機ＥＬやＦＥＤの表示装置等にも同様
に適用可能である）。
【０１４１】この製造例では、上述の製造例１におい
て、基板６１としてアルミノけい酸ガラス、ホウケイ酸
ガラス等を使用し、図８の（１）及び（２）の工程を同
様に行う。即ち、基板６１上に触媒ＣＶＤと固相成長処
理により錫含有（又は非含有）の多結晶性シリコン膜６
７を形成してこれをアイランド化し、表示領域のｎＭＯ
ＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部及び
ｐＭＯＳＴＦＴ部を形成する。この場合、同時に、ダイ
オード、コンデンサ、インダクタンス、抵抗等の領域を
形成する。
て、基板６１としてアルミノけい酸ガラス、ホウケイ酸
ガラス等を使用し、図８の（１）及び（２）の工程を同
様に行う。即ち、基板６１上に触媒ＣＶＤと固相成長処
理により錫含有（又は非含有）の多結晶性シリコン膜６
７を形成してこれをアイランド化し、表示領域のｎＭＯ
ＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部及び
ｐＭＯＳＴＦＴ部を形成する。この場合、同時に、ダイ
オード、コンデンサ、インダクタンス、抵抗等の領域を
形成する。
【０１４２】次いで、図１３の（１）に示すように、各
ＭＯＳＴＦＴゲートチャンネル領域のキャリア不純物濃
度を制御してＶthを最適化するために、表示領域のｎＭ
ＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部を
フォトレジスト８２でカバーし、周辺駆動回路領域のｐ
ＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法
により例えば燐、ひ素等のｎ型不純物７９を１×１０12
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０17ａｔｏｍｓ／ｃｃのドナー濃度に設定し、更に図１
３の（２）に示すように、周辺駆動回路領域のｐＭＯＳ
ＴＦＴ部をフォトレジスト８２でカバーし、表示領域の
ｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ
部に、イオン注入又はイオンドーピング法により例えば
ボロン等のｐ型不純物８３を５×１０11ａｔｏｍｓ／ｃ
ｍ2のドーズ量でドーピングし、１×１０17ａｔｏｍｓ
／ｃｃのアクセプタ濃度を設定する。
ＭＯＳＴＦＴゲートチャンネル領域のキャリア不純物濃
度を制御してＶthを最適化するために、表示領域のｎＭ
ＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部を
フォトレジスト８２でカバーし、周辺駆動回路領域のｐ
ＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法
により例えば燐、ひ素等のｎ型不純物７９を１×１０12
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０17ａｔｏｍｓ／ｃｃのドナー濃度に設定し、更に図１
３の（２）に示すように、周辺駆動回路領域のｐＭＯＳ
ＴＦＴ部をフォトレジスト８２でカバーし、表示領域の
ｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ
部に、イオン注入又はイオンドーピング法により例えば
ボロン等のｐ型不純物８３を５×１０11ａｔｏｍｓ／ｃ
ｍ2のドーズ量でドーピングし、１×１０17ａｔｏｍｓ
／ｃｃのアクセプタ濃度を設定する。
【０１４３】次いで、図１３の（３）に示すように、表
示領域のｎＭＯＳＴＦＴ部にｎ-型のＬＤＤ（Lightly D
oped Drain）部を形成するために、汎用フォトリソグラ
フィ技術により、表示領域のｎＭＯＳＴＦＴのゲート部
と周辺駆動領域のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴ全
部をフォトレジスト８２で覆い、露出した表示領域のｎ
ＭＯＳＴＦＴのソース／ドレイン領域に、イオン注入又
はイオンドーピング法により例えば燐等のｎ型不純物７
９を１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０18ａｔｏｍｓ／ｃｃのドナー濃度に設
定して、ｎ-型のＬＤＤ部を形成する。
示領域のｎＭＯＳＴＦＴ部にｎ-型のＬＤＤ（Lightly D
oped Drain）部を形成するために、汎用フォトリソグラ
フィ技術により、表示領域のｎＭＯＳＴＦＴのゲート部
と周辺駆動領域のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴ全
部をフォトレジスト８２で覆い、露出した表示領域のｎ
ＭＯＳＴＦＴのソース／ドレイン領域に、イオン注入又
はイオンドーピング法により例えば燐等のｎ型不純物７
９を１×１０13ａｔｏｍｓ／ｃｍ2のドーズ量でドーピ
ングし、２×１０18ａｔｏｍｓ／ｃｃのドナー濃度に設
定して、ｎ-型のＬＤＤ部を形成する。
【０１４４】次いで、図１４の（４）に示すように、表
示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭ
ＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、
周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォ
トレジスト８２でカバーして露出したソース、ドレイン
領域に、イオン注入又はイオンドーピング法により例え
ばボロン等のｐ型不純物８３を１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定してｐ+型のソース部
８４、ドレイン部８５を形成する。
示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭ
ＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、
周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォ
トレジスト８２でカバーして露出したソース、ドレイン
領域に、イオン注入又はイオンドーピング法により例え
ばボロン等のｐ型不純物８３を１×１０15ａｔｏｍｓ／
ｃｍ2のドーズ量でドーピングし、２×１０20ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定してｐ+型のソース部
８４、ドレイン部８５を形成する。
【０１４５】次いで、図１４の（５）に示すように、周
辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８
２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及び
ＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲー
ト部をフォトレジスト８２でカバーし、露出した表示領
域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイ
ン領域に、イオン注入又はイオンドーピング法により例
えば燐、ひ素等のｎ型不純物７９を１×１０15ａｔｏｍ
ｓ／ｃｍ2のドーズ量でイオンドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ+型のソ
ース部８０、ドレイン部８１を形成する。
辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８
２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及び
ＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲー
ト部をフォトレジスト８２でカバーし、露出した表示領
域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイ
ン領域に、イオン注入又はイオンドーピング法により例
えば燐、ひ素等のｎ型不純物７９を１×１０15ａｔｏｍ
ｓ／ｃｍ2のドーズ量でイオンドーピングし、２×１０
20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ+型のソ
ース部８０、ドレイン部８１を形成する。
【０１４６】次いで、図１４の（６）に示すように、プ
ラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ、触媒ＣＶＤ
法等により、ゲート絶縁膜６８として、酸化シリコン膜
（４０〜５０ｎｍ厚）、窒化シリコン膜（１０〜２０ｎ
ｍ厚）、酸化シリコン膜（４０〜５０ｎｍ厚）の積層膜
を形成する。そして、ハロゲンランプ等でのＲＴＡ処理
を例えば、約１０００℃、１０〜３０秒行い、添加した
ｎ又はｐ型不純物を活性化することにより、設定した各
々のキャリア不純物濃度を得る。
ラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ、触媒ＣＶＤ
法等により、ゲート絶縁膜６８として、酸化シリコン膜
（４０〜５０ｎｍ厚）、窒化シリコン膜（１０〜２０ｎ
ｍ厚）、酸化シリコン膜（４０〜５０ｎｍ厚）の積層膜
を形成する。そして、ハロゲンランプ等でのＲＴＡ処理
を例えば、約１０００℃、１０〜３０秒行い、添加した
ｎ又はｐ型不純物を活性化することにより、設定した各
々のキャリア不純物濃度を得る。
【０１４７】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチングにより、全ＴＦＴのゲ
ート電極７５及びゲートラインを形成する。更にこの後
に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリ
コン膜１００〜２００ｎｍ厚、フォスフィンシリケート
ガラス（ＰＳＧ）膜２００〜３００ｎｍ厚、窒化シリコ
ン膜１００〜２００ｎｍ厚の積層膜からなる絶縁膜８６
を形成する。
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチングにより、全ＴＦＴのゲ
ート電極７５及びゲートラインを形成する。更にこの後
に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリ
コン膜１００〜２００ｎｍ厚、フォスフィンシリケート
ガラス（ＰＳＧ）膜２００〜３００ｎｍ厚、窒化シリコ
ン膜１００〜２００ｎｍ厚の積層膜からなる絶縁膜８６
を形成する。
【０１４８】次いで、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴ部のソース
／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソース部の
窓開けを行う。窒化シリコン膜はＣＦ4のプラズマエッ
チング、酸化シリコン膜及びリンシリケートガラス膜は
フッ酸系エッチング液でエッチング処理する。
チング技術により、周辺駆動回路の全ＴＦＴ部のソース
／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソース部の
窓開けを行う。窒化シリコン膜はＣＦ4のプラズマエッ
チング、酸化シリコン膜及びリンシリケートガラス膜は
フッ酸系エッチング液でエッチング処理する。
【０１４９】次いで、図１４の（７）に示すように、全
面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウム
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴのソース、
ドレイン電極８８、８９、９０、９１を形成すると同時
に、表示用ｎＭＯＳＴＦＴのソース電極８７及びデータ
ラインを形成する。
面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウム
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴのソース、
ドレイン電極８８、８９、９０、９１を形成すると同時
に、表示用ｎＭＯＳＴＦＴのソース電極８７及びデータ
ラインを形成する。
【０１５０】次いで、図示は省略したが、プラズマＣＶ
Ｄ、触媒ＣＶＤ法等により、酸化シリコン膜１００〜２
００ｎｍ厚、フォスフィンシリケートガラス膜（ＰＳＧ
膜）２００〜３００ｎｍ厚、窒化シリコン膜１００〜３
００ｎｍ厚を全面に形成し、フォーミングガス中で約４
００℃、１時間、水素化及びシンター処理する。その後
に、表示用ｎＭＯＳＴＦＴのドレイン部コンタクト用窓
開けを行う。
Ｄ、触媒ＣＶＤ法等により、酸化シリコン膜１００〜２
００ｎｍ厚、フォスフィンシリケートガラス膜（ＰＳＧ
膜）２００〜３００ｎｍ厚、窒化シリコン膜１００〜３
００ｎｍ厚を全面に形成し、フォーミングガス中で約４
００℃、１時間、水素化及びシンター処理する。その後
に、表示用ｎＭＯＳＴＦＴのドレイン部コンタクト用窓
開けを行う。
【０１５１】ここで、ＬＣＤが透過型の場合は、画素開
口部の酸化シリコン膜、フォスフィンシリケートガラス
膜及び窒化シリコン膜は除去し、また反射型の場合は、
画素開口部等の酸化シリコン膜、フォスフィンシリケー
トガラス膜及び窒化シリコン膜は除去する必要はない
（これは上述又は後述のＬＣＤにおいても同様であ
る）。
口部の酸化シリコン膜、フォスフィンシリケートガラス
膜及び窒化シリコン膜は除去し、また反射型の場合は、
画素開口部等の酸化シリコン膜、フォスフィンシリケー
トガラス膜及び窒化シリコン膜は除去する必要はない
（これは上述又は後述のＬＣＤにおいても同様であ
る）。
【０１５２】透過型の場合、図１０の（１０）と同様
に、全面に、スピンコート等で２〜３μｍ厚のアクリル
系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン側
の透明樹脂窓開けを形成した後、全面に１３０〜１５０
ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、表示用ｎＭＯＳＴＦ
Ｔのドレイン部とコンタクトしたＩＴＯ透明電極を形成
する。更に熱処理（フォーミングガス中で２００〜２５
０℃、１時間）により、コンタクト抵抗の低減化とＩＴ
Ｏ透明度向上を図る。
に、全面に、スピンコート等で２〜３μｍ厚のアクリル
系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン側
の透明樹脂窓開けを形成した後、全面に１３０〜１５０
ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、表示用ｎＭＯＳＴＦ
Ｔのドレイン部とコンタクトしたＩＴＯ透明電極を形成
する。更に熱処理（フォーミングガス中で２００〜２５
０℃、１時間）により、コンタクト抵抗の低減化とＩＴ
Ｏ透明度向上を図る。
【０１５３】反射型の場合は、全面に、スピンコート等
で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、少なくとも画素
部に凹凸形状パターンを形成し、リフローさせて凹凸反
射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのド
レイン部の感光性樹脂窓開けを形成する。しかる後、全
面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウ
ムスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、画素部以外のアルミニウム膜を除
去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した
凹凸形状のアルミニウム反射部を形成する。その後に、
フォーミングガス中で３００℃、１時間シンター処理す
る。
で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、少なくとも画素
部に凹凸形状パターンを形成し、リフローさせて凹凸反
射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのド
レイン部の感光性樹脂窓開けを形成する。しかる後、全
面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウ
ムスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、画素部以外のアルミニウム膜を除
去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した
凹凸形状のアルミニウム反射部を形成する。その後に、
フォーミングガス中で３００℃、１時間シンター処理す
る。
【０１５４】＜ボトムゲート型又はデュアルゲート型Ｍ
ＯＳＴＦＴ＞ＭＯＳＴＦＴを組み込んだ例えばＬＣＤに
おいて、上述のトップゲート型に代えて、ボトムゲート
型、デュアルゲート型のＭＯＳＴＦＴからなる透過型Ｌ
ＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様
である）。
ＯＳＴＦＴ＞ＭＯＳＴＦＴを組み込んだ例えばＬＣＤに
おいて、上述のトップゲート型に代えて、ボトムゲート
型、デュアルゲート型のＭＯＳＴＦＴからなる透過型Ｌ
ＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様
である）。
【０１５５】図１５（Ｂ）に示すように、表示部及び周
辺部にはボトムゲート型のｎＭＯＳＴＦＴが設けられ、
或いは図１５（Ｃ）に示すように、表示部及び周辺部に
はデュアルゲート型のｎＭＯＳＴＦＴがそれぞれ設けら
れている。これらのボトムゲート型、デュアルゲート型
ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には
上下のゲート部によって駆動能力が向上し、高速スイッ
チングに適し、また上下のゲート部のいずれかを選択的
に用いて場合に応じてトップゲート型又はボトムゲート
型として動作させることもできる。
辺部にはボトムゲート型のｎＭＯＳＴＦＴが設けられ、
或いは図１５（Ｃ）に示すように、表示部及び周辺部に
はデュアルゲート型のｎＭＯＳＴＦＴがそれぞれ設けら
れている。これらのボトムゲート型、デュアルゲート型
ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には
上下のゲート部によって駆動能力が向上し、高速スイッ
チングに適し、また上下のゲート部のいずれかを選択的
に用いて場合に応じてトップゲート型又はボトムゲート
型として動作させることもできる。
【０１５６】図１５（Ｂ）のボトムゲート型ＭＯＳＴＦ
Ｔにおいて、図中の１０２はＭｏ−Ｔａ合金等のゲート
電極であり、１０３は窒化シリコン膜及び１０４は酸化
シリコン膜であってゲート絶縁膜を形成し、このゲート
絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の多結
晶性シリコン膜６７を用いたチャンネル領域等が形成さ
れている。また、図１５（Ｃ）のデュアルゲート型ＭＯ
ＳＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯ
ＳＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁
膜１０６を酸化シリコン膜と窒化シリコン膜、必要に応
じて更に酸化シリコン膜の積層膜で形成し、この上に上
部ゲート電極７５を設けている。
Ｔにおいて、図中の１０２はＭｏ−Ｔａ合金等のゲート
電極であり、１０３は窒化シリコン膜及び１０４は酸化
シリコン膜であってゲート絶縁膜を形成し、このゲート
絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の多結
晶性シリコン膜６７を用いたチャンネル領域等が形成さ
れている。また、図１５（Ｃ）のデュアルゲート型ＭＯ
ＳＴＦＴにおいて、下部ゲート部はボトムゲート型ＭＯ
ＳＴＦＴと同様であるが、上部ゲート部は、ゲート絶縁
膜１０６を酸化シリコン膜と窒化シリコン膜、必要に応
じて更に酸化シリコン膜の積層膜で形成し、この上に上
部ゲート電極７５を設けている。
【０１５７】＜ボトムゲート型ＭＯＳＴＦＴの製造＞ま
ず、ガラス基板６１上の全面に、Ｍｏ−Ｔａ合金のスパ
ッタ膜を３００〜４００ｎｍ厚に形成し、これを汎用フ
ォトリソグラフィ及びエッチング技術により２０〜４５
度のテーパーエッチングし、少なくともＴＦＴ形成領域
に、ボトムゲート電極１０２を形成すると同時に、ゲー
トラインを形成する。ガラス材質の使い分けは上述した
トップゲート型に準ずる。
ず、ガラス基板６１上の全面に、Ｍｏ−Ｔａ合金のスパ
ッタ膜を３００〜４００ｎｍ厚に形成し、これを汎用フ
ォトリソグラフィ及びエッチング技術により２０〜４５
度のテーパーエッチングし、少なくともＴＦＴ形成領域
に、ボトムゲート電極１０２を形成すると同時に、ゲー
トラインを形成する。ガラス材質の使い分けは上述した
トップゲート型に準ずる。
【０１５８】次いで、プラズマＣＶＤ、ＴＥＯＳ系プラ
ズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法に
より、ゲート絶縁膜及び保護膜用の窒化シリコン膜１０
３及び酸化シリコン膜１０４と、錫含有のアモルファス
シリコン含有微結晶シリコン膜６７とを形成する。これ
らの気相成膜条件は上述したトップゲート型に準ずる。
なお、ボトムゲート絶縁膜及び保護膜用の窒化シリコン
膜はガラス基板からのＮａイオンストッパ作用を期待し
て設けるものであるが、合成石英ガラスの場合は不要で
ある。
ズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法に
より、ゲート絶縁膜及び保護膜用の窒化シリコン膜１０
３及び酸化シリコン膜１０４と、錫含有のアモルファス
シリコン含有微結晶シリコン膜６７とを形成する。これ
らの気相成膜条件は上述したトップゲート型に準ずる。
なお、ボトムゲート絶縁膜及び保護膜用の窒化シリコン
膜はガラス基板からのＮａイオンストッパ作用を期待し
て設けるものであるが、合成石英ガラスの場合は不要で
ある。
【０１５９】これ以降のプロセスは上述したものに準ず
るが、すでに上記の工程でゲート電極を形成しているの
で、ここではゲート電極用多結晶シリコン膜形成、ゲー
ト電極形成、ゲート多結晶シリコン酸化工程は不要であ
る。
るが、すでに上記の工程でゲート電極を形成しているの
で、ここではゲート電極用多結晶シリコン膜形成、ゲー
ト電極形成、ゲート多結晶シリコン酸化工程は不要であ
る。
【０１６０】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、
一方の領域のみを図示：以下、同様）、各チャンネル領
域のキャリア不純物濃度を制御してＶthを最適化するた
めに、イオン注入又はイオンドーピング法によりｎ型又
はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦ
Ｔのソース、ドレイン領域を形成するためにイオン注入
又はイオンドーピング法によりｎ型又はｐ型不純物を適
当量混入させる。この後に、不純物活性化のためにＲＴ
Ａ処理する。
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、
一方の領域のみを図示：以下、同様）、各チャンネル領
域のキャリア不純物濃度を制御してＶthを最適化するた
めに、イオン注入又はイオンドーピング法によりｎ型又
はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦ
Ｔのソース、ドレイン領域を形成するためにイオン注入
又はイオンドーピング法によりｎ型又はｐ型不純物を適
当量混入させる。この後に、不純物活性化のためにＲＴ
Ａ処理する。
【０１６１】これ以降のプロセスは、上述したものに準
ずる。
ずる。
【０１６２】＜デュアルゲート型ＭＯＳＴＦＴの製造＞
上記のボトムゲート型と同様に、ボトムゲート電極１０
２、ゲート絶縁膜１０３及び１０４、多結晶性シリコン
膜６７をそれぞれ形成する。但し、ボトムゲート絶縁膜
及び保護膜用の窒化シリコン膜１０３はガラス基板から
のＮａイオンストッパ作用を期待して設けるものである
が、合成石英ガラスの場合は不要である。
上記のボトムゲート型と同様に、ボトムゲート電極１０
２、ゲート絶縁膜１０３及び１０４、多結晶性シリコン
膜６７をそれぞれ形成する。但し、ボトムゲート絶縁膜
及び保護膜用の窒化シリコン膜１０３はガラス基板から
のＮａイオンストッパ作用を期待して設けるものである
が、合成石英ガラスの場合は不要である。
【０１６３】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャ
ンネル領域のキャリア不純物濃度を制御してＶthを最適
化するために、イオン注入又はイオンドーピング法によ
りｎ型又はｐ型不純物を適当量混入した後、更に、各Ｍ
ＯＳＴＦＴのソース、ドレイン領域を形成するためにイ
オン注入又はイオンドーピング法によりｎ型又はｐ型不
純物を適当量混入させる。この後に、不純物活性化のた
めにＲＴＡ処理する。
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャ
ンネル領域のキャリア不純物濃度を制御してＶthを最適
化するために、イオン注入又はイオンドーピング法によ
りｎ型又はｐ型不純物を適当量混入した後、更に、各Ｍ
ＯＳＴＦＴのソース、ドレイン領域を形成するためにイ
オン注入又はイオンドーピング法によりｎ型又はｐ型不
純物を適当量混入させる。この後に、不純物活性化のた
めにＲＴＡ処理する。
【０１６４】次いで、トップゲート絶縁膜１０６用の酸
化シリコン膜及び窒化シリコン膜、必要に応じて更に酸
化シリコン膜の積層膜を成膜する。気相成長条件は上述
したトップゲート型に準ずる。
化シリコン膜及び窒化シリコン膜、必要に応じて更に酸
化シリコン膜の積層膜を成膜する。気相成長条件は上述
したトップゲート型に準ずる。
【０１６５】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリグラフィ及びエッチング技術により、全ＴＦＴの
トップゲート電極７５及びゲートラインを形成する。こ
の後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜１００〜２００ｎｍ厚、フォスフィンシリケ
ートガラス（ＰＳＧ）膜２００〜３００ｎｍ厚からなる
絶縁膜８６を形成する。次に、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路の全ＭＯＳＴ
ＦＴのソース、ドレイン電極部、さらに表示部ｎＭＯＳ
ＴＦＴのソース電極部の窓開けを行う。
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリグラフィ及びエッチング技術により、全ＴＦＴの
トップゲート電極７５及びゲートラインを形成する。こ
の後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜１００〜２００ｎｍ厚、フォスフィンシリケ
ートガラス（ＰＳＧ）膜２００〜３００ｎｍ厚からなる
絶縁膜８６を形成する。次に、汎用フォトリソグラフィ
及びエッチング技術により、周辺駆動回路の全ＭＯＳＴ
ＦＴのソース、ドレイン電極部、さらに表示部ｎＭＯＳ
ＴＦＴのソース電極部の窓開けを行う。
【０１６６】次いで、全面に４００〜５００ｎｍ厚の１
％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース及び
ドレインの各アルミニウム電極８７、８８及び８９、ソ
ースライン及び配線等を形成する。次いで、図示は省略
したが、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜１００〜２００ｎｍ厚、フォスフィンシリケ
ートガラス膜（ＰＳＧ膜）２００〜３００ｎｍ厚、窒化
シリコン膜１００〜３００ｎｍ厚を全面に形成し、フォ
ーミングガス中で約４００℃、１時間、水素化及びシン
ター処理する。その後に、表示用ｎＭＯＳＴＦＴのドレ
イン部コンタクト用窓開けを行う。その後に表示用ｎＭ
ＯＳＴＦＴのドレインと接続したＩＴＯ透明電極の画素
部を形成する。
％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース及び
ドレインの各アルミニウム電極８７、８８及び８９、ソ
ースライン及び配線等を形成する。次いで、図示は省略
したが、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜１００〜２００ｎｍ厚、フォスフィンシリケ
ートガラス膜（ＰＳＧ膜）２００〜３００ｎｍ厚、窒化
シリコン膜１００〜３００ｎｍ厚を全面に形成し、フォ
ーミングガス中で約４００℃、１時間、水素化及びシン
ター処理する。その後に、表示用ｎＭＯＳＴＦＴのドレ
イン部コンタクト用窓開けを行う。その後に表示用ｎＭ
ＯＳＴＦＴのドレインと接続したＩＴＯ透明電極の画素
部を形成する。
【０１６７】上述したように、本実施の形態によれば、
上述の第１の実施の形態と同様に、触媒ＣＶＤと固相成
長処理により、ＬＣＤの表示部及び周辺駆動回路部のＭ
ＯＳＴＦＴのゲートチャンネル、ソース及びドレイン領
域となる、高キャリア移動度でＶth調整が容易であり、
低抵抗での高速動作が可能な多結晶性シリコン膜を形成
することができる。この多結晶性シリコン膜によるトッ
プゲート、ボトムゲート又はデュアルゲート型ＭＯＳＴ
ＦＴを用いた液晶表示装置は、高いスイッチング特性と
低リーク電流のＬＤＤ構造を有する表示部と、高い駆動
能力のＣＭＯＳ、又はｎＭＯＳ、又はｐＭＯＳ周辺駆動
回路、映像信号処理回路、メモリー回路等の周辺回路を
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、安価な液晶パネルの実現が可能である。
上述の第１の実施の形態と同様に、触媒ＣＶＤと固相成
長処理により、ＬＣＤの表示部及び周辺駆動回路部のＭ
ＯＳＴＦＴのゲートチャンネル、ソース及びドレイン領
域となる、高キャリア移動度でＶth調整が容易であり、
低抵抗での高速動作が可能な多結晶性シリコン膜を形成
することができる。この多結晶性シリコン膜によるトッ
プゲート、ボトムゲート又はデュアルゲート型ＭＯＳＴ
ＦＴを用いた液晶表示装置は、高いスイッチング特性と
低リーク電流のＬＤＤ構造を有する表示部と、高い駆動
能力のＣＭＯＳ、又はｎＭＯＳ、又はｐＭＯＳ周辺駆動
回路、映像信号処理回路、メモリー回路等の周辺回路を
一体化した構成が可能となり、高画質、高精細、狭額
縁、高効率、安価な液晶パネルの実現が可能である。
【０１６８】そして、低温（３００〜４００℃）で形成
できるので、安価で、大型化が容易な低歪点ガラスを採
用でき、コストダウンが可能となる。しかも、アレイ部
上にカラーフィルタやブラックマスクを作り込むことに
より、液晶表示パネルの開口率、輝度等を改善し、カラ
ーフィルタ基板を不要とし、生産性改善等によるコスト
ダウンが実現する。
できるので、安価で、大型化が容易な低歪点ガラスを採
用でき、コストダウンが可能となる。しかも、アレイ部
上にカラーフィルタやブラックマスクを作り込むことに
より、液晶表示パネルの開口率、輝度等を改善し、カラ
ーフィルタ基板を不要とし、生産性改善等によるコスト
ダウンが実現する。
【０１６９】第３の実施の形態 本実施の形態は、本発明を有機又は無機のエレクトロル
ミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置
に適用したものである。以下にその構造例と製造例を示
す。
ミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置
に適用したものである。以下にその構造例と製造例を示
す。
【０１７０】＜有機ＥＬ素子の構造例Ｉ＞図１６
（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８、１３１が形成されている。ＭＯＳＴＦＴ
１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電
極１２８を介して接続されていると共に、ＭＯＳＴＦＴ
２のソース電極１２７との間に絶縁膜１３６を介してキ
ャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイ
ン電極１３１は有機ＥＬ素子の陰極１３８にまで延設さ
れている。
（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８、１３１が形成されている。ＭＯＳＴＦＴ
１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電
極１２８を介して接続されていると共に、ＭＯＳＴＦＴ
２のソース電極１２７との間に絶縁膜１３６を介してキ
ャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイ
ン電極１３１は有機ＥＬ素子の陰極１３８にまで延設さ
れている。
【０１７１】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陰極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陽極（１層目）１３４が形成さ
れ、更に共通の陽極（２層目）１３５が全面に形成され
ている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、
映像信号処理回路、メモリー回路等の製法は、上述した
液晶表示装置に準ずる（以下、同様）。
この絶縁膜上には陰極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陽極（１層目）１３４が形成さ
れ、更に共通の陽極（２層目）１３５が全面に形成され
ている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、
映像信号処理回路、メモリー回路等の製法は、上述した
液晶表示装置に準ずる（以下、同様）。
【０１７２】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続さ
れ、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラ
ス等の基板１１１の面に被着され、陽極（ＩＴＯ膜な
ど）１３４、１３５がその上部に設けられており、従っ
て、上面発光１３６’となる。また、陰極がＭＯＳＴＦ
Ｔ上を覆っている場合は発光面積が大きくなり、このと
きには陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに
入射しないのでリーク電流発生がなく、ＴＦＴ特性の悪
化がない。
光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続さ
れ、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラ
ス等の基板１１１の面に被着され、陽極（ＩＴＯ膜な
ど）１３４、１３５がその上部に設けられており、従っ
て、上面発光１３６’となる。また、陰極がＭＯＳＴＦ
Ｔ上を覆っている場合は発光面積が大きくなり、このと
きには陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに
入射しないのでリーク電流発生がなく、ＴＦＴ特性の悪
化がない。
【０１７３】また、各画素部周辺に図１６（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。
【０１７４】なお、画素表示部に緑色、青色、赤色の３
色発光層を使用する方法、色変換層を使用する方法、白
色発光層にカラーフィルターを使用する方法のいずれで
も、良好なフルカラーのＥＬ表示装置が実現でき、ま
た、各色発光材料である高分子化合物のスピンコーティ
ング法、又は金属錯体の真空加熱蒸着法においても、長
寿命、高精度、高品質、高信頼性のフルカラー有機ＥＬ
部を生産性良く作成できるので、コストダウンが可能と
なる（以下、同様）。
色発光層を使用する方法、色変換層を使用する方法、白
色発光層にカラーフィルターを使用する方法のいずれで
も、良好なフルカラーのＥＬ表示装置が実現でき、ま
た、各色発光材料である高分子化合物のスピンコーティ
ング法、又は金属錯体の真空加熱蒸着法においても、長
寿命、高精度、高品質、高信頼性のフルカラー有機ＥＬ
部を生産性良く作成できるので、コストダウンが可能と
なる（以下、同様）。
【０１７５】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図１７の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、ゲート絶縁膜１１８を形成し、この上に
ＭＯＳＴＦＴ１、２のゲート電極１１５をＭｏ−Ｔａ合
金等のスパッタリング成膜とフォトリソグラフィ及びエ
ッチング技術により形成し、またＭＯＳＴＦＴ１のゲー
ト電極に接続されるゲートラインをスパッタリング成膜
とフォトリソグラフィ及びエッチング技術により（以
下、同様）形成する。そして、オーバーコート膜（酸化
シリコン等）１３７を触媒ＣＶＤ等の気相成長法により
（以下、同様）形成後、ＭＯＳＴＦＴ２のソース電極１
２７及びアースラインを形成し、更にオーバーコート膜
（酸化シリコン／窒化シリコン積層膜など）１３６を形
成する。
説明すると、まず、図１７の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、ゲート絶縁膜１１８を形成し、この上に
ＭＯＳＴＦＴ１、２のゲート電極１１５をＭｏ−Ｔａ合
金等のスパッタリング成膜とフォトリソグラフィ及びエ
ッチング技術により形成し、またＭＯＳＴＦＴ１のゲー
ト電極に接続されるゲートラインをスパッタリング成膜
とフォトリソグラフィ及びエッチング技術により（以
下、同様）形成する。そして、オーバーコート膜（酸化
シリコン等）１３７を触媒ＣＶＤ等の気相成長法により
（以下、同様）形成後、ＭＯＳＴＦＴ２のソース電極１
２７及びアースラインを形成し、更にオーバーコート膜
（酸化シリコン／窒化シリコン積層膜など）１３６を形
成する。
【０１７６】次いで、図１７の（２）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２の
ゲート部の窓開けを行った後、図１７の（３）に示すよ
うに、１％Ｓｉ入りＡｌのスパッタリングと汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１
のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％Ｓ
ｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１
のソース電極と、この電極に接続される１％Ｓｉ入りＡ
ｌからなるソースラインを形成する。そして、オーバー
コート膜（酸化シリコン／フォスフィンシリケートガラ
ス／窒化シリコン積層膜など）１２２を形成し、ＭＯＳ
ＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２
のドレイン部と接続した発光部の陰極１３８を形成す
る。
ＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２の
ゲート部の窓開けを行った後、図１７の（３）に示すよ
うに、１％Ｓｉ入りＡｌのスパッタリングと汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１
のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％Ｓ
ｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１
のソース電極と、この電極に接続される１％Ｓｉ入りＡ
ｌからなるソースラインを形成する。そして、オーバー
コート膜（酸化シリコン／フォスフィンシリケートガラ
ス／窒化シリコン積層膜など）１２２を形成し、ＭＯＳ
ＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２
のドレイン部と接続した発光部の陰極１３８を形成す
る。
【０１７７】次いで、図１７の（４）に示すように、有
機発光層１３２等及び陽極１３４、１３５を形成する。
機発光層１３２等及び陽極１３４、１３５を形成する。
【０１７８】なお、上記において、緑色（Ｇ）発光有機
ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有
機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成する
が、これらの有機ＥＬ層は、低分子化合物の場合は真空
加熱蒸着法で形成され、高分子化合物の場合はディッピ
ングコーティング、スピンコーティングなどの塗布法や
インクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列
する方法が用いられる。金属錯体の場合は、昇華可能な
材料を真空加熱蒸着法で形成される。
ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有
機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成する
が、これらの有機ＥＬ層は、低分子化合物の場合は真空
加熱蒸着法で形成され、高分子化合物の場合はディッピ
ングコーティング、スピンコーティングなどの塗布法や
インクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列
する方法が用いられる。金属錯体の場合は、昇華可能な
材料を真空加熱蒸着法で形成される。
【０１７９】有機ＥＬ層には、単層型、二層型、三層型
等があるが、ここでは低分子化合物の三層型の例を示
す。 単層型；陽極／バイポーラー発光層／陰極、 二層型；陽極／ホール輸送層／電子輸送性発光層／陰
極、又は陽極／ホール輸送性発光層／電子輸送層／陰
極、 三層型；陽極／ホール輸送層／発光層／電子輸送層／陰
極、又は陽極／ホール輸送性発光層／キャリアブロック
層／電子輸送性発光層／陰極
等があるが、ここでは低分子化合物の三層型の例を示
す。 単層型；陽極／バイポーラー発光層／陰極、 二層型；陽極／ホール輸送層／電子輸送性発光層／陰
極、又は陽極／ホール輸送性発光層／電子輸送層／陰
極、 三層型；陽極／ホール輸送層／発光層／電子輸送層／陰
極、又は陽極／ホール輸送性発光層／キャリアブロック
層／電子輸送性発光層／陰極
【０１８０】なお、図１８（Ｂ）の素子において、有機
発光層の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る（以下、同様）。
発光層の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る（以下、同様）。
【０１８１】＜有機ＥＬ素子の構造例II＞図１８
（Ａ）、（Ｂ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８、１３１が形
成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦ
Ｔ２のゲートとはドレイン電極１２８を介して接続され
ていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１と
の間に絶縁膜１３６を介してキャパシタＣが形成され、
かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機ＥＬ素
子の陽極１４４にまで延設されている。
（Ａ）、（Ｂ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８、１３１が形
成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦ
Ｔ２のゲートとはドレイン電極１２８を介して接続され
ていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１と
の間に絶縁膜１３６を介してキャパシタＣが形成され、
かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機ＥＬ素
子の陽極１４４にまで延設されている。
【０１８２】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陽極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陰極（１層目）１４１が形成さ
れ、更に共通の陰極（２層目）１４２が全面に形成され
ている。
この絶縁膜上には陽極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陰極（１層目）１４１が形成さ
れ、更に共通の陰極（２層目）１４２が全面に形成され
ている。
【０１８３】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、
ガラス等の基板１１１の面に被着された陽極１４４を覆
うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層
を覆うように陰極１４１を形成し、全面に陰極１４２を
形成しており、従って、下面発光１３６’となる。ま
た、陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆っ
ている。即ち、全面に、例えば緑色発光有機ＥＬ層を真
空加熱蒸着法等により形成した後に、緑色発光有機ＥＬ
部をフォトリソグラフィ及びドライエッチングで形成
し、連続して同様に、青色、赤色発光有機ＥＬ部を形成
し、最後に全面に陰極（電子注入層）１４１をマグネシ
ウム：銀合金又はアルミニウム：リチウム合金により形
成する。この全面に更に形成した陰極（電子注入層）で
密封するので、外部から有機ＥＬ層間に湿気が侵入する
ことを特に全面被着の陰極１４２により防止して湿気に
弱い有機ＥＬ層の劣化や電極の酸化を防止し、長寿命、
高品質、高信頼性が可能となる（これは、図１６の構造
例Ｉでも陽極で全面被覆されているため、同様であ
る）。また、陰極１４１及び１４２により放熱効果が高
まるので、発熱による薄膜の構造変化（融解又は再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
る。しかも、これによって、高精度、高品質のフルカラ
ーの有機ＥＬ層を生産性良く作成できるので、コストダ
ウンが可能となる。
光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、
ガラス等の基板１１１の面に被着された陽極１４４を覆
うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層
を覆うように陰極１４１を形成し、全面に陰極１４２を
形成しており、従って、下面発光１３６’となる。ま
た、陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆っ
ている。即ち、全面に、例えば緑色発光有機ＥＬ層を真
空加熱蒸着法等により形成した後に、緑色発光有機ＥＬ
部をフォトリソグラフィ及びドライエッチングで形成
し、連続して同様に、青色、赤色発光有機ＥＬ部を形成
し、最後に全面に陰極（電子注入層）１４１をマグネシ
ウム：銀合金又はアルミニウム：リチウム合金により形
成する。この全面に更に形成した陰極（電子注入層）で
密封するので、外部から有機ＥＬ層間に湿気が侵入する
ことを特に全面被着の陰極１４２により防止して湿気に
弱い有機ＥＬ層の劣化や電極の酸化を防止し、長寿命、
高品質、高信頼性が可能となる（これは、図１６の構造
例Ｉでも陽極で全面被覆されているため、同様であ
る）。また、陰極１４１及び１４２により放熱効果が高
まるので、発熱による薄膜の構造変化（融解又は再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
る。しかも、これによって、高精度、高品質のフルカラ
ーの有機ＥＬ層を生産性良く作成できるので、コストダ
ウンが可能となる。
【０１８４】また、各画素部周辺に図１８（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。なお、このブラックマスク
部１４０は、酸化シリコン膜１４３（これはゲート絶縁
膜１１８と同時に同一材料で形成してよい。）によって
覆われている。
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。なお、このブラックマスク
部１４０は、酸化シリコン膜１４３（これはゲート絶縁
膜１１８と同時に同一材料で形成してよい。）によって
覆われている。
【０１８５】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図１９の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、触媒ＣＶＤ等の気相成長法によりゲート
絶縁膜１１８を形成し、１％Ｓｉ入りＡｌのスパッタリ
ング成膜及び汎用フォトリソグラフィ及びエッチング技
術によりこの上にＭＯＳＴＦＴ１、２のゲート電極１１
５を形成し、また１％Ｓｉ入りＡｌのスパッタリング成
膜及び汎用フォトリソグラフィ及びエッチング技術によ
りＭＯＳＴＦＴ１のゲート電極に接続されるゲートライ
ンを形成する。そして、触媒ＣＶＤ等の気相成長法によ
りオーバーコート膜（酸化シリコン等）１３７を形成
後、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術によりＭＯＳＴＦ
Ｔ２のドレイン電極１３１及びＶddラインを形成し、更
に触媒ＣＶＤ等の気相成長法によりオーバーコート膜
（酸化シリコン／窒化シリコン積層膜等）１３６を形成
する。
説明すると、まず、図１９の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、触媒ＣＶＤ等の気相成長法によりゲート
絶縁膜１１８を形成し、１％Ｓｉ入りＡｌのスパッタリ
ング成膜及び汎用フォトリソグラフィ及びエッチング技
術によりこの上にＭＯＳＴＦＴ１、２のゲート電極１１
５を形成し、また１％Ｓｉ入りＡｌのスパッタリング成
膜及び汎用フォトリソグラフィ及びエッチング技術によ
りＭＯＳＴＦＴ１のゲート電極に接続されるゲートライ
ンを形成する。そして、触媒ＣＶＤ等の気相成長法によ
りオーバーコート膜（酸化シリコン等）１３７を形成
後、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術によりＭＯＳＴＦ
Ｔ２のドレイン電極１３１及びＶddラインを形成し、更
に触媒ＣＶＤ等の気相成長法によりオーバーコート膜
（酸化シリコン／窒化シリコン積層膜等）１３６を形成
する。
【０１８６】次いで、図１９の（２）に示すように、汎
用フォトリソグラフィ及びエッチング技術によりＭＯＳ
ＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲー
ト部の窓開けを行った後、図２３の（３）に示すよう
に、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術により、ＭＯＳＴ
ＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ
入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１の
ソースに接続される１％Ｓｉ入りＡｌからなるソースラ
インを形成する。そして、オーバーコート膜（酸化シリ
コン／フォスフィンシリケートガラス／窒化シリコン積
層膜など）１２２を形成し、汎用フォトリソグラフィ及
びエッチング技術によりＭＯＳＴＦＴ２のソース部の窓
開けを行い、ＩＴＯ等のスパッタリング及び汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２
のソース部と接続した発光部の陽極１４４を形成する。
用フォトリソグラフィ及びエッチング技術によりＭＯＳ
ＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲー
ト部の窓開けを行った後、図２３の（３）に示すよう
に、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術により、ＭＯＳＴ
ＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ
入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１の
ソースに接続される１％Ｓｉ入りＡｌからなるソースラ
インを形成する。そして、オーバーコート膜（酸化シリ
コン／フォスフィンシリケートガラス／窒化シリコン積
層膜など）１２２を形成し、汎用フォトリソグラフィ及
びエッチング技術によりＭＯＳＴＦＴ２のソース部の窓
開けを行い、ＩＴＯ等のスパッタリング及び汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２
のソース部と接続した発光部の陽極１４４を形成する。
【０１８７】次いで、図１９の（４）に示すように、上
記のように有機発光層１３２等及び陰極１４１、１４２
を形成する。
記のように有機発光層１３２等及び陰極１４１、１４２
を形成する。
【０１８８】なお、以下に述べる有機ＥＬの各層の構成
材料や形成方法は図１８の例に適用されるが、図１６の
例にも同様に適用されてよい。
材料や形成方法は図１８の例に適用されるが、図１６の
例にも同様に適用されてよい。
【０１８９】緑色発光有機ＥＬ層に低分子化合物を用い
る場合は、ガラス基板上の陽極（ホール注入層）である
電流駆動用ＭＯＳＴＦＴのソース部とコンタクトしたＩ
ＴＯ透明電極上に、連続した真空加熱蒸着法により形成
する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、緑色発光材料であるトリス（８−ヒドロ
キシキシリノ）Ａｌ錯体（Ａｌｑ）等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
る場合は、ガラス基板上の陽極（ホール注入層）である
電流駆動用ＭＯＳＴＦＴのソース部とコンタクトしたＩ
ＴＯ透明電極上に、連続した真空加熱蒸着法により形成
する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、緑色発光材料であるトリス（８−ヒドロ
キシキシリノ）Ａｌ錯体（Ａｌｑ）等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０１９０】緑色画素部を形成するには、緑色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングにより陰極である電子注入層のアルミニウム：
リチウム合金を除去し、連続して電子輸送層、発光層、
ホール輸送層の低分子系化合物及びフォトレジストを酸
素プラズマエッチングで除去し、緑色画素部を形成す
る。この時に、フォトレジストの下にはアルミニウム：
リチウム合金があるので、フォトレジストがエッチング
されても問題ない。又、この時に、電子輸送層、発光
層、ホール輸送層の低分子系化合物層は、ホール注入層
のＩＴＯ透明電極よりも大きい面積とし、後工程で全面
に形成する陰極の電子注入層（マグネシウム：銀合金）
と電気的ショートしないようにする。
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングにより陰極である電子注入層のアルミニウム：
リチウム合金を除去し、連続して電子輸送層、発光層、
ホール輸送層の低分子系化合物及びフォトレジストを酸
素プラズマエッチングで除去し、緑色画素部を形成す
る。この時に、フォトレジストの下にはアルミニウム：
リチウム合金があるので、フォトレジストがエッチング
されても問題ない。又、この時に、電子輸送層、発光
層、ホール輸送層の低分子系化合物層は、ホール注入層
のＩＴＯ透明電極よりも大きい面積とし、後工程で全面
に形成する陰極の電子注入層（マグネシウム：銀合金）
と電気的ショートしないようにする。
【０１９１】次に、青色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、青色発光材料であるＤＴＶＢｉのような
ジスチリル誘導体等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、青色発光材料であるＤＴＶＢｉのような
ジスチリル誘導体等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。
【０１９２】青色画素部を形成するには、青色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、青色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、青色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
【０１９３】また、赤色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)
3（Ｐｈｅｎ））等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 銀は有機界面との接着性を増すためにマグネシウム中に
１〜１０原子％添加され、リチウムは安定化のためにア
ルミニウム中に濃度は０．５〜１％添加される。
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのソース部とコンタクトし
たＩＴＯ透明電極上に、連続して真空加熱蒸着により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)
3（Ｐｈｅｎ））等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 銀は有機界面との接着性を増すためにマグネシウム中に
１〜１０原子％添加され、リチウムは安定化のためにア
ルミニウム中に濃度は０．５〜１％添加される。
【０１９４】赤色画素部を形成するには、赤色画素部を
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、赤色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
フォトレジストでマスクし、ＣＣｌ 4ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、赤色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。
【０１９５】陰極である電子注入層は、４ｅＶ以下の仕
事関数を有する材料で作られるのが好ましい。例えば、
１０：１（原子比）のマグネシウム：銀合金の１０〜３
０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５
〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は
有機界面との接着性を増すためにマグネシウム中に１〜
１０原子％添加され、リチウムは安定化のためにアルミ
ニウム中に濃度は０．５〜１％添加される。なお、スパ
ッタリングで成膜してもよい。
事関数を有する材料で作られるのが好ましい。例えば、
１０：１（原子比）のマグネシウム：銀合金の１０〜３
０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５
〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は
有機界面との接着性を増すためにマグネシウム中に１〜
１０原子％添加され、リチウムは安定化のためにアルミ
ニウム中に濃度は０．５〜１％添加される。なお、スパ
ッタリングで成膜してもよい。
【０１９６】第４の実施の形態 本実施の形態は、本発明を電界放出型（フィールドエミ
ッション）ディスプレイ装置（ＦＥＤ：Field Emission
Display）に適用したものである。以下にその構造例と
製造例を示す。
ッション）ディスプレイ装置（ＦＥＤ：Field Emission
Display）に適用したものである。以下にその構造例と
製造例を示す。
【０１９７】＜ＦＥＤの構造例Ｉ＞図２０（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８が形成されている。ＭＯＳＴＦＴ１のドレ
インとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８
を介して接続されていると共に、ＭＯＳＴＦＴ２のソー
ス電極１２７との間に絶縁膜１３６を介してキャパシタ
Ｃが形成され、かつ、ＭＯＳＴＦＴ２のドレイン領域１
２１はそのままＦＥＤ素子のＦＥＣ（電界放出カソー
ド）にまで延設され、エミッタ領域１５２として機能し
ている。
（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８が形成されている。ＭＯＳＴＦＴ１のドレ
インとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８
を介して接続されていると共に、ＭＯＳＴＦＴ２のソー
ス電極１２７との間に絶縁膜１３６を介してキャパシタ
Ｃが形成され、かつ、ＭＯＳＴＦＴ２のドレイン領域１
２１はそのままＦＥＤ素子のＦＥＣ（電界放出カソー
ド）にまで延設され、エミッタ領域１５２として機能し
ている。
【０１９８】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン膜からなるエミッタ領域１５
２上に電界放出エミッタとなるｎ型多結晶性シリコン膜
１５３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン膜からなるエミッタ領域１５
２上に電界放出エミッタとなるｎ型多結晶性シリコン膜
１５３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。
【０１９９】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０２００】この構造のＦＥＣにおいては、ゲート引き
出し電極１５０の開口下には、本発明に基づいて形成さ
れた多結晶性シリコン膜１５２上に成長されたｎ型多結
晶性シリコン膜１５３が露出し、これがそれぞれ電子１
５４を放出する薄膜型のエミッタとして機能する。即
ち、エミッタの下地となる多結晶性シリコン膜１５２
は、大粒径（グレインサイズ数１００ｎｍ以上）のグレ
インからなっているため、これをシードとしてその上に
ｎ型多結晶性シリコン膜１５３を触媒ＣＶＤ等によって
成長させると、この多結晶性シリコン膜１５３はさらに
大きな粒径で成長し、表面が電子放出にとって有利な微
細な凹凸１５８を生じるように形成されるのである。
出し電極１５０の開口下には、本発明に基づいて形成さ
れた多結晶性シリコン膜１５２上に成長されたｎ型多結
晶性シリコン膜１５３が露出し、これがそれぞれ電子１
５４を放出する薄膜型のエミッタとして機能する。即
ち、エミッタの下地となる多結晶性シリコン膜１５２
は、大粒径（グレインサイズ数１００ｎｍ以上）のグレ
インからなっているため、これをシードとしてその上に
ｎ型多結晶性シリコン膜１５３を触媒ＣＶＤ等によって
成長させると、この多結晶性シリコン膜１５３はさらに
大きな粒径で成長し、表面が電子放出にとって有利な微
細な凹凸１５８を生じるように形成されるのである。
【０２０１】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０２０２】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、次の（１）、
（２）の利点を得ることができる。
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、次の（１）、
（２）の利点を得ることができる。
【０２０３】（１）気密容器内にあるガスがエミッタ１
５３から放出された電子により正イオン化されて絶縁層
上にチャージアップし、この正電荷が絶縁層下にあるＭ
ＯＳＴＦＴに不要な反転層を形成し、この反転層からな
る不要な電流経路を介して余分な電流が流れるために、
エミッタ電流の暴走が起きる。しかし、ＭＯＳＴＦＴ上
の絶縁層に金属遮蔽膜１５１を形成してアース電位に落
としているので、チャージアップ防止が可能となり、エ
ミッタ電流の暴走を防止できる。
５３から放出された電子により正イオン化されて絶縁層
上にチャージアップし、この正電荷が絶縁層下にあるＭ
ＯＳＴＦＴに不要な反転層を形成し、この反転層からな
る不要な電流経路を介して余分な電流が流れるために、
エミッタ電流の暴走が起きる。しかし、ＭＯＳＴＦＴ上
の絶縁層に金属遮蔽膜１５１を形成してアース電位に落
としているので、チャージアップ防止が可能となり、エ
ミッタ電流の暴走を防止できる。
【０２０４】（２）エミッタ１５３から放出された電子
の衝突により蛍光体１５６が発光するが、この光により
ＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生
し、リーク電流となる。しかし、ＭＯＳＴＦＴ上の絶縁
層に金属遮蔽膜１５１が形成されているので、ＭＯＳＴ
ＦＴへの光入射が防止され、ＭＯＳＴＦＴの動作不良は
生じない。
の衝突により蛍光体１５６が発光するが、この光により
ＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生
し、リーク電流となる。しかし、ＭＯＳＴＦＴ上の絶縁
層に金属遮蔽膜１５１が形成されているので、ＭＯＳＴ
ＦＴへの光入射が防止され、ＭＯＳＴＦＴの動作不良は
生じない。
【０２０５】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図２１の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
ると、まず、図２１の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
【０２０６】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０２０７】次いで、図２１の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
【０２０８】次いで、図２１の（３）に示すように、触
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとＰＨ3等のドーパ
ントを適量比率で混合し、表面に微細凹凸１５８を有
し、ドーパントを例えば５×１０20〜１×１０21ａｔｏ
ｍｓ／ｃｃ含有するｎ型多結晶性シリコン膜１５３を１
〜５μｍ厚にエミッタ領域に形成し、同時に他の酸化シ
リコン膜１５９及びガラス基板１１１上にはｎ型アモル
ファスシリコン膜１６０を１〜５μｍ厚に形成する。
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとＰＨ3等のドーパ
ントを適量比率で混合し、表面に微細凹凸１５８を有
し、ドーパントを例えば５×１０20〜１×１０21ａｔｏ
ｍｓ／ｃｃ含有するｎ型多結晶性シリコン膜１５３を１
〜５μｍ厚にエミッタ領域に形成し、同時に他の酸化シ
リコン膜１５９及びガラス基板１１１上にはｎ型アモル
ファスシリコン膜１６０を１〜５μｍ厚に形成する。
【０２０９】次いで、図２１の（４）に示すように、上
述した触媒ＡＨＡ処理時の水素系活性種により、アモル
ファスシリコン膜１６０をエッチング除去し、酸化シリ
コン膜１５９のエッチング除去後に触媒ＣＶＤ等により
ゲート絶縁膜（酸化シリコン膜等）１１８を形成する。
述した触媒ＡＨＡ処理時の水素系活性種により、アモル
ファスシリコン膜１６０をエッチング除去し、酸化シリ
コン膜１５９のエッチング除去後に触媒ＣＶＤ等により
ゲート絶縁膜（酸化シリコン膜等）１１８を形成する。
【０２１０】次いで、図２２の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ処理等の１０００℃、１０
〜２０秒のイオン活性化処理を行う。
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ処理等の１０００℃、１０
〜２０秒のイオン活性化処理を行う。
【０２１１】次いで、図２２の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
【０２１２】次いで、図２２の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２２の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１５３を露出させ、上述した
触媒ＡＨＡ処理の水素系活性種でクリーニングする。
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２２の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１５３を露出させ、上述した
触媒ＡＨＡ処理の水素系活性種でクリーニングする。
【０２１３】＜ＦＥＤの構造例II＞図２３（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８が形成されて
いる。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲ
ートとはドレイン電極１２８を介して接続されていると
共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁
膜１３６を介してキャパシタＣが形成され、かつ、ＭＯ
ＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ素子
のＦＥＣ（電界放出カソード）にまで延設され、エミッ
タ領域１５２として機能している。
（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８が形成されて
いる。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲ
ートとはドレイン電極１２８を介して接続されていると
共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁
膜１３６を介してキャパシタＣが形成され、かつ、ＭＯ
ＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ素子
のＦＥＣ（電界放出カソード）にまで延設され、エミッ
タ領域１５２として機能している。
【０２１４】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶シリコン膜からなるエミッタ領域１５２
上に電界放出エミッタとなるｎ型多結晶ダイヤモンド膜
１６３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶シリコン膜からなるエミッタ領域１５２
上に電界放出エミッタとなるｎ型多結晶ダイヤモンド膜
１６３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。
【０２１５】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。
【０２１６】この構造のＦＥＣは、ゲート引き出し電極
１５０の開口下には、本発明に基づいて形成された多結
晶性シリコン膜１５２上に成長されたｎ型多結晶ダイヤ
モンド膜１６３が露出し、これがそれぞれ電子１５４を
放出する薄膜型のエミッタとして機能する。即ち、エミ
ッタの下地となる多結晶性シリコン膜１５２は、大粒径
（グレインサイズ数１００ｎｍ以上）のグレインからな
っているため、これをシードとしてその上にｎ型多結晶
性ダイヤモンド膜１６３を触媒ＣＶＤ等によって成長さ
せると、この多結晶性ダイヤモンド膜１６３はやはり大
粒径で成長し、表面が電子放出にとって有利な微細な凹
凸１６８を生じるように形成されるのである。
１５０の開口下には、本発明に基づいて形成された多結
晶性シリコン膜１５２上に成長されたｎ型多結晶ダイヤ
モンド膜１６３が露出し、これがそれぞれ電子１５４を
放出する薄膜型のエミッタとして機能する。即ち、エミ
ッタの下地となる多結晶性シリコン膜１５２は、大粒径
（グレインサイズ数１００ｎｍ以上）のグレインからな
っているため、これをシードとしてその上にｎ型多結晶
性ダイヤモンド膜１６３を触媒ＣＶＤ等によって成長さ
せると、この多結晶性ダイヤモンド膜１６３はやはり大
粒径で成長し、表面が電子放出にとって有利な微細な凹
凸１６８を生じるように形成されるのである。
【０２１７】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。
【０２１８】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、上述したと同様
に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成
してアース電位に落とし、チャージアップ防止が可能と
なり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴ
ＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているの
で、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴ
の動作不良は生じない。
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、上述したと同様
に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成
してアース電位に落とし、チャージアップ防止が可能と
なり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴ
ＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているの
で、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴ
の動作不良は生じない。
【０２１９】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図２４の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
ると、まず、図２４の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。
【０２２０】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
ンネル不純物濃度の制御によるＶthの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０11ａｔｏｍｓ／ｃｍ2のドーズ量
でドーピングし、１×１０17ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。
【０２２１】次いで、図２４の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０15
ａｔｏｍｓ／ｃｍ2のドーズ量でドーピングし、２×１
０20ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。
【０２２２】次いで、図２４の（３）に示すように、触
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとメタン（ＣＨ4）
及びドーパントを適量比率混合し、表面に微細凹凸１６
８を有するｎ型多結晶性ダイヤモンド膜１６３をエミッ
タ領域に形成し、同時に他の酸化シリコン膜１５９及び
ガラス基板１１１上にはｎ型アモルファスダイヤモンド
膜１７０を形成する。
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとメタン（ＣＨ4）
及びドーパントを適量比率混合し、表面に微細凹凸１６
８を有するｎ型多結晶性ダイヤモンド膜１６３をエミッ
タ領域に形成し、同時に他の酸化シリコン膜１５９及び
ガラス基板１１１上にはｎ型アモルファスダイヤモンド
膜１７０を形成する。
【０２２３】次いで、図２４の（４）に示すように、上
述した触媒ＡＨＡ処理時の水素系活性種により、アモル
ファスダイヤモンド膜１７０をエッチング除去し、酸化
シリコン膜１５９のエッチング除去後に触媒ＣＶＤ等に
よりゲート絶縁膜（酸化シリコン膜等）１１８を形成す
る。
述した触媒ＡＨＡ処理時の水素系活性種により、アモル
ファスダイヤモンド膜１７０をエッチング除去し、酸化
シリコン膜１５９のエッチング除去後に触媒ＣＶＤ等に
よりゲート絶縁膜（酸化シリコン膜等）１１８を形成す
る。
【０２２４】次いで、図２５の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ等の１０００℃、１０〜２
０秒のイオン活性化処理を行う。
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ等の１０００℃、１０〜２
０秒のイオン活性化処理を行う。
【０２２５】次いで、図２５の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。
【０２２６】次いで、図２５の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２５の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１６３を露出させ、上述した
触媒ＡＨＡ処理の水素系活性種でクリーニングする。
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２５の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１６３を露出させ、上述した
触媒ＡＨＡ処理の水素系活性種でクリーニングする。
【０２２７】なお、上記において、多結晶性ダイヤモン
ド膜１６３を成膜する際、使用する原料ガスとしての炭
素含有化合物は、例えば １）メタン、エタン、プロパン、ブタン等のパラフィン
系炭化水素 ２）アセチレン、アリレン系のアセチレン系炭化水素 ３）エチレン、プロピレン、ブチレン等のオレフィン系
炭化水素 ４）ブタジエン等のジオレフィン系炭化水素 ５）シクロプロパン、シクロブタン、シクロペンタン、
シクロヘキサン等の脂環式炭化水素 ６）シクロブタジエン、ベンゼン、トルエン、キシレ
ン、ナフタリン等の芳香族炭化水素 ７）アセトン、ジエチルケトン、ベンゾフェノン等のケ
トン類 ８）メタノール、エタノール等のアルコール類 ９）トリメチルアミン、トリエチルアミン等のアミン類 １０）グラファイト、石炭、コークス等の炭素原子のみ
からなる物質 であってよく、これらは、１種を単独で用いることもで
きるし、２種以上を併用することもできる。
ド膜１６３を成膜する際、使用する原料ガスとしての炭
素含有化合物は、例えば １）メタン、エタン、プロパン、ブタン等のパラフィン
系炭化水素 ２）アセチレン、アリレン系のアセチレン系炭化水素 ３）エチレン、プロピレン、ブチレン等のオレフィン系
炭化水素 ４）ブタジエン等のジオレフィン系炭化水素 ５）シクロプロパン、シクロブタン、シクロペンタン、
シクロヘキサン等の脂環式炭化水素 ６）シクロブタジエン、ベンゼン、トルエン、キシレ
ン、ナフタリン等の芳香族炭化水素 ７）アセトン、ジエチルケトン、ベンゾフェノン等のケ
トン類 ８）メタノール、エタノール等のアルコール類 ９）トリメチルアミン、トリエチルアミン等のアミン類 １０）グラファイト、石炭、コークス等の炭素原子のみ
からなる物質 であってよく、これらは、１種を単独で用いることもで
きるし、２種以上を併用することもできる。
【０２２８】また、使用可能な不活性ガスは、例えばア
ルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラ
ドンである。ドーパントとしては、例えばホウ素、リチ
ウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリ
ウム等を含む化合物又は単体が使用可能であり、そのド
ーピング量は１０20ａｔｏｍｓ／ｃｃ以上であってよ
い。
ルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラ
ドンである。ドーパントとしては、例えばホウ素、リチ
ウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリ
ウム等を含む化合物又は単体が使用可能であり、そのド
ーピング量は１０20ａｔｏｍｓ／ｃｃ以上であってよ
い。
【０２２９】第５の実施の形態 本実施の形態は、本発明を光電変換装置としての太陽電
池に適用したものである。以下にその製造例を示す。
池に適用したものである。以下にその製造例を示す。
【０２３０】まず、図２６の（１）に示すように、ステ
ンレス等の金属基板１１１上に、上述した方法で低級結
晶性シリコン膜７Ａを形成し、これを上述したようにシ
リコンイオン注入後に固相成長処理して、図２６の
（２）に示すように、高結晶化率、大粒径の錫又は他の
IV族元素（ゲルマニウム、鉛）の単独又は混合物含有の
ｎ型多結晶性シリコン膜７を１００〜２００ｎｍ厚に形
成する。この多結晶性シリコン膜７には、リン等のｎ型
不純物をＰＨ3等としてモノシランと共に供給して例え
ば１×１０19〜１×１０20ａｔｏｍｓ／ｃｃ含有させ
る。
ンレス等の金属基板１１１上に、上述した方法で低級結
晶性シリコン膜７Ａを形成し、これを上述したようにシ
リコンイオン注入後に固相成長処理して、図２６の
（２）に示すように、高結晶化率、大粒径の錫又は他の
IV族元素（ゲルマニウム、鉛）の単独又は混合物含有の
ｎ型多結晶性シリコン膜７を１００〜２００ｎｍ厚に形
成する。この多結晶性シリコン膜７には、リン等のｎ型
不純物をＰＨ3等としてモノシランと共に供給して例え
ば１×１０19〜１×１０20ａｔｏｍｓ／ｃｃ含有させ
る。
【０２３１】次いで、図２６の（２）に示すように、多
結晶性シリコン膜７上に、これをシードにして触媒ＣＶ
Ｄ等により錫又は他のIV族元素（ゲルマニウム、鉛）の
単独又は混合物含有のｉ型多結晶性シリコン膜１８０、
錫又は他のIV族元素（ゲルマニウム、鉛）の単独又は混
合物含有のｐ型多結晶性シリコン膜１８１等を成長さ
せ、光電変換層を形成する。
結晶性シリコン膜７上に、これをシードにして触媒ＣＶ
Ｄ等により錫又は他のIV族元素（ゲルマニウム、鉛）の
単独又は混合物含有のｉ型多結晶性シリコン膜１８０、
錫又は他のIV族元素（ゲルマニウム、鉛）の単独又は混
合物含有のｐ型多結晶性シリコン膜１８１等を成長さ
せ、光電変換層を形成する。
【０２３２】例えば、触媒ＣＶＤにより、モノシランに
水素化錫（ＳｎＨ4）を適量比率で混合してｉ型の大粒
径の錫含有多結晶性シリコン膜１８０を２〜５μｍ厚に
成長させ、この上に、モノシランにｐ型不純物ボロン
（Ｂ2Ｈ6など）と水素化錫（ＳｎＨ4）を適量比率混合
して、例えば１×１０19〜１×１０20ａｔｏｍｓ／ｃｃ
含有させたｐ型の大粒径の錫含有多結晶性シリコン膜１
８１を１００〜２００ｎｍ厚に形成する。この時にそれ
ぞれの膜中に錫又は他のIV族元素（ゲルマニウム、鉛）
の単独又は混合物、例えば錫を１×１０16ａｔｏｍｓ／
ｃｃ以上、好ましくは１×１０18〜１×１０20ａｔｏｍ
ｓ／ｃｃ含有させることにより、結晶粒界に存在する結
晶不整及び応力を低減させるので、キャリア移動度向上
を図ることができる。
水素化錫（ＳｎＨ4）を適量比率で混合してｉ型の大粒
径の錫含有多結晶性シリコン膜１８０を２〜５μｍ厚に
成長させ、この上に、モノシランにｐ型不純物ボロン
（Ｂ2Ｈ6など）と水素化錫（ＳｎＨ4）を適量比率混合
して、例えば１×１０19〜１×１０20ａｔｏｍｓ／ｃｃ
含有させたｐ型の大粒径の錫含有多結晶性シリコン膜１
８１を１００〜２００ｎｍ厚に形成する。この時にそれ
ぞれの膜中に錫又は他のIV族元素（ゲルマニウム、鉛）
の単独又は混合物、例えば錫を１×１０16ａｔｏｍｓ／
ｃｃ以上、好ましくは１×１０18〜１×１０20ａｔｏｍ
ｓ／ｃｃ含有させることにより、結晶粒界に存在する結
晶不整及び応力を低減させるので、キャリア移動度向上
を図ることができる。
【０２３３】また、このときに、上述したマルチ触媒Ａ
ＨＡ処理を行ってよい。例えば、触媒ＣＶＤでｐ型の錫
含有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ
た後、触媒ＡＨＡ処理を行い、触媒ＣＶＤでｐ型の錫含
有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ、
触媒ＡＨＡ処理後、更に触媒ＣＶＤでｐ型の錫含有多結
晶性シリコン膜を２０〜３０ｎｍに成長させた後、触媒
ＡＨＡ処理を行うように、各処理を必要回数繰り返す方
法で成膜してもよい。この方法によって、より大きい粒
径の錫含有多結晶性シリコン膜を形成できる。また、成
膜途中で原料ガス供給量を増加して、高速成膜としても
よい。尚、プラズマＣＶＤ、触媒ＣＶＤ等の気相成長、
スパッタリング法等により、ｎ型、ｉ型、ｐ型の低級結
晶性シリコン膜を連続形成した後に、上述の方法で固相
成長処理してｎ−ｉ−ｐ接合の多結晶性シリコン膜の光
電変換膜／装置を製造してもよい。この時に、錫又は他
のIV族元素（ゲルマニウム、鉛）の単独又は混合物を、
例えば錫を１×１０16ａｔｏｍｓ／ｃｃ以上、好ましく
は１×１０18〜１×１０20ａｔｏｍｓ／ｃｃ含有させて
もよい。
ＨＡ処理を行ってよい。例えば、触媒ＣＶＤでｐ型の錫
含有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ
た後、触媒ＡＨＡ処理を行い、触媒ＣＶＤでｐ型の錫含
有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ、
触媒ＡＨＡ処理後、更に触媒ＣＶＤでｐ型の錫含有多結
晶性シリコン膜を２０〜３０ｎｍに成長させた後、触媒
ＡＨＡ処理を行うように、各処理を必要回数繰り返す方
法で成膜してもよい。この方法によって、より大きい粒
径の錫含有多結晶性シリコン膜を形成できる。また、成
膜途中で原料ガス供給量を増加して、高速成膜としても
よい。尚、プラズマＣＶＤ、触媒ＣＶＤ等の気相成長、
スパッタリング法等により、ｎ型、ｉ型、ｐ型の低級結
晶性シリコン膜を連続形成した後に、上述の方法で固相
成長処理してｎ−ｉ−ｐ接合の多結晶性シリコン膜の光
電変換膜／装置を製造してもよい。この時に、錫又は他
のIV族元素（ゲルマニウム、鉛）の単独又は混合物を、
例えば錫を１×１０16ａｔｏｍｓ／ｃｃ以上、好ましく
は１×１０18〜１×１０20ａｔｏｍｓ／ｃｃ含有させて
もよい。
【０２３４】次いで、図２６の（３）に示すように、上
記の方法で形成したｎ−ｉ−ｐ接合の大粒径の錫含有多
結晶性シリコン膜の全面に、透明電極１８２を形成す
る。例えば、汎用スパッタリング技術により、無反射コ
ート用のＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indi
um Zinc Oxide）等の透明電極１８２を１００〜１５０
ｎｍ厚に形成する。そして、この上に、汎用スパッタリ
ング技術により、メタルマスクを用いて、所定領域に銀
等のくし型電極１８３を１００〜１５０ｎｍ厚に形成す
る。尚、ｐ−ｉ−ｎ接合、ｐ−ｎ接合、ｎ−ｐ接合の大
粒径の錫又は他のIV族元素（ゲルマニウム、鉛）の単独
又は混合物含有の多結晶性シリコン膜としてもよい。
記の方法で形成したｎ−ｉ−ｐ接合の大粒径の錫含有多
結晶性シリコン膜の全面に、透明電極１８２を形成す
る。例えば、汎用スパッタリング技術により、無反射コ
ート用のＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indi
um Zinc Oxide）等の透明電極１８２を１００〜１５０
ｎｍ厚に形成する。そして、この上に、汎用スパッタリ
ング技術により、メタルマスクを用いて、所定領域に銀
等のくし型電極１８３を１００〜１５０ｎｍ厚に形成す
る。尚、ｐ−ｉ−ｎ接合、ｐ−ｎ接合、ｎ−ｐ接合の大
粒径の錫又は他のIV族元素（ゲルマニウム、鉛）の単独
又は混合物含有の多結晶性シリコン膜としてもよい。
【０２３５】なお、上記の膜は錫又は他のIV族元素を含
有していなくてもよいが、この場合も上記と同様に製造
することができる。
有していなくてもよいが、この場合も上記と同様に製造
することができる。
【０２３６】本実施の形態による太陽電池は、本発明に
基づく大粒径の多結晶性シリコン膜によって、高キャリ
ア移動度で変換効率の大きい光電変換薄膜を形成でき、
良好な表面テクスチャ構造と裏面テクスチャ構造が形成
されるので、光封じ込め効果が高く、変換効率の大きい
光電変換薄膜を形成できる。これはまた、太陽電池に限
らず、電子写真用の感光体ドラム等の薄膜光電変換装置
にも有利に利用することができる。
基づく大粒径の多結晶性シリコン膜によって、高キャリ
ア移動度で変換効率の大きい光電変換薄膜を形成でき、
良好な表面テクスチャ構造と裏面テクスチャ構造が形成
されるので、光封じ込め効果が高く、変換効率の大きい
光電変換薄膜を形成できる。これはまた、太陽電池に限
らず、電子写真用の感光体ドラム等の薄膜光電変換装置
にも有利に利用することができる。
【０２３７】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々変形が可能である。
明の技術的思想に基づいて種々変形が可能である。
【０２３８】例えば、上述した触媒ＣＶＤ法と固相成長
処理を繰り返してもよく、またこれらの各条件は種々変
更してよく、用いる基板等の材質も上述したものに限定
されることはない。
処理を繰り返してもよく、またこれらの各条件は種々変
更してよく、用いる基板等の材質も上述したものに限定
されることはない。
【０２３９】また、本発明は、表示部等の内部回路や周
辺駆動回路及び映像信号処理回路及びメモリー等のＭＯ
ＳＴＦＴに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス（容
量）、配線、インダクタンス等の受動領域を本発明によ
る多結晶性シリコン膜で形成することも可能である。
辺駆動回路及び映像信号処理回路及びメモリー等のＭＯ
ＳＴＦＴに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス（容
量）、配線、インダクタンス等の受動領域を本発明によ
る多結晶性シリコン膜で形成することも可能である。
【０２４０】
【発明の作用効果】本発明は上述したように、基体上に
多結晶性半導体薄膜を形成するに際し、この基体上に錫
等のIV元素含有の低級結晶性半導体薄膜を触媒ＣＶＤ法
等による気相成長等で形成し、この低級結晶性半導体薄
膜を不活性又は低活性ガス中で固相成長処理して、その
結晶化を促進して多結晶性半導体薄膜を形成しているの
で、次の（１）〜（３）に示すような顕著な作用効果が
得られる。
多結晶性半導体薄膜を形成するに際し、この基体上に錫
等のIV元素含有の低級結晶性半導体薄膜を触媒ＣＶＤ法
等による気相成長等で形成し、この低級結晶性半導体薄
膜を不活性又は低活性ガス中で固相成長処理して、その
結晶化を促進して多結晶性半導体薄膜を形成しているの
で、次の（１）〜（３）に示すような顕著な作用効果が
得られる。
【０２４１】（１）触媒ＣＶＤ法等により形成した低級
結晶性半導体薄膜に錫等のIV族元素を含有させた状態
で、固相成長処理すると、多結晶の粒界に存在する結晶
不整及び内部応力が低減し、高結晶化率で大粒径の多結
晶性半導体が成長し易くなり、高キャリア移動度、高品
質の多結晶性半導体薄膜を得ることができる。
結晶性半導体薄膜に錫等のIV族元素を含有させた状態
で、固相成長処理すると、多結晶の粒界に存在する結晶
不整及び内部応力が低減し、高結晶化率で大粒径の多結
晶性半導体が成長し易くなり、高キャリア移動度、高品
質の多結晶性半導体薄膜を得ることができる。
【０２４２】（２）低級結晶性半導体薄膜の形成条件
（例えば、錫又は他のIV族元素（鉛、ゲルマニウムなど
の添加濃度）、更にはアモルファス成分、微結晶成分、
多結晶成分との組成比、冷却方法／速度、加熱温度／時
間、添加するｎ又はｐ型不純物濃度等）により、広範囲
のｎ又はｐ型不純物濃度の錫又は他のIV族元素含有多結
晶性半導体薄膜が容易に得られるので、高キャリア移動
度でＶth調整が容易であり、低抵抗での高速動作が可能
となる。
（例えば、錫又は他のIV族元素（鉛、ゲルマニウムなど
の添加濃度）、更にはアモルファス成分、微結晶成分、
多結晶成分との組成比、冷却方法／速度、加熱温度／時
間、添加するｎ又はｐ型不純物濃度等）により、広範囲
のｎ又はｐ型不純物濃度の錫又は他のIV族元素含有多結
晶性半導体薄膜が容易に得られるので、高キャリア移動
度でＶth調整が容易であり、低抵抗での高速動作が可能
となる。
【０２４３】（３）こうして、トップゲート型のみなら
ず、ボトムゲート型、デュアルゲート型ＭＯＳＴＦＴで
も、高いキャリア移動度の錫又は他のIV族元素（鉛、ゲ
ルマニウム等）含有の多結晶性半導体薄膜が得られるた
めに、この高性能の多結晶性半導体膜を使用した高速、
高電流密度の半導体装置、電気光学装置、更に、高効率
の太陽電池等の製造が可能となる。
ず、ボトムゲート型、デュアルゲート型ＭＯＳＴＦＴで
も、高いキャリア移動度の錫又は他のIV族元素（鉛、ゲ
ルマニウム等）含有の多結晶性半導体薄膜が得られるた
めに、この高性能の多結晶性半導体膜を使用した高速、
高電流密度の半導体装置、電気光学装置、更に、高効率
の太陽電池等の製造が可能となる。
【図１】本発明の第１の実施の形態によるＭＯＳＴＦＴ
の製造プロセスを工程順に示す断面図である。
の製造プロセスを工程順に示す断面図である。
【図２】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図３】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図４】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図５】同、製造に用いる触媒ＣＶＤ用の装置の一状態
での概略断面図である。
での概略断面図である。
【図６】同、装置の他の状態での概略断面図である。
【図７】同、触媒体及びこの支持体の純度による膜中の
重金属濃度を比較して示すグラフである。
重金属濃度を比較して示すグラフである。
【図８】本発明の第２の実施の形態によるＬＣＤの製造
プロセスを工程順に示す断面図である。
プロセスを工程順に示す断面図である。
【図９】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図１０】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図１１】同、ＬＣＤの全体の概略レイアウトを示す斜
視図である。
視図である。
【図１２】同、ＬＣＤの等価回路図である。
【図１３】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。
す断面図である。
【図１４】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図１５】同、ＬＣＤのＭＯＳＴＦＴを各種示す断面図
である。
である。
【図１６】本発明の第３の実施の形態による有機ＥＬ表
示装置の要部の等価回路図（Ａ）、同要部の拡大断面図
（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
示装置の要部の等価回路図（Ａ）、同要部の拡大断面図
（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
【図１７】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
順に示す断面図である。
【図１８】同、他の有機ＥＬ表示装置の要部の等価回路
図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部
の断面図（Ｃ）である。
図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部
の断面図（Ｃ）である。
【図１９】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。
順に示す断面図である。
【図２０】本発明の第４の実施の形態によるＦＥＤの要
部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び
同要部の概略平面図（Ｃ）である。
部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び
同要部の概略平面図（Ｃ）である。
【図２１】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２２】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図２３】同、他のＦＥＤの要部の等価回路図（Ａ）、
同要部の拡大断面図（Ｂ）及び同要部の平面図（Ｃ）で
ある。
同要部の拡大断面図（Ｂ）及び同要部の平面図（Ｃ）で
ある。
【図２４】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。
面図である。
【図２５】同、製造プロセスを工程順に示す断面図であ
る。
る。
【図２６】本発明の第５の実施の形態による太陽電池の
製造プロセスを工程順に示す断面図である。
製造プロセスを工程順に示す断面図である。
１、６１、９８、１１１、１５７…基板、７、６７…多
結晶性シリコン膜、７Ａ、６７Ａ…低級結晶性シリコン
膜、１４、６７、１１７…チャンネル、１５、７５、１
０２、１０５、１１５…ゲート電極、８、６８、１０
３、１０４、１０６、１１８…ゲート絶縁膜、２０、２
１、８０、８１、１２０、１２１…ｎ+型ソース又はド
レイン領域、２４、２５、８４、８５…ｐ+型ソース又
はドレイン領域、２７、２８、８６、９２、１３０、１
３６、１３７…絶縁膜、２９、３０、８７、８８、８
９、９０、９１、９３、９７、１２７、１２８、１３１
…電極、４０…原料ガス、４２…シャワーヘッド、４４
…成膜室、４５…サセプタ、４６…触媒体、４７…シャ
ッター、４８…触媒体電源、９４、９６…配向膜、９５
…液晶、９９…カラーフィルタ層、１００…保護膜、１
００’、１４０…ブラックマスク層、１３２、１３３…
有機発光層、１３４、１３５、１４４…陽極、１３８、
１４１、１４２、１７１…陰極、１５０…ゲート引き出
し電極（ゲートライン）、１５１…遮蔽膜、１５２…エ
ミッタ、１５３…ｎ型多結晶性シリコン膜、１５５…バ
ックメタル、１５６…蛍光体、１５８、１６８…微細凹
凸、１６３…ｎ型多結晶性ダイヤモンド膜、１８０…ｉ
型多結晶性シリコン膜、１８１…ｐ型多結晶性シリコン
膜、１８２…透明電極、１８３…くし型電極、２００…
シリコンイオン
結晶性シリコン膜、７Ａ、６７Ａ…低級結晶性シリコン
膜、１４、６７、１１７…チャンネル、１５、７５、１
０２、１０５、１１５…ゲート電極、８、６８、１０
３、１０４、１０６、１１８…ゲート絶縁膜、２０、２
１、８０、８１、１２０、１２１…ｎ+型ソース又はド
レイン領域、２４、２５、８４、８５…ｐ+型ソース又
はドレイン領域、２７、２８、８６、９２、１３０、１
３６、１３７…絶縁膜、２９、３０、８７、８８、８
９、９０、９１、９３、９７、１２７、１２８、１３１
…電極、４０…原料ガス、４２…シャワーヘッド、４４
…成膜室、４５…サセプタ、４６…触媒体、４７…シャ
ッター、４８…触媒体電源、９４、９６…配向膜、９５
…液晶、９９…カラーフィルタ層、１００…保護膜、１
００’、１４０…ブラックマスク層、１３２、１３３…
有機発光層、１３４、１３５、１４４…陽極、１３８、
１４１、１４２、１７１…陰極、１５０…ゲート引き出
し電極（ゲートライン）、１５１…遮蔽膜、１５２…エ
ミッタ、１５３…ｎ型多結晶性シリコン膜、１５５…バ
ックメタル、１５６…蛍光体、１５８、１６８…微細凹
凸、１６３…ｎ型多結晶性ダイヤモンド膜、１８０…ｉ
型多結晶性シリコン膜、１８１…ｐ型多結晶性シリコン
膜、１８２…透明電極、１８３…くし型電極、２００…
シリコンイオン
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/08 ３３１ Ｈ０１Ｌ 27/08 ３３１Ｅ ５Ｆ１１０ 29/16 29/16 29/786 29/78 ６２７Ｇ 21/336 31/04 Ａ 31/04 Ｆターム(参考） 5C094 AA13 AA21 BA03 BA24 BA27 BA29 BA43 DA14 DA15 EA04 EA07 FB12 FB14 FB15 5F045 AA16 AB01 AB03 AB04 AB05 AB06 AB07 AB10 AC01 AC03 AC18 AD06 AD07 AD08 AD09 AD10 AD11 AD12 AE15 AE17 AE29 AF07 AF09 BB08 BB12 CA05 CA10 CA13 CA15 DA61 EE12 EE14 EF05 EF18 HA15 HA16 5F048 AC04 BA14 BA16 BB05 BB06 BB09 BC16 BD04 5F051 AA03 BA12 CB12 CB30 DA04 FA04 GA02 5F052 AA11 AA17 DA01 DA02 DA03 DA05 DA10 DB01 DB02 DB03 DB07 DB09 FA06 HA06 JA01 JA06 JA07 JA09 5F110 AA28 BB02 BB04 CC02 CC08 DD02 DD03 DD13 DD14 DD17 EE06 EE09 EE30 EE44 EE45 FF02 FF03 FF09 FF23 FF29 FF30 FF32 GG01 GG02 GG03 GG04 GG13 GG24 GG32 GG33 GG43 GG44 GG45 GG47 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL06 HL07 HL22 HL23 HL24 NN03 NN04 NN23 NN24 NN25 NN35 NN46 NN71 NN72 PP10 PP13 PP33 PP34 QQ24
Claims (17)
- 【請求項１】 基体上に多結晶性半導体薄膜を形成する
に際し、 前記基体上にIV族元素含有の低級結晶性半導体薄膜を形
成する工程と、 不活性又は低活性なガス中での加熱処理により前記低級
結晶性半導体薄膜を固相成長処理してその結晶化を促進
させ、前記多結晶性半導体薄膜を得る工程とを有する、
多結晶性半導体薄膜の形成方法。 - 【請求項２】 基体上に多結晶性半導体薄膜を有する半
導体装置を製造するに際し、 前記基体上にIV族元素含有の低級結晶性半導体薄膜を形
成する工程と、 不活性又は低活性なガス中での加熱処理により前記低級
結晶性半導体薄膜を固相成長処理してその結晶化を促進
させ、前記多結晶性半導体薄膜を得る工程と半導体装置
の製造方法。 - 【請求項３】 加熱された触媒体に、原料ガス及び水素
又は水素含有ガスの少なくとも一部を接触させて触媒的
に分解させ、これによって生成したラジカル、イオン等
の反応種を加熱された前記基体上に堆積させて前記低級
結晶性半導体薄膜を気相成長させた後、前記不活性なガ
ス中で前記固相成長処理を行う、請求項１又は２に記載
した方法。 - 【請求項４】 前記不活性又は低活性なガス雰囲気中
で、５００℃以上で基体の歪点以下の温度での前記固相
成長処理を行う、請求項３に記載した方法。 - 【請求項５】 タングステン、トリア含有タングステ
ン、モリブデン、白金、パラジウム、バナジウム、シリ
コン、アルミナ、金属を付着したセラミックス、及び炭
化ケイ素からなる群より選ばれた少なくとも１種の材料
によって、前記触媒体を形成する、請求項３に記載した
方法。 - 【請求項６】 前記触媒体及びこれを支持する支持体の
純度を９９．９９ｗｔ％以上、好ましくは９９．９９９
ｗｔ％又はそれ以上とする、請求項３に記載した方法。 - 【請求項７】 前記低級結晶性半導体薄膜がアモルファ
スシリコン膜、微結晶シリコン含有アモルファスシリコ
ン膜、微結晶シリコン（アモルファスシリコン含有微結
晶シリコン）膜、アモルファスシリコン及び微結晶シリ
コン含有多結晶シリコン膜、アモルファスゲルマニウム
膜、微結晶ゲルマニウム含有アモルファスゲルマニウム
膜、微結晶ゲルマニウム（アモルファスゲルマニウム含
有微結晶ゲルマニウム）膜、アモルファスゲルマニウム
及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、Ｓ
ｉxＧｅ1-x（０＜ｘ＜１）で示されるアモルファスシリ
コンゲルマニウム膜、アモルファスカーボン膜、微結晶
カーボン含有アモルファスカーボン膜、微結晶カーボン
（アモルファスカーボン含有微結晶カーボン）膜、アモ
ルファスカーボン及び微結晶カーボン含有多結晶カーボ
ン膜、ＳｉxＣ1-x（０＜ｘ＜１）で示されるアモルファ
スシリコンカーボン膜、又はＧａxＡｓ1-x（０＜ｘ＜
１）で示されるアモルファスガリウムヒ素膜からなる、
請求項１又は２に記載した方法。 - 【請求項８】 前記固相成長処理前に、前記低級結晶性
半導体薄膜に錫等のIV族元素の少なくとも１種を適量含
有させておく、請求項７に記載した方法。 - 【請求項９】 前記多結晶性半導体薄膜によって、薄膜
絶縁ゲート型電界効果トランジスタのチャンネル、ソー
ス及びドレイン領域、又は配線、抵抗、容量又は電子放
出体等を形成する、請求項１又は２に記載した方法。 - 【請求項１０】 シリコン半導体装置、シリコン半導体
集積回路装置、シリコン−ゲルマニウム半導体装置、シ
リコン−ゲルマニウム半導体集積回路装置、化合物半導
体装置、化合物半導体集積回路装置、炭化ケイ素半導体
装置、炭化ケイ素半導体集積回路装置、液晶表示装置、
有機又は無機エレクトロルミネセンス表示装置、フィー
ルドエミッションディスプレイ（ＦＥＤ）装置、発光ポ
リマー表示装置、発光ダイオード表示装置、ＣＣＤエリ
ア／リニアセンサ装置、ＭＯＳセンサ装置、太陽電池装
置用の薄膜を製造する、請求項１又は２に記載した方
法。 - 【請求項１１】 内部回路及び周辺回路を有する半導体
装置、固体撮像装置、電気光学装置等の製造に際し、こ
れらの少なくとも一部を構成する薄膜絶縁ゲート型電界
効果トランジスタのチャンネル、ソース及びドレイン領
域を前記多結晶性半導体薄膜によって形成する、請求項
１０に記載した方法。 - 【請求項１２】 各色用の有機又は無機エレクトロルミ
ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
界効果トランジスタのドレイン又はソースと接続された
陰極又は陽極を有する、請求項１１に記載した方法。 - 【請求項１３】 前記薄膜絶縁ゲート型電界効果トラン
ジスタを含む能動素子上も前記陰極が覆い、或いは前記
各色用の有機又は無機エレクトロルミネセンス層の各層
上及び各層間の全面に前記陰極又は陽極が被着されてい
る装置を製造する、請求項１２に記載した方法。 - 【請求項１４】 前記各色用の前記有機又は無機エレク
トロルミネセンス層間にブラックマスク層を形成する、
請求項１２に記載した方法。 - 【請求項１５】 フィールドエミッションディスプレイ
装置のエミッタを、前記多結晶性半導体薄膜を介して前
記薄膜絶縁ゲート型電界効果トランジスタのドレインに
接続すると共に前記多結晶性半導体薄膜上に成長された
ｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜によ
って形成する、請求項１１に記載した方法。 - 【請求項１６】 前記薄膜絶縁ゲート型電界効果トラン
ジスタを含む能動素子上にアース電位の遮蔽膜を形成す
る、請求項１５に記載した方法。 - 【請求項１７】 前記遮蔽膜を前記フィールドエミッシ
ョンディスプレイ装置のゲート引き出し電極と同一材料
で同一工程により形成する、請求項１６に記載した方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100732858B1 (ko) | 2005-05-13 | 2007-06-27 | 삼성에스디아이 주식회사 | 다결정질 박막의 현장 성장방법 |
| JP2009147139A (ja) * | 2007-12-14 | 2009-07-02 | Origin Electric Co Ltd | 電線付半導体基板の製造方法及び電線付半導体基板の製造装置 |
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