JP4092541B2 - 半導体薄膜の形成方法及び半導体装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、基体上に多結晶性シリコン又は単結晶性シリコンなどの多結晶性又は単結晶性半導体薄膜を結晶成長させる方法、その多結晶性又は単結晶性半導体薄膜を基体上に有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）である例えばＭＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型電界効果トランジスタ）のソース、ドレイン及びチャンネル領域を多結晶シリコン膜で形成するに際し、プラズマＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学的気相成長法）や減圧ＣＶＤ法、触媒ＣＶＤ法等の気相成長法、固相成長法、液相成長法、エキシマレーザーアニール法等が用いられている。
【０００３】
プラズマＣＶＤ法、減圧ＣＶＤ法等により形成したアモルファス又は微結晶シリコン膜は、特開平７−１３１０３０号、特開平９−１１６１５６号、特公平７−１１８４４３号にみられるように、単に高温アニール又はエキシマレーザーアニール（ＥＬＡ：Excimer Laser Anneal）処理することにより、多結晶シリコン膜化でキャリア移動度の改善を図ってきたが、この方法では８０〜１２０ｃｍ²／Ｖ・ｓｅｃ程度のキャリア移動度を得るのが限界であった。
【０００４】
しかし、プラズマＣＶＤ法によるアモルファスシリコン膜のＥＬＡで得られた多結晶シリコン膜を用いるＭＯＳＴＦＴの電子移動度は、１００ｃｍ²／Ｖ・ｓｅｃ前後であり、高精細化にも対応できるので、最近は駆動回路一体型の多結晶シリコンＭＯＳＴＦＴを用いたＬＣＤ（Liquid Crystal Display＝液晶表示装置）が注目されている（特開平６−２４２４３３号参照）。エキシマレーザーアニール法は、ＸｅＣｌエキシマレーザー等の短波長、短パルスレーザーを試料に照射して短時間に溶融結晶化する方法であるが、アモルファスシリコン膜へのレーザー光照射によりガラス基板を損傷させることなく多結晶化でき、高スループットが期待される。
【０００５】
【発明が解決しようとする課題】
しかし、上記したＥＬＡによる多結晶シリコンＭＯＳＴＦＴの製法では、結晶化速度がｎ ｓｅｃオーダーと早いために、得られる結晶粒径はせいぜい１００ｎｍ程度である。そのために、短波長、短パルスレーザー照射時に、基板温度を４００℃程度に加熱して、結晶成長を阻害する水素、酸素等を十分に除去し、凝固速度を制御する方法でも粒径が５００ｎｍ以上の結晶は難しい。そこで、レーザー照射回数を数回以上、例えば５回、３０回以上として結晶成長を起こさせるエネルギーを十分に与え、大粒径多結晶シリコン膜化が行われている。しかし、エキシマレーザー出力の安定性や、生産性、大型化による装置価格の上昇、歩留／品質低下等の問題が山積しており、特に、１ｍ×１ｍの大型ガラス基板になると、前記の問題が拡大して性能／品質向上とコストダウンが一層難しくなる。
【０００６】
最近、特開平１１−９７３５３号等にみられるように、４５０〜６００℃、４〜１２時間の加熱処理で、結晶化を助長する触媒元素（Ｎｉ、Ｆｅ、Ｃｏ等）を非晶質シリコン膜内に拡散させて、結晶性シリコン膜を形成する方法が提案されている。しかし、この方法では、触媒元素が形成された結晶性シリコン膜に残存するので、特開平８−３３９９６０号等にみられるように、この触媒元素を除去（ゲッタリング）するために、塩素などのハロゲン元素を含有する雰囲気で加熱処理する方法、リンを結晶性シリコン膜に選択的に添加して加熱処理する方法、触媒元素を含有する結晶性シリコン膜をレーザ光又は強光で照射して触媒元素を拡散し易い状態にして、選択的に添加した元素で触媒元素を吸い取らせる方法等が提案されているが、工程が複雑、ゲッタリング効果が十分ではなく、シリコン膜の半導体特性を損ない、作製する素子の安定性、信頼性が損なわれてしまう。
【０００７】
また、固相成長法による多結晶シリコンＭＯＳＴＦＴの製法では、６００℃以上での十数時間のアニールと、約１０００℃での熱酸化のゲートＳｉＯ₂の形成が必要なために、半導体製造装置を採用せざるを得ない。このために、基板サイズは、ウエーハサイズ８〜１２インチφが限界であり、また高耐熱性で高価な合成石英ガラスを採用しなければならず、コストダウンが難しく、ＥＶＦやデータ／ＡＶプロジェクタに用途が限定されている。
【０００８】
近時、ガラス基板のような絶縁性基板上に、多結晶シリコン膜、窒化シリコン膜等を低温で作製し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され（特公昭６３−４０３１４号、特公平８−２５０４３８号参照）、実用化の検討が推進されている。触媒ＣＶＤ法においては、結晶化アニールなしで、３０ｃｍ²／Ｖ・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭＯＳＴＦＴデバイスを作製するにはまだ不十分である。そして、ガラス基板上に多結晶シリコン膜を形成すると、成膜条件次第では初期のアモルファスシリコンの遷移度（厚さ５〜１０ｎｍ）が形成されやすいので、ボトムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移動度は得にくい。一般に駆動回路一体型の多結晶シリコンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯＳＴＦＴが歩留及び生産性の面で製造し易いが、この問題がネックとなってくる。
【０００９】
本発明の目的は、高結晶化率で高品質の多結晶シリコン等の多結晶性又は単結晶性半導体薄膜を容易かつ低コストに、しかも大面積に形成可能な方法と、この方法を実施する装置を提供することにある。
【００１０】
本発明の他の目的は、こうした多結晶性又は単結晶性半導体薄膜の形成方法と、この薄膜を構成部分として有するＭＯＳＴＦＴ等の半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
即ち、本発明は、基体上に多結晶性又は単結晶性半導体薄膜を形成し、或いは基体上に多結晶性又は単結晶性半導体薄膜を有する半導体装置を製造する際、
前記基体上に、半導体薄膜の基本構成元素とは異なる IV 族元素の少なくとも１種を含 有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、
前記基体をその歪点以下の温度に加熱する予備加熱処理（ Pre-baking ）を行う第２工 程と、
前記基体をその歪点以下の温度に加熱する補助加熱状態（ Asist-baking ）でのフラッ シュランプアニールにより、溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体 薄膜の結晶化を促進する第３工程と、
前記結晶化した半導体薄膜を少なくとも前記基体の歪点以下の温度に冷却するまで後 加熱保持（ Post-baking ）する第４工程と
を有し、前記第１工程と前記第２工程と前記第３工程と前記第４工程とを繰り返し、
前記第４工程の後に、
前記結晶化した半導体薄膜にイオン注入又はイオンドーピングでｎ型又は／及びｐ型 不純物領域を形成する第５工程と、
少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の予備加熱処理（ Pre-baking ）、補助加熱状態（ Asist-baking ）及び後加熱保持（ Post-baking ）でのフ ラッシュランプアニールの非溶融状態の加熱により、不純物イオンを活性化する第６工 程と
を行う、半導体薄膜の形成方法又は半導体装置の製造方法に係るものである。
【００１２】
この本発明の方法を実施する装置として、
前記基体上に低級結晶性半導体薄膜を形成するための第１手段と、
前記低級結晶性半導体薄膜にフラッシュランプアニールを施して、溶融又は半溶融又 は非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶化を促進するための 第２手段と
を有する、多結晶半導体薄膜又は単結晶性半導体薄膜の形成装置、又は半導体装置の製造装置を用いるのがよい。
【００１３】
本発明は、各色用の有機又は無機エレクトロルミネセンス層の下層にそれぞれ、前記多結晶性又は単結晶性半導体薄膜からなるＭＯＳＴＦＴのドレイン又はソースと接続された陰極又は陽極を有し、前記ＭＯＳＴＦＴ及びダイオードを含む能動素子上も前記陰極が覆い、或いは前記各色用の有機又は無機エレクトロルミネセンス層の各層上及び各層間の全面に共通の前記陰極又は陽極が被着されている電気光学装置に適用するのがよい。
【００１４】
また、本発明は、フィールドエミッションディスプレイ（ＦＥＤ）のエミッタが、前記多結晶性又は単結晶性半導体薄膜からなるＭＯＳＴＦＴのドレインに前記多結晶性又は単結晶性半導体薄膜を介して接続されると共に前記多結晶性又は単結晶性半導体薄膜上に成長されたｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜又は窒素含有又は非含有の炭素薄膜、又は窒素含有又は非含有の炭素薄膜表面に形成した多数の微細突起構造（例えば、カーボンナノチューブ）などによって形成されている電気光学装置に適用するのがよい。
【００１５】
本発明によれば、基体上に低級結晶性半導体薄膜を形成し、この低級結晶性半導体薄膜にフラッシュランプアニールを施し、これらの工程を繰り返して、溶融又は半溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶化を促進して、多結晶性又は単結晶性半導体薄膜を形成しているので、次の（１）〜（１０）に示す顕著な作用効果が得られる。
【００１６】
（１）任意のμｓｅｃ〜ｍｓｅｃの短時間での１回又は数回繰り返しのフラッシュ照射を行えるフラッシュランプアニールにより、高い照射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄膜に与え、これを溶融又は半溶融状態に加熱し或いは非溶融状態で加熱し、冷却することにより、大粒径の高キャリア移動度、高品質の多結晶性シリコン膜等の多結晶性又は単結晶性半導体薄膜が得られ、生産性が大幅に向上し、大幅なコストダウンが可能となる。
【００１７】
（２）フラッシュランプアニールは、任意の本数のランプとそのフラッシュ式放電機構を組み合わせることにより、例えば▲１▼１０００ｍｍ×１０００ｍｍの大面積を一括して、１回又は必要回数繰り返してフラッシュ照射する、▲２▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ照射光をガルバノメータスキャナで走査させ、必要に応じてオーバーラップスキャニングでフラッシュ照射する、▲３▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ光照射位置を固定し、基板をステップ＆リピートで移動させて必要に応じてオーバーラップスキャニングしてフラッシュ照射する、というように、基板又はフラッシュ照射光を任意の方向と速度で移動させて、加熱溶融及び冷却速度をコントロールし、任意の大面積の低級結晶性シリコン膜等を極めて短時間に多結晶化又は単結晶化できるので、極めて生産性が高く、大幅なコストダウンが実現する。
【００１８】
（３）フラッシュ照射光を任意の線状、長方形又は正方形状又は円形状に集光整形して照射することにより、照射強度、つまり溶融効率及びスループット向上と結晶化の均一性向上によるキャリア移動度のバラツキ低減が図れる。
【００１９】
（４）フラッシュランプアニールにより結晶化させた多結晶性シリコン等の膜上に低級結晶性シリコン等の膜を積層し、再度このフラッシュランプアニールで結晶化する方法を繰り返すことにより、μｍ単位の厚みで大粒径での高キャリア移動度、高品質の多結晶性シリコン膜等を積層形成できる。これにより、ＭＯＳＬＳＩのみならず、高性能、高品質のバイポーラＬＳＩ、ＣＭＯＳセンサ、ＣＣＤエリア／リニアセンサ、太陽電池等も形成できる。
【００２０】
（５）低級結晶性半導体薄膜の膜厚、ガラス等の基板の耐熱温度、希望の結晶粒径（キャリア移動度）等に応じて、フラッシュランプアニールの波長調整（封入ガス気体の変更、放電条件の変更、熱線低減フィルタ又は熱線遮断フィルタ採用など）、照射強度、照射時間等のコントロールが容易であるので、高キャリア移動度、高品質の多結晶性シリコン膜等が高生産性で得られる。
【００２１】
（６）キセノンランプ、キセノン−水銀ランプ、クリプトンランプ、クリプトン−水銀ランプ、キセノン−クリプトンランプ、キセノン−クリプトン−水銀ランプ、メタルハライドランプ等のフラッシュランプアニールのランプは、繰り返し発光に耐え得るランプであり、ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール装置のエキシマレーザー発振器に比べてはるかに安価であり、長寿命でメンテナンスが簡単であるので、大幅なコストダウンが可能である。
【００２２】
（７）主にフラッシュランプと放電回路で構成されるフラッシュランプアニール装置は、エキシマレーザーアニール装置に比べて、簡単な構造の装置であるから、安価であり、コストダウンが可能である。
【００２３】
（８）ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール処理はｎｓｅｃオーダーのパルス発振型レーザーを用いるので、その出力の安定性に課題があり、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＴＦＴごとの素子特性のばらつきが見られる。そこで、４００℃程度の温度を付与しつつエキシマレーザーパルスを例えば５回、３０回などの多数回照射する方法が採られているが、それでも、照射ばらつきによる結晶化半導体膜及びＴＦＴ素子特性のばらつき、スループット低下での生産性低下によるコストアップがある。これに対してフラッシュランプアニールでは、上記（２）のように例えば１０００ｍｍ×１０００ｍｍの大面積をμｓｅｃ〜ｍｓｅｃオーダーのパルスで一括フラッシュ照射できるので、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＴＦＴごとの素子特性のばらつきが少なく、高いスループットでの高生産性によるコストダウンが可能である。
【００２４】
（９）特に、銅粉末、鉄粉末等の熱線吸収材を含有させたカラーフィルタガラス（熱線吸収フィルタ）又はＩＴＯ膜等の赤外線反射膜をコーティングしたコールドミラー／コールドフィルタ又は両者を組み合わせたフィルタ（熱線吸収フィルタに赤外線反射膜をコーティングしたもの等）などの少なくとも赤外線を遮断又は低減する熱線遮断フィルタ又は熱線低減フィルタを用いた強い紫外線光のフラッシュランプアニールでは低温（２００〜４００℃）で適用できるので、安価であって大型化が容易なアルミノけい酸ガラス、ほうけい酸ガラス等の低歪点ガラスやポリイミド等の耐熱性樹脂を採用でき、軽量化とコストダウンを図れる。
【００２５】
（１０）トップゲート型のみならず、ボトムゲート型、デュアルゲート型及びバックゲート型ＭＯＳＴＦＴでも、高いキャリア移動度の多結晶性半導体膜又は単結晶性半導体膜等が得られるために、この高性能の半導体膜を使用した高速、高電流密度の半導体装置、電気光学装置、更には高効率の太陽電池等の製造が可能となる。例えば、シリコン半導体装置、シリコン半導体集積回路装置、フィールドエミッションディスプレイ（ＦＥＤ）装置、シリコン−ゲルマニウム半導体装置、シリコン−ゲルマニウム半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ素半導体集積回路装置、III−Ｖ及びII−VI族化合物半導体装置、III−Ｖ及びII−VI族化合物半導体集積回路装置、多結晶性又は単結晶性ダイヤモンド半導体装置、多結晶性又は単結晶性ダイヤモンド半導体集積回路装置、液晶表示装置、エレクトロルミネセンス（有機／無機）表示装置、発光ポリマー表示装置、発光ダイオード表示装置、光センサー装置、ＣＣＤエリア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池装置等が製造可能である。
【００２６】
なお、本発明において、上記の低級結晶性半導体薄膜とは、後述の定義のように、アモルファス（非晶質）からなる構造、微結晶（グレインサイズでは通常１０ｎｍ以下）からなる構造、微結晶も含有するアモルファス（非晶質）をベースとした構造、アモルファス（非晶質）も含有する微結晶をベースとした構造、更にアモルファス（非晶質）及び微結晶も含有する多結晶をベースとした構造から主としてなり、上記の多結晶性半導体薄膜は、そうしたアモルファス成分が除去された大粒径（グレインサイズでは通常、数１００ｎｍ以上）の多結晶をベースとし、微結晶も含有する構造から主としてなる。また、上記の単結晶性半導体膜は、単結晶シリコン等の単結晶半導体はもちろん、単結晶化合物半導体（例えば単結晶ガリウムヒ素）や単結晶シリコン−ゲルマニウムを含む概念であり、単結晶性とは、亜粒界や転移を含有する単結晶についてもこれを含めた概念と定義する。また、上記の多結晶性ダイヤモンド膜は、アモルファス（非晶質）ダイヤモンドをほとんど含有せず、微結晶ダイヤモンド及び多結晶ダイヤモンドを含有する結晶性ダイヤモンド膜とする。
【００２７】
【発明の実施の形態】
本発明において、上記低級結晶性半導体薄膜は、触媒ＣＶＤやプラズマＣＶＤ等により気相成長させてよいが、これに使用する原料ガスは、水素化ケイ素又はその誘導体、水素化ケイ素又はその誘導体と水素、窒素、ゲルマニウム、炭素又は錫を含有するガスとの混合物、水素化ケイ素又はその誘導体と周期表第III族又は第Ｖ族元素からなる不純物を含有するガスとの混合物、水素化ケイ素又はその誘導体と水素、窒素、ゲルマニウム、炭素又は錫を含有するガスと周期表第III族又は第Ｖ族元素からなる不純物を含有するガスとの混合物等が挙げられる。
【００２８】
上記の如き原料ガスを使用することによって、アモルファスシリコン膜、微結晶シリコン含有アモルファスシリコン膜、微結晶シリコン（アモルファスシリコン含有微結晶シリコン）膜、アモルファスシリコン及び微結晶シリコン含有多結晶シリコン膜、アモルファスゲルマニウム膜、微結晶ゲルマニウム含有アモルファスゲルマニウム膜、微結晶ゲルマニウム（アモルファスゲルマニウム含有微結晶ゲルマニウム）膜、アモルファスゲルマニウム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、Ｓｉ_xＧｅ_1-x（０＜ｘ＜１）で示されるアモルファスシリコンゲルマニウム膜、アモルファスカーボン膜、微結晶カーボン含有アモルファスカーボン膜、微結晶カーボン（アモルファスカーボン含有微結晶カーボン）膜、アモルファスカーボン及び微結晶カーボン含有多結晶カーボン膜、Ｓｉ_xＣ_1-x（０＜ｘ＜１）で示されるアモルファスシリコンカーボン膜、又はＧａ_xＡｓ_1-x（０＜ｘ＜１）で示されるアモルファスガリウムヒ素膜等からなる前記低級結晶性半導体薄膜を形成することができる。この低級結晶性半導体薄膜は、アモルファスをベースとし、また微結晶を含む場合には結晶成長のシードとなる粒径が１０ｎｍ以下の微結晶が点在するのがよい。
【００２９】
そして、この低級結晶性半導体薄膜の成長時又は成長後に、錫、ゲルマニウム、鉛等のIV族元素の少なくとも１種を適量（合計が例えば１０¹⁷〜１０²²ａｔｏｍｓ／ｃｃ、好ましくは１０¹⁸〜１０²⁰ａｔｏｍｓ／ｃｃ）含有させ、この状態で前記フラッシュランプアニールを行うと、この低級結晶性半導体薄膜が結晶化されるときに、結晶化を促進すると共に、例えば多結晶性半導体薄膜の結晶粒界（グレインバウンダリ）に存在する不整を低減し、その膜ストレスを低減して高キャリア移動度、高品質の多結晶性半導体薄膜が得られ易くなる。このIV族元素は、原料ガス中にガス成分として混合したり、或いはイオン注入又はイオンドーピングにより、低級結晶性半導体薄膜中に含有させることができる。又、減圧ＣＶＤ等での微結晶シリコン膜に、例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でシリコン又はゲルマニウムイオン注入してアモルファスシリコン化した後にフラッシュランプアニールして大粒径多結晶性又は単結晶性シリコン薄膜を形成してもよい。
【００３０】
なお、本発明による大粒径多結晶性又は単結晶性半導体膜中の酸素、窒素、炭素濃度は夫々、１×１０¹⁹ａｔｏｍｓ／ｃｃ以下、好ましくは５×１０¹⁸ａｔｏｍｓ／ｃｃ以下がよく、水素濃度は０．０１原子％以上が好ましい。又、ナトリウムがＳＩＭＳ最低濃度領域で１×１０¹⁸ａｔｏｍｓ／ｃｃ以下が好ましい。
【００３１】
前記フラッシュランプアニールによって前記低級結晶性シリコン等の低級結晶性半導体薄膜を大粒径の多結晶性シリコン等の多結晶性半導体薄膜に改質させるが、これ以外にも、前記基体において所定の素子形成予定領域に所定形状及び寸法の段差付き凹部を形成し、この凹部を含む前記基体上に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない前記低級結晶性シリコン薄膜を形成した後、前記フラッシュランプアニールによって前記段差の底辺角部をシードにグラフォエピタキシャル成長させると、前記低級結晶性シリコン薄膜を単結晶性シリコン薄膜に改質させることができる。
【００３２】
或いは、前記基体において所定の素子形成予定領域に単結晶シリコンと格子整合の良い結晶性サファイア等の物質層を形成し、この物質層上に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない前記低級結晶性シリコン薄膜を形成した後、前記フラッシュランプアニールによって前記物質層をシードにヘテロエピタキシャル成長させると、前記低級結晶性シリコン薄膜を単結晶性シリコン薄膜に改質させることができる。前記グラフォエピタキシャル成長、又は前記へテロエピタキシャル成長で形成した単結晶性シリコン薄膜表面等をＣＭＰ（Chemical Mechanical Polishing）又は選択的エッチング等してアイランド化した所定の膜厚及び面積の単結晶性シリコン薄膜を形成し、必要に応じて高温熱酸化、低温高圧アニール、ＣＶＤ等によりゲート絶縁膜又は保護膜を形成してＳＣＳＯＳ基板、例えばＳＣＳＯＧ基板を作製してもよい。ここでＳＣＳＯＳ：Single Crystal Semiconductor（Silicon）on Substrate、ＳＣＳＯＧ：Single Crystal Semiconductor（Silicon）on Glassである。
【００３３】
そして、このフラッシュランプアニールと低級結晶性半導体薄膜の成膜とを繰り返すことにより、膜を積層してμｍ単位の多結晶性又は単結晶性半導体厚膜を形成することが重要である。つまり、１回目のフラッシュランプアニールで大粒径の多結晶性又は単結晶性半導体薄膜を形成し、その上に低級結晶性半導体薄膜を積層形成し、次にこの下地の大粒径多結晶性又は単結晶性半導体薄膜をシードに２回目の同様のフラッシュランプアニールにより大粒径多結晶性又は単結晶性半導体薄膜を積層形成することを必要回数繰り返して、μｍ単位の膜厚の大粒径多結晶又は単結晶性半導体膜を形成できる。このような積層時は、下地膜の大粒径多結晶性又は単結晶性半導体薄膜をシードとして次々と積層形成するので、膜表面に近いほど高結晶化率、高純度の大粒径多結晶性又は単結晶性半導体膜を形成できる。この時は、各アニール後の結晶化膜表面に低級酸化膜形成やコンタミ（不純物質）付着がないことが重要となってくる。
【００３４】
低級酸化膜形成及びコンタミ防止、生産性向上の面から、低級結晶性半導体薄膜形成工程又は手段（プラズマＣＶＤ、触媒ＣＶＤ、スパッタなど）と、フラッシュランプアニール工程又はアニーラーとを一体化した装置とし、例えばインライン（連続チャンバ）方式（リニア型、回転型）、マルチチャンバ方式、クラスタ方式などによって連続的に若しくは順次に行うことが好ましい。
【００３５】
これらのうち、次の（１）又は（２）のクラスタ方式がより好ましい。
（１）ＣＶＤ部で低級結晶性半導体薄膜を形成した後、アニーラー部のフラッシュランプアニールで結晶化し、これをＣＶＤ部に戻してその上に低級結晶性半導体薄膜を形成し、再びアニーラー部のフラッシュランプアニールで結晶化を行う工程を繰り返すクラスタ方式一体化装置。
【００３６】
（２）ＣＶＤ−１部で下地保護膜（酸化シリコン／窒化シリコン積層膜等）を形成し、ＣＶＤ−２部で低級結晶性半導体薄膜を形成した後、必要に応じてイオンドーピング／イオン注入部でIV族元素を添加してから、アニーラー部のフラッシュランプアニールで結晶化し、更にＣＶＤ−３部でゲート絶縁膜（酸化シリコン膜等）形成の作業を連続するクラスタ方式一体化装置。
【００３７】
そして、この時に、フラッシュランプアニールを再び行う前に、例えば前記多結晶性半導体薄膜に対し水素又は水素含有ガスのプラズマ放電又は触媒反応で生成した水素系活性種等を作用させて（即ち、プラズマ又は触媒ＡＨＡ（Atomic Hydrogen Anneal）処理によって）、前記多結晶性半導体薄膜の表面クリーニング及び／又は酸化被膜の除去を行い、しかる後に前記低級結晶性半導体薄膜の形成後に前記フラッシュランプアニールを行うことが望ましい。この場合（或いは他の場合も）、フラッシュランプアニールを特に、減圧水素中又は減圧水素含有ガス中又は真空中で行うことが望ましい。
【００３８】
即ち、具体的には、次の（１）又は（２）の条件が好ましい。
（１）ＣＶＤによる成膜前に、原料ガスを流さないで水素系キャリアガスのみでプラズマ又は触媒ＡＨＡ処理することにより、１回目のフラッシュランプアニールで形成された多結晶性シリコン薄膜表面のコンタミ（低級酸化膜、水分、酸素、窒素、炭酸ガス等）を除去して界面をクリーニングし、残存するアモルファスシリコン成分をエッチングして高結晶化率の多結晶シリコン薄膜化するので、この下地をシードとしてクリーンな界面上に積層する低級結晶性シリコン薄膜は、次のフラッシュランプアニールにより、良好な結晶の大粒径多結晶性又は単結晶性半導体薄膜として積層形成される。
【００３９】
（２）酸化及び窒化防止のために、フラッシュランプアニールを減圧水素又は減圧水素系ガス雰囲気中又は真空中で行う。この雰囲気としては、水素、又は水素と不活性ガス（アルゴン、ヘリウム、クリプトン、キセノン、ネオン、ラドン）との混合ガスであり、ガス圧は１．３３Ｐａ以上で大気圧未満、好ましくは１３３Ｐａ〜４×１０⁴Ｐａである。真空度は１．３３Ｐａ以上で大気圧未満、好ましくは１３．３Ｐａ〜１．３３×１０⁴Ｐａである。但し、低級結晶性半導体薄膜表面に絶縁性保護膜（酸化シリコン膜又は窒化シリコン膜、酸窒化シリコン膜又は酸化シリコン／窒化シリコン積層膜又は酸化シリコン／窒化シリコン／酸化シリコン積層膜等）がある場合は、又は連続作業でない場合は、空気中、大気圧窒素中でもよい。
【００４０】
フラッシュランプアニールを減圧水素又は減圧水素含有ガス中で行うと、雰囲気ガスを構成する、比熱が大きくて熱冷却効果の大きい気体分子が薄膜面に衝突し、離脱する際に薄膜の熱を奪うため、局部的に温度の低い部分を形成し、これによって、この部分で結晶核が発生し、結晶の成長を促進することがある。このときの雰囲気ガスが水素ガス又は水素と不活性ガス（Ｈｅ、Ｎｅ、Ａｒ等）の混合ガスであれば、そのガス圧を１．３３Ｐａ以上で大気圧未満、好ましくは１３３Ｐａ〜４×１０⁴Ｐａとするのがよいが、これは比熱の高い水素分子等の運動により上記の作用効果が確実に得られるからである。
【００４１】
また、フラッシュランプアニール時に、抵抗加熱ヒーター、赤外線ランプなどにより基板をその歪点以下の温度に加熱するのがよい。ポリイミド等の耐熱性樹脂基板やほうけい酸ガラス、アルミナけい酸ガラス等の低歪点ガラス基板では２００〜５００℃、好ましくは３００〜４００℃であり、石英ガラス、結晶化ガラス等の耐熱性基板では２００〜８００℃、好ましくは３００〜６００℃である。
【００４２】
フラッシュランプアニールする方法としては、▲１▼大面積を一括して少なくとも１回フラッシュ照射する一括フラッシュ照射、▲２▼同一領域をフラッシュ照射しながら少なくとも１回走査するスキャニング照射、▲３▼又はフラッシュ照射光に対して前記基体を相対的にステップ送り及び／又はリピート送りしながら少なくとも１回フラッシュ照射するステップ及び／又はリピート照射がある。具体的には、次の通りである。尚、必要に応じて、オーバーラップして走査させ、同じ領域を１回又は必要回数繰り返してフラッシュ照射してもよい。
【００４３】
▲１▼一括フラッシュ照射
例えば１０００×１０００ｍｍの大面積の基板を一括して、１回又は必要回数繰り返してフラッシュ照射する。
【００４４】
▲２▼ガルバノメータスキャニングでフラッシュ照射
基板を固定し、例えば２００×２００ｍｍ正方形状に集光整形したフラッシュ照射光をガルバノメータスキャナで走査させ、同じ領域内を１回又は必要回数繰り返してフラッシュ照射する。
【００４５】
▲３▼ステップ＆リピートでフラッシュ照射
例えば２００×２００ｍｍ正方形状に集光整形したフラッシュ照射光位置を固定し、基板を高精度Ｘ−Ｙ移動させて、同じ領域を１回又は必要回数繰り返してフラッシュ照射する。
【００４６】
フラッシュランプには、フラッシュ式にして繰り返し発光させることができる例えばキセノンランプ、キセノン−水銀ランプ、キセノン−クリプトンランプ、クリプトンランプ、クリプトン−水銀ランプ、キセノン−クリプトン−水銀ランプ、メタルハライドランプなどが適している。
【００４７】
フラッシュランプからの照射光は、少なくとも紫外線波長領域の発光スペクトルを示すように波長制御するのがよい（必要に応じて銅粉末、鉄粉末、リン酸等の熱線吸収材を含有させたカラーフィルタガラス(熱線吸収フィルタ)又はＩＴＯ膜等の赤外線反射膜をコーティングしたコールドミラー／コールドフィルタ又は両者を重ね合わせたフィルタ（例えば熱線吸収フィルタに赤外線反射膜をコーティングしたもの）などの少なくとも赤外線を遮断又は低減する熱線遮断フィルタ又は熱線低減フィルタを通して、基板の温度上昇を防止してよい）。また、フラッシュランプアニール時にフラッシュランプに流す放電電流のピーク値及び時間幅、並びにランプ発光の繰り返し速度を適宜調整できるようにしたフラッシュ式放電機構と紫外線等の光源ランプとを含む発光装置を用いることができる。
【００４８】
例えば、図８に示すようなキセノンフラッシュランプの発光スペクトルにおいて同一形状のランプを使用する場合は、コンデンサの充電電圧を高くして放電させると、放電時の放電電流波形のピーク値が上がり、結果として、波長４００ｎｍ以下の紫外線波長領域のスペクトル強度が相対的に増大する。また、コンデンサの充電電圧が一定の場合は、インダクタンスを小さくする程、１／３パルス幅が減少し、放電電流波形のピーク値が増大し、結果として波長４００ｎｍ以下の紫外線波長領域のスペクトル強度が相対的に増大する。
【００４９】
大粒径（高キャリア移動度）の多結晶化促進と、上記したグラフォエピタキシャル又はヘテロエピタキシャル成長での単結晶性化促進のためには、シリコン溶融後に徐冷却するのが望ましいので、フラッシュランプアニール時のフラッシュ時間（パルス幅）やピーク値、ランプ発光の繰り返し速度及び頻度を適宜制御し、特に１／３パルス幅は長い程よく、例えば１ミリ秒以上、好ましくは１．５ミリ秒以上が望ましい。なお、１／３パルス幅は低級結晶性半導体薄膜の製法、膜厚、被照射面積及び形状などによって随時変更するのが好ましい。
【００５０】
本発明に用いるフラッシュランプ光源装置は、次の（１）〜（４）の少なくとも１つの構成からなっていてよい。
（１）ランプを容したアース電位の筐体内に反射部材が設けられ、必要あれば前記反射部材の表面に微細な凹凸が形成されていること。具体的には、循環冷媒（純水等）で冷却されたアース電位の金属製外囲器の内部に反射部材（アルミニウム板等）が取り付けられ、この反射部材の表面に微細な凹凸形状（ブラスト加工、エッチング等）を設けて、乱反射により反射光の照度均一化を図ってもよい。
【００５１】
（２）ランプ及び反射部材が光遮断性の筐体内に収容され、必要あれば熱線吸収性又は熱線遮断性の透明部材を通してフラッシュ照射光が導かれること。具体的には、フラッシュランプ及び反射部材等は光遮断の金属製外囲器に収められ、必要に応じて銅粉末、鉄粉末、リン酸等の熱線吸収材を含有させたカラーフィルタガラス（熱線吸収ガラス）又はＩＴＯ膜等の赤外線反射膜をコーティングしたコールドミラー／コールドフィルタ、又は両者を組み合わせたフィルタ（例えば、熱線吸収フィルタに赤外線反射膜をコーティングしたフィルタ）などの少なくとも赤外線を遮断又は低減する熱線遮断フィルタまたは熱線低減フィルタを介して所定方向へ効率良く投光される。
【００５２】
（３）ランプ、反射部材が筐体内に収容され、反射集光されたフラッシュ照射光及び前方へのフラッシュ照射光が集光レンズ又は光整形器を通して導かれること。具体的には、帯状のフラッシュ光で照射する場合は、複数のフラッシュランプ後方に循環冷媒（純水など）で冷却された凹状集光反射部材を配置し、反射集光させたフラッシュ照射光及び前方フラッシュ照射光をさらに集光レンズで絞って照度の向上した帯状のフラッシュ照射光とする。また、正方形状又は長方形状のフラッシュ照射光で大面積一括照射する場合は、複数のフラッシュランプ後方に循環冷媒（純水など）で冷却された反射部材を配置し、反射させたフラッシュ照射光及び前方フラッシュ照射光を光整形器（光ホモジナイザーなど）で整形して照度均一性を向上させる。この時も、必要に応じて前記熱線低減フィルタ又は熱線遮断フィルタを介して所定方向へ投光してもよい。なお、この光整形器（光ホモジナイザーなど）に熱線反射膜をコートしてもよい。
【００５３】
（４）反射部材及び筐体は、純水などの循環冷媒で冷却されること。
【００５４】
また、前記フラッシュランプアニールに使用するランプの外壁にトリガー電極を設けるのがよい（トリガー方式）。この場合、フラッシュランプを平行平板型発光管として形成し、この発光管内に一対又は複数対の対向電極を配置し、かつ前記対向電極間において前記発光管の外壁に前記トリガー電極薄膜パターン又はトリガー電極組立体を前記対向電極の少なくとも一対の数だけ設けることがよい。
【００５５】
また、直管型発光管内に複数対の対向電極を配置し、これらの対向電極間において前記発光管の外壁にトリガー電極組立体又はトリガー電極薄膜パターンを設けてもよい。
【００５６】
フラッシュランプの点灯方法は、通常の白熱電球とは異なり、ランプ内に封入された例えばキセノンガスは電気的に絶縁体であるため、特別な高電圧発生の回路によるトリガー電圧でランプ内壁に予め絶縁を破壊して電流の流れる道筋（ストリーマ）が作られる。予め直流電流により充電され、蓄えらえた主放電用コンデンサ内の電荷は、この道筋に沿って放電し、ランプが点灯する。ランプの点灯モードには２種類あり、繰り返して点灯する際に、点灯を容易にするために常時微小の予備電流を流して電気的な導体に保ち、容易に主放電ができるようにした方式（シマー方式）と、予備電流がなく、点灯のたびに高電圧を印加して気体を絶縁破壊して点灯させる方式（トリガー方式）があり、何れも閃光的に１回又は繰り返しの発光が可能なフラッシュ式放電機構（直流電源、電荷蓄積用のコンデンサ、放電時の電流波形制御用のコイル、フラッシュランプ等）を有している。
【００５７】
本発明ではいずれの方式も適用可能であるが、トリガー方式については、従来のフラッシュランプ構造では、例えば石英ガラス製の直径１０ｍｍ、長さ１５０ｍｍの直管型発光管の両端近傍に一対の電極が対向配置され、発光管の外壁にトリガー電極組立体が配設されているが、本発明ではこのような構造のみならず、例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管の両端近傍に一対又は複数対の電極が対向配置され、発光管の外壁にトリガー電極薄膜パターン又はトリガー電極組立体が配設された構造としてもよい。このときに、石英ガラス製の発光管壁面（内側又は外側又は双方）を微細凹凸加工（ブラスト、エッチングなど）することにより、フラッシュ照射光の照度均一化を図ってもよい。さらに、平行平板型発光管の場合、複数のそれぞれの陰極及び陽極とトリガー金属線又はトリガー電極パターンの間隔が同じ距離となるように設けるのが望ましい。
【００５８】
こうした平行平板型（直方体）発光管は、例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管の両端近傍に一対又は複数対の電極が対向配置され、発光管の外壁にトリガー電極組立体又はトリガー電極薄膜パターンが配設された構造であるので、フラッシュ照射面積の拡大と照射光の照度均一化を図れる。また、さらに石英ガラス製の平行平板型発光管及び直管型発光管の場合に、発光管壁面（内側又は外側又は双方）を微細凹凸加工（ブラスト、エッチング）することにより、フラッシュ照射光の照度均一化が向上する。尚、ランプ形状として、コ型、うず巻型（蚊取線香型）、うず巻型＋同心円型などとしてもよい。
【００５９】
バルブ外壁に透明導電性被膜を設け、さらにその上にバネ性のあるらせん状の金属線を設け、該金属の一端をフリーにし、他端部を該被膜に導電性ペイントで固着するフラッシュランプ（実用新案第２５５５６７２号参照）に、上記のようなバルブ又は直方体外壁に微細凹凸加工を追加すると、フラッシュ照射光の照度均一化、透明導電性被膜の密着性が改善され、バネ性のあるらせん状の金属線の密着性も改善されるので、安定した発光と長寿命化が可能となる。
【００６０】
例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管は、長さ１５０ｍｍ×直径１０ｍｍの直管型発光管の１０本分の照射面積であるにもかかわらず、トータルとして低い消費電力でフラッシュ照射できるので、効率が良く、安価で交換頻度が少なく、コストダウンが実現する。
【００６１】
このときに、平行平板型発光管の投光面の反対面側に、透明導電性被膜又は金属被膜をパターニングしてトリガー電極線を並列に設けることにより、複数対の電極間の放電ばらつきを低減するので、安定した発光と長寿命化が可能となる。
【００６２】
発光管後方に冷却した反射部材を設けると、使用中に高温度にならないので、反射部材の機能が劣化せず、ランプの動作が安定化し、また余計なガスを放出させて外囲器内部の雰囲気を悪化させることがないので、安定した発光と長寿命化が可能となる。
【００６３】
また、前記フラッシュランプアニールに使用するランプを複数個使用し、これらのランプを平面的に並置すると共に、複数個を互いに直列接続してそれぞれの電源に接続するか、各ランプ毎に電源を設けるか、或いは全ランプを直列接続して共通の電源に接続し、複数のランプを同期してトリガーして同時に発光させることができる。
【００６４】
また、フラッシュランプを真空容器内に収容し、反射部材を振動吸収材を介して前記真空容器に取り付けるのがよい。
【００６５】
また、前記低級結晶性半導体薄膜上に例えば酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化シリコン／窒化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などの絶縁性保護膜を適当な膜厚で形成し、この状態で前記フラッシュランプアニールを行うのがよい。例えば、前記基体上に形成された前記低級結晶性半導体薄膜に対し、又は保護用絶縁膜を被覆して、前記低級結晶性半導体薄膜のフラッシュ照射で前記フラッシュランプアニールを行うに際し、その上面から又は下面から又は上面と下面から同時に前記フラッシュ照射を行うのがよい（但し、上面以外の場合は、基体は透明（４００ｎｍ以下の波長の光も透過すること。））。
【００６６】
この場合、前記低級結晶性半導体薄膜、又は前記保護用絶縁膜を被覆した前記低級結晶性半導体薄膜は所望の面積及び形状にアイランド化されたものであること、大気圧窒素中又は空気中で前記フラッシュ照射を行うこと、減圧水素ガス中又は減圧水素含有ガス中又は真空中で前記フラッシュ照射を行うこと（これらは、他のフラッシュ照射条件下でも同様であってよい）がよい。
【００６７】
基板温度上昇低減、膜ストレス低減、含有ガス（水素など）の瞬間的膨張による膜のクラック防止、徐冷却による大粒径化などのために、更に、前記の絶縁性保護膜を被覆した低級結晶性半導体薄膜は所望の面積及び形状にパターニングしてアイランド化した状態で、前記フラッシュランプアニールを行うのがよい。
【００６８】
また、磁場及び／又は電場の作用下で前記フラッシュランプアニールを行うのがよい。
【００６９】
フラッシュランプアニール時に、基体をその歪点以下の温度、好ましくは３００〜５００℃に加熱しておくと、アニール時に低級結晶性半導体薄膜の脱水素化、結晶性の均一化、膜及び基板ストレス低減化、照射エネルギーの効率向上、スループット向上等を図れる。尚、フラッシュランプアニールする前に低級結晶性半導体薄膜の脱水素化の加熱（例えば４２０〜４５０℃、３０分）処理しておいてもよい。
【００７０】
フラッシュランプアニールで得られた前記多結晶性又は単結晶性半導体薄膜によって、ＭＯＳＴＦＴのチャンネル、ソース及びドレイン領域、又は、ダイオード、配線、抵抗、容量又は電子放出体等を形成することができる。この場合、前記チャンネル、ソース及びドレイン領域、ダイオード、抵抗、容量、配線、電子放出体等の形成後に、これらの領域に対し、このフラッシュランプアニールを施すと、再結晶化と膜中のｎ型又はｐ型不純物の活性化を行える。また、上記領域を所望の面積及び形状のパターニング（アイランド化）した後にフラッシュランプアニールすると、温度上昇による基板ダメージ（クラック、割れなど）を防止でき、かつ急激な温度上昇による膜のひび割れを防止できる。
【００７１】
本発明は、シリコン半導体装置、シリコン半導体集積回路装置、シリコン−ゲルマニウム半導体装置、シリコン−ゲルマニウム半導体集積回路装置、III−Ｖ及びII−VI族化合物半導体装置、III−Ｖ族及びII−VI族化合物半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ素半導体集積回路装置、多結晶性又は単結晶性ダイヤモンド半導体装置、多結晶性又は単結晶性ダイヤモンド半導体集積回路装置、液晶表示装置、有機又は無機エレクトロルミネセンス（ＥＬ）表示装置、フィールドエミッションディスプレイ（ＦＥＤ）装置、発光ポリマー表示装置、発光ダイオード表示装置、ＣＣＤエリア／リニアセンサ装置、ＣＭＯＳ又はＭＯＳセンサ装置、太陽電池装置用等の薄膜を形成するのに好適である。
【００７２】
例えば、この薄膜によりトップゲート型又はボトムゲート型又はデュアルゲート型又はバックゲート型ＭＯＳＴＦＴを形成し、またこのＭＯＳＴＦＴによる周辺駆動回路、映像信号処理回路、メモリー回路等の一体型の電気光学表示装置、例えば液晶表示装置、有機ＥＬ表示装置、ＦＥＤ表示装置等が得られる。
【００７３】
この場合、内部回路及び周辺回路を有する半導体装置、電気光学表示装置、固体撮像装置等の製造に際し、これらの回路の少なくとも一方を構成するＭＯＳＴＦＴのチャンネル、ソース及びドレイン領域を前記多結晶性又は単結晶性半導体薄膜によって形成してよく、また周辺駆動回路、映像信号処理回路、メモリー回路等の一体型の構成とすることもできる。
【００７４】
また、各色用の有機又は無機エレクトロルミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳＴＦＴのドレイン又はソースと接続された陰極又は陽極を有するＥＬ素子構造とするのがよい。
【００７５】
この場合、前記ＭＯＳＴＦＴ及びダイオード等の能動素子上も前記陰極が覆うようにすれば、陽極が上部にある構造では発光面積が増大すると共に、陰極の遮光作用で発光光が前記能動素子に入射してリーク電流を発生させることを防止できる。また、前記各色用の有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰極又は陽極が被着されるようにすれば、全面が陰極又は陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣化や電極の酸化を防止して、長寿命、高品質、高信頼性が可能となり、また陰極で覆われると放熱効果が高まるので、発熱による有機ＥＬ薄膜の構造変化（融解あるいは再結晶化）が低減し、長寿命、高品質、高信頼性が可能となり、更にこれにより、高精度、高品質のフルカラーの有機ＥＬ層を生産性良く形成できるので、コストダウンが可能となる。
【００７６】
また、前記各色用の前記有機又は無機ＥＬ層間にクロム、二酸化クロム等のブラックマスク層を形成すると、各色間又は画素間での光漏れを防ぎ、コントラストが向上する。
【００７７】
本発明をフィールドエミッションディスプレイ（ＦＥＤ）装置に適用するときは、そのエミッタ（電界放出カソード）を、前記多結晶性又は単結晶性半導体薄膜を介して前記ＭＯＳＴＦＴのドレインに接続すると共に前記多結晶性又は単結晶性半導体薄膜上に成長されたｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜、又は窒素含有又は非含有の炭素薄膜、又は窒素含有又は非含有の炭素薄膜表面に形成された多数の微細突起構造（例えばカーボンナノチューブ）などによって形成するのがよい。
【００７８】
この場合、前記ＭＯＳＴＦＴ、ダイオード等の能動素子上に絶縁膜を介してアース電位の金属遮蔽膜（これは、前記ＦＥＤのゲート引き出し電極と同一材料で同一工程により形成すると、工程簡略化等の点で有利である。）を形成すると、気密容器内にあるガスがエミッタから放出された電子により正イオン化されて絶縁層上にチャージアップし、この正電荷が絶縁層下にある能動素子に不要な反転層を形成したり、この反転層を介して余分な電流が流れるために生じるエミッタ電流の暴走を防止することができる。また、エミッタから放出された電子の衝突により蛍光体が発光する際、この光によりＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生してリーク電流が生じることも防止できる。
【００７９】
本発明においては、基体上に、錫等のIV族元素の少なくとも１種を含有するか或いは含 有しない低級結晶性半導体薄膜を形成する第１工程と、
前記基体をその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第２工 程と、
前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッ シュランプアニールにより、溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体 薄膜の結晶化を促進する第３工程と、
前記結晶化した半導体薄膜を少なくとも前記基体の歪点以下の温度に冷却するまで後 加熱保持（Post-baking）する第４工程と
を有し、前記第１工程と前記第２工程と前記第３工程と前記第４工程とを繰り返すことが重要である。
【００８０】
ここで、上記の低級結晶性半導体薄膜及びフラッシュランプアニールは上述した定義のものであるが、上記の各熱処理は下記の理由からそれぞれ重要なものである（この定義及びその重要性は、後述する各方法においても同様である）。
【００８１】
＜予備加熱処理（プリベーキング；Pre-baking）＞
低結晶性半導体薄膜に吸着したガス（酸素、窒素、炭酸ガスなど）、水分、更に成膜時のガス（プラズマＣＶＤ成膜での水素ガスなど）を含有したままフラッシュランプアニールすると、急激な膜及び基体温度上昇によるストレス不具合、例えば水素ガスの膨張爆発により膜剥がれ、膜クラック、基体ダメージ（ガラス結晶化など）などの不具合が起こるので、これを防止するために予備加熱処理して前記不具合要因を除去する。
【００８２】
前記予備加熱処理は、抵抗加熱ヒーター、ハロゲンランプ等の加熱手段により常温以上で基体の歪点以下の温度、例えば３００℃〜５００℃の温度とし、処理時間は低級結晶性半導体薄膜成膜条件（気相成長、スパッタリング、蒸着等）による膜厚及び膜質、基体の材質とサイズ等によって最適化、例えば５〜２０分間とするのが望ましい。
【００８３】
なお、予め別の加熱装置で、プラズマＣＶＤでのアモルファスシリコン薄膜中の脱水素化処理温度（約４２０℃）の加熱処理等を行ってもよいが、前記理由によりフラッシュランプアニール装置内での前記予備加熱処理が必要であることは言うまでもない。
【００８４】
＜補助加熱状態（アシストベーキング；Asist-baking）＞
例えば１．５ｍｓｅｃの超短時間のフラッシュ照射により急激な膜温度上昇で低級結晶性半導体薄膜を溶融させると、基体の温度と溶融シリコンとの温度差によるストレスダメージ、例えば膜剥がれ、膜クラック、基体のクラック、基体ひび割れ等の問題が起こりやすいので、その温度差を少なくしてストレスダメージ低減のために、フラッシュ照射時に基体を所定の温度に保持しておくのが望ましい。
【００８５】
前記補助加熱状態は、常温以上で基体の歪点以下の温度、例えば３００℃〜５００℃とし、フラッシュランプアニール条件、低級結晶性半導体薄膜成膜条件（気相成長、スパッタリング、蒸着等）による膜厚及び膜質、基体の材質とサイズ等によって最適化するのが望ましい。
【００８６】
＜後加熱保持状態（ポストベーキング；Post-baking）＞
補助加熱状態での超短時間、例えば１．５ｍｓｅｃのフラッシュランプアニールにより、前記低級結晶性半導体薄膜の溶融又は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化を促進するが、この時に徐冷却すると、結晶粒径の大型化、膜ストレス低減化等による結晶性及びＴＦＴ特性向上を期待できる。
【００８７】
これに対して、急冷却すると、基体の温度と溶融シリコンとの温度差によるストレスダメージ、例えば膜剥がれ、膜クラック、基体のクラック、基体ひび割れ等の問題が起こりやすいので、その急激な温度差を少なくして熱ストレスを低減するために、フラッシュランプアニール後に、基体及び結晶化した半導体薄膜を少なくとも予備加熱温度又は補助加熱温度までに冷却する時間、例えば１〜１０分間保持しておくのが望ましい。
【００８８】
従って、加熱装置を共用化して、予備加熱温度と補助加熱温度及び後加熱保持温度を同じ温度、例えばプラズマＣＶＤでのアモルファスシリコン薄膜中の脱水素化処理温度（約４２０℃）に設定して、前記所定時間の予備加熱後にフラッシュランプアニールし、更に所定時間の加熱保持後に、例えば１〜１０分後に基体を取り出す一連の作業としてもよい。
【００８９】
なお、上記基体は、低歪点ガラス基板（ほうけい酸ガラス、アルミノけい酸ガラス、強化ガラスなど）、高歪点ガラス基板（合成石英ガラス、溶融石英ガラス、結晶化ガラスなど）、耐熱性樹脂基板（ポリイミドなど）、セラミックス基板、絶縁性膜コーティングの金属基板又はセラミックス基板、絶縁性膜コーティングのシリコン又は化合物半導体基板などがあるが、必要に応じて使い分けしてもよい。
【００９０】
この製造方法では、前記第１工程と前記第２工程と前記第３工程と前記第４工程とを繰り返すことが望ましい。
【００９１】
また、前記基体の適当な前記予備加熱処理（Pre-baking）、前記補助加熱状態（Asist-baking）及び前記後加熱保持（Post-baking）でのフラッシュランプアニールの照射時間（１／３パルス幅）は、０．１μｓｅｃ以上、好ましくは０．５〜３ｍｓｅｃであるのが望ましい。
【００９２】
即ち、結晶化のフラッシュランプアニールでは、基体の耐熱性と所望の電子／正孔移動度（結晶粒径含む）等によりフラッシュ照射条件を設定するのが望ましい。石英ガラス、結晶化ガラス等の耐熱性ガラスの場合は、できるだけ長く照射時間を設定、例えば１．５〜３ｍｓｅｃにすると、溶融シリコンが徐冷却されて結晶粒径が大きくなり、高い電子／正孔移動度の例えば結晶性シリコン薄膜等が得られる。
【００９３】
逆に、ほうけい酸ガラス、アルミノけい酸ガラス、強化ガラスなどの低歪点ガラスやポリイミドなどの耐熱性樹脂の場合は、基体のダメージ防止と所望の電子／正孔移動度（結晶粒径含む）とのバランスで照射エネルギー量（照射時間）設定、例えば０．５〜１．５ｍｓｅｃにする必要がある。又、イオン活性化のフラッシュランプアニールでは、シリコンの非溶融状態（例えば７００〜１０００℃）での加熱時間が良いので、できるだけ長く照射時間（例えば３ｍｓｅｃ以上）を設定した方がよい。
【００９４】
本発明は更に、下記（ａ）〜（ｒ）の方法（更には、これらの方法を実施する好ましい装置）として具体化されるものである。
【００９５】
（ａ）画素表示部の能動素子及び受動素子領域と、周辺回路部の能動素子及び受動素子領域のそれぞれにおいて、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射面積及び形状を同等化するパターニングを行った後に、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールを行ない、必要に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパターニングする、電気光学装置の製造方法。
【００９６】
この方法において、フラッシュランプアニール時の低級結晶性半導体薄膜の結晶化レベルは、その膜厚と被照射面積に比例する。つまり、その膜厚が大きい程、又その面積が大きい程、フラッシュ照射光エネルギーの吸収が大きいので、結晶化が促進する。
【００９７】
従って、ＬＣＤ、有機ＥＬ（エレクトロルミネセンス）等の表示用パネル内の結晶化レベルを均一化するためには、膜厚を同じにすると同時に、汎用リソグラフィ及びエッチングにより、画素表示部及び周辺回路部内の対象とする低級結晶性半導体薄膜の被照射面積及び形状を同等化することが必要である。例えば、画素表示部及び周辺回路部内のＴＦＴ領域を同等の面積とし、周辺回路内のそれぞれのダイオード、抵抗等の領域をすべて同等の面積とする。更にこのフラッシュランプアニール後に、それぞれの結晶化領域を任意のＴＦＴ、ダイオード及び抵抗の面積及び形状にパターニングすることが望ましい。
【００９８】
（ｂ）画素表示部の能動素子及び受動素子領域よりも、周辺回路部のそれぞれの能動素子及び受動素子領域において錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜の被照射面積及び形状を大きくパターニングした後に、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールを行ない、必要に応じて更にそれぞれの結晶化領域を所定の面積及び寸法にパターニングする、電気光学装置の製造方法。
【００９９】
プロジェクタ用ＬＣＤパネルの場合は、強い入射光の漏れ光による画素表示用ＴＦＴリーク電流対策として、画素表示部の電圧駆動型ＴＦＴは低移動度のアモルファスシリコン膜又は微結晶シリコン膜、周辺回路部の電流駆動型ＴＦＴは高移動度の多結晶性シリコン膜又は単結晶性シリコン膜で構成するのが望ましい場合がある。
【０１００】
そこで、汎用リソグラフィ及びエッチングにより画素表示部のＴＦＴ領域よりも、周辺回路部のそれぞれのＴＦＴ、ダイオード及び抵抗領域の被照射面積及び形状を大きくパターニングした後にフラッシュランプアニールすることにより、周辺回路部のそれぞれのＴＦＴ、ダイオード及び抵抗領域の低級結晶性半導体薄膜を高移動度の多結晶性シリコン膜又は単結晶性シリコン膜化し、画素表示部の低級結晶性半導体薄膜は低移動度のアモルファスシリコン膜又は微結晶シリコン膜化するのが望ましい。更にこのフラッシュランプアニール後に、それぞれの結晶化領域を所定のＴＦＴ、ダイオード及び抵抗の面積及び形状にパターニングすることが望ましい。
【０１０１】
（ｃ）基体の所定の素子形成予定領域に所定形状及び寸法の段差付き凹部を形成し、或いは基体上に酸化性絶縁膜−１と窒化性絶縁膜−１と酸化性絶縁膜−２との積層膜（例えばＳｉＯ₂−１／ＳｉＮ−１／ＳｉＯ₂−２等）又は酸化性絶縁膜−１と窒化性絶縁膜−１と酸化性絶縁膜−２と窒化性絶縁膜−２との積層膜（例えばＳｉＯ₂−１／ＳｉＮ−１／ＳｉＯ₂−２／ＳｉＮ−２等）を形成して前者の酸化性絶縁膜−２又は後者の窒化性絶縁膜−２の所定の素子形成予定領域に所定形状及び寸法の段差付き凹部を形成し、この凹部を含む前記基体上に錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜、及び必要に応じて光反射低減及び保護用絶縁膜を積層し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、前記段差の底辺角部をシードにグラフォエピタキシャル成長で少なくとも凹部内に単結晶性半導体薄膜を形成し、この単結晶性半導体薄膜表面をＣＭＰ（Chemical Mechanical Polishing）又は選択的エッチング等して、アイランド化した所定の膜厚及び面積の単結晶性半導体薄膜を形成し、必要に応じて、高温熱酸化、低温高圧アニール（これには、後述する亜臨界水反応又は超臨界水反応も含まれる：以下、同様）、ＣＶＤ等によりゲート絶縁膜又は絶縁保護膜を形成したＳＣＳＯＳ（Single Crystal Semiconductor (Silicon) On Substrate）基板、例えばＳＣＳＯＧ(Single Crystal Semiconductor (Silicon) On Glass)基板を作製する、半導体基板又は半導体装置の製造方法。
【０１０２】
（ｄ）基体上に必要に応じて酸化性絶縁膜−１と窒化性絶縁膜−１と酸化性絶縁膜−２との積層膜（例えばＳｉＯ₂−１／ＳｉＮ−１／ＳｉＯ₂-２等）を形成し、その上に単結晶半導体（例えば単結晶シリコン等）と格子整合の良い物質層（例えば結晶性サファイア薄膜等）を形成し、この物質層上に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜、及び必要に応じて光反射低減及び保護用絶縁膜を積層し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、前記物質層をシードにヘテロエピタキシャル成長で単結晶性半導体薄膜を形成し、この単結晶性半導体薄膜表面等をＣＭＰ又は選択的エッチング等することで所定の膜厚の単結晶性半導体薄膜を形成し、必要に応じて高温熱酸化、低温高圧アニール、ＣＶＤ等によりゲート絶縁膜又は絶縁保護膜を形成したＳＣＳＯＳ基板、例えばＳＣＳＯＧ基板を作製する、半導体基板又は半導体装置の製造方法。
【０１０３】
これらの（ｃ）、（ｄ）の方法において、作製した光反射低減及び保護用絶縁膜及び単結晶性半導体薄膜表面をＣＭＰ又は選択的エッチング等することにより、所望の膜厚及び面積の単結晶性シリコン薄膜を有するＳＣＳＯＳ、例えばＳＣＳＯＧ基板を作成できる。なお、これらの（ｃ）、（ｄ）の方法に共通して、このＣＭＰ又は選択的エッチング後に高温熱酸化、低温高圧アニール、ＣＶＤ等によりゲート絶縁膜又は保護膜を形成して、ＭＯＳＬＳＩ（Large Scale Integration）、ＢｉＣＭＯＳ ＬＳＩ、バイポーラＬＳＩ等を作製できる。
【０１０４】
この時に、基体からの不純物汚染（Ｎａイオンなど）防止のために、適当な膜厚の窒化性絶縁膜（窒化シリコン膜、酸窒化シリコン膜など）を基体全面に形成する必要がある場合があるが、この場合は、基体と窒化性絶縁膜の密着性向上のために、適当な膜厚の酸化性絶縁膜（酸化シリコン膜など）を基体と窒化性絶縁膜の間に挿入する必要がある。
【０１０５】
更に、この基体には、低歪点ガラス基板（ほうけい酸ガラス、アルミノけい酸ガラス、強化ガラスなど）、高歪点ガラス基板（合成石英ガラス、溶融石英ガラス、結晶化ガラスなど）、耐熱性樹脂基板（ポリイミドなど）、金属基板（鉄、銅、アルミニウム、ステンレス等の合金など）、セラミックス基板、高融点金属（チタン、タンタル、モリブデン、タングステン、それらの合金、例えばモリブデン−タンタル合金など）又は／及び金属シリサイド（ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ、Ｐｄ₂Ｓｉ、Ｐｔ₂Ｓｉ、ＣｒＳｉ₂、ＮｉＳｉ、ＲｈＳｉなど）膜をコーティングした金属基板又は低歪点ガラス基板又は耐熱性樹脂基板又はセラミックス基板、シリコン基板、化合物半導体基板などが挙げられる。
【０１０６】
（ｅ）上記（ｃ）、（ｄ）で作製した前記ＳＣＳＯＳ基板、例えばＳＣＳＯＧ基板の前記単結晶性半導体薄膜内にイオン注入又はイオンドーピングしてｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成し、少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基板の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、不純物イオンを活性化する、単結晶性半導体薄膜又は単結晶性半導体装置の製造方法。
【０１０７】
（ｆ）結晶半導体（Ｓｉ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓなど）基板、ＳＯＩ（Silicon On Insulator）基板などにおいて、単結晶半導体薄層内にイオン注入又はイオンドーピングしてｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成し、少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基板の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、不純物イオンを活性化する、単結晶半導体薄膜又は単結晶半導体装置の製造方法。
【０１０８】
今後のシリコンＭＯＳ ＬＳＩの０．０７μｍノードでは、ＭＯＳトランジスタのソース・ドレインにおける接合深さは１０〜１５ｎｍと浅くなる。しかし、現在使われているタングステン−ハロゲンランプを使ったアニール（ＲＴＡ；Rapid Thermal Anneal）技術では照射時間が数秒オーダーと長いため、ｎ型又は／及びｐ型不純物が熱拡散し、浅い接合を形成することが難しく、接合深さ２０ｎｍが技術的な限界とされてきた。
【０１０９】
しかし、本発明のフラッシュランプアニール、例えばキセノンフラッシュランプの照射時間は、例えば１〜５ｍｓｅｃの数ミリ秒オーダーでの非溶融状態の加熱によるイオン活性化が可能となって、その限界を打破することが可能となり、深さ２０ｎｍ以下の極浅接合が実現できる。
【０１１０】
しかしこのキセノンランプのフラッシュ照射光は、赤外線領域の８００〜１０００ｎｍ波長で強いピークを有する発光スペクトルなので、この領域のバラツキ大の強光吸収によるシリコン層の加熱温度にムラが生じて、ｎ型又は／及びｐ型の注入不純物のイオン活性化及び熱拡散レベルもバラツキ易く、更に浅い接合を均一に再現性良く形成するのが比較的難しい。そこで上記のように、前記基板の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）での非溶融状態の加熱のフラッシュランプアニール時に、少なくとも赤外線低減又は赤外線遮断フィルタを使用して８００〜１０００ｎｍ波長の強い発光ピーク領域を低減又はカットし、安定したフラッシュ発光領域である紫外線、又は紫外線及び可視光線等の照射によりシリコン層を制御した加熱を行えるようにして、ｎ型又は／及びｐ型の注入不純物の熱拡散レベルを制御したイオン活性化を実現し、超極浅接合を形成することが可能となる。この時の予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）条件は基板の材質等により任意に選択できるが、３００〜５００℃が望ましい。
【０１１１】
なお、ＳＯＩ基板の製法にはＳＩＭＯＸ法（単結晶シリコン基板に酸素イオン注入し、１３００〜１４００℃の融点ぎりぎりでアニールしてＳＯＩ基板を作製する方法）、ウエーハ貼り合わせ法（貼り合わせ熱酸化させた単結晶シリコン基板の片面研磨でＳＯＩ基板を作製する方法）、ＳＭＡＲＴ ＣＵＴ法（熱酸化させた単結晶シリコン基板の一方に水素イオン注入し、貼り合わせ熱酸化後に水素イオン注入した単結晶シリコン層のみを残して剥ぎ取り、ＳＯＩ基板を作製する方法）、ＥＬＴＲＡＮ法（多孔質シリコン基板上にエピタキシーシリコン成長及び熱酸化し、支持基板と貼り合わせ熱酸化させてウォータージェット分離し、選択エッチ及び水素アニール等によりＳＯＩ基板を作製する方法）等の様々な手法があるが、いずれも本発明に使用できるのは言うまでもない。
【０１１２】
（ｇ）基体上のレーザー｛近紫外線（ＵＶ）及び／又は遠紫外線（ＤＵＶ）レーザー（例えばエキシマレーザー、非線形光学効果での光高調波変調された近紫外線（ＵＶ）及び／又は遠紫外線（ＤＵＶ）レーザーなど）、可視光線レーザー、近赤外線及び／又は遠赤外線レーザーなど｝アニールにより結晶化された多結晶性又は単結晶性半導体薄膜に、イオン注入又はイオンドーピングしてｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成し、少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、不純物イオンを活性化する、多結晶性又は単結晶性半導体薄膜、又は多結晶性又は単結晶性半導体装置の製造方法。
【０１１３】
（ｈ）基体上の固相成長により結晶化された多結晶性半導体薄膜に、イオン注入又はイオンドーピングしてｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成し、少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、不純物イオンを活性化する、多結晶性半導体薄膜又は多結晶性半導体装置の製造方法。
【０１１４】
（ｉ）基体上の集光ランプアニールにより結晶化された多結晶性又は単結晶性半導体薄膜に、イオン注入又はイオンドーピングしてｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成し、少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールにより、不純物イオンを活性化する、多結晶性又は単結晶性半導体薄膜、又は多結晶性又は単結晶性半導体装置の製造方法。
【０１１５】
（ｊ）基体に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、
前記低級結晶性半導体薄膜にイオン注入又はイオンドーピングでｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成する第２工程と、
前記基体にその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第３工程と、
前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッシュランプアニールにより、溶融又は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化及び不純物イオンの活性化を同時に行う第４工程と、
前記基体をその歪点以下の温度に冷却するまで後加熱保持（Post-baking）する第５工程と
を有する、半導体薄膜又は半導体装置の製造方法。
【０１１６】
（ｋ）基体に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、
前記基体をその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第２工程と、
前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッシュランプアニールにより、溶融又は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜を結晶化する第３工程と、
前記基体をその歪点以下の温度に冷却するまで後加熱保持（Post-baking）する第４工程と、
形成された多結晶性又は単結晶性半導体薄膜にイオン注入又はイオンドーピングでｎ型又は／及びｐ型不純物領域（例えばソース／ドレイン、ソース／ゲートチャンネル／ドレインなど）を形成する第５工程と、
少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールの非溶融状態の加熱により、不純物イオンを活性化する第６工程と
を有する、半導体薄膜又は半導体装置の製造方法。
【０１１７】
（ｌ）基体上に、基体よりも高い熱伝導性及び電気伝導性で遮光性かつ光反射低減及び保護用絶縁膜と、低級結晶性半導体薄膜とを透過したフラッシュ照射光に対し、高吸収性又は高反射性を示す下地膜を形成し、その上に必要に応じて電気絶縁性で光透過性又は遮光性のバッファ膜を形成し、その上の少なくとも下地膜領域に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成し、更に必要に応じてその上に光反射低減及び保護用絶縁膜を形成し、前記基体の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールでの溶融又は半溶融又は非溶融状態の加熱と冷却により、前記低級結晶性半導体薄膜の結晶化を促進する、半導体薄膜又は半導体装置の製造方法。
【０１１８】
ボトムゲートＴＦＴ、バックゲートＴＦＴ、デュアルゲートＴＦＴなどの場合、光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜とを透過したフラッシュ照射光を吸収して加熱される高熱伝導性及び電気伝導性の、例えば着色系金属（クロム、銅など）、高融点金属（チタン、タンタル、モリブデン、タングステン、それらの合金、例えばモリブデン−タンタル合金など）、金属シリサイド（ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ、Ｐｄ₂Ｓｉ、Ｐｔ₂Ｓｉ、ＣｒＳｉ₂、ＮｉＳｉ、ＲｈＳｉなど）が、下地膜として用いられる。この場合は、基体の温度上昇が比較的高いので、石英ガラス、結晶化ガラス等の高歪点（耐熱性）ガラスやセラミックスが基体の材料として適している。
【０１１９】
又、光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜を透過したフラッシュ照射光を反射する高熱伝導性及び電気伝導性の、例えば白色系金属｛アルミニウム、アルミニウム合金（１％シリコン含有アルミニウムなど）、銀、ニッケル、プラチナなど｝、白色系金属／高融点金属積層膜（アルミニウム／モリブデンなど）などが、下地膜として用いられる。この場合は、基体の温度上昇が比較的低いので、ほうけい酸ガラス、アルミノけい酸ガラス、強化ガラス等の低歪点ガラスやポリイミド等の耐熱性樹脂その他が基体の材料として適しているが、石英ガラス、結晶化ガラス等の高歪点（耐熱性）ガラスやセラミックス等も用いることができる。
【０１２０】
また、フラッシュランプアニールで下地膜と低級結晶性半導体薄膜が反応するのを防止するためにバッファ膜を設けるが、溶融した低級結晶性半導体薄膜と反応しないような材質で下地膜を形成した場合は、バッファ膜を省いてもよい。例えば、陽極酸化による絶縁膜で被覆したアルミニウム、高融点金属（Ｍｏ−Ｔａ合金など）等の下地膜では、新たなバッファ膜の形成は不要である。
【０１２１】
バッファ膜としては、電気絶縁性の酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などが用いられる。
【０１２２】
基体に、ほうけい酸ガラス、アルミノけい酸ガラス等の低歪点ガラス、溶融石英ガラス、結晶化ガラス、更に耐熱性樹脂などを用いる場合は、基体からの不純物（Ｎａイオンなど）拡散防止のために、窒化シリコン膜系、例えば酸窒化シリコン膜、窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜等を用いるのが望ましい。
【０１２３】
フラッシュ照射時の下地膜上の低級結晶性シリコン薄膜は、その膜自身の照射光吸収による加熱と下地膜の加熱・蓄熱効果とにより溶融が進行し、溶融したシリコンが流出して下地膜上に多結晶性又は単結晶性シリコン薄膜が形成されにくい。そこで、下地膜領域上のみに低級結晶性半導体薄膜を形成することにより、溶融シリコンの流出を防止して下地膜領域上のみに多結晶性又は単結晶性シリコン薄膜を形成するのがよい。
【０１２４】
また、前記下地膜は、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない前記低級結晶性半導体薄膜と同等以上の面積で、一部が線状に突出した形状にパターニングし、前記フラッシュランプアニールでの溶融又は半溶融又は非溶融状態の前記低級結晶性半導体薄膜を前記下地膜の前記突出形状部から熱放散させて結晶成長核を形成し、全体を任意な結晶方位で結晶化させるのがよい。
【０１２５】
この場合は、線状に突出した部分が他の部分より熱放散が大きく、再結晶化のきっかけ（種、核）を作るので、全体を任意の結晶方位の大粒径多結晶性又は単結晶性半導体薄膜を形成することができる。
【０１２６】
また、前記下地膜上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない前記低級結晶性半導体薄膜を、前記下地膜と同等以下の面積で、前記下地膜の突出形状領域に微小突出した形状にパターニングし、前記フラッシュランプアニールでの溶融又は半溶融又は非溶融状態の前記低級結晶性半導体の微小突出形状部を結晶成長の核として、全体を任意な結晶方位で結晶化させてよい。
【０１２７】
この場合も、微小突出した部分が他の部分より熱放散が大きく、再結晶化のきっかけ（種、核）を作るので、全体を任意の結晶方位の大粒径多結晶性又は単結晶性半導体薄膜を形成することができる。
【０１２８】
また、前記下地膜は、線状に突出した部分を介して任意の電位（無電位、アース電位、ＴＦＴのゲート電位等）で使用されるのがよい。
【０１２９】
また、前記フラッシュランプアニール時の光反射低減及び保護用絶縁膜は、少なくとも紫外線を透過する電気絶縁性膜であり、或いはゲート絶縁膜に用いてよい。
【０１３０】
少なくとも紫外線を透過する電気絶縁性膜としては、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などがあり、またゲート絶縁膜としては、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などがある。
【０１３１】
（ｍ）酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）でのフラッシュランプアニールの溶融又は半溶融加熱と冷却により、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜を結晶化させるときに、この多結晶性又は単結晶性半導体薄膜の表面に同時に酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜等）を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、半導体薄膜又は半導体装置の製造方法。
【０１３２】
（ｏ）フラッシュランプアニールにより形成された、低歪点ガラス又は高歪点ガラス又は耐熱性樹脂基板上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜に、０．１ＭＰａ以上で３０ＭＰａ以下、常温以上で基板の歪点以下の温度の高圧低温の酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、半導体薄膜又は半導体装置の製造方法。
【０１３３】
上記（ｏ）の方法においては、フラッシュランプアニールにより形成された低歪点ガラス基板又は高歪点ガラス基板又は耐熱性樹脂基板上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性シリコン薄膜に、下記の高圧低温アニールの一種である亜臨界水反応又は超臨界水反応により酸化系絶縁膜を形成し、これをゲート絶縁膜又は保護膜に使用することが、下記の▲１▼〜▲２▼に述べる効果からみて望ましい。
亜臨界水反応：水の臨界点（３７４℃、２２ＭＰａ）よりも温度、圧力の低い熱水（亜臨界水）による反応。
超臨界水反応：水の臨界点（３７４℃、２２ＭＰａ）以上の状態の超臨界水による反応。
【０１３４】
▲１▼この反応により、良質なゲート絶縁膜と良質な界面形成が可能となり、多結晶性又は単結晶性シリコン薄膜の結晶欠陥を低減し、ＴＦＴのＶ_thやＳ値が向上するとともに、ＴＦＴの歩留り及び信頼性が向上する。
【０１３５】
▲２▼高温熱酸化（例えば１０５０℃、６０分）でゲート絶縁膜（例えばＳｉＯ₂膜）を形成すると、ＴＦＴ用の８”φ、約８００μｍ厚の石英ガラスで１００〜１５０μｍのウェーハ反りが発生し、このウェーハ反りにより、次の（イ）〜（ホ）の欠点が生じる。
（イ）真空吸着不良等のフォトリソグラフィ及びエッチング作業のトラブルが発生しやすい。
（ロ）基板中央部と周辺部のフォーカスムラ発生で精度バラツキとなり、歩留り、品質の低下の問題が発生しやすい。
（ハ）ＴＦＴ基板と対向基板との重ね合せで液晶ギャップコントロールが難しく、かつ液晶ギャップムラが多発し、光透過率及びコントラスト低下での歩留り、品質低下の問題となりやすい。
（ニ）液晶駆動（ＴＦＴ）基板の裏面キズが多発するので、裏面光学研磨が必要となり、コストアップとなる。
（ホ）石英ガラスサイズが例えば８”φ→１２”φと大きくなると、更にウェーハ反りが大きくなり、上記問題が更に大きくなり、歩留り、品質及び生産性低下となりやすい。
【０１３６】
これに対して、上記（ｏ）の方法では、高圧低温の亜臨界水反応又は超臨界水反応でゲート絶縁膜（例えばＳｉＯ₂膜）を形成するので、ウェーハ反りが解消して上記した各問題が解消し、歩留り、品質及び生産性向上による大幅なコストダウンが可能となる。
【０１３７】
（ｐ）フラッシュランプアニールにより形成された、高歪点ガラス基板上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜を酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で高温熱酸化することにより酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、半導体薄膜又は半導体装置の製造方法。
【０１３８】
（ｑ）フラッシュランプアニールにより形成された、高歪点ガラス基板上の光反射低減及び保護用絶縁膜付きの、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜を、酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で高温熱酸化することにより酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用する、半導体薄膜又は半導体装置の製造方法。
【０１３９】
（ｒ）フラッシュランプアニールにより形成された、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜、及び絶縁膜の少なくとも一方を、常温〜基板の歪点以下の温度、分圧１３．３３Ｐａ以上で飽和蒸気圧以下の水の気体を含む雰囲気中での加熱工程（水蒸気中アニール）を経て改質する、半導体薄膜又は半導体装置の製造方法。
【０１４０】
この方法においては、形成された絶縁膜中の欠陥や不純物に起因する正電荷を中性化し、負に寄ったフラットバンド電圧を０Ｖ側に近づけて絶縁膜の改質を行うために、常温〜基板の歪点以下の温度、分圧１３．３３Ｐａ以上で飽和蒸気圧以下の水の気体を含む雰囲気中での加熱工程（水蒸気中アニール）を行う。この時に、基板の材質及びサイズ、多結晶性又は単結晶性シリコン薄膜及び絶縁膜の膜厚及び膜質等により、例えば１０〜６０分の加熱時間を設定する。
【０１４１】
次に、本発明を好ましい実施の形態について更に詳細に説明する。
【０１４２】
第１の実施の形態
図１〜図３３について、本発明の第１の実施の形態を説明する。
【０１４３】
本実施の形態は、本発明をトップゲート型の多結晶性シリコンＣＭＯＳ（Complementary MOS）ＴＦＴに適用したものである。
【０１４４】
＜触媒ＣＶＤ法とその装置＞
まず、本実施の形態に用いる触媒ＣＶＤ法について説明する。触媒ＣＶＤ法においては水素系キャリアガスとシランガス等の原料ガスとからなる反応ガスを加熱されたタングステン等の触媒体に接触させ、これによって生成したラジカルな堆積種又はその前駆体及び活性化水素イオン等の水素系活性種に高いエネルギーを与え、基板上にアモルファスシリコン含有微結晶シリコン等の低級結晶性半導体薄膜を気相成長させる。
【０１４５】
この触媒ＣＶＤは、図５〜図６に示す如き装置を用いて実施される。
【０１４６】
この装置によれば、水素系キャリアガスと水素化ケイ素（例えばモノシラン）等の原料ガス４０（及び必要に応じてＢ₂Ｈ₆やＰＨ₃、ＳｎＨ₄などのドーピングガスも含む。）からなるガスは、供給導管４１からシャワーヘッド４２の供給口（図示せず）を通して成膜室４４へ導入される。成膜室４４の内部には、ガラス等の基板１を支持するためのサセプタ４５と、耐熱性の良い（望ましくは触媒体４６と同じか或いはそれ以上の融点を有する材質の）シャワーヘッド４２と、例えばコイル状のタングステン等の触媒体４６と、更には開閉可能なシャッター４７とがそれぞれ配されている。なお、図示はしないが、サセプタ４５と成膜室４４との間には磁気シールが施され、また、成膜室４４は前工程を行なう前室に後続され、ターボ分子ポンプ等でバルブを介して排気される。
【０１４７】
そして、基板１はサセプタ４５内のヒーター線等の加熱手段で加熱され、また触媒体４６は例えば抵抗線として融点以下（特に８００〜２０００℃、タングステンの場合は約１６００〜１８００℃）に加熱されて活性化される。触媒体４６の両端子は直流又は交流の触媒体電源４８に接続され、この電源からの通電により所定温度に加熱される。
【０１４８】
触媒ＣＶＤ法を実施するには、図５の状態で、成膜室４４内の真空度を１．３３×１０^-4〜１．３３×１０^-6Ｐａとし、例えば水素系キャリアガス１００〜２００ＳＣＣＭを供給して、触媒体を所定温度に加熱して活性化した後に、水素化ケイ素（例えばモノシラン）ガス１〜２０ＳＣＣＭ（及び必要に応じてＢ₂Ｈ₆や、ＰＨ₃等のドーピングガスも適量含む。）からなる原料ガス４０を供給導管４１からシャワーヘッド４２の供給口４３を通して導入して、ガス圧を０．１３３〜１３．３Ｐａ、例えば１．３３Ｐａとする。ここで、水素系キャリアガスは、水素、水素＋アルゴン、水素＋ヘリウム、水素＋ネオン、水素＋キセノン、水素＋クリプトン等の、水素に不活性ガスを適量混合させたガスであれば、いずれでもよい（以下、同様）。
【０１４９】
そして、図６のようにシャッター４７を開け、原料ガス４０の少なくとも一部を触媒体４６と接触して触媒的に分解させ、触媒分解反応又は／及び熱分解反応によって、高エネルギーをもつシリコン等のイオン、ラジカル等の反応種の集団（即ち、堆積種又はその前駆体及び水素系活性種など）を形成する。こうして生成したイオン、ラジカル等の反応種５０を高いエネルギーで２００〜８００℃（例えば３００〜４００℃）に保持された基板１上にアモルファスシリコン含有微結晶シリコン等の所定の膜として気相成長させる。
【０１５０】
こうして、プラズマを発生することなく、反応種に対し、触媒体４６の触媒作用とその熱エネルギーによる高いエネルギーを与えるので、原料ガスを効率良く反応種に変えて、基板１上に均一に熱ＣＶＤで堆積することができる。
【０１５１】
また、基板温度を低温化しても堆積種のエネルギーが大きいために、目的とする良質の膜が得られることから、基板温度を更に低温化でき、大型で安価な絶縁基板（ほうけい酸ガラス、アルミノけい酸ガラス等の低歪点ガラス基板、ポリイミド等の耐熱性樹脂基板等）を使用でき、この点でもコストダウンが可能となる。
【０１５２】
また、勿論のことであるが、プラズマの発生がないので、プラズマによるダメージがなく、低ストレスの生成膜が得られると共に、プラズマＣＶＤ法に比べ、はるかにシンプルで安価な装置が実現する。
【０１５３】
この場合、減圧下（例えば０．１３３〜１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タイプよりも常圧タイプの方がよりシンプルで安価な装置が実現する。そして、常圧タイプでも従来の常圧ＣＶＤと比べて密度、均一性、密着性のよい高品質膜が得られる。この場合も、減圧タイプよりも常圧タイプの方がスループットが大であり、生産性が高く、コストダウンが可能である。
【０１５４】
上記の触媒ＣＶＤにおいて、触媒体４６による輻射熱のために、基板温度は上昇するが、上記のように、必要に応じて基板加熱用ヒーター又は冷却手段５１を設置してよい。また、触媒体４６はコイル状（これ以外にメッシュ、ワイヤー、多孔板状もよい。）としているが、更にガス流方向に複数段（例えば２〜３段）として、ガスとの接触面積を増やすのがよい。なお、このＣＶＤにおいて、基板１をサセプタ４５の下面においてシャワーヘッド４２の上方に配しているので、成膜室４４内で生じたパーティクルが落下して基板１又はその上の膜に付着することがない。
【０１５５】
＜フラッシュランプアニールとその装置＞
図７には、フラッシュランプアニールを行う装置（アニーラー）が例示されている。これによれば、発光光線遮断用の外側筐体２００内に配した同様の内側筐体２０１内（いずれもＮ₂パージされている。）には、キセノンガス等を封入した例えば１０本のフラッシュランプ２０３を紫外線放射源とし、その背面側には反射ミラー２０４を設けて照射強度を増強させている。また、ランプ２０３と（低級結晶性シリコン薄膜付きの）絶縁性基板１との間に、レンズ、ミラー等で構成する集光整形機構（ここでは図示せず）により、照射する光２１０を線状｛例えば（５００〜６００ｍｍ）×（１〜１０ｍｍ）｝、長方形状｛例えば（１０〜１００ｍｍ）×（２００〜３００ｍｍ）｝又は正方形状（例えば１００×１００ｍｍ）又は円形状（例えば１００〜３００ｍｍφ）に集光整形してフラッシュ照射することにより、照射強度むらを低減し、溶融効率及びスループット向上での生産性向上を図ってもよい。基板１は、サセプタ２０８内のヒーター２０９によってその歪点以下に予め加熱される。反射部材（反射ミラー等）２０４の表面に微細な凹凸形状（ブラスト加工、エッチングなど）を設けて、乱反射により反射光の照度均一化を図ってもよい。
【０１５６】
そして、ランプ２０３と絶縁性基板１との間には銅粉末、鉄粉末、リン酸等の熱線吸収材を含有させたカラーフィルタガラス（熱線吸収フィルタ）又はＩＴＯ膜等の赤外線反射膜をコーティングしたコールドミラー／コールドフィルタ、又は両者を組み合わせたフィルタ（例えば、熱線吸収フィルタに赤外線反射膜をコーティングしたフィルタ）などの少なくとも赤外線を遮断又は低減する熱線低減又は熱線遮断フィルタ２０５を設けて、基板温度上昇を低減させてもよい。筐体２０１の背面は、循環冷媒を通す例えば水冷パイプ２０７によって必要以上に温度上昇しないようにして、反射板２０４の反射機能の保持とランプ２０５の発光の安定化とを図ってよい。
【０１５７】
ランプ２０５は、後述のように、フラッシュ式放電機構で発生した高圧パルスを印加すると、ランプ内部に封入されたキセノン等の気体が一瞬にして絶縁破壊を起こし、これが引き金となってコンデンサに蓄積された電気エネルギーが極めて短い時間（μ ｓｅｃ〜ｍ ｓｅｃ）の間にランプ内に一挙に放出され、この時に強烈なアーク放電の閃光（フラッシュ）を放つ。この閃光が低級結晶性シリコン薄膜に吸収され、熱に変換されて溶融される。
【０１５８】
このとき、ランプ２０５から照射される光２１０は例えば図８に示すスペクトル分布を有していて、低級結晶性シリコンの吸収波長（紫外線領域、約４００ｎｍ以下）に対応した発光強度の波長を有している。なお、照射光２１０は、長波長成分をカットする等、後述の方法でスペクトル制御してもよいが、ある程度の長波長成分を含んでいると、これが基板１を加熱することにより徐冷却による大粒径化に寄与することがある。
【０１５９】
例えば図２５、図２６は、本発明に基づくフラッシュランプアニールにより形成された多結晶性シリコン薄膜のＳＥＭ（走査電子顕微鏡）写真であるが、上記した数μｍサイズの大粒径の多結晶シリコン粒が存在していることが分る。これについては、後で詳述する。
【０１６０】
反射鏡２０４は例えば図９に示す凹面状（Ａ）と平面状（Ｂ）のタイプがあるが、前者は集光レンズ２１１を介して帯状のフラッシュ照射を行う（照度の向上）のに適し、後者は光整形器（光ホモジナイザー）２１２を介して大面積の正方形状、長方形状等のフラッシュ照射（均一性の向上）を行うのに適している。このときも、必要に応じて前記の熱線低減又は遮断フィルタを介して所定方向へ投光してもよい。なお、この光整形器（光ホモジナイザーなど）に熱線反射膜をコートしてもよい。
【０１６１】
例えば１０００×１０００ｍｍのガラス基板１にフラッシュランプアニールする場合、下記（１）〜（３）の方法があり、適宜に選択してもよい。
（１）図１０の（１）に示すように、図７の例に対応して１０００×１０００ｍｍの大面積を一括して１回又は必要回数繰り返してフラッシュ照射する。
（２）図１０の（２）に示すように、基板１を固定し、２００×２００ｍｍ正方形状に集光整形したフラッシュ照射光２１０を、ガルバノメータースキャナで走査させ、同じ領域を１回又は必要回数繰り返して、必要に応じてオーバーラップスキャニングしてフラッシュ照射する。
（３）図１１の（３）に示すように、２００×２００ｍｍ正方形状に集光整形したフラッシュ照射位置を固定し、基板１をステップ＆リピートで高精度にＸ−Ｙ方向に移動させて、同じ領域を１回又は必要回数繰り返し、必要に応じてオーバーラップスキャニングしてフラッシュ照射する。
【０１６２】
尚、ガルバノメータスキャニング及びステップ＆リピートでフラッシュ照射する場合は、隣の領域へのフラッシュ照射光のクロストークによる結晶化バラツキを低減するために、横方向の光漏れ防止のしゃへい板を設置し、基体とランプハウス（筐体）又は真空容器放射面の間隔をできるだけ小さく（例えば１０ｍｍ以下と）するのが好ましい。
【０１６３】
そして、このフラッシュランプアニール条件（ランプの発光波長、照射強度、照射時間、冷却速度等）は、低級結晶性シリコン膜厚、ガラス基板の耐熱温度、得られる結晶粒径（キャリア移動度）により、最適化を適宜決定してもよい。またこのフラッシュランプアニール時には、基板温度の均一化及び安定化による結晶化膜の均一化、結晶化膜及び基板ストレスの低減化、ランプ照射パワーの削減のために、ガラス基板１の歪み点以下の常温〜５００℃、好ましくは３００〜４００℃にヒーター２０９や赤外線ランプ（ハロゲンランプ）等でガラス基板１を加熱するのがよい。
【０１６４】
また、本発明に使用可能な紫外線光源ランプ２０３としては、フラッシュ式にかつ繰り返し発光させることができるものが望ましく、例えばキセノンランプ、キセノン−水銀ランプ、キセノン−クリプトンランプ、クリプトンランプ、クリプトン−水銀ランプ、キセノン−クリプトン−水銀ランプ、メタルハライドランプなどの各種ランプを用いることができる。ランプを閃光的に発光させるためのフラッシュ式放電機構としては、図１２に示すように、例えば、直流電源２１４、電荷を蓄積するためのコンデンサＣ、ランプ電源２１４とランプ２０３間の配線の持つインダクタンス、コンデンサＣの内部インダクタンス、パルス幅調整用のインダクタンス等から形成されるインダクタンスＬなどにより、放電ランプ回路が構成される。
【０１６５】
例えば同一形状のランプを使用する場合は、コンデンサの充電電圧を高くして放電させると、放電時の電圧ピーク値が上がり、結果として、波長４００ｎｍ以下の紫外線波長領域のスペクトル強度が相対的に増大する。また、コンデンサの充電電圧が一定の場合は、インダクタンスを小さくする程、１／３パルス幅が減少し、放電電流波形のピーク値が増大し、結果として波長４００ｎｍ以下の紫外線波長領域のスペクトル強度が相対的に増大する。
【０１６６】
大粒径（高キャリア移動度の多結晶化）促進と、上記したグラフォエピタキシャル又はヘテロエピタキシャル成長での単結晶性化促進のためには、シリコン溶融後に徐冷却するのが望ましいので、フラッシュランプアニール時のフラッシュ時間（パルス幅）やピーク値、ランプ発光の繰り返し速度及び頻度を適宜制御し、特に１／３パルス幅は長い程よく、例えば１ミリ秒以上、好ましくは１．５ミリ秒以上が望ましい。なお、１／３パルス幅は低級結晶性半導体薄膜の製法、膜厚などによって随時変更するのが好ましい。
【０１６７】
そして、ランプ２０３に流す放電電流のピーク値及びパルス幅、並びにランプ発光の繰り返し速度及び頻度を適宜調節できるようにする。この場合、ランプの接続方法には、例えば、
（１）図１２の（１）に示すように、直列接続された２本のランプ２０３をそれぞれのランプ電源２１４に接続し、合計４本のランプを並列に同期して発光させる。
（２）図１２の（２）に示すように、各ランプ２０３毎に電源２１４を設けてランプを同時に発光させる。
（３）図１２の（３）に示すように、直列接続されたランプ２０３を一つのランプ電源２１４に接続し、各ランプを同時に発光させる。
のいずれであってもよい。
【０１６８】
このように複数のランプを使用する場合、複数のランプを同期させて発光させた方が効率が向上する。通常、ランプを発光させるためのトリガー回路（図示せず）により複数のランプは同期してトリガーされ、複数のランプが同時に発光するようにした方がよい。トリガー回路によってトリガー電極を通じて例えば十数ｋＶの高圧パルスを加えると、発光管内のキセノンガス中にトリガー電極に沿って細いストリーマが形成され、部分的な絶縁破壊を引き起こし、主放電はこの部分に沿って成長する（上述のシマー方式の点灯ではこのトリガー電極は無い）。
【０１６９】
例えば、図１３の（１）に示すフラッシュランプ構造では、例えば直径１０ｍｍ、長さ１５０ｍｍの直管型発光管２１５の両端近傍に一対の電極２１６、２１７が対向配置され、発光管の外壁にトリガーワイヤ２１８等のトリガー電極組立体が例えば巻回して配設されている。このような構造のみならず、図１３の（２）に示すように、例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管２１９の両端近傍に一対又は複数対の電極２１６、２１７が対向配置され、発光管の外壁に、透明導電膜（ＩＴＯ（Indium Tin Oxide）、ＺｎＯなど）からなるトリガー電極薄膜パターン（又はトリガー電極組立体）２２０が配設された構造としてもよい。このときに、発光管壁面（内側又は外側又は双方）を微細凹凸加工（ブラスト、エッチングなど）することにより、フラッシュ照射光の照度均一化を図ってもよい。さらに、この平行平板型発光管の場合、複数のそれぞれの陽極２１６及び陰極２１７と各トリガー金属線（又はトリガー電極薄膜パターン）２２０の間隔が同じ距離となるように、位置的に対応して設けるのが望ましい。
【０１７０】
こうした平行平板型（直方体）発光管２１９は、例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管の両端近傍に一対又は複数対の電極２１６、２１７が対向配置され、発光管の外壁にトリガー電極組立体（又はトリガー電極薄膜パターン）２２０が配設された構造であるので、フラッシュ照射面積の拡大と共に、放電の均一化によるフラッシュ照射光の照度均一化を図れる。また、各電極２１６、２１７を同時又は個別に動作可能であり、例えば破壊した部分があっても他の電極を正常動作させることにより、放電強度の維持、寿命、コスト面で有利となる。また、さらに平行平板型発光管及び直管型発光管の場合に、発光管壁面（内側又は外側又は双方）を微細凹凸加工（ブラスト、エッチングなど）することにより、フラッシュ照射光の照度均一化が向上する。
【０１７１】
そして、発光管外壁の微細凹凸加工を追加すると、フラッシュ照射光の照度均一化、透明導電性被膜の密着性が改善され、バネ性のあるらせん状の金属線の密着性も改善されるので、安定した発光と長寿命が可能となる。例えば縦１５０×横１００×高さ１０ｍｍの平行平板型発光管２２０は、長さ１５０ｍｍ×直径１０ｍｍの直管型発光管の複数本分（例えば１０本分）の照射面積であるにもかかわらず、トータルとして低い消費電力で同等以上のフラッシュ照射を行えるので、効率が良く、安価で交換頻度が少なく、コストダウンが実現する。
【０１７２】
この時に、平行平板型発光管の投光面の反対面側に、透明電極性被膜又は金属被膜をパターニングしてトリガー電極線を並列に設けることにより、複数対の電極間の放電ばらつきを低減するので、安定した発光と長寿命化が可能となる。
【０１７３】
発光管後方に冷却した反射部材を設けると、使用中に高温度にならないので、反射部材の機能が劣化せず、ランプの動作が安定化し、また余計なガスを放出させて外囲器内部の雰囲気を悪化させることがないので、安定した発光と長寿命化が可能となる。尚、発光管及び反射部材をファン等により空冷したり、または循環させた純水（又は超純水）で水冷させてもよい。
【０１７４】
＜触媒ＣＶＤ（又はプラズマＣＶＤなど）とフラッシュランプアニールの連続処理＞
コンタミ防止、生産性向上の面から、低級結晶性半導体薄膜形成工程又は手段（プラズマＣＶＤ、触媒ＣＶＤ、スパッタなど）と、フラッシュランプアニール又はアニーラーとを一体化した装置とし、例えばインライン（連続チャンバ）方式（リニア型、回転型）、マルチチャンバ方式、クラスタ方式などによって連続的に若しくは順次に行うことが好ましい。
【０１７５】
次の（１）又は（２）のクラスタ方式がより好ましい。
（１）例えば、図１４に示すように、ＣＶＤ部で低級結晶性半導体薄膜を形成した後、アニーラー部のフラッシュランプアニールで結晶化し、これをＣＶＤ部に戻してその上に低級結晶性半導体薄膜を形成し、再びアニーラー部のフラッシュランプアニールで結晶化を行う工程を繰り返すクラスタ方式一体化装置としてよい。図１５（Ａ）は、これをインライン方式としたものである。
【０１７６】
（２）また、図１６に示すように、ＣＶＤ−１部で下地保護膜（酸化シリコン／窒化シリコン積層膜等）を形成し、ＣＶＤ−２部で低級結晶性半導体薄膜を形成した後、必要に応じてイオンドーピング／イオン注入部でIV族元素を適量添加してから、アニーラー部のフラッシュランプアニールで結晶化し、更にＣＶＤ−３部でゲート絶縁膜（酸化シリコン膜等）形成の作業を連続するクラスタ方式一体化装置としてもよい。図１５（Ｂ）は、これをインライン方式としたものである。
【０１７７】
なお、ＣＶＤ−１部で形成する酸化シリコン／窒化シリコン積層膜等は、トップゲート型ＭＯＳＴＦＴの下地保護膜、又はボトムゲート型ＭＯＳＴＦＴのボトムゲート絶縁膜兼保護膜となるものであってよく、またＣＶＤ−３部で形成する酸化シリコン膜又は酸化シリコン／窒化シリコン積層膜等は、トップゲート型ＭＯＳＴＦＴのゲート絶縁膜、又はボトムゲート型ＭＯＳＴＦＴの保護膜となるものであってよい。
【０１７８】
また、上記のＣＶＤは触媒ＣＶＤ、プラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ等であってよく、またこの代りにスパッタでもよい。ＣＶＤでは、成膜前にプラズマ又は触媒ＡＨＡ処理するのがよい。例えば、プラズマＣＶＤによる成膜前に、原料ガスを流さないで水素系キャリアガスのみでプラズマＡＨＡ処理して発生した水素系活性種（活性化水素イオン等）の作用により、形成された多結晶性シリコン薄膜表面のコンタミ（低級酸化膜、水分、酸素、窒素、炭酸ガス等）を除去して界面をクリーニングし、残存するアモルファスシリコン成分をエッチングして高結晶化率の多結晶シリコン薄膜化させると、この下地層をシードとして、クリーンな界面上に積層する低級結晶性シリコン薄膜は、次のフラッシュランプアニールにより良好な結晶の大粒径多結晶性又は単結晶性半導体薄膜として積層形成される。
【０１７９】
なお、酸化及び窒化防止のために、フラッシュランプアニールを減圧水素又は減圧水素系ガス雰囲気中又は真空中で行うのがよい。水素、又は水素と不活性ガス（アルゴン、ヘリウム、クリプトン、キセノン、ネオン、ラドン）との混合ガスであり、ガス圧は１．３３Ｐａ以上で大気圧未満、好ましくは１３３Ｐａ〜４×１０⁴Ｐａであり、真空度は１．３３Ｐａ以上で大気圧未満、好ましくは１３．３Ｐａ〜１．３３×１０⁴Ｐａである。但し、低級結晶性半導体薄膜表面に絶縁性保護膜（酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化シリコン／窒化シリコン積層膜など）がある場合、又は連続作業でない場合は、空気中、大気圧窒素中でもよい。
【０１８０】
なお、触媒ＣＶＤ及びフラッシュランプアニールはいずれも、プラズマの発生なしに行えるので、プラズマによるダメージがなく、低ストレスの生成膜が得られ、またプラズマＣＶＤ法に比べ、シンプルで安価な装置を実現できる。
【０１８１】
また、上記したフラッシュランプアニールにおいて、下記に示すような種々の改良を加えることができる。
【０１８２】
空気又は大気圧窒素中でのキセノンランプのフラッシュ照射時は、いわゆる雷と同様に結晶化に利用する閃光と不要な衝撃音が発生する。このため、遮光及び防音対策として、図１７（Ａ）に示すように、ランプ２０３を密閉型真空容器２０１内に収容し、ランプ２０３及び反射部材２０４をスプリング２３０を介して真空容器２０１に取り付けた構造とする。スプリング２３０以外の緩衝材も使用可能である。
【０１８３】
この場合、図１７（Ｂ）に示すように、ランプハウスである下方向照射型の真空容器２０１は固定し、低級結晶性シリコン薄膜付き基体１を高精度ステップ＆リピート動作させてフラッシュ照射する。固定された複数個のランプハウス２０１に対して、基体１がインラインで移動してフラッシュ照射してよい。尚、この時に、基体を固定し、下方向照射型真空容器２０１を高精度ステップ＆リピート動作でフラッシュ照射してもよい。
【０１８４】
但し、クラスタ方式等の一体型装置の場合は、ランプ及び反射部材等からなるランプハウスと基体が同一の真空容器中に収容されてフラッシュ照射されるので、元々遮光され且つ衝撃音が低減されている。
【０１８５】
フラッシュランプアニールは、固定した時間幅でフラッシュ照射する以外にも、時間差を設けてスイッチング手段によってフラッシュ照射をコントロールしてもよい。
【０１８６】
図２３には、上記の如く時間差を設けてスイッチング手段によりフラッシュ照射するのに用いる充放電回路の構成例を示す。
【０１８７】
ここでキセノンフラッシュランプ２０３の接続は次の３通りがある。
▲１▼複数個を互いに直列接続してそれぞれの電源に接続する。
▲２▼各ランプ毎に電源を設ける。
▲３▼全ランプを直列接続して共通の電源に接続する。
このとき、複数のランプは同期してトリガされ、複数のランプが同時に発光される。
【０１８８】
そして、時間差を設けて開閉が行われるスイッチング手段によって次のように制御する。
▲１▼最初にＳＷ₁がＯＮされると、高圧パルス発生回路で発生させた波高値数ｋＶ〜数十ｋＶの高圧パルスがトリガー電極に印加され、同時に連動してＳＷ₁’がＯＮされる。トリガー電極に沿ってフラッシュランプ内壁にストリーマが形成され、これに沿ってランプ内部に封入された気体（キセノン）が一瞬にして絶縁破壊を起こし、これが引き金となって充電用コンデンサＣ₁に蓄積された電気エネルギーが極めて短い時間にランプ内に一挙に放出され、この時に強烈な閃光（フラッシュ）を放つ。
▲２▼所定時間の経過の後、次にＳＷ₂とＳＷ₂’がＯＮされて、Ｃ₂によりフラッシュ照射される。
▲３▼所定時間の経過の後、次にＳＷ₃とＳＷ₃’がＯＮされて、Ｃ₃によりフラッシュ照射される。
【０１８９】
ＳＷ₁とＳＷ₁’、ＳＷ₂とＳＷ₂’、ＳＷ₃とＳＷ₃’はフラッシュ直後にＯＦＦとなる。そして、放電の終了とほぼ同時に、直流電圧電源側から充電用コンデンサに対して充電が開始される。充電に要する時間は、充電用コンデンサと充電電流抑制抵抗の積によって求まる時定数τに関係する。この時定数τと放電時間ｔの関係は、一般にτ≫ｔである。尚、フラッシュ照射の際のフラッシュ照射エネルギーＥは、Ｅ＝（１／２）×Ｃ×Ｖ²（Ｊ）として求められる（但し、Ｃは放電用コンデンサ（μＦ）、Ｖは印加電圧（Ｖ）である）。
【０１９０】
図１８の（ａ）に示すように、各１回のフラッシュ照射でステップ＆リピート動作させる場合、ガラス基板１内の照射面積を９分割し、それぞれに対し図示したシーケンスで照射する。
【０１９１】
このように、各１回のフラッシュ照射で基板をステップ＆リピート動作させる場合の前提として、例えば次の（１）〜（３）とする。
【０１９２】
（１）１ｍ×１ｍガラス基板に低級結晶性シリコン薄膜（５０ｎｍ厚）が形成され、その表面に保護及び反射低減用酸化シリコン膜（１０〜５０ｎｍ厚）が形成されていること。そして、能動素子（ＭＯＳＴＦＴ、ダイオードなど）と受動素子（抵抗、容量など）の領域にアイランド化されていること。
【０１９３】
（２）このガラス基板内の照射面積を９分割し、３３０×３３０ｍｍの照射面積を有するフラッシュ照射光を各エリア内に各１回ずつ照射すること。
【０１９４】
（３）充電用コンデンサの充電時間を２０秒、基板のステップ＆リピートタクトを１０秒未満と仮定すること。
【０１９５】
この時に、図２３に示す放電回路を用いて、次の（ａ）〜（ｄ）のように動作させる。
【０１９６】
（ａ）トリガースイッチＳＷ₁と放電スイッチＳＷ₁’をＯＮ→ＯＦＦして、放電用コンデンサＣ₁により照射エリア▲１▼を１回フラッシュ照射すると同時に、放電用コンデンサＣ₁を充電する。
【０１９７】
(ｂ)この直後に基板を移動して、照射位置に照射エリア▲２▼をセットし、トリガースイッチＳＷ₂と放電スイッチＳＷ₂’をＯＮ→ＯＦＦして、照射エリア▲２▼を放電用コンデンサＣ₂により１回フラッシュ照射すると同時に、放電用コンデンサＣ₂を充電する。
【０１９８】
（ｃ）この直後に基板を移動して、照射位置に照射エリア▲３▼をセットし、トリガースイッチＳＷ₃と放電スイッチＳＷ₃’をＯＮ→ＯＦＦして、照射エリア▲３▼を放電用コンデンサＣ₃により１回フラッシュ照射すると同時に、放電用コンデンサＣ₃を充電する。
【０１９９】
（ｄ）この直後に基板を移動して、照射位置に照射エリア▲６▼をセットし、トリガースイッチＳＷ₁と放電スイッチＳＷ₁’をＯＮ→ＯＦＦして、照射エリア▲６▼を充電終了した放電用コンデンサＣ₁により１回フラッシュ照射すると同時に、放電用コンデンサＣ₁を再び充電する。
【０２００】
以上の動作を繰り返して、１ｍ×１ｍガラス基板内をフラッシュランプアニールする。従って、放電用コンデンサの充電時間が短ければ、更に生産性が向上することは言うまでもない。但し、低級結晶性半導体薄膜、例えばアモルファスシリコン膜の融点（約１２００℃：ＣＶＤ、スパッタなどの成膜方法により若干変動する。）付近をピーク値Ｐの３／４Ｐと仮定している。従って、例えばピーク値Ｐが低い場合は、４／５パルス幅等に変化することがある。
【０２０１】
従来のＤＶＤ貼合わせ等に使用されているフラッシュ照射では、放電電流のピーク値（Ｐ）と１／３パルス幅（１／３Ｐ）又は１／２パルス幅（１／２Ｐ）などを管理しているが、本発明においては、低級結晶性半導体薄膜の溶融および冷却では、例えばアモルファスシリコン膜の融点（約１２００℃）を越えたピーク値とできるだけ長い溶融時間及び冷却時間が、大粒径化、高結晶率化にとって必要である。従って、本発明では、放電電流のピーク値（Ｐ）とパルス幅の管理を次のように行うことが望ましい。
【０２０２】

但し、３／４パルス幅は例えばアモルファスシリコン膜の融点付近であり、ピーク値が低い場合は４／５パルス幅等に変動することになる。
【０２０３】
フラッシュ照射条件の管理は、照射エネルギーＥ＝（１／２）ＣＶ²（Ｊ）を構成する印加電圧Ｖと充電用コンデンサＣとインダクタンスＬで決まる放電電流のピーク値Ｐと、下記のパルス幅（時間幅）となる。
【０２０４】
τ₁＝１／３パルス幅は、入力電流波形がゼロから立ち上がってピーク値の１／３となり、しかる後に再びピーク値の１／３に減衰する時間幅であり、本発明では１．５ｍｓｅｃ以上が好ましい。
【０２０５】
τ₂＝１／２パルス幅は、入力電流波形がゼロから立ち上がってピーク値の１／２となり、しかる後に再びピーク値の１／２に減衰する時間幅であり、本発明では１．０ｍｓｅｃ以上が好ましい。
【０２０６】
τ₃＝２／３パルス幅は、入力電流波形がゼロから立ち上がってピーク値の２／３となり、しかる後に再びピーク値の２／３に減衰する時間幅であり、本発明では０．８ｍｓｅｃ以上が好ましい。
【０２０７】
τ₄＝３／４パルス幅は、入力電流波形がゼロから立ち上がってピーク値の３／４となり、しかる後に再びピーク値の３／４に減衰する時間幅であり、本発明では０．５ｍｓｅｃ以上が好ましい。なお、この３／４パルス幅は、低級結晶性半導体薄膜の融点付近とする。
【０２０８】
他方、同一領域を数回繰り返してフラッシュ照射する場合は、図１９の（ｂ）に示すように行う。
【０２０９】
例えば、アモルファスシリコン膜の融点（アモルファスシリコン膜の成膜条件によって若干異なるが、約１２００℃）が３／４パルス幅と仮定すると、Ｃ₁の放電によりＰ（ピーク値）と、τ₄₁の溶融時間が維持され、τ₄₁時間が経過する直前のＣ₂の放電によりτ₄₂の溶融時間が維持され、τ₄₂時間が経過する直前のＣ₃の放電によりτ₄₃の溶融時間が維持され、トータルとしてτ₀＝τ₄₁＋τ₄₂＋τ₄₃（例えば１．５＝０．５＋０．５＋０．５ｍ ｓｅｃ）の溶融時間が維持された後に、徐冷却しながら結晶化していく（このシーケンスは下記に示す）。従って、このときはＣ₁≧Ｃ₂≧Ｃ₃であり、印加電圧はＥ₁≧Ｅ₂≧Ｅ₃となる。
ＳＷ₁／ＳＷ₁’ ＯＮ→ＯＦＦ τ₄₁
０．５ ｍ ｓｅｃ以内に ＳＷ₂／ＳＷ₂’ ＯＮ→ＯＦＦ τ₄₂
０．５ ｍ ｓｅｃ以内に ＳＷ₃／ＳＷ₃’ ＯＮ→ＯＦＦ τ₄₃
【０２１０】
また、放電電流波形は、図２０に示すように、１回のフラッシュ照射時の放電電流の波形タイプを各種に制御することができる。
【０２１１】
図中の▲１▼は、図１９と同じであり、一般的な急峻な立ち上がりの波形と比較的急峻な立ち下がりの波形からなっている。また、▲２▼は、放電回路（Ｃ、Ｌ、Ｒ等）の調整により、緩やかな傾斜の立ち上がり波形及び立ち下がりの波形であり、プレヒート及び徐冷却効果により大粒径、高結晶化率の多結晶性又は単結晶性半導体薄膜が形成される。更に▲３▼は、放電回路（Ｃ、Ｌ、Ｒ等）の調整により、▲２▼よりもさらに緩やかな傾斜の立ち上がり波形及び▲１▼と同様な比較的急峻な立ち下がりの波形であり、プレヒート効果（結晶化の均一性向上）で均一な多結晶性半導体薄膜又は単結晶性半導体薄膜が形成される。
【０２１２】
次に、図２１には、フラッシュ照射でプレヒートする場合を示し、Ｃ₁の放電によりτ₃₁（２／３パルス幅）のプレヒート時間を維持し、Ｃ₂の放電によりτ₄₁（３／４パルス幅）の溶融時間を維持し、Ｃ₃の放電によりτ₄₂（３／４パルス幅）の溶融時間を維持する。このときはＣ₁＜Ｃ₂≧Ｃ₃であり、印加電圧はＥ₁＜Ｅ₂≧Ｅ₃となる。このプレヒートにより、結晶化の均一性が向上し、均一な特性の多結晶性又は単結晶性半導体薄膜が形成される。
【０２１３】
ここで、τ₃₁：充電用コンデンサＣ₁の放電による放電電流がゼロから立ち上がってτ₄₁≒τ₄₂のピーク値の３／４（融点）の２／３以上〜３／４未満となり、融点未満のしかる後に、再び２／３以上〜３／４未満に減衰するまでの時間幅（パルス幅）。
【０２１４】
τ₄₁：充電用コンデンサＣ₂の放電による放電電流がゼロから立ち上がってピーク値の３／４となり、しかる後に、再び３／４に減衰するまでの時間幅（パルス幅）。
【０２１５】
τ₄₂：充電用コンデンサＣ₃の放電による放電電流がゼロから立ち上がってピーク値の３／４となり、しかる後に、再び３／４に減衰するまでの時間幅（パルス幅）。
【０２１６】
図２２には、フラッシュ照射で徐冷却する場合を示し、Ｃ₁の放電によりτ₄₁の溶融時間を維持し、Ｃ₂の放電によりτ₃₂の後加熱時間を維持し、Ｃ₃の放電によりτ₃₃の後加熱時間を維持する。τ₄₁（３／４パルス幅）、τ₃₂及びτ₃₃（２／３パルス幅）について、Ｃ₁＞Ｃ₂≦Ｃ₃で、Ｅ₁＞Ｅ₂≦Ｅ₃となる。この徐冷却により、大粒径で高結晶化率の多結晶性又は高単結晶性半導体膜が形成される。
【０２１７】
ここで、τ₄₁：充電用コンデンサＣ₁の放電による放電電流がゼロから立ち上がってピーク値の３／４（融点）となり、しかる後、再び３／４に減衰するまでの時間幅（パルス幅）。
【０２１８】
τ₃₂：充電用コンデンサＣ₂の放電による放電電流がゼロから立ち上がってτ₄₁のピーク値の３／４（融点）の２／３以上〜３／４未満となり、３／４（融点）未満のしかる後に、再び２／３以上〜３／４未満に減衰するまでの時間幅（パルス幅）。
【０２１９】
τ₃₃：充電用コンデンサＣ₃の放電による放電電流がゼロから立ち上がってτ₄₁のピーク値の３／４（融点）の２／３以上〜３／４未満となり、３／４（融点）未満のしかる後に、再び２／３以上〜３／４未満に減衰するまでの時間幅（パルス幅）。
【０２２０】
次に、フラッシュランプアニール時に、図２４に示すように、低級結晶性シリコン薄膜７Ａの表面を酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化シリコン／窒化シリコン積層膜又は酸化シリコン／窒化シリコン／酸化シリコン積層膜等の絶縁性保護膜２３５で被覆し、この状態でフラッシュランプアニールを行うと、そのように被覆された場合には目的とする多結晶性シリコン薄膜７が確実に形成される。しかし、被覆されない場合は、溶融したシリコンが飛散したり、表面張力によりシリコン粒が残存し、多結晶性シリコン薄膜が形成されないことがある。尚、この時、プラズマＣＶＤ等によるアモルファスシリコン薄膜は多結晶性シリコン薄膜が形成されやすく、減圧ＣＶＤや触媒ＣＶＤ等による微結晶含有アモルファスシリコン薄膜、アモルファスシリコン含有微結晶シリコン薄膜等の結晶核（シード）が存在する場合に大粒径多結晶性又は単結晶性シリコン薄膜が形成されやすい。
【０２２１】
ここで、本発明のフラッシュランプアニールで形成した多結晶性シリコン薄膜のホール効果キャリア移動度を評価し、更にＳＥＭによる多結晶粒径、ラマン分光特性による結晶性を評価した。
【０２２２】
＜評価サンプルＡの作製条件＞

【０２２３】
＜ホール効果の原理＞
ホール効果というのは、試料に電界と磁界が互いに垂直にかけられたとき、それらの電界と磁界双方に垂直な方向にキャリアが動くことによって起電力が発生することを言う。この効果を用いた測定法がホール測定であり、試料中のキャリアの種類、密度（正孔又は電子の密度）、移動度が非常に簡単に評価できる。
【０２２４】
＜ホール効果測定＞
測定器 ：Ｂｉｏ−Ｒａｄ ＨＬ５５００ Ｈａｌｌ Ｓｙｓｔｅｍ
評価条件：Ｉ−ｍｅａｎｓ：１０μＡ ＤＣ、室温、
磁界：０．３２０Ｔｅｓｌａ、Ｔａｒｇ．Ｖ：２０ｍＶ
【０２２５】
＜測定値＞
シート抵抗Ｒｓ＝６１９Ω／ｃｍ²、抵抗率Ｒ＝０．０１２４Ω−ｃｍ
電子不純物濃度Ｎ＝７．６８×１０¹⁸ａｔｏｍｓ／ｃｃ
ホール効果電子移動度μｅ＝６５．７ｃｍ²／Ｖ・ｓ
【０２２６】
この結果によれば、同一条件で評価したときのＸｅＣｌエキシマレーザーアニール法による多結晶シリコン薄膜のホール効果電子移動度μｅ＝４０〜４５ｃｍ²／Ｖ・ｓに対して、本発明のフラッシュランプアニール法による多結晶性シリコン薄膜のホール効果電子移動度μｅ＝６５．７ｃｍ²／Ｖ・ｓであり、約１．５倍の高いキャリア移動度が得られた。このフラッシュランプアニール条件の最適化によって、更に大きな結晶粒径と高いキャリア移動度が可能である。
【０２２７】
また、図２５に示すＳＥＭ観察（×５０００）では、サンプルＡの多結晶性シリコンを含む粒子は数μｍと比較的大きいことが判明した。
【０２２８】
更に、図２８に示すように、ラマン散乱分光法（Ａｒレーザー（波長５１４．５３ｎｍ）、ビーム径１μｍφ、単結晶シリコンと比較：以下、同様）の顕微測定によれば、サンプルＡは単結晶シリコンに比べて遜色ない結晶性が得られているが、粒径／粒界／応力などの微妙な構造の違いが反映され、ラマンスペクトルが低波数側（アモルファスシリコン側）に若干シフトしている。
【０２２９】
＜評価サンプルＢ、Ｃの作製条件＞

【０２３０】
サンプルＢについてのＳＥＭ観察（×５０００）では、図２６に示すように、保護及び反射低減用酸化シリコン膜を被覆したため（図２４参照）、フラッシュランプアニール時の溶融したシリコンが保護及び反射低減用酸化シリコン膜とガラス基板間に閉じ込められ、任意の結晶核をシードに結晶化しているために、ほぼ５０ｎｍ厚で３〜８μｍと大粒径の多結晶性シリコン薄膜がアイランド状に形成されている。
【０２３１】
また、図２９に示すように、ラマン散乱分光法の顕微測定によれば、サンプルＢ（保護及び反射低減用酸化シリコン膜を被覆している）は、３〜８μｍと大粒径の多結晶性シリコン薄膜が形成されており、このため、単結晶シリコンに比べて遜色ない結晶性の多結晶性シリコン薄膜が得られている。
【０２３２】
また、サンプルＣについてのＳＥＭ観察では、図２７に示すように、保護及び反射低減用酸化シリコン膜がないために（図２４参照）、フラッシュランプアニール時の溶融したシリコンが一部飛散したり、又表面張力により任意の形状で固化し、数十μｍサイズのシリコン粒（塊）が形成されている。
【０２３３】
また、図３０に示すように、ラマン散乱分光法の顕微測定によれば、サンプルＣ（保護及び反射低減用酸化シリコン膜がない）は、数十μｍサイズの任意の形状のシリコン粒（塊）が形成されており、これは単結晶シリコンにほぼ近似の結晶性である。
【０２３４】
なお、上記のラマンスペクトルによるラマン散乱分光法は次のような特長を有する。

【０２３５】
そして、図２８や図２９に示したように、得られるラマンスペクトルは、非対称に広がりを持ったピークが現れているが、この形状の違いはシリコン薄膜の粒径／粒界／応力などの微妙な構造の違いを反映したものであり、電気的な特性とも密接なつながりを持っている。このような関係をもとにして、逆にｐｏｌｙ−Ｓｉ ＴＦＴに最も適した形状のＳｉ：ＴＯ−ｐｈｏｎｏｎ ｐｅａｋが得られる作製条件を見つけ出し、プロセスの最適化につなげて行くことができる。
【０２３６】
また、フラッシュランプアニールによる低級結晶性半導体薄膜の結晶化処理時に、磁場又は電場、又は磁場及び電場を印加し、この作用下でアニールを行うと、結晶粒の結晶方位を揃えることができる。
【０２３７】
例えば、磁場を印加する場合、図３１に示すように、フラッシュランプ装置と基板１を収容した真空容器２０１の周囲に永久磁石２３１又は電磁石２３２を設け、これによる磁場の作用下でフラッシュランプアニールを行う。
【０２３８】
このように、例えば低級結晶性シリコン薄膜７Ａに磁場の作用下でフラッシュランプアニールを行うと、一旦溶けたシリコン薄膜７Ａのシリコン原子の電子スピンは磁場と相互作用し、一定の方向に向き、この状態から冷却により固化する際にシリコンの結晶方位が揃う。こうして結晶化された膜は結晶方位がほぼ揃うため、粒界のもつ電子ポテンシャルバリアが低くなり、キャリア移動度が大きくなる。この際、結晶方位を一定方向に揃えることが重要であり、シリコン原子の外殻軌道の構造に応じて、得られた多結晶シリコン薄膜７の垂直方向に結晶が揃う場合もあり或いは水平方向に結晶方位が揃う場合もある。結晶粒が揃うことにより、多結晶シリコン薄膜の表面の凹凸もなくなり、薄膜の表面が平坦化されることになり、これに接して形成されるゲート絶縁膜等との間の界面状態が良好となり、キャリア移動度が改善されることになる。
【０２３９】
そして、この磁場の作用下でのフラッシュランプアニールに用いるフラッシュランプ２０３は真空容器２０１内に収容されていることから、その照射効率が良く、フラッシュランプ特有の上述した作用を十二分に発揮することができる。
【０２４０】
図３２は、上記の磁場に代えて電源２３３による電場を印加する例であるが、フラッシュランプ装置と基板１を収容した真空容器２０１の周囲に高周波電圧（または直流電圧、或いはこれらの双方）を印加する電極２３４を設け、これによる電場の作用下でフラッシュランプアニールを行う。
【０２４１】
この時に、一旦溶けた低級結晶性シリコン薄膜７Ａ中のシリコン原子の電子スピンが電場と相互作用して一定の方向に向き、この状態から冷却により固化する際に、一定の方向性をもって結晶化することになる。これは、上記した磁場の場合と同様に、一定の方向に結晶粒が揃い、キャリア移動度が向上し、また表面の凹凸も減少する。更には、フラッシュランプ２０３の照射効率も良好である。
【０２４２】
図３３は、上記の磁場と共に電場も同時に印加する例であるが、フラッシュランプ装置と基板１を収容した真空容器２０１の周囲の永久磁石２３１（これは電磁石でもよい。）による磁場と同時に、高周波電圧（又は直流電圧、或いはこれらの双方）を印加する電極２３４による電場が同時に作用する条件でフラッシュランプアニールを行う。
【０２４３】
この時に、一旦溶けた低級結晶性シリコン薄膜７Ａのシリコン原子の電子スピンが磁場と電場の相互作用で一定の方向に向き、この状態から冷却により固化する際に、磁場と電場の相乗作用により更に十分な方向性をもって結晶化することになる。従って、一定の方向に結晶粒が更に揃い易くなり、キャリア移動度が一層向上し、また表面の凹凸も一層減少する。更には、フラッシュランプ２０３の照射効率も良好である。
【０２４４】
＜トップゲート型ＣＭＯＳＴＦＴの製造＞
次に、本実施の形態によるフラッシュランプアニールを用いたトップゲート型ＣＭＯＳＴＦＴの製造例を示す。
【０２４５】
まず、図１の（１）に示すように、ほうけい酸ガラス、アルミノけい酸ガラス、石英ガラス、結晶化ガラスなどの絶縁基板１の少なくともＴＦＴ形成領域に、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法により、保護用の窒化シリコン膜及び酸化シリコン膜の積層膜からなる下地保護膜１００を下記の条件で形成する（以下、同様）。
【０２４６】
この場合、ＴＦＴ形成のプロセス温度によってガラス材質を使い分ける。
２００〜５００℃の低温の場合：ほうけい酸、アルミノけい酸ガラス等のガラス基板（例えば５００×６００×０．５〜１．１ｍｍ厚）、ポリイミドなどの耐熱性樹脂基板を用いてもよい。
６００〜１０００℃の高温の場合：石英ガラス、結晶化ガラス等の耐熱性ガラス基板（例えば６〜１２インチφ、７００〜８００μｍ厚）を用いてもよい。保護膜用の窒化シリコン膜はガラス基板からのＮａイオンストップのために形成するが、合成石英ガラスを用いる場合は不要である。
【０２４７】
また、触媒ＣＶＤを用いる場合、図５及び図７に示したと同様の装置が使用可能であるが、触媒体の酸化劣化防止のために、水素系キャリアガスを供給して触媒体を所定温度（約１６００〜１８００℃、例えば約１７００℃）に加熱し、成膜後は触媒体を問題ない温度まで冷却して水素系キャリアガスをカットする必要がある。
【０２４８】
成膜条件としては、チャンバ内に水素系キャリアガス（水素、アルゴン＋水素、ヘリウム＋水素、ネオン＋水素等）を常時流し、流量と圧力、サセプタ温度を下記の所定の値に制御する。

【０２４９】
また、窒化シリコン膜は、次の条件で５０〜２００ｎｍ厚に形成する。
Ｈ₂をキャリアガスとし、原料ガスとしてモノシラン（ＳｉＨ₄）にアンモニア（ＮＨ₃）を適量比率で混合して形成する。
Ｈ₂流量：１００〜２００ＳＣＣＭ、ＳｉＨ₄流量：１〜２ＳＣＣＭ、ＮＨ₃流量：３〜５ＳＣＣＭ
【０２５０】
また、酸化シリコン膜は、次の条件で５０〜２００ｎｍ厚に形成する。
Ｈ₂をキャリアガス、原料ガスとしてモノシラン（ＳｉＨ₄）にＨｅ希釈Ｏ₂を適量比率で混合して形成する。
Ｈ₂流量：１００〜２００ＳＣＣＭ、ＳｉＨ₄流量：１〜２ＳＣＣＭ、Ｈｅ希釈Ｏ₂流量：０．１〜１ＳＣＣＭ
【０２５１】
なお、ＲＦプラズマＣＶＤで成膜する場合の条件は次の通りである。
酸化シリコン膜は、ＳｉＨ₄流量：５〜１０ＳＣＣＭ、Ｎ₂Ｏ流量：１０００ＳＣＣＭ、ガス圧：５０〜７０Ｐａ、ＲＦパワー：１０００Ｗ、基板温度：３５０℃で形成する。
【０２５２】
また、窒化シリコン膜は、ＳｉＨ₄流量：５０〜１００ＳＣＣＭ、ＮＨ₃流量：２００〜２５０ＳＣＣＭ、Ｎ₂流量：７００〜１０００ＳＣＣＭ、ガス圧：５０〜７０Ｐａ、ＲＦパワー：１３００Ｗ、基板温度：２５０℃で形成する。
【０２５３】
次いで、図１の（２）に示すように、触媒ＣＶＤ又はプラズマＣＶＤによって、例えば周期表IV族元素、例えば錫を１０¹⁷〜１０²²ａｔｏｍｓ／ｃｃ、好ましくは１０¹⁸〜１０²⁰ａｔｏｍｓ／ｃｃドープした（これはＣＶＤ時又は成膜後のイオン注入によってドープしてよい。）低級結晶性シリコン薄膜７Ａを５０ｎｍ厚に形成する。但し、この錫のドーピングは必ずしも必要ではない（以下、同様）。そして、連続して保護及び反射低減用の酸化シリコン膜を１０〜３０ｎｍ厚に形成する。
【０２５４】
この場合、図５及び図６に示した装置を用い、上記の触媒ＣＶＤにより下記の条件で低級結晶性半導体薄膜としての例えば錫ドープの低級結晶性シリコン薄膜を気相成長させる。
【０２５５】
触媒ＣＶＤによるアモルファスシリコン含有微結晶シリコンの成膜：
Ｈ₂をキャリアガス、原料ガスとしてモノシラン（ＳｉＨ₄）、水素化錫（ＳｎＨ₄）を適量比率で混合して形成する。Ｈ₂流量：１５０ＳＣＣＭ、ＳｉＨ₄流量：１５ＳＣＣＭ、ＳｎＨ₄流量：１５ＳＣＣＭ。この時、原料ガスのシラン系ガス（シラン又はジシラン又はトリシラン等）に、ｎ型のリン又はひ素又はアンチモン等を適量混入したり、又はｐ型のボロン等を適量混入することにより、任意のｎ又はｐ型不純物キャリア濃度の錫含有シリコン薄膜を形成してもよい。
ｎ型化の場合：ＰＨ₃（ホスフィン）、ＡｓＨ₃（アルシン）、ＳｂＨ₃（スチビン）
ｐ型化の場合：Ｂ₂Ｈ₆（ジボラン）
【０２５６】
なお、上記の各膜を同一のチャンバで形成する場合は、水素系キャリアガスを常時供給し、触媒体を所定温度に加熱してスタンバイをしておき、次のように処理してよい。
【０２５７】
モノシランにアンモニアを適当比率で混合して所定膜厚の窒化シリコン膜を形成し、前の原料ガス等を十分に排出した後、連続してモノシランとＨｅ希釈Ｏ₂を適当比率で混合して所定膜厚の酸化シリコン膜を形成し、前の原料ガス等を十分に排出した後に、連続してモノシランとＳｎＨ₄を適量比率で混合して所定膜厚の錫含有アモルファスシリコン含有微結晶シリコン膜を形成し、前の原料ガス等を十分に排出した後、連続してモノシランとＨｅ希釈Ｏ₂を適当比率で混合して所定膜厚の酸化シリコン膜を形成する。成膜後は原料ガスをカットし、触媒体を問題ない温度に冷却して水素系キャリアガスをカットする。この時、絶縁膜形成時の原料ガスは傾斜減少又は傾斜増加させ、傾斜接合の絶縁膜としてもよい。
【０２５８】
或いは、それぞれ独立したチャンバで形成する場合は、各チャンバ内に水素系キャリアガスを常時供給し、触媒体を所定温度に加熱してスタンバイしておき、次のように処理してよい。Ａチャンバに移し、モノシランにアンモニアを適量比率で混合して所定膜厚の窒化シリコン膜を形成する。次にＢチャンバに移し、モノシランにＨｅ希釈Ｏ₂を適量比率で混合して酸化シリコン膜を形成する。次にＣチャンバに移し、モノシランとＳｎＨ₄を適量比率で混合して錫含有のアモルファスシリコン含有微結晶シリコン膜を形成する。次にＢチャンバに移し、モノシランにＨｅ希釈Ｏ₂を適量比率で混合して酸化シリコン膜を形成する。成膜後は原料ガスをカットし、触媒体を問題ない温度まで冷却して水素系キャリアガスをカットする。この時に、それぞれのチャンバ内に水素系キャリアガスとそれぞれの原料ガスを常時供給して、スタンバイの状態にしておいてもよい。
【０２５９】
ＲＦプラズマＣＶＤで低級結晶性シリコン薄膜を成膜する条件は、ＳｉＨ₄：１００ＳＣＣＭ、Ｈ₂：１００ＳＣＣＭ、ガス圧：１．３３×１０⁴Ｐａ、ＲＦパワー：１００Ｗ、基板温度：３５０℃である。
【０２６０】
次いで、図１の（３）に示すように、大気圧窒素ガス中で、例えばキセノンフラッシュランプ（又はパルスドキセノンランプとも呼ぶ。）の１回又は数回の繰り返しフラッシュ照射２２１により、アモルファスシリコン含有微結晶シリコン薄膜７Ａを溶融状態とし、徐冷却により大粒径で高結晶化率の多結晶性シリコン薄膜７を５０ｎｍ厚に形成する。そして、基板のサイズに応じて、例えばステップ＆リピートで高精度に基板を移動させて、所定の基板内をフラッシュ照射する。
【０２６１】
このフラッシュランプアニールは、上述した図７〜図１３のいずれの装置を用いて行ってよく、そのアニール条件は例えば次の通りである。

【０２６２】
なお、このフラッシュランプアニール時に、低級結晶性シリコン薄膜の表面に保護用の酸化シリコン膜又は窒化シリコン膜又は酸窒化シリコン膜又は酸化シリコン／窒化シリコン積層膜等が存在していると、アニール時に溶融したシリコンが飛散したり、表面張力によるシリコン結晶粒（塊）化がなく、良好に多結晶性シリコン薄膜を得ることができる。又、必要に応じて熱線低減又は熱線遮断フィルタを用いて、結晶性向上と基板ダメージ低減を図ってもよいが、この時は照射エネルギーを高める必要がある。
【０２６３】
又、基板温度上昇の低減と結晶化促進のために、低級結晶性シリコン薄膜をアイランド化した後、又は保護用酸化シリコン膜で被覆された低級結晶性シリコン薄膜をアイランド化した後に、フラッシュランプアニールしても、良好な多結晶性シリコン薄膜を得ることができる。
【０２６４】
また、適当な条件でこのフラッシュランプアニールを後述のゲートチャンネル／ソース／ドレイン領域形成後に行うと、結晶化促進と同時にゲートチャンネル／ソース／ドレイン領域に注入されたｎ型又はｐ型キャリア不純物（燐、ひ素、ボロン等）が活性化されるので、生産性が良い場合がある。
【０２６５】
そして次に、多結晶性シリコン薄膜７をソース、チャンネル及びドレイン領域とするＭＯＳＴＦＴの作製を行なう。
【０２６６】
即ち、高温プロセスの場合、図２の（４）に示すように、汎用フォトリソグラフィ及びエッチング技術により保護及び反射低減用酸化シリコン膜を除去し、更に多結晶性シリコン薄膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチャンネル領域の不純物濃度制御によるしきい値（Ｖ_th）の最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト９でマスクし、イオン注入又はイオンドーピングによりｐ型不純物イオン（例えばボロンイオン）１０を例えば５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定し、多結晶シリコン薄膜７の導電型をｐ型化した多結晶性シリコン薄膜１１とする。
【０２６７】
次いで、図２の（５）に示すように、ｐＭＯＳＴＦＴ用のチャンネル領域の不純物濃度制御によるしきい値（Ｖ_th）の最適化のために、今度はｎＭＯＳＴＦＴ部をフォトレジスト１２でマスクし、イオン注入又はイオンドーピングによってｎ型不純物イオン（例えば燐イオン）１３を例えば１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度に設定し、多結晶性シリコン薄膜７の導電型をｎ型化した多結晶性シリコン薄膜１４とする。
【０２６８】
次いで、図３の（６）に示すように、触媒ＣＶＤ等によりゲート絶縁膜の酸化シリコン膜（５０ｎｍ厚）８を形成した後、ゲート電極材料としてのリンドープド多結晶シリコン膜１５を例えば２〜２０ＳＣＣＭのＰＨ₃及び２０ＳＣＣＭのＳｉＨ₄の供給下での上記と同様の触媒ＣＶＤ法によって厚さ例えば４００ｎｍ厚に堆積させる。
【０２６９】
次いで、図３の（７）に示すように、フォトレジスト１６を所定パターンに形成し、これをマスクにしてリンドープド多結晶シリコン膜１５をゲート電極形状にパターニングし、更に、フォトレジスト１６の除去後に図３の（８）に示すように、例えば触媒ＣＶＤ等により酸化シリコン膜１７を２０ｎｍ厚に形成する。
【０２７０】
次いで、図３の（９）に示すように、ｐＭＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオン注入又はイオンドーピングによりｎ型不純物である例えば燐イオン１９を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ⁺型ソース領域２０及びドレイン領域２１をそれぞれ形成する。
【０２７１】
次いで、図４の（１０）に示すように、ｎＭＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオン注入又はイオンドーピングによりｐ型不純物である例えばボロンイオン２３を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴのｐ⁺型ソース領域２４及びドレイン領域２５をそれぞれ形成する。この後に、Ｎ₂中、約９００℃で５分間程度のアニールにより、各領域にドーピングされた不純物イオンを活性化させ、各々を設定された不純物キャリア濃度に設定する。
【０２７２】
こうしてゲート、ソース及びドレインを形成するが、これらは上記したプロセス以外の方法で形成することが可能である。
【０２７３】
即ち、低温プロセスの場合、図１の（２）の工程後に、多結晶性シリコン薄膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域にアイランド化する。これは、汎用フォトリソグラフィ及びエッチング技術により、保護及び反射低減用酸化シリコン膜はフッ酸系エッチング液で除去し、アモルファスシリコン含有微結晶シリコン薄膜はＣＦ₄、ＳＦ₆等のプラズマエッチングで選択的に除去し、有機溶剤等でフォトレジストを剥離洗浄する。次のフラッシュランプアニール時のフラッシュ照射による急激な温度上昇でのシリコン溶融と冷却時のストレスで、形成されるべき多結晶性シリコン薄膜にひび割れが発生しやすいので、基板温度上昇を低減するためにもアイランド化は重要なポイントである。このランプアニール前のアイランド化は、熱放散を少なくしてシリコン溶融帯の冷却を遅らせて結晶成長を促進する狙いと、不要なシリコン溶融帯での基板温度上昇を低減するものである。
【０２７４】
そして、上述と同様にして低級結晶性シリコン薄膜７Ａに対してフラッシュランプアニールを行った後、保護及び反射低減用酸化シリコン膜を除去し、上述と同様にフォトレジストマスクでｐＭＯＳＴＦＴ領域にイオン注入又はイオンドーピング法によりｎ型不純物、例えば燐イオンを１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴ領域にｐ型不純物、例えばボロンイオンを５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定し、各チャンネル領域の不純物濃度を制御し、Ｖ_thを最適化する。
【０２７５】
そして、次に、汎用フォトリソグラフィ技術により、フォトレジストマスクで各ソース／ドレイン領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又はイオンドーピング法によりｎ型不純物、例えばひ素、燐イオンを１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイオンドーピング法によりｐ型不純物、例えばボロンイオンを１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定する。
【０２７６】
しかる後、多結晶性シリコン薄膜中のｎ型又はｐ型不純物の活性化のために結晶化処理よりも低い照射エネルギーのフラッシュランプアニール又はハロゲンランプ等の赤外線ランプのＲＴＡ（Rapid Thermal Anneal）により、例えば約１０００℃、３０秒程度の熱処理でゲートチャンネル領域、ソース及びドレイン領域の不純物イオン活性化を行う。しかる後（或いは不純物活性化処理前に）、ゲート絶縁膜として酸化シリコン膜を形成するが、必要に応じて連続して窒化シリコン膜と酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法により、水素系キャリアガスとモノシランにＨｅ希釈Ｏ₂を適量比率で混合して酸化シリコン膜８を４０〜５０ｎｍ厚に形成し、必要に応じて水素系キャリアガスとモノシランにＮＨ₃を適量比率で混合して窒化シリコン膜を１０〜２０ｎｍ厚に形成し、更に前記の条件で酸化シリコン膜を４０〜５０ｎｍ厚に形成する。
【０２７７】
次いで、高温プロセスでは、図４の（１１）に示すように、全面に上記したと同様の触媒ＣＶＤ法によって、水素系キャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣＭのヘリウムガス希釈のＯ₂、１５〜２０ＳＣＣＭのモノシラン供給下で酸化シリコン膜２６を例えば５０ｎｍ厚に、更に、１〜２０ＳＣＣＭのＰＨ₃、１〜２ＳＣＣＭのヘリウム希釈のＯ₂、１５〜２０ＳＣＣＭのＳｉＨ₄供給下でフォスフィンシリケートガラス（ＰＳＧ）膜２８を例えば４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭのＮＨ₃、１５〜２０ＳＣＣＭのモノシラン供給下で窒化シリコン膜２７を例えば２００ｎｍ厚に積層する。
【０２７８】
次いで、図４の（１２）に示すように、上記の絶縁膜の所定位置にコンタクト窓開けを行う。即ち、汎用フォトリソグラフィ及びエッチング技術によりｎＭＯＳＴＦＴ及びｐＭＯＳＴＦＴのゲート、ソース、ドレイン電極窓開けをフォトレジストパターンで形成し、ＣＦ₄、ＳＦ₆等でパッシベーション用窒化シリコン膜をプラズマエッチングし、酸化シリコン膜及びＰＳＧ膜をフッ酸系エッチング液でエッチングし、有機溶剤等でフォトレジストを洗浄除去して、ｎＭＯＳＴＦＴ及びｐＭＯＳＴＦＴのゲート、ソース、ドレイン領域を露出形成する。
【０２７９】
次いで、各コンタクトホールを含む全面に１％Ｓｉ入りアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、ｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴのそれぞれのソース又はドレイン電極２９（Ｓ又はＤ）とゲート取出し電極又は配線３０（Ｇ）を形成し、トップゲート型の各ＭＯＳＴＦＴを形成する。この後に、フォーミングガス中で４００℃、１ｈの水素化処理及びシンター処理をする。尚、触媒ＣＶＤ法により、アルミニウム化合物ガス（例えばＡｌＣｌ₃）を供給し、アルミニウムを形成してもよい。
【０２８０】
なお、上記のゲート電極の形成に代えて、全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜（１００〜５００ｎｍ厚）を形成し、汎用フォトリソグラフィ及びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭＯＳＴＦＴのゲート電極を形成してよい。
【０２８１】
なお、シリコン合金溶融液の液相成長法とフラッシュランプアニールをトップゲート型多結晶性シリコンＣＭＯＳＴＦＴの製法例について説明すると、まず、上記の下地保護膜の形成後に、下記のいずれかの方法で錫含有又は非含有のアモルファスシリコン含有微結晶シリコン層を（析出）成長させた（以下は錫含有の例とする）後、その上の錫等の低融点金属膜を除去する。
シリコンを含む錫等の低融点金属溶融液を塗布し、冷却させる。
シリコンを含む錫等の低融点金属溶融液に浸漬し、引き上げて冷却させる。
シリコンを含む錫等の低融点金属膜を加熱溶融し、冷却させる。
シリコン膜の上に錫等の低融点金属膜を形成し、加熱溶融及び冷却させる。
錫等の低融点金属膜の上にシリコン膜を形成し、加熱溶融及び冷却させる。
【０２８２】
次いで、錫含有又は非含有のアモルファスシリコン含有微結晶シリコン層をアイランド化して、ｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割し、イオン注入又はイオンドーピング法によりチャンネル領域の不純物濃度を制御してＶ_thを最適化する（条件は、上述したものに準ずる）。しかる後に、イオン注入又はイオンドーピング法によりｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部のソース、ドレインを形成する（条件は、上述したものに準ずる）。
【０２８３】
次いで、フラッシュランプアニールで結晶化促進とイオン活性化を行なう（条件は、上述したものに準ずる）。連続して触媒ＣＶＤによりゲート絶縁膜の酸化シリコン膜を形成するが、必要に応じて連続して窒化シリコン膜及び酸化シリコン膜を形成する（成膜条件は、上述したものに準ずる）。これ以降のプロセスは、上述したものと同様である。また、この液相成長法を用いる方法は、後述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ等についても、同様に適用されてよい。
【０２８４】
スパッタ法による低級結晶性シリコン薄膜のフラッシュランプアニールを用いたトップゲート型多結晶性シリコンＣＭＯＳＴＦＴの製法例について説明すると、まず、上記の下地保護膜をスパッタリングで形成する。即ち、絶縁性基板の全面に、窒化シリコンターゲットをアルゴンガス圧０．１３３〜１．３３Ｐａの真空中でスパッタリングして、窒化シリコン膜（５０〜２００ｎｍ厚）を形成し、この窒化シリコン膜の全面に、酸化シリコンターゲットをアルゴンガス圧０．１３３〜１．３３Ｐａの真空中でスパッタリングして、酸化シリコン膜（１００〜２００ｎｍ厚）を形成する。
【０２８５】
次に、錫を０．１〜１ａｔ％含有する或いは非含有のシリコンターゲットを、アルゴンガス圧０．１３３〜１．３３Ｐａの真空中でスパッタリングして、絶縁性基板の少なくともＴＦＴ形成領域に５０ｎｍ厚の例えば錫含有又は錫非含有のアモルファスシリコン膜を形成する。
【０２８６】
次に、このアモルファスシリコン膜の全面に、酸化シリコンターゲットを、アルゴンガス圧０．１３３〜１．３３Ｐａの真空中でスパッタリングして、酸化シリコン膜を１０〜３０ｎｍ厚に形成する。
【０２８７】
なお、共通のシリコンターゲットで、アルゴンガス＋窒素ガス（５〜１０モル％）のスパッタリングで窒化シリコン膜を、アルゴンガス＋酸素ガス（５〜１０モル％）のスパッタリングで酸化シリコン膜を、アルゴンガスのスパッタリングでアモルファスシリコン膜を、さらにアルゴンガス＋酸素ガス（５〜１０モル％）のスパッタリングで酸化シリコン膜を連続積層形成してもよい。
【０２８８】
次いで、形成した錫含有又は非含有のアモルファスシリコン薄膜をアイランド化し、ｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割する（条件は気相成長法の場合に準ずる）。しかる後、イオン注入又はイオンドーピングによりゲートチャンネル、ソース、ドレイン領域を形成する（条件は気相成長法の場合に準ずる）。
【０２８９】
次いで、錫含有又は非含有のアモルファスシリコン薄膜をフラッシュランプアニールする。このフラッシュランプアニールにより、多結晶シリコン薄膜化し、同時にイオン注入又はイオンドーピングしたｎ型又はｐ型不純物を活性化して、ゲートチャンネル、ソース、ドレイン領域の最適なキャリア不純物濃度を形成する（フラッシュランプアニール処理条件は上述したものに準ずる）。尚、上記と同様に、結晶化のフラッシュランプアニールと、イオン活性化のフラッシュランプアニール又はＲＴＡ処理に分けて処理してもよいことは言うまでもない。
【０２９０】
次いで、ゲート絶縁膜として酸化シリコン膜を形成するが、必要に応じて連続して窒化シリコン膜及び酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法等により、酸化シリコン膜を４０〜５０ｎｍ厚、窒化シリコン膜を１０〜２０ｎｍ厚、酸化シリコン膜を４０〜５０ｎｍ厚に連続形成する（成膜条件は上述したものに準ずる）。
【０２９１】
以降のプロセスは、上述したものと同様である。また、このスパッタリング膜を用いる方法は、後述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ等についても、同様に適用されてよい。
【０２９２】
そして、上記の低級結晶性シリコン薄膜の形成とフラッシュランプアニールを必要回数繰り返すことにより、高結晶性、高純度の単結晶性シリコンに近い大粒径多結晶シリコン厚膜を形成できるので、ＣＣＤエリア／リニアセンサ、バイポーラＬＳＩ、太陽電池等の厚膜が必要なデバイスに好適となる。つまり、１回目のフラッシュランプアニールにより、例えば２００〜３００ｎｍ厚の大粒径多結晶シリコン薄膜を形成する。そして、その上に低級結晶性シリコン薄膜（２００〜３００ｎｍ厚）を積層する。そして、２回目のフラッシュランプアニールにより、下地膜をシードとして例えば２００〜３００ｎｍ厚の大粒径多結晶性シリコン薄膜を積層形成して、約４００〜６００ｎｍの大粒径多結晶性シリコン薄膜を形成する。こうした工程を必要回数繰り返すことにより、μｍ単位膜厚の大粒径多結晶性シリコン厚膜を形成できる。なお、この厚膜も本発明の「多結晶性シリコン薄膜」の概念に含まれる。
【０２９３】
このような積層の場合、下地の大粒径多結晶性シリコン薄膜が次のフラッシュランプアニール時の結晶核（シード）となり、より大きな粒径の多結晶性シリコン薄膜が次々と積層していくので、厚膜の表面に近くなる程、高結晶性、高純度の単結晶シリコンに近い大粒径多結晶性シリコン厚膜を形成できる。従って、ＭＯＳＬＳＩのみならず一般に、厚膜の表面を能動及び受動素子領域とするＣＣＤエリア／リニアセンサ、バイポーラＬＳＩ、太陽電池等の厚膜が必要なデバイスに好適となる。
【０２９４】
〔Ｉ〕なお、上記したようにアイランド化後にフラッシュランプアニールを行う場合、次の（１）〜（４）の処理のいずれかを行うのがよい。
（１）低温プロセス（Ａ）では、酸化シリコン（以下、ＳｉＯ₂）／窒化シリコン（以下、ＳｉＮ_x）積層膜付きアモルファスシリコン膜をパターニングしてアイランド化する。フラッシュランプアニールで多結晶シリコン化した後に、ＳｉＮ_x膜のみを剥離し、ＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x膜を積層し、ゲート絶縁膜のＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂積層膜を形成する。ここで低温プロセスとは、基板に、ほうけい酸ガラス、アルミノけい酸ガラス等の低歪点ガラスやポリイミド等の耐熱性樹脂を使用することを意味する（以下、同様）。また、窒化シリコン膜は、プラズマＣＶＤ等の低温成膜で形成されるので、完全なＳｉ₃Ｎ₄ではなく、ＳｉＮ_xと表示する（以下、同様）。
【０２９５】
（２）低温プロセス（Ｂ）では、ＳｉＯ₂（又はＳｉＮ_x）膜付きアモルファスシリコン膜をパターニングしてアイランド化する。フラッシュランプアニールで多結晶シリコン化した後に、ＳｉＯ₂（又はＳｉＮ_x）膜を剥離し、ゲート絶縁膜のＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂積層膜を形成する。
【０２９６】
（３）低温プロセス（Ｃ）では、アモルファスシリコン膜をパターニングしてアイランド化した後に、フラッシュランプアニールし、しかる後にゲート絶縁膜のＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂積層膜を形成する。
【０２９７】
（４）高温プロセス（Ａ）では、アモルファスシリコン膜をパターニングしてアイランド化した後、フラッシュランプアニールし、しかる後に高温（１０００℃、３０分）の熱酸化作用で多結晶性シリコン膜の表面を酸化させてゲート絶縁膜を形成する。ここで高温プロセスとは、石英ガラスや結晶化ガラス等の耐熱性ガラスやセラミックス等を使用することを意味する（以下、同様）。
【０２９８】
〔II〕また、アイランド化前のフラッシュランプアニールの場合は、次の（１）〜（４）の処理のいずれかを行うのがよい。
（１）低温プロセス（Ｄ）では、ＳｉＯ₂／ＳｉＮ_x積層膜付きアモルファスシリコン膜をフラッシュランプアニール後にパターニングしてアイランド化する。その後に、ＳｉＮ_x膜のみを剥離し、ＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x膜を積層し、ゲート絶縁膜のＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂積層膜を形成する。
【０２９９】
（２）低温プロセス（Ｅ）では、ＳｉＯ₂（又はＳｉＮ_x）膜付きアモルファスシリコン膜をフラッシュランプアニールした後に、パターニングしてアイランド化する。その後に、ＳｉＯ₂（又はＳｉＮ_x）膜を剥離し、ＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂膜を積層し、それぞれをゲート絶縁膜とする。
【０３００】
（３）低温プロセス（Ｆ）では、アモルファスシリコン膜をフラッシュランプアニールした後に、パターニングしてアイランド化する。その後に、ＳｉＯ₂又はＳｉＯ₂／ＳｉＮ_x／ＳｉＯ₂膜を積層して、それぞれをゲート絶縁膜とする。
【０３０１】
（４）高温プロセス（Ｂ）では、アモルファスシリコン膜をフラッシュランプアニールした後に、パターニングしてアイランド化し、高温（１０００℃、３０分）の熱酸化作用で多結晶性シリコン膜を熱酸化させてゲート絶縁膜を形成する。
【０３０２】
上記の〔Ｉ〕、〔II〕ともに、低温プロセス用ＳｉＯ₂は触媒ＣＶＤ、プラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ、低温高圧アニール（３０ＭＰａ以下の高圧容器中で常温以上、基板の歪点以下の温度で水蒸気を使っていわゆる亜臨界水反応又は超臨界水反応により熱酸化する。）等で形成し、ＳｉＮ_xは触媒ＣＶＤ、プラズマＣＶＤ等で形成する。高温プロセスは、上記のように高温熱酸化で多結晶性シリコン薄膜を熱酸化させて良質のＳｉＯ₂膜及び多結晶性シリコン薄膜を形成する。従って、多結晶性シリコン膜厚は厚めに形成しておく必要がある。尚、要求される特性に応じて、低温プロセス及び高温プロセス共に、フラッシュランプアニール時の低級結晶性シリコン薄膜上の反射低減及び保護用絶縁膜（ＳｉＯ₂、ＳｉＮ_x、ＳｉＯＮなど）をフラッシュランプアニールでの結晶化後に、そのままゲート絶縁膜として使用してもよい。
【０３０３】
上述したように、本実施の形態によれば、下記（ａ）〜（ｊ）の優れた作用効果を得ることができる。
【０３０４】
（ａ）任意のμｓｅｃ〜ｍｓｅｃの短時間での１回又は数回繰り返しのフラッシュ照射を行えるフラッシュランプアニールにより、高い照射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄膜に与え、これを溶融又は半溶融又は非溶融状態に加熱し、冷却することにより、大粒径の高キャリア移動度、高品質の多結晶性シリコン薄膜等の多結晶性又は単結晶性半導体薄膜が得られ、生産性が大幅に向上し、大幅なコストダウンが可能となる。
【０３０５】
（ｂ）フラッシュランプアニールは、任意の本数のランプとそのフラッシュ式放電機構を組み合わせることにより、例えば▲１▼１０００ｍｍ×１０００ｍｍの大面積を一括して、１回又は必要回数繰り返してフラッシュ照射する、▲２▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ照射光をガルバノメータスキャナで走査させ、必要に応じてオーバーラップスキャニングでフラッシュ照射する、▲３▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ照射光の照射位置を固定し、基板をステップ＆リピートで移動させて必要に応じてオーバーラップスキャニングしてフラッシュ照射する、というように、基板又はフラッシュ照射光を任意の方向と速度で移動させて、加熱溶融及び冷却速度をコントロールし、任意の大面積の低級結晶性シリコン薄膜等を極めて短時間に結晶化できるので、極めて生産性が高く、大幅なコストダウンが実現する。
【０３０６】
（ｃ）フラッシュ照射光を線状、長方形又は正方形状又は円形状に集光整形して照射することにより、照射強度、つまり溶融効率及びスループット向上と、結晶化された膜質の均一性向上によるキャリア移動度のバラツキ低減が図れる。
【０３０７】
（ｄ）フラッシュランプアニールにより結晶化させた多結晶性シリコン等の膜上に低級結晶性シリコン等の膜を積層し、再度このフラッシュランプアニールで結晶化する方法を繰り返すことにより、μｍ単位の厚みで大粒径での高キャリア移動度、高品質の多結晶性シリコン膜等を積層形成できる。これにより、ＭＯＳＬＳＩのみならず、高性能、高品質のバイポーラＬＳＩ、ＣＭＯＳセンサ、ＣＣＤエリア／リニアセンサ、太陽電池等も形成できる。
【０３０８】
（ｅ）低級結晶性半導体薄膜の膜厚、ガラス等の基板耐熱温度、希望の結晶粒径（キャリア移動度）に応じて、フラッシュランプアニールの波長調整（封入ガス気体の変更、熱線低減又は遮断フィルタ採用、放電条件の変更など）、照射強度、照射時間等のコントロールが容易であるので、高キャリア移動度、高品質の多結晶性シリコン膜等が再現性良く高生産性で得られる。
【０３０９】
（ｆ）キセノンランプ、キセノン−水銀ランプ、クリプトンランプ、クリプトン−水銀ランプ、キセノン−クリプトンランプ、キセノン−クリプトン−水銀ランプ、メタルハライドランプ等のフラッシュランプアニールのランプは、ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール装置のエキシマレーザー発振器に比べてはるかに安価であり、長寿命でメンテナンスが簡単であるので、生産性向上とランニングコスト低減により大幅なコストダウンが可能である。
【０３１０】
（ｇ）主にフラッシュランプと放電回路で構成されるフラッシュランプアニール装置は、エキシマレーザーアニール装置に比べて簡単な構造の装置であるため、安価でコストダウンが可能である。
【０３１１】
（ｈ）ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール処理はｎｓｅｃオーダーのパルス発振型レーザーを用いるので、その出力の安定性に課題があり、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＭＯＳＴＦＴごとの素子特性のばらつきが見られる。そこで、４００℃程度の温度を付与しつつエキシマレーザーパルスを例えば５回、３０回などの多数回照射する方法が採られているが、それでも、照射ばらつきによる結晶化半導体膜及びＴＦＴ素子特性のばらつき、スループット低下での生産性低下によるコストアップがある。これに対してフラッシュランプアニールでは、上記（ｂ）のように例えば１０００ｍｍ×１０００ｍｍの大面積をμｓｅｃ〜ｍｓｅｃオーダーのパルスで一括フラッシュ照射できるので、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＭＯＳＴＦＴごとの素子特性のばらつきが少なく、高いスループットでの高生産性によるコストダウンが可能である。
【０３１２】
（ｉ）特に、熱線低減又は遮断フィルタを用いた強い紫外線光のフラッシュランプアニールでは低温（２００〜４００℃）で適用できるので、安価であって大型化が容易な低歪点ガラスや耐熱性樹脂基板を採用でき、軽量化とコストダウンを図れる。
【０３１３】
（ｊ）トップゲート型のみならず、ボトムゲート型、デュアルゲート型及びバックゲート型ＭＯＳＴＦＴでも、高いキャリア移動度の多結晶性半導体膜又は単結晶性半導体膜等が得られるために、この高性能の半導体膜を使用した高速、高電流密度の半導体装置、電気光学装置、更には高効率の太陽電池等の製法が可能となる。例えば、シリコン半導体装置、シリコン半導体集積回路装置、フィールドエミッションディスプレイ（ＦＥＤ）装置、シリコン−ゲルマニウム半導体装置、シリコン−ゲルマニウム半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ素半導体集積回路装置、III−Ｖ及びII−VI族化合物半導体装置、III−Ｖ族及びII−VI族化合物半導体集積回路装置、多結晶性又は単結晶性ダイヤモンド半導体装置、多結晶性又は単結晶性ダイヤモンド半導体集積回路装置、液晶表示装置、エレクトロルミネセンス（有機／無機）表示装置、発光ポリマー表示装置、発光ダイオード表示装置、光センサー装置、ＣＣＤエリア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池装置等である。
【０３１４】
第２の実施の形態
＜ＬＣＤの製造例１＞
本実施の形態は、高温プロセスによる多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液晶表示装置）に本発明を適用したものであり、以下その製造例を示す。
【０３１５】
まず、図３４の（１）に示すように、画素部及び周辺回路部において、石英ガラス、結晶化ガラスなどの耐熱性絶縁基板６１（歪点約８００〜１１００℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した触媒ＣＶＤ法等によって、下地保護膜１００（ここでは図示省略：以下、同様）を形成後に、この上に上記の触媒ＣＶＤ等により低級結晶性シリコン薄膜６７Ａを形成する。更に、必要に応じて保護及び反射低減用酸化シリコン膜（１０〜３０ｎｍ厚）を形成する（ここでは図示省略）。
【０３１６】
次いで、図３４の（２）に示すように、低級結晶性シリコン薄膜６７Ａに上述のフラッシュランプアニールを施し、例えば５０ｎｍ厚の多結晶性シリコン薄膜６７を形成する。
【０３１７】
次いで、図３４の（３）に示すように、保護及び反射低減用酸化シリコン膜を除去した後に、汎用フォトリソグラフィ及びエッチング技術により多結晶性シリコン薄膜６７をパターニング（アイランド化）し、トランジスタ、ダイオード等の能動素子、抵抗、容量、インダクタンス等の受動素子の活性層を形成する。尚、以降のプロセスは、ＴＦＴ作製について述べるが、他の素子の作製も同様であることは言うまでもない。
【０３１８】
次いで、多結晶性シリコン薄膜６７の各チャンネル領域の不純物濃度制御によるＶ_thの最適化のために前記と同様のボロン又は燐等の所定の不純物をイオン注入又はイオンドーピングした後、図３４の（４）に示すように、例えば上記と同様の触媒ＣＶＤ法等によって多結晶性シリコン薄膜６７の表面に厚さ例えば５０ｎｍ厚のゲート絶縁膜用の酸化シリコン膜６８を形成する。触媒ＣＶＤ法等でゲート絶縁膜用の酸化シリコン膜６８を形成する場合、基板温度及び触媒体温度は上記したものと同様であるが、酸素ガス流量は１〜２ＳＣＣＭ、モノシランガス流量は１５〜２０ＳＣＣＭ、水素系キャリアガスは１５０ＳＣＣＭとしてよい。
【０３１９】
次いで、図３５の（５）に示すように、ゲート電極及びゲートライン材料として、例えばＭｏ−Ｔａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に堆積させるか、或いは、リンドープド多結晶シリコン膜を例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２０ＳＣＣＭのＰＨ₃及び２０ＳＣＣＭのモノシランガスの供給下での上記と同様の触媒ＣＶＤ法等によって厚さ例えば４００ｎｍ厚に堆積させる。そして、汎用フォトリソグラフィ及びエッチング技術により、ゲート電極材料層をゲート電極７５及びゲートラインの形状にパターニングする。なお、リンドープド多結晶シリコン膜の場合は、フォトレジストマスクの除去後に、例えば９００℃で６０分間、Ｏ₂中での酸化処理でリンドープド多結晶シリコン膜７５の表面に酸化シリコン膜を形成する。
【０３２０】
次いで、図３５の（６）に示すように、ｐＭＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオン注入又はイオンドーピング法によりｎ型不純物である例えばヒ素（又は燐）イオン７９を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ⁺型ソース領域８０及びドレイン領域８１をそれぞれ形成する。
【０３２１】
次いで、図３５の（７）に示すように、ｎＭＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオン注入又はイオンドーピング法によりｐ型不純物である例えばボロンイオン８３を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴのｐ⁺型ソース領域８４及びドレイン領域８５をそれぞれ形成する。その後に、Ｎ₂中、約９００℃で５分間程度のアニールにより、各領域にドーピングされた不純物イオンを活性化させ、各々設定された不純物キャリア濃度に設定する。尚、スイッチング特性向上のために表示領域のｎＭＯＳＴＦＴ部にｎ^-型のＬＤＤ（Lightly Doped Drain）部を形成してもよい。
【０３２２】
次いで、図３５の（８）に示すように、全面に上記したと同様の触媒ＣＶＤ法等によって、水素系キャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣＭのＨｅ希釈Ｏ₂、１５〜２０ＳＣＣＭのＳｉＨ₄供給下で酸化シリコン膜を例えば５０ｎｍ厚に、更に、１〜２０ＳＣＣＭのＰＨ₃、１〜２ＳＣＣＭのＨｅ希釈Ｏ₂、１５〜２０ＳＣＣＭのＳｉＨ₄供給下でフォスフィンシリケートガラス（ＰＳＧ）膜を例えば６００ｎｍ厚に形成し、５０〜６０ＳＣＣＭのＮＨ₃、１５〜２０ＳＣＣＭのＳｉＨ₄供給下で窒化シリコン膜を例えば２００ｎｍ厚に積層し、これらの絶縁膜の積層によって層間絶縁膜８６を形成する。なお、このような層間絶縁膜は、上記とは別の通常の方法で形成してもよい。
【０３２３】
次いで、図３６の（９）に示すように、上記の絶縁膜８６の所定位置にコンタクト窓開けを行い、各コンタクトホールを含む全面にアルミニウムなどの電極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積し、これをパターニングして、画素部のｎＭＯＳＴＦＴのソース電極８７及びデータライン、周辺回路部のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴのソース電極８８、９０とドレイン電極８９、９１及び配線をそれぞれ形成する。尚、この時に、触媒ＣＶＤ法によりアルミニウムを形成してもよい。
【０３２４】
次いで、表面上に酸化シリコン膜等の層間絶縁膜９２をＣＶＤ法等で形成した後、フォーミングガス中で４００℃、３０分の水素化及びシンター処理する。そして、図３６の（１０）に示すように、画素部のｎＭＯＳＴＦＴのドレイン領域において層間絶縁膜９２及び８６にコンタクトホールを開け、例えばＩＴＯ（Indium Tin Oxide：インジウム酸化物にスズをドープした透明電極材料）を真空蒸着法等で全面に堆積させ、パターニングして画素部のｎＭＯＳＴＦＴのドレイン領域８１に接続された透明画素電極９３を形成する。その後に、熱処理（フォーミングガス中で２００〜２５０℃、１時間）により、コンタクト抵抗の低減化とＩＴＯ透明度の向上を図る。
【０３２５】
こうしてアクティブマトリクス基板を作製し、透過型のＬＣＤを作製することができる。この透過型ＬＣＤは、図３６の（１１）に示すように、透明画素電極９３上に配向膜９４、液晶９５、配向膜９６、透明電極９７、対向基板９８が積層された構造からなっている。
【０３２６】
なお、上記した工程は、反射型のＬＣＤの製造にも同様に適用可能である。図４１（Ａ）には、この反射型のＬＣＤの一例が示されているが、図中の１０１は粗面化された絶縁膜９２上に被着されたアルミニウム等の反射膜であり、ＭＯＳＴＦＴのドレインと接続されている。
【０３２７】
このＬＣＤの液晶セルを面面組立で作製する場合（２インチサイズ以上の中／大型液晶パネルに適している。）、まずＴＦＴ基板６１と、全面ベタのＩＴＯ（Indium Tin Oxide）電極９７を設けた対向基板９８の素子形成面に、ポリイミド配向膜９４、９６を形成する。このポリイミド配向膜はロールコート、スピンコート等により５０〜１００ｎｍ厚に形成し、１８０℃／２ｈで硬化キュアする。
【０３２８】
次いで、ＴＦＴ基板６１と対向基板９８をラビング、又は光配向処理する。ラビングバフ材にはコットンやレーヨン等があるが、バフかす（ゴミ）やリタデーション等の面からはコットンの方が安定している。光配向は非接触の線型偏光紫外線照射による液晶分子の配向技術である。なお、配向には、ラビング以外にも、偏光又は非偏光を斜め入射させることによって高分子配向膜を形成することができる（このような高分子化合物は、例えばアゾベンゼンを有するポリメチルメタクリレート系高分子等がある）。
【０３２９】
次いで、洗浄後に、ＴＦＴ基板６１側にはコモン剤塗布、対向基板９８側にはシール剤塗布する。ラビングバフかす除去のために、水、又はＩＰＡ（イソプロピルアルコール）洗浄する。コモン剤は導電性フィラーを含有したアクリル、又はエポキシアクリレート、又はエポキシ系接着剤であってよく、シール剤はアクリル、又はエポキシアクリレート、又はエポキシ系接着剤であってよい。加熱硬化、紫外線照射硬化、紫外線照射硬化＋加熱硬化のいずれも使用できるが、重ね合せの精度と作業性からは紫外線照射硬化＋加熱硬化タイプが良い。
【０３３０】
次いで、対向基板９８側に所定のギャップを得るためのスペーサを散布し、ＴＦＴ基板６１と所定の位置で重ね合せる。対向基板９８側のアライメントマークとＴＦＴ基板６１側のアライメントマークとを精度よく合わせた後に、紫外線照射してシール剤を仮硬化させ、その後に一括して加熱硬化する。
【０３３１】
次いで、スクライブブレークして、ＴＦＴ基板６１と対向基板９８を重ね合せた単個の液晶パネルを作成する。
【０３３２】
次いで、液晶９５を両基板６１−９８間のギャップ内に注入し、注入口を紫外線接着剤で封止後に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例えばネマティック液晶を用いる高速応答のＴＮ（ツイストネマティック）モードが一般的である。
【０３３３】
次いで、加熱急冷処理して、液晶９５を配向させる。
【０３３４】
次いで、ＴＦＴ基板６１のパネル電極取り出し部にフレキシブル配線を異方性導電膜の熱圧着で接続し、更に対向基板９８に偏光板を貼合わせる。
【０３３５】
また、液晶パネルの面単組立の場合（２インチサイズ以下の小型液晶パネルに適している。）、上記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面に、ポリイミド配向膜９４、９６を形成し、両基板をラビング、又は非接触の線型偏光紫外線光の配向処理する。
【０３３６】
次いで、ＴＦＴ基板６１と対向基板９８をダイシング又はスクライブブレークで単個に分割し、水又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗布、対向基板９８にはスペーサ含有のシール剤塗布し、両基板を重ね合せる。これ以降のプロセスは上記に準ずる。
【０３３７】
上記したＬＣＤにおいて、対向基板９８はＣＦ（カラーフィルタ）基板であって、カラーフィルタ層（図示せず）をＩＴＯ電極９７下に設けたものである。対向基板９８側からの入射光は例えば反射膜９３で効率良く反射されて対向基板９８側から出射してよい。
【０３３８】
他方、ＴＦＴ基板６１として、ＴＦＴ基板６１にカラーフィルタを設けたオンチップカラーフィルタ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向基板９８にはＩＴＯ電極がベタ付け（又はブラックマスク付きのＩＴＯ電極がベタ付け）される。
【０３３９】
透過型ＬＣＤの場合、次のようにしてオンチップカラーフィルタ（ＯＣＣＦ）構造とオンチップブラック（ＯＣＢ）構造を作製することができる。
【０３４０】
即ち、図３６の（１２）に示すように、フォスフィンシリケートガラス／酸化シリコンの絶縁膜８６のドレイン部も窓開けしてドレイン電極用のアルミニウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグメント毎に顔料分散したフォトレジスト９９を所定厚さ（１〜１．５μｍ）で形成した後、汎用フォトリソグラフィ技術で所定位置（各画素部）のみを残すパターニングで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９（Ｂ）を形成する（オンチップカラーフィルタ構造）。この際、ドレイン部の窓開けも行う。なお、不透明なセラミック基板や低透過率のガラス及び耐熱性樹脂基板は使用できない。
【０３４１】
次いで、表示用ＭＯＳＴＦＴのドレインに連通するコンタクトホールに、カラーフィルタ層上にかけてブラックマスク層となる遮光層１００’を金属のパターニングで形成する。例えば、スパッタ法により、モリブデンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯＳＴＦＴを覆って遮光する所定の形状にパターニングする（オンチップブラック構造）。
【０３４２】
次いで、透明樹脂の平坦化膜９２を形成し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透明電極９３を遮光層１００’に接続するように形成する。
【０３４３】
このように、表示アレイ部上に、カラーフィルタ９９やブラックマスク１００’を作り込むことにより、液晶表示パネルの開口率を改善し、またバックライトも含めたディスプレイモジュールの低消費電力化が実現する。
【０３４４】
図３７は、上述のトップゲート型ＭＯＳＴＦＴを組み込んで駆動回路一体型に構成したアクティブマトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示すものである。このアクティブマトリクスＬＣＤは、主基板６１（これはアクティブマトリクス基板を構成する。）と対向基板９８とをスペーサ（図示せず）を介して貼り合わせたフラットパネル構造からなり、両基板６１−９８間に液晶（ここでは図示せず）が封入されている。主基板６１の表面には、マトリクス状に配列した画素電極９３と、この画素電極を駆動するスイッチング素子とからなる表示部、及びこの表示部に接続される周辺駆動回路部とが設けられている。
【０３４５】
表示部のスイッチング素子は、上記したｎＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回路部にも、回路要素として、上記したトップゲート型ＭＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ又はこれらの混在が形成されている。なお、一方の周辺駆動回路部はデータ信号を供給して各画素のＭＯＳＴＦＴを水平ライン毎に駆動する水平駆動回路であり、また他方の周辺駆動回路部は各画素のＭＯＳＴＦＴのゲートを走査ライン毎に駆動する垂直駆動回路であり、通常は表示部の両辺にそれぞれ設けられる。これらの駆動回路は、点順次アナログ方式、線順次デジタル方式のいずれも構成できる。
【０３４６】
図３８に示すように、直交するゲートバスラインとデータバスラインの交差部に上記のＭＯＳＴＦＴが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ_LC）に画像情報を書き込み、次の情報がくるまで電荷を保持する。この場合、ＭＯＳＴＦＴのチャンネル抵抗だけで保持させるには十分ではないので、それを補うため液晶容量と並列に蓄積容量（補助容量）（Ｃ_S）を付加し、リーク電流による液晶電圧の低下を補ってよい。こうしたＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に使用するＭＯＳＴＦＴの特性と周辺駆動回路に使用するＭＯＳＴＦＴの特性とでは要求性能が異なり、特に画素部のＭＯＳＴＦＴではオフ電流の制御、オン電流の確保が重要な問題となる。このため、表示部には、後述の如きＬＤＤ構造のＭＯＳＴＦＴを設けることによって、ゲート−ドレイン間に電界がかかりにくい構造としてチャンネル領域にかかる実効的な電界を低減させ、オフ電流を低減し、特性の変化も小さくできる。しかし、プロセス的には複雑になり、素子サイズも大きくなり、かつオン電流が低下するなどの問題も発生するため、それぞれの使用目的に合わせた最適設計が必要である。
【０３４７】
なお、使用可能な液晶としては、ＴＮ液晶（アクティブマトリクス駆動のＴＮモード用に用いられるネマチック液晶）をはじめ、ＳＴＮ（スーパーツイステッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、ＡＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型液晶）等の各種モード用の液晶を採用してよい。
【０３４８】
＜ＬＣＤの製造例２＞
次に、本実施の形態による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液晶表示装置）の製造例を示す（この製造例は後述する有機ＥＬやＦＥＤの表示部等にも同様に適用可能である）。
【０３４９】
この製造例では、上述の製造例１において、基板６１としてアルミノケイ酸ガラス、ホウケイ酸ガラス等の低歪点ガラスやポリイミド等の耐熱性樹脂を使用し、図３４の（１）及び（２）の工程を同様に行う。即ち、基板６１上に触媒ＣＶＤとフラッシュランプアニールにより錫含有（又は非含有）の多結晶性シリコン薄膜６７を形成してこれをアイランド化し、表示領域のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部及びｐＭＯＳＴＦＴ部を形成する。この場合、同時に、ダイオード、コンデンサ、インダクタンス、抵抗等の領域を形成する。上記と同様に、以降のプロセスの説明はＭＯＳＴＦＴについてのものであるが、他の素子のプロセスも同様に処理できることは言うまでもない。
【０３５０】
次いで、図３９の（１）に示すように、各ＭＯＳＴＦＴゲートチャンネル領域のキャリア不純物濃度を制御してＶ_thを最適化するために、表示領域のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部をフォトレジスト８２でカバーし、周辺駆動回路領域のｐＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法により例えば燐、ひ素等のｎ型不純物７９を１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度に設定し、更に図３９の（２）に示すように、周辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８２でカバーし、表示領域のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法により例えばボロン等のｐ型不純物８３を５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度を設定する。
【０３５１】
次いで、図３９の（３）に示すように、スイッチング特性向上の目的で表示領域のｎＭＯＳＴＦＴ部にｎ^-型のＬＤＤ（Lightly Doped Drain）部を形成するために、汎用フォトリソグラフィ技術により、表示領域のｎＭＯＳＴＦＴのゲート部と周辺駆動領域のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴ全部をフォトレジスト８２で覆い、露出した表示領域のｎＭＯＳＴＦＴのソース／ドレイン領域に、イオン注入又はイオンドーピング法により例えば燐等のｎ型不純物７９を１×１０¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０¹⁸ａｔｏｍｓ／ｃｃのドナー濃度に設定して、ｎ^-型のＬＤＤ部を形成する。
【０３５２】
次いで、図４０の（４）に示すように、表示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォトレジスト８２でカバーして露出したソース、ドレイン領域に、イオン注入又はイオンドーピング法により例えばボロン等のｐ型不純物８３を１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定してｐ⁺型のソース部８４、ドレイン部８５を形成する。
【０３５３】
次いで、図４０の（５）に示すように、周辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及びＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲート部をフォトレジスト８２でカバーし、露出した表示領域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイン領域に、イオン注入又はイオンドーピング法により例えば燐、ひ素等のｎ型不純物７９を１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でイオンドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ⁺型のソース部８０、ドレイン部８１を形成する。
【０３５４】
次いで、図４０の（６）に示すように、プラズマＣＶＤ、減圧ＣＶＤ、触媒ＣＶＤ法等により、ゲート絶縁膜６８として、酸化シリコン膜（４０〜５０ｎｍ厚）、窒化シリコン膜（１０〜２０ｎｍ厚）、酸化シリコン膜（４０〜５０ｎｍ厚）の積層膜を形成する。そして、ハロゲンランプ等でのＲＴＡ処理を例えば、約１０００℃、１０〜２０秒行い、添加したｎ又はｐ型不純物を活性化することにより、設定した各々のキャリア不純物濃度を得る。
【０３５５】
この後に、全面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、全ＭＯＳＴＦＴのゲート電極７５及びゲートラインを形成する。更にこの後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリコン膜（１００〜２００ｎｍ厚）、フォスフィンシリケートガラス膜（ＰＳＧ）膜（２００〜３００ｎｍ厚）の積層膜からなる絶縁膜８６を形成する。
【０３５６】
次いで、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＭＯＳＴＦＴ部のソース／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソース部の窓開けを行う。窒化シリコン膜はＣＦ₄のプラズマエッチング、酸化シリコン膜及びフォスフィンシリケートガラス膜はフッ酸系エッチング液でエッチング処理する。
【０３５７】
次いで、図４０の（７）に示すように、全面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＭＯＳＴＦＴのソース、ドレイン電極８８、８９、９０、９１を形成すると同時に、表示用ｎＭＯＳＴＦＴのソース電極８７及びデータラインを形成する。
【０３５８】
次いで、図示は省略したが、プラズマＣＶＤ、減圧ＣＶＤ、触媒ＣＶＤ法等により、酸化シリコン膜（１００〜２００ｎｍ厚）、フォスフィンシリケートガラス膜（ＰＳＧ膜；２００〜３００ｎｍ厚）、窒化シリコン膜（１００〜３００ｎｍ厚）を全面に形成し、フォーミングガス中で約４００℃、１時間の水素化及びシンター処理を行う。その後に、表示用ｎＭＯＳＴＦＴのドレイン部コンタクト用窓開けを行う。
【０３５９】
上記において、プラズマＣＶＤ法でパッシベーション用水素多含有窒化シリコン膜（５００〜６００ｎｍ厚）を積層形成する場合、窒素又はフォーミングガス中の４２０℃、約３０分の水素化処理により、パッシベーション用窒化シリコン膜中の水素拡散による界面特性の改善、多結晶性シリコン薄膜の未結合終端での結晶性改善などによるキャリア移動度の向上を図ることができる。なお、窒化シリコン膜は水素を閉じ込めるので、水素化処理の効果を高めるには、本実施の形態のように多結晶性シリコン薄膜を窒化シリコン膜で挟む構造、つまりガラス基板／Ｎａイオン阻止及び保護用窒化シリコン膜＋酸化シリコン膜／多結晶性シリコン薄膜／ゲート絶縁膜（酸化シリコン膜等）／ゲート電極／酸化シリコン膜及びパッシベーション用窒化シリコン膜とするのが好ましい（これは他の例でも同様）。このときに、この水素化処理により、同時に１％Ｓｉ入りアルミニウム合金膜とソース／ドレイン領域のシリコンのシンター処理を行い、オーミックコンタクトを得る。
【０３６０】
なお、ＬＣＤが透過型の場合は、画素開口部の酸化シリコン膜、フォスフィンシリケートガラス膜及び窒化シリコン膜は除去し、また反射型の場合は、画素開口部等の酸化シリコン膜、フォスフィンシリケートガラス膜及び窒化シリコン膜は除去する必要はない（これは上述又は後述のＬＣＤにおいても同様である）。
【０３６１】
透過型の場合、図３６の（１０）と同様に、全面に、スピンコート等で２〜３μｍ厚のアクリル系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ＭＯＳＴＦＴのドレイン側の透明樹脂窓開けを形成した後、全面に１３０〜１５０ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、表示用ｎＭＯＳＴＦＴのドレイン部とコンタクトしたＩＴＯ透明電極を形成する。更に熱処理（フォーミングガス中で２００〜２５０℃、１時間）により、コンタクト抵抗の低減化とＩＴＯ透明度向上を図る。
【０３６２】
反射型の場合は、全面に、スピンコート等で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、少なくとも画素部に凹凸形状パターンを形成し、リフローさせて凹凸反射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのドレイン部の感光性樹脂窓開けを形成する。しかる後、全面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、画素部以外のアルミニウム膜を除去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した凹凸形状のアルミニウム反射部を形成する。その後に、フォーミングガス中で３００℃、１時間シンター処理する。
【０３６３】
なお、上記において、ＭＯＳＴＦＴのソース、ドレインを形成した後に、フラッシュランプアニールすれば、低級結晶性シリコン薄膜の膜温度を局部的に上昇させ、結晶化が促進され、高移動度及び高品質の多結晶性シリコン薄膜が形成される。同時に、ゲートチャンネル／ソース／ドレイン領域に注入された燐、ひ素、ボロンイオン等が活性化されるので、生産性が良い場合がある。
【０３６４】
＜ボトムゲート型又はデュアルゲート型ＭＯＳＴＦＴ＞
ＭＯＳＴＦＴを組み込んだ例えばＬＣＤにおいて、上述のトップゲート型に代えて、ボトムゲート型、デュアルゲート型のＭＯＳＴＦＴからなる透過型ＬＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様である）。
【０３６５】
図４１（Ｂ）に示すように、表示部及び周辺部にはボトムゲート型のＭＯＳＴＦＴが設けられ、或いは図４１（Ｃ）に示すように、表示部及び周辺部にはデュアルゲート型のＭＯＳＴＦＴがそれぞれ設けられている。これらのボトムゲート型、デュアルゲート型ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には上下のゲート部によって駆動能力が向上し、高速スイッチング及び大電流駆動の大型パネル等に適し、また上下のゲート部のいずれかを選択的に用いて場合に応じてトップゲート型又はボトムゲート型として動作させることもできる。
【０３６６】
図４１（Ｂ）のボトムゲート型ＭＯＳＴＦＴにおいて、図中の１０２は耐熱性のＭｏ又はＭｏ−Ｔａ合金等のゲート電極であり、１０３は窒化シリコン膜及び１０４は酸化シリコン膜であってボトムゲート絶縁膜を形成し、このゲート絶縁膜上にはトップゲート型ＭＯＳＴＦＴと同様の多結晶性シリコン薄膜６７を用いたチャンネル領域等が形成されている。また、図４１（Ｃ）のデュアルゲート型ＭＯＳＴＦＴにおいて、ボトムゲート部はボトムゲート型ＭＯＳＴＦＴと同様であるが、トップゲート部は、ゲート絶縁膜１０６を酸化シリコン膜、又は酸化シリコン／窒化シリコン積層膜又は酸化シリコン／窒化シリコン／酸化シリコン積層膜で形成し、この上にトップゲート電極７５を設けている。
【０３６７】
＜ボトムゲート型ＭＯＳＴＦＴの製造＞
まず、ガラス基板６１上の全面に、耐熱性のＭｏ又はＭｏ−Ｔａ合金のスパッタ膜を３００〜４００ｎｍ厚に形成し、これを汎用フォトリソグラフィ及びエッチング技術により２０〜４５度のテーパーエッチングし、少なくともＴＦＴ形成領域に、ボトムゲート電極１０２を形成すると同時に、ゲートラインを形成する。ガラス材質の使い分けは上述したトップゲート型に準ずる。
【０３６８】
次いで、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法により、ゲート絶縁膜及び保護膜用の窒化シリコン膜１０３及び酸化シリコン膜１０４と、錫含有又は非含有のアモルファスシリコン含有微結晶シリコン薄膜６７Ａとを形成する。この膜は上述したと同様に更にフラッシュランプアニールを行って錫含有又は非含有の多結晶性シリコン薄膜６７を形成する。これらの気相成膜条件は上述したトップゲート型に準ずる。なお、ボトムゲート絶縁膜及び保護膜用の窒化シリコン膜はガラス基板からのＮａイオンストッパ作用を期待して設けるものであるが、合成石英ガラスの場合は不要である。尚、上述と同様に、光反射低減及び保護用膜（酸化シリコン膜など）を低級結晶性シリコン薄膜６７Ａ上に形成してフラッシュランプアニールしてもよい。更に、ＭＯＳＴＦＴ領域等をアイランド化した後にフラッシュランプアニールしてもよい。
【０３６９】
そして次に、上述したと同様に、汎用フォトリソグラフィ及びエッチング技術によりｐＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、一方の領域のみを図示：以下、同様）、各チャンネル領域のキャリア不純物濃度を制御してＶ_thを最適化するために、イオン注入又はイオンドーピング法によりｎ型又はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦＴのソース、ドレイン領域を形成するためにイオン注入又はイオンドーピング法によりｎ型又はｐ型不純物を適当量混入させる。この後に、それぞれの不純物活性化のためにＲＴＡ等によりアニールする。
【０３７０】
これ以降のプロセスは、上述したものに準ずる。
【０３７１】
＜デュアルゲート型ＭＯＳＴＦＴの製造＞
上記のボトムゲート型と同様に、ボトムゲート電極１０２、ボトムゲートライン、ボトムゲート絶縁膜１０３及び１０４、錫含有又は非含有の多結晶性シリコン薄膜６７をそれぞれ形成する。但し、ボトムゲート絶縁膜及び保護膜用の窒化シリコン膜１０３はガラス基板からのＮａイオンストッパ作用を期待して設けるものであるが、合成石英ガラスの場合は不要である。尚、上述と同様に、光反射低減及び保護用膜（酸化シリコン膜など）を低級結晶性シリコン薄膜６７Ａ上に形成してフラッシュランプアニールしてもよい。更に、ＭＯＳＴＦＴ領域等をアイランド化した後にフラッシュランプアニールしてもよい。
【０３７２】
そして次に、上述したと同様に、汎用フォトリソグラフィ及びエッチング技術によりｐＭＯＳＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャンネル領域のキャリア不純物濃度を制御してＶ_thを最適化するために、イオン注入又はイオンドーピング法によりｎ型又はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦＴのソース、ドレイン領域を形成するためにイオン注入又はイオンドーピング法によりｎ型又はｐ型不純物を適当量混入させる。この後に、それぞれの不純物活性化のためにＲＴＡ等によりアニールする。
【０３７３】
次いで、トップゲート絶縁膜１０６用の酸化シリコン膜又は酸化シリコン／窒化シリコン積層膜又は酸化シリコン／窒化シリコン／酸化シリコン積層膜を成膜する。気相成長条件は上述したトップゲート型に準ずる。
【０３７４】
この後に、全面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォトリグラフィ及びエッチング技術により、全ＭＯＳＴＦＴのトップゲート電極７５及びトップゲートラインを形成する。この後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリコン膜（１００〜２００ｎｍ厚）、フォスフィンシリケートガラス（ＰＳＧ）膜（２００〜３００ｎｍ厚）、窒化シリコン膜（１００〜２００ｎｍ厚）からなる多層絶縁膜８６を形成する。次に、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＭＯＳＴＦＴのソース、ドレイン電極部、さらに表示部ｎＭＯＳＴＦＴのソース電極部の窓開けを行う。
【０３７５】
次いで、全面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォトリソグラフィ及びエッチング技術により、周辺駆動回路の全ＭＯＳＴＦＴのソース及びドレインの各アルミニウム電極８７、８８及び表示部ｎＭＯＳＴＦＴのアルミニウム電極８９、ソースライン及び配線等を形成する。その後に、フォーミングガス中で約４００℃、１時間、水素化及びシンター処理する。その後、上述と同様に、全面に絶縁膜を形成した後に、表示部のｎＭＯＳＴＦＴのドレイン電極部とつながったＩＴＯ膜等の透明画素電極を形成する。
【０３７６】
上述したように、本実施の形態によれば、上述の第１の実施の形態と同様に、触媒ＣＶＤ又はプラズマＣＶＤ等の気相成長法とフラッシュランプアニールにより、ＬＣＤの表示部及び周辺駆動回路部のＭＯＳＴＦＴのゲートチャンネル、ソース及びドレイン領域となる、高キャリア移動度でＶ_th調整が容易であり、低抵抗での高速動作が可能な多結晶性シリコン薄膜を形成することができる。この多結晶性シリコン薄膜によるトップゲート、ボトムゲート又はデュアルゲート型ＭＯＳＴＦＴを用いた液晶表示装置は、高いスイッチング特性と低リーク電流のＬＤＤ構造を有する表示部と、高性能の駆動回路、映像信号処理回路、メモリー回路等の周辺回路とを一体化した構成が可能となり、高画質、高精細、狭額縁、高効率、安価な液晶パネルの実現が可能である。
【０３７７】
そして、低温（３００〜４００℃）で形成できるので、安価で、大型化が容易な低歪点ガラスや耐熱性樹脂基板を採用でき、コストダウンが可能となる。しかも、アレイ部上にカラーフィルタやブラックマスクを作り込むことにより、液晶表示パネルの開口率、輝度等を改善し、カラーフィルタ基板を不要とし、生産性改善等によるコストダウンが実現する。
【０３７８】
＜ＬＣＤの製造例３＞
図４２〜図４４は、アクティブマトリクスＬＣＤの他の製造例を示すものである。
【０３７９】
まず、図４２の（１）に示すように、ほうけい酸ガラス、アルミノけい酸ガラス、石英ガラス、透明性結晶化ガラスなどの絶縁基板６１の一主面において、少なくともＴＦＴ形成領域に、フォトレジストを所定パターンに形成し、これをマスクとして例えばＣＦ₄プラズマのＦ⁺イオンを照射し、リアクティブイオンエッチング（ＲＩＥ）などの汎用フォトリソグラフィ及びエッチング技術によって基板６１に段差２２３付きの凹部を適当な形状及び寸法で複数個形成する。
【０３８０】
段差２２３は、後述の単結晶性シリコンのグラフォエピタキシャル成長時のシードとなるものであって、深さｄ０．０１〜０．０３μｍ、幅ｗ１〜５μｍ、長さ（紙面垂直方向）５〜１０μｍであってよく、底辺と側面のなす角（底角）は直角とする。なお、基板１の表面には、ガラス基板からのＮａイオンなどの拡散防止のため、窒化シリコン膜（５０〜２００ｎｍ厚）と酸化シリコン膜（３００〜４００ｎｍ厚）を予め連続形成しておき、この酸化シリコン膜内に適当な形状及び寸法の段差付き凹部を複数個形成してもよい。
【０３８１】
次いで、図４２の（２）に示すように、フォトレジストの除去後に、絶縁基板６１の一主面において、触媒ＣＶＤ又はプラズマＣＶＤ等によって、段差２２３を含む全面に錫等のIV族元素含有又は非含有の低級結晶性シリコン薄膜６７Ａを例えば５０ｎｍ厚に形成させる。
【０３８２】
次いで、図４２の（３）に示すように、低級結晶性シリコン薄膜６７Ａに対し、フラッシュランプアニールによるフラッシュ照射２２１を行い、このアニールでの溶融と徐冷却時に、段差２２３の底辺の角をシードにグラフォエピタキシャル成長させて単結晶性シリコン薄膜６７を凹部のみならず、そのラテラル（横）方向の周辺部上にも形成することができる。この時に、前記と同様に、低級結晶性シリコン薄膜上に反射低減及び保護用絶縁膜を被覆し、更にアイランド化させたものをフラッシュランプアニールしてもよい。なお、このフラッシュランプアニールと低級結晶性半導体薄膜の成膜を繰り返すことにより積層して、μｍ単位の単結晶性半導体厚膜を形成してもよい（以下、同様）。
【０３８３】
このようにして単結晶性シリコン薄膜６７は例えば（１００）面が基板上にグラフォエピタキシャル成長する。この場合、段差２２３は、フラッシュランプアニールの高エネルギーによってグラフォエピタキシャル成長と称されるエピタキシャル成長のシードとなってこれを促進し、より結晶性の高い単結晶性シリコン薄膜６７（約５０ｎｍ厚）が得られる。これについては、図４３に示すように、非晶質基板（ガラス）６１に上記の段差２２３の如き垂直な壁を作り、この上にエピタキシー層を形成すると、図４３（ａ）のようなランダムな面方位であったものが図４３（ｂ）のように（１００）面が段差２２３の面に沿って結晶成長する。また、上記段差の形状を図４４（ａ）〜（ｆ）のように種々に変えることによって、成長層の結晶方位を制御することができる。ＭＯＳトランジスタを作成する場合は、（１００）面が最も多く採用されている。要するに、段差２２３の断面形状は、底辺角部の角度（底角）が直角をはじめ、上端から下端にかけて内向き又は外向きに傾斜していてもよく、結晶成長が生じ易い特定方向の面を有していればよい。段差２２３の底角は通常は直角又は９０°以下が望ましく、その底面の角部は僅かな曲率を有しているのがよい。
【０３８４】
こうして、フラッシュランプアニール時のグラフォエピタキシャル成長によって基板６１上に単結晶性シリコン薄膜６７を形成した後、単結晶性シリコン薄膜６７（約５０ｎｍ厚）を活性層とする例えばトップゲート型ＭＯＳＴＦＴの作製を上述したと同様に行う。
【０３８５】
なお、基板６１として、ポリイミド等の耐熱性樹脂基板を用い、これに対し少なくともＴＦＴ形成領域に所定形状及び寸法の段差２２３付きの凹部を形成し、上記と同様に処理してもよい。例えば、１００μｍ厚のポリイミド基板に、例えば高さ０．０３〜０．０５μｍ、幅５μｍ、長さ１０μｍの所定寸法／形状の凸部を有する金型をスタンピングして、ほぼ金型と同じ寸法／形の凹部を形成する。又は、補強材としてのステンレス等の金属板に、コーティング、スクリーン印刷等の方法によりポリイミド等の耐熱性樹脂膜（５〜１０μｍ厚）を形成し、この膜に例えば高さ０．０３〜０．０５μｍ、幅５μｍ、長さ１０μｍの所定寸法／形状の凸部を有する金型をスタンピングして、少なくともＴＦＴ形成領域にほぼ金型と同じ寸法／形状の段差を有する凹部を形成する。これ以降は、上記したと同様の工程で単結晶性シリコン薄膜の形成、ＭＯＳＴＦＴの形成等を行う。
【０３８６】
以上に説明したように、本例によれば、所定形状／寸法の段差２２３を有する凹部を基板６１に設け、これをシードとしてフラッシュランプアニールによってグラフォエピタキシャル成長させることにより、高いキャリア移動度の単結晶性シリコン薄膜６７が得られるので、高性能ドライバ内蔵のＬＣＤの製造が可能となる。
【０３８７】
＜ＬＣＤの製造例４＞
図４５は、アクティブマトリクスＬＣＤの更に他の製造例を示すものである。
【０３８８】
まず、図４５の（１）に示すように、絶縁基板６１の一主面において、少なくともＴＦＴ形成領域に、単結晶シリコンと格子整合の良好な結晶性サファイア薄膜（厚さ１０〜２００ｎｍ）２２４を形成する。この結晶性サファイア薄膜２２４は、高密度プラズマＣＶＤ法や、触媒ＣＶＤ法等により、トリメチルアルミニウムガスなどを酸化性ガス（酸素、水分、オゾン等）で酸化し、結晶化させて作成する。絶縁基板６１として石英ガラス等の高耐熱性ガラス基板、ほうけい酸ガラス、アルミノけい酸ガラス等の低歪点ガラス基板、ポリイミド等の耐熱性樹脂基板などが使用可能である。
【０３８９】
次いで、図４５の（２）に示すように、触媒ＣＶＤ法、プラズマＣＶＤ法等によって、結晶性サファイア薄膜２２４上に低級結晶性シリコン薄膜６７Ａを例えば５０ｎｍ厚に形成する。
【０３９０】
次いで、図４５の（３）に示すように、低級結晶性シリコン薄膜６７Ａに対し、フラッシュランプアニールのフラッシュ照射２２１を行い、溶融と徐冷却により、結晶性サファイア薄膜２２４をシードにヘテロエピタキシャル成長させて単結晶性シリコン薄膜６７を形成する。この時に、前記と同様に、低級結晶性シリコン薄膜上に反射低減及び保護用絶縁膜を被覆し、更にアイランド化させたものをフラッシュランプアニールしてもよい。即ち、結晶性サファイア薄膜２２４は単結晶シリコンと良好な格子整合を示すために、これがシードとなって、フラッシュランプアニールにより単結晶性シリコンは例えば（１００）面が基板上に効果的にヘテロエピタキシャル成長する。この場合、上述した段差２２３を形成し、これを含む面上に結晶性サファイア薄膜２２４を形成すれば、段差２２３によるグラフォエピタキシャル成長を加味したヘテロエピタキシャル成長により、より結晶性の高い単結晶性シリコン薄膜６７が得られる。尚、このフラッシュランプアニールと低級結晶性半導体薄膜の成膜を繰り返すことにより積層して、μｍ単位の単結晶性半導体厚膜を形成してもよい。
【０３９１】
こうして、フラッシュランプアニール時のヘテロエピタキシャル成長によって基板６１上に単結晶性シリコン薄膜６７を析出させた後、この単結晶性シリコン薄膜６７（約５０ｎｍ厚）を活性層とする例えばトップゲート型ＭＯＳＴＦＴの作製を上述したと同様に行う。
【０３９２】
以上に説明したように、本例によれば、基板６１上に設けた結晶性サファイア薄膜２２４をシードとしてフラッシュランプアニールによってヘテロエピタキシャル成長させることにより、高いキャリア移動度の単結晶性シリコン薄膜６７が得られるので、高性能ドライバ内蔵のＬＣＤの製造が可能となる。
【０３９３】
また、結晶性サファイア薄膜２２４などの上記物質層は、様々な原子の拡散バリアになるため、ガラス基板６１からの不純物の拡散を制御することができる。この結晶性サファイア薄膜はＮａイオンストッパ作用があるので、この膜厚が十分に厚い場合には、上記下地保護膜のうち少なくとも窒化シリコン膜は省略できる。
【０３９４】
なお、結晶性サファイア薄膜に代えて、これと同様の作用をなす、スピネル構造体、フッ化カルシウム、フッ化ストロンチウム、フッ化バリウム、リン化ボロン、酸化イットリウム及び酸化ジルコニウムからなる群より選ばれた少なくとも１種の物質層が形成されてもよい。
【０３９５】
第３の実施の形態
本実施の形態は、本発明を有機又は無機のエレクトロルミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置に適用したものである。以下にその構造例と製造例を示す。尚、ここではトップゲート型ＭＯＳＴＦＴの例であるが、上記のようにボトムゲート型又はデュアルゲート型ＭＯＳＴＦＴを適用してもよいことは言うまでもない。
【０３９６】
＜有機ＥＬ素子の構造例Ｉ＞
図４６（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、ガラス等の基板１１１上に、本発明に基づいて上述した方法で形成された高結晶化率、大粒径の錫含有又は非含有の多結晶性シリコン薄膜（又は単結晶性シリコン薄膜：以下、多結晶性シリコン薄膜を例に説明するが、単結晶性シリコン薄膜も同様である。）によって、スイッチング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネル領域１１７、ソース領域１２０及びドレイン領域１２１が形成されている。そして、ゲート絶縁膜１１８上にゲート電極１１５、ソース及びドレイン領域上にソース電極１２７及びドレイン電極１２８、１３１が形成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８を介して接続されていると共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁膜１３６を介してキャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイン電極１３１は有機ＥＬ素子の陰極１３８にまで延設されている。尚、スイッチング用ＭＯＳＴＦＴ１にＬＤＤ部を形成してスイッチング特性向上を図ってもよい。
【０３９７】
各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、この絶縁膜上には陰極を覆うように有機ＥＬ素子の例えば緑色有機発光層１３２（又は青色有機発光層１３３、更には図示しない赤色有機発光層）が形成され、この有機発光層を覆うように陽極（１層目）１３４が形成され、更に共通の陽極（２層目）１３５が全面に形成されている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、映像信号処理回路、メモリー回路等の製法は、上述した液晶表示装置に準ずる（以下、同様）。
【０３９８】
この構造の有機ＥＬ表示部は、有機ＥＬ発光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続され、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラス等の基板１１１の面に被着され、陽極（ＩＴＯ膜など）１３４、１３５がその上部に設けられており、従って、上面発光１３６となる。また、陰極がＭＯＳＴＦＴ上を覆っている場合は発光面積が大きくなり、このときには陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに入射しないのでリーク電流発生がなく、ＴＦＴ特性の悪化がない。
【０３９９】
また、各画素部周辺に図４６（Ｃ）のようにブラックマスク部（クロム、二酸化クロム等）１４０を形成すれば、光漏れ（クロストーク等）を防止し、コントラストの向上が図れる。
【０４００】
なお、画素表示部に緑色、青色、赤色の３色発光層を使用する方法、色変換層を使用する方法、白色発光層にカラーフィルターを使用する方法のいずれでも、良好なフルカラーの有機ＥＬ表示装置が実現でき、また、各色発光材料である高分子化合物のスピンコーティング法、又は金属錯体の真空加熱蒸着法においても、長寿命、高精度、高品質、高信頼性のフルカラー有機ＥＬ部を生産性良く作成できるので、コストダウンが可能となる（以下、同様）。
【０４０１】
次に、この有機ＥＬ素子の製造プロセスを説明すると、まず、図４７の（１）に示すように、上述した工程を経て多結晶性シリコン薄膜からなるソース領域１２０、チャンネル領域１１７及びドレイン領域１２１を形成した後、ゲート絶縁膜１１８を形成し、この上にＭＯＳＴＦＴ１、２のゲート電極１１５をＭｏ−Ｔａ合金等のスパッタリング成膜と汎用フォトリソグラフィ及びエッチング技術により形成し、同時にＭＯＳＴＦＴ１のゲート電極に接続されるゲートラインを形成する。そして、オーバーコート膜（酸化シリコン等）１３７を触媒ＣＶＤ等の気相成長法により（以下、同様）形成後、Ｍｏ−Ｔａ合金等のスパッタリング成膜と汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２のソース電極１２７及びアースラインを形成し、更にオーバーコート膜（酸化シリコン／窒化シリコン積層膜）１３６を形成する。ハロゲンランプ等でのＲＴＡ（Rapid Thermal Anneal）処理（例えば約１０００℃、３０秒）により、イオンドーピングしたｎ又はｐ型不純物を活性化させる。
【０４０２】
次いで、図４７の（２）に示すように、ＭＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲート部の窓開けを行った後、図４７の（３）に示すように、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％Ｓｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１のソース電極と、この電極に接続される１％Ｓｉ入りＡｌからなるソースラインを形成する。そして、オーバーコート膜（酸化シリコン／フォスフィンシリケートガラス／窒化シリコン積層膜等）１３０を形成し、ＭＯＳＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２のドレイン部と接続した発光部の陰極１３８を形成する。そして、この後に、水素化及びシンター処理する。
【０４０３】
次いで、図４７の（４）に示すように、有機発光層１３２等及び陽極１３４、１３５を形成する。
【０４０４】
なお、図４６（Ｂ）の素子において、有機発光層の代わりに公知の発光ポリマーを用いれば、アクティブマトリクス駆動の発光ポリマー表示装置（ＬＥＰＤ）として構成することができる（以下、同様）。
【０４０５】
＜有機ＥＬ素子の構造例II＞
図４８（Ａ）、（Ｂ）に示すように、この構造例IIによれば、ガラス等の基板１１１上に、上記の構造例Ｉと同様に、本発明に基づいて上述した方法で形成された高結晶化率、大粒径の錫含有又は非含有の多結晶性シリコン薄膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース領域１２０及びドレイン領域１２１が形成されている。そして、ゲート絶縁膜１１８上にゲート電極１１５、ソース及びドレイン領域上にソース電極１２７及びドレイン電極１２８、１３１が形成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８を介して接続されていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１との間に絶縁膜１３６を介してキャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機ＥＬ素子の陽極１４４にまで延設されている。尚、スイッチング用ＭＯＳＴＦＴ１にＬＤＤ部を形成してスイッチング特性向上を図ってもよい。
【０４０６】
各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、この絶縁膜上には陽極を覆うように有機ＥＬ素子の例えば緑色有機発光層１３２（又は青色有機発光層１３３、更には図示しない赤色有機発光層）が形成され、この有機発光層を覆うように陰極（１層目）１４１が形成され、更に共通の陰極（２層目）１４２が全面に形成されている。
【０４０７】
この構造の有機ＥＬ表示部は、有機ＥＬ発光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、ガラス等の基板１１１の面に被着された陽極１４４を覆うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層を覆うように陰極１４１を形成し、全面に陰極１４２を形成しており、従って、下面発光１３６となる。また、陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆っている。即ち、全面に、例えば緑色発光有機ＥＬ層を真空加熱蒸着法等により形成した後に、緑色発光有機ＥＬ部をフォトリソグラフィ及びドライエッチングで形成し、連続して同様に、青色、赤色発光有機ＥＬ部を形成し、最後に各部に陰極（電子注入層）１４１をマグネシウム：銀合金又はアルミニウム：リチウム合金により形成する。この全面に更に形成した陰極（電子注入層）１４２で密封するので、外部から有機ＥＬ層間に湿気が侵入することを特に全面被着の陰極１４２により防止して湿気に弱い有機ＥＬ層の劣化や電極の酸化を防止し、長寿命、高品質、高信頼性が可能となる（これは、図４６の構造例Ｉでも陽極で全面被覆されているため、同様である）。また、陰極１４１及び１４２により放熱効果が高まるので、発熱による有機ＥＬ薄膜の構造変化（融解又は再結晶化）が低減し、長寿命、高品質、高信頼性が可能となる。しかも、これによって、高精度、高品質のフルカラーの有機ＥＬ層を生産性良く作成できるので、コストダウンが可能となる。
【０４０８】
また、各画素部周辺に図４８（Ｃ）のようにブラックマスク部（クロム、二酸化クロム等）１４０を形成すれば、光漏れ（クロストーク等）を防止し、コントラストの向上が図れる。なお、このブラックマスク部１４０は、絶縁性膜、例えば酸化シリコン膜１４３（これはゲート絶縁膜１１８と同時に同一材料で形成してよい。）によって覆われている。
【０４０９】
次に、この有機ＥＬ素子の製造プロセスを説明すると、まず、図４９の（１）に示すように、上述した工程を経て多結晶性シリコン薄膜からなるソース領域１２０、チャンネル領域１１７及びドレイン領域１２１を形成した後、触媒ＣＶＤ等の気相成長法によりゲート絶縁膜１１８を形成し、Ｍｏ−Ｔａ合金等のスパッタリング成膜及び汎用フォトリソグラフィ及びエッチング技術によりこの上にＭＯＳＴＦＴ１、２のゲート電極１１５を形成し、同時にＭＯＳＴＦＴ１のゲート電極に接続されるゲートラインを形成する。そして、触媒ＣＶＤ等の気相成長法によりオーバーコート膜（酸化シリコン等）１３７を形成後、Ｍｏ−Ｔａ合金等のスパッタリング成膜及び汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２のドレイン電極１３１及びＶ_ddラインを形成し、更に触媒ＣＶＤ等の気相成長法によりオーバーコート膜（酸化シリコン／窒化シリコン積層膜等）１３６を形成する。なお、ハロゲンランプ等でのＲＴＡ（Rapd Thermal Anneal）処理（例えば、約１０００℃、１０〜３０秒）により、イオン注入したキャリア不純物を活性化させる。
【０４１０】
次いで、図４９の（２）に示すように、汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲート部の窓開けを行った後、図４９の（３）に示すように、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フォトリソグラフィ及びエッチング技術により、ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１のソースに接続される１％Ｓｉ入りＡｌからなるソースラインを形成する。そして、オーバーコート膜（酸化シリコン／フォスフィンシリケートガラス／窒化シリコン積層膜等）１３０を形成し、水素化及びシンター処理を行い、その後に汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２のソース部の窓開けを行い、ＩＴＯ等のスパッタリング及び汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２のソース部と接続した発光部の陽極１４４を形成する。
【０４１１】
次いで、図４９の（４）に示すように、上記のように有機発光層１３２等及び陰極１４１、１４２を形成する。
【０４１２】
なお、以下に述べる有機ＥＬの各層の構成材料や形成方法は図４８の例に適用されるが、図４６の例にも同様に適用されてよい。
【０４１３】
従来の周辺駆動回路一体型のアクティブマトリックス型有機ＥＬ表示装置では、Ｘ方向信号線とＹ方向信号線により画素が特定され、その画素においてスイッチ用ＭＯＳＴＦＴがＯＮされてその信号保持用コンデンサに画像データが保持される。これにより電流制御用ＭＯＳＴＦＴがＯＮされ、電源線より有機ＥＬ素子に画像データに応じたバイアス用の電流が流れ、これが発光する。しかしこのときに、アモルファスシリコンＭＯＳＴＦＴの場合は、Ｖ_thが変動して電流値が変わり易く、画質に変動が起きやすい。しかも、キャリア移動度が小さいため高速応答でドライブできる電流にも限界があり、またｐチャンネルの形成が困難で小規模なＣＭＯＳ回路構成さえも困難である。
【０４１４】
これに対し、本発明に基づいて上記したように、比較的大面積化が容易でかつ高信頼性であってキャリア移動度も高く、ＣＭＯＳ回路構成も可能な多結晶性シリコンＴＦＴを実現することができる。
【０４１５】
なお、上記において、緑色（Ｇ）発光有機ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成するが、これらの有機ＥＬ層は、低分子化合物の場合は真空加熱蒸着法で形成され、高分子化合物の場合はディッピングコーティング、スピンコーティング、ロールコーティングなどの塗布法やインクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列する方法が用いられる。金属錯体の場合は、昇華可能な材料を真空加熱蒸着法で形成される。
【０４１６】
有機ＥＬ層には、単層型、二層型、三層型等があるが、ここでは低分子化合物の三層型の例を示す。
単層型；陽極／バイポーラー発光層／陰極、
二層型；陽極／ホール輸送層／電子輸送性発光層／陰極、又は陽極／ホール輸送性発光層／電子輸送層／陰極、
三層型；陽極／ホール輸送層／発光層／電子輸送層／陰極、又は陽極／ホール輸送性発光層／キャリアブロック層／電子輸送性発光層／陰極
【０４１７】
緑色発光有機ＥＬ層に低分子化合物を用いる場合は、ガラス基板上の陽極（ホール注入層）である、電流駆動用ＭＯＳＴＦＴのソース部とコンタクトしたＩＴＯ透明電極上に、連続した真空加熱蒸着法により形成する。
１）ホール輸送層は、アミン系化合物（例えば、トリアリールアミン誘導体、アリールアミンオリゴマー、芳香族第三アミン等）等
２）発光層は、緑色発光材料であるトリス（８−ヒドロキシキシリノ）Ａｌ錯体（Ａｌｑ）等
３）電子輸送層は、１，３，４−オキサジアゾール誘導体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡＺ）等
４）陰極である電子注入層は、４ｅＶ以下の仕事関数を有する材料で作られるのが好ましい。
例えば、１０：１（原子比）のマグネシウム：銀合金の１０〜３０ｎｍ厚
アルミニウム：リチウム（濃度は０．５〜１％）合金の１０〜３０ｎｍ厚
ここで、銀は有機界面との接着性を増すためにマグネシウム中に１〜１０原子％添加され、リチウムは安定化のためにアルミニウム中に濃度は０．５〜１％添加される。
【０４１８】
緑色画素部を形成するには、緑色画素部をフォトレジストでマスクし、ＣＣｌ₄ガス等のプラズマエッチングにより陰極である電子注入層のアルミニウム：リチウム合金を除去し、連続して電子輸送層、発光層、ホール輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチングで除去し、緑色画素部を形成する。この時に、フォトレジストの下にはアルミニウム：リチウム合金があるので、フォトレジストがエッチングされても問題ない。又、この時に、電子輸送層、発光層、ホール輸送層の低分子系化合物層は、ホール注入層のＩＴＯ透明電極よりも大きい面積とし、後工程で全面に形成する陰極の電子注入層（マグネシウム：銀合金）と電気的ショートしないようにする。
【０４１９】
次に、青色発光有機ＥＬ層を低分子化合物で形成する場合は、ガラス基板上の陽極（ホール注入層）である電流駆動用ＴＦＴのソース部とコンタクトしたＩＴＯ透明電極上に、連続して真空加熱蒸着により形成する。
１）ホール輸送層は、アミン系化合物（例えば、トリアリールアミン誘導体、アリールアミンオリゴマー、芳香族第三アミン等）等
２）発光層は、青色発光材料であるＤＴＶＢｉのようなジスチリル誘導体等
３）電子輸送層は、１，３，４−オキサジアゾール誘導体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡＺ）等
４）陰極である電子注入層は、４ｅＶ以下の仕事関数を有する材料で作られるのが好ましい。
例えば、１０：１（原子比）のマグネシウム：銀合金の１０〜３０ｎｍ厚
アルミニウム：リチウム（濃度は０．５〜１％）合金の１０〜３０ｎｍ厚
ここで、銀は有機界面との接着性を増すためにマグネシウム中に１〜１０原子％添加され、リチウムは安定化のためにアルミニウム中に濃度は０．５〜１％添加される。
【０４２０】
青色画素部を形成するには、青色画素部をフォトレジストでマスクし、ＣＣｌ₄ガス等のプラズマエッチングで陰極である電子注入層のアルミニウム：リチウム合金を除去し、連続して電子輸送層、発光層、ホール輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチングで除去し、青色画素部を形成する。この時に、フォトレジストの下にはアルミニウム：リチウム合金があるので、フォトレジストがエッチングされても問題ない。又、この時に、電子輸送層、発光層、ホール輸送層の低分子系化合物層は、ホール注入層のＩＴＯ透明電極よりも大きい面積とし、後工程で全面に形成する陰極の電子注入層（マグネシウム：銀合金）と電気的ショートしないようにする。
【０４２１】
また、赤色発光有機ＥＬ層を低分子化合物で形成する場合は、ガラス基板上の陽極（ホール注入層）である電流駆動用ＴＦＴのソース部とコンタクトしたＩＴＯ透明電極上に、連続して真空加熱蒸着により形成する。
１）ホール輸送層は、アミン系化合物（例えば、トリアリールアミン誘導体、アリールアミンオリゴマー、芳香族第三アミン等）等
２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)₃（Ｐｈｅｎ））等
３）電子輸送層は、１，３，４−オキサジアゾール誘導体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡＺ）等
４）陰極である電子注入層は、４ｅＶ以下の仕事関数を有する材料で作られるのが好ましい。
例えば、１０：１（原子比）のマグネシウム：銀合金の１０〜３０ｎｍ厚
アルミニウム：リチウム（濃度は０．５〜１％）合金の１０〜３０ｎｍ厚
銀は有機界面との接着性を増すためにマグネシウム中に１〜１０原子％添加され、リチウムは安定化のためにアルミニウム中に濃度は０．５〜１％添加される。
【０４２２】
赤色画素部を形成するには、赤色画素部をフォトレジストでマスクし、ＣＣｌ₄ガス等のプラズマエッチングで陰極である電子注入層のアルミニウム：リチウム合金を除去し、連続して電子輸送層、発光層、ホール輸送層の低分子系化合物及びフォトレジストを酸素プラズマエッチングで除去し、赤色画素部を形成する。この時に、フォトレジストの下にはアルミニウム：リチウム合金があるので、フォトレジストがエッチングされても問題ない。又、この時に、電子輸送層、発光層、ホール輸送層の低分子系化合物層は、ホール注入層のＩＴＯ透明電極よりも大きい面積とし、後工程で全面に形成する陰極の電子注入層（マグネシウム：銀合金）と電気的ショートしないようにする。
【０４２３】
この後に、全面に共通の陰極である電子注入層を真空加熱蒸着により形成するが、陰極である電子注入層は、４ｅＶ以下の仕事関数を有する材料で作られるのが好ましい。例えば、１０：１（原子比）のマグネシウム：銀合金の１０〜３０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は有機界面との接着性を増すためにマグネシウム中に１〜１０原子％添加され、リチウムは安定化のためにアルミニウム中に濃度は０．５〜１％添加される。なお、スパッタリングで成膜してもよい。
【０４２４】
第４の実施の形態
本実施の形態は、本発明を電界放出型（フィールドエミッション）ディスプレイ装置（ＦＥＤ：Field Emission Display）に適用したものである。以下にその構造例と製造例を示す。尚、ここではトップゲート型ＭＯＳＴＦＴの例であるが、上記のようにボトムゲート型又はデュアルゲート型ＭＯＳＴＦＴを適用してもよいことは言うまでもない。
【０４２５】
＜ＦＥＤの構造例Ｉ＞
図５０（Ａ）、（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、ガラス等の基板１１１上に、本発明に基づいて上述した方法で形成された高結晶化率、大粒径の錫含有又は非含有の多結晶性シリコン薄膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネル領域１１７、ソース領域１２０及びドレイン領域１２１が形成されている。そして、ゲート絶縁膜１１８上にゲート電極１１５、ソース及びドレイン領域上にソース電極１２７及びドレイン電極１２８が形成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８を介して接続されていると共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁膜１３６を介してキャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ素子のＦＥＣ（電界放出カソード）にまで延設され、エミッタ領域１５２として機能している。尚、スイッチング用ＭＯＳＴＦＴにはＬＤＤ部を形成してスイッチング特性向上を図ってもよい。
【０４２６】
各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０と同一材料にて同一工程で接地用の金属遮蔽膜１５１が形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにおいては、多結晶性シリコン薄膜からなるエミッタ領域１５２上に電界放出エミッタとなるｎ型多結晶性シリコン膜１５３が形成され、更にｍ×ｎ個の各エミッタに区画するための開口を有するように、絶縁膜１１８、１３７、１３６及び１３０がパターニングされ、この上面にはゲート引き出し電極１５０が被着されている。
【０４２７】
また、このＦＥＣに対向して、バックメタル１５５付きの蛍光体１５６をアノードとして形成したガラス基板等の基板１５７が設けられており、ＦＥＣとの間は高真空に保持されている。
【０４２８】
この構造のＦＥＣにおいては、ゲート引き出し電極１５０の開口下には、本発明に基づいて形成された多結晶性シリコン薄膜１５２上に成長されたｎ型多結晶性シリコン膜１５３が露出し、これがそれぞれ電子１５４を放出する薄膜の面放出型エミッタとして機能する。即ち、エミッタの下地となる多結晶性シリコン薄膜１５２は、大粒径（グレインサイズ数１００ｎｍ以上）のグレインからなっているため、これをシードとしてその上にｎ型多結晶性シリコン膜１５３を触媒ＣＶＤ等によって成長させると、この多結晶性シリコン膜１５３はさらに大きな粒径で成長し、表面が電子放出にとって有利な微細な凹凸１５８を生じるように形成されるのである。尚、上記以外に、多結晶性ダイヤモンド膜、又は窒素含有又は非含有の炭素薄膜、又は窒素含有又は非含有の炭素薄膜表面に形成した多数の微細突起構造（例えば、カーボンナノチューブ）などによる電子放出体（エミッタ）としてもよい。
【０４２９】
従って、エミッタが薄膜からなる面放出型であるために、その形成が容易であると共に、エミッタ性能も安定し、長寿命化が可能となる。
【０４３０】
また、すべての能動素子（これには周辺駆動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含まれる。）の上部にアース電位の金属遮蔽膜１５１（この金属遮蔽膜は、引き出しゲート電極１５０と同じ材料（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上都合がよい。）が形成されているので、次の（１）、（２）の利点を得ることができ、高品質、高信頼性のフィールドエミッションディスプレイ（ＦＥＤ）装置を実現することが可能となる。
【０４３１】
（１）気密容器内にあるガスがエミッタ（電界放出カソード）１５３から放出された電子により正イオン化されて絶縁層上にチャージアップし、この正電荷が絶縁層下にあるＭＯＳＴＦＴに不要な反転層を形成し、この反転層からなる不要な電流経路を介して余分な電流が流れるために、エミッタ電流の暴走が起きる。しかし、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成してアース電位に落としているので、チャージアップ防止が可能となり、エミッタ電流の暴走を防止できる。
【０４３２】
（２）エミッタ（電界放出カソード）１５３から放出された電子の衝突により蛍光体１５６が発光するが、この光によりＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生し、リーク電流となる。しかし、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているので、ＴＦＴへの光入射が防止され、ＴＦＴの動作不良は生じない。
【０４３３】
次に、このＦＥＤの製造プロセスを説明すると、まず、図５１の（１）に示すように、上述した工程を経て全面に多結晶性シリコン薄膜１１７を形成した後、汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にアイランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により全面に保護用酸化シリコン膜１５９を形成する。尚、保護用酸化シリコン膜形成後にアイランド化してもよい。
【０４３４】
次いで、ＭＯＳＴＦＴ１、２のゲートチャンネル不純物濃度の制御によるＶ_thの最適化のために、イオン注入又はイオンドーピング法により全面にボロンイオン８３を５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定する。
【０４３５】
次いで、図５１の（２）に示すように、フォトレジスト８２をマスクにして、イオン注入又はイオンドーピング法によりＭＯＳＴＦＴ１、２のソース／ドレイン部及びエミッタ領域に燐イオン７９を１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領域１２０、ドレイン領域１２１、エミッタ領域１５２をそれぞれ形成した後、汎用フォトリソグラフィ及びエッチング技術によりエミッタ領域の保護用酸化シリコン膜を除去する。尚、この時に、ＭＯＳＴＦＴ１に（１〜５）×１０¹⁸ａｔｏｍｓ／ｃｃのドナー濃度のＬＤＤ領域を形成してスイッチング特性を向上させてもよい。
【０４３６】
次いで、図５１の（３）に示すように、エミッタ領域を形成する多結晶性シリコン薄膜１５２をシードに、モノシランとＰＨ₃等のドーパントを適量比率（例えば１０²⁰ａｔｏｍｓ／ｃｃ）混合した触媒ＣＶＤ又はバイアス触媒ＣＶＤ等により、表面に微細凹凸１５８を有するｎ型多結晶性シリコン膜１５３を１〜５μｍ厚にエミッタ領域に形成し、同時に他の酸化シリコン膜１５９及びガラス基板１１１上にはｎ型アモルファスシリコン膜１６０を１〜５μｍ厚に形成する。
【０４３７】
次いで、図５１の（４）に示すように、上述した触媒ＡＨＡ処理時の活性化水素イオン等により、アモルファスシリコン膜１６０を選択的にエッチング除去し、酸化シリコン膜１５９のエッチング除去後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリコン膜）１１８を形成する。
【０４３８】
次いで、図５２の（５）に示すように、スパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属によりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴＦＴ１のゲート電極に接続されるゲートラインを形成し、オーバーコート膜（酸化シリコン膜等）１３７を形成した後、ハロゲンランプ等によるＲＴＡ（Rapid Thermal Anneal）処理でドーピングされたｎ型及びｐ型不純物を活性化させ、ＭＯＳＴＦＴ２のソース部窓開け後にスパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯＳＴＦＴ２のソース電極１２７及びアースラインを形成する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオーバーコート膜（酸化シリコン／窒化シリコン積層膜等）１３６を形成する。
【０４３９】
次いで、図５２の（６）に示すように、ＭＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１のソース電極とそのソースに接続されるソースライン１２７を形成する。この後に、フォーミングガス中で４００℃、３０分の水素化及びシンター処理する。
【０４４０】
次いで、図５２の（７）に示すように、オーバーコート膜（酸化シリコン／フォスフィンシリケートガラス／窒化シリコン積層膜等）１３０を形成した後、ＧＮＤラインの窓開けし、図５２の（８）に示すように、引き出しゲート電極１５０や金属遮蔽膜１５１をＮｂ蒸着後のエッチングで形成し、更に電界放出カソード部を窓開けしてエミッタ１５３を露出させ、上述したプラズマ又は触媒ＡＨＡ処理の活性化水素イオン等でクリーニングする。
【０４４１】
従来のフィールドエミッションディスプレイ（ＦＥＤ）装置は、単純マトリックスとアクティブマトリックス駆動に大別され、電界放出電子源（Field Emitter）には、スピント型モリブデンエミッタ、コーン型シリコンエミッタ、ＭＩＭトンネルエミッタ、ポーラスシリコンエミッタ、ダイヤモンドエミッタ、表面伝導エミッタなどがあり、いずれも平面基板上にエミッタを集積することができる。単純マトリックス駆動は、ＸＹマトリックスに配列したフィールドエミッタアレイを１画素として使用し、画素ごとに放出量を制御して画像表示を行う。又、アクティブマトリックス駆動は、ＭＯＳＴＦＴのドレイン部に形成されたエミッタの放出電流を制御ゲートによってコントロールする。これは、作製プロセスが通常のシリコンＬＳＩとコンパチブルなので、フィールドエミッションディスプレイ周辺に複雑な処理回路を作りつけることが容易である。しかし、シリコン単結晶基板を用いるために、基板コストが高く、ウエーハサイズ以上の大面積化が困難である。そして、カソード電極表面に減圧ＣＶＤ等により導電性の多結晶シリコン膜と、その表面にプラズマＣＶＤ等により結晶性ダイヤモンド膜からなるエミッタの製造が提案されているが、減圧ＣＶＤ時の成膜温度が６３０℃と高く、低歪点ガラス基板を採用できないので、コストダウンが難しい。そして、その減圧ＣＶＤによる多結晶シリコン膜は粒径が小さく、その上の結晶性ダイヤモンド膜も粒径が小さく、エミッタの特性が良くない。更に、プラズマＣＶＤでは、反応エネルギーが不足しているので、良い結晶性ダイヤモンド膜は得にくい。又、透明電極又はＡｌ、Ｔｉ、Ｃｒ等の金属のカソード電極と導電性の多結晶シリコン膜との接合性が悪いので、良好な電子放出特性は得られない。
【０４４２】
これに対し、本発明に基づいて形成された大粒径多結晶性シリコン薄膜は、低歪点ガラス等の基板上に形成可能であって、電流駆動用ＴＦＴのドレインとつながったエミッタ領域の大粒径多結晶性シリコン薄膜であり、これをシードに触媒ＣＶＤなどにより、ｎ型（又はｎ⁺型）の大粒径多結晶性シリコン膜（又は後述の多結晶性ダイヤモンド膜）のエミッタを形成し、その後に連続して触媒ＡＨＡ処理などによりアモルファス構造のシリコン膜又はアモルファス構造のダイヤモンド膜（ＤＬＣ：Diamond Like Carbonとも言う。）を選択的に還元エッチングして表面に無数の凹凸形状を有する高結晶化率／大粒径ｎ型（又はｎ⁺型）多結晶シリコン膜又は多結晶性ダイヤモンド膜のエミッタを形成するので、電子放出効率の高いエミッタを形成でき、またドレインとエミッタの接合性が良好であり、高効率のエミッタ特性が可能となる。こうして、上記した従来の問題点を解消することができる（以下、同様）。
【０４４３】
また、１つの画素表示部のエミッタ領域を複数に分割し、それぞれにスイッチング素子のＭＯＳＴＦＴを接続すれば、たとえ１つのＭＯＳＴＦＴが故障しても、他のＭＯＳＴＦＴが動作するので、１つの画素表示部は必ず電子放出する構成となり、高品質で歩留が高く、コストダウンできる（以下、同様）。又、これらのＭＯＳＴＦＴにおいて電気的オープン不良のＭＯＳＴＦＴは問題ないが、電気的ショートしたＭＯＳＴＦＴはレーザーリペアで分離するのが一般的な歩留向上対策であるが、本発明に基づく上記構成はそれに対応できるので、高品質で歩留が高く、コストダウンできる（以下、同様）。
【０４４４】
＜ＦＥＤの構造例II＞
図５３（Ａ）、（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、ガラス等の基板１１１上に、上記の構造例Ｉと同様に、本発明に基づいて上述した方法で形成された高結晶化率、大粒径の錫含有又は非含有の多結晶性シリコン薄膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲートチャンネル領域１１７、ソース領域１２０及びドレイン領域１２１が形成されている。そして、ゲート絶縁膜１１８上にゲート電極１１５、ソース及びドレイン領域上にソース電極１２７及びドレイン電極１２８が形成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８を介して接続されていると共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁膜１３６を介してキャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ素子のＦＥＣ（電界放出カソード）にまで延設され、エミッタ領域１５２として機能している。尚、スイッチング用ＭＯＳＴＦＴ１にＬＤＤ部を形成することによりスイッチング特性向上を図ってもよい。
【０４４５】
各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、この絶縁膜上には、ＦＥＣの引き出しゲート電極１５０と同一材料にて同一工程で接地用の金属遮蔽膜１５１が形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにおいては、多結晶性シリコン薄膜からなるエミッタ領域１５２上に電界放出エミッタとなるｎ型多結晶性ダイヤモンド膜１６３が形成され、更にｍ×ｎ個の各エミッタに区画するための開口を有するように、絶縁膜１１８、１３７、１３６及び１３０がパターニングされ、この上面にはゲート引き出し電極１５０が被着されている。
【０４４６】
また、このＦＥＣに対向して、バックメタル１５５付きの蛍光体１５６をアノードとして形成したガラス基板等の基板１５７が設けられており、ＦＥＣとの間は高真空に保持されている。
【０４４７】
この構造のＦＥＣは、ゲート引き出し電極１５０の開口下には、本発明に基づいて形成された多結晶性シリコン薄膜１５２上に成長されたｎ型多結晶性ダイヤモンド膜１６３が露出し、これがそれぞれ電子１５４を放出する薄膜の面放出型のエミッタとして機能する。即ち、エミッタの下地となる多結晶性シリコン薄膜１５２は、大粒径（グレインサイズ数１００ｎｍ以上）のグレインからなっているため、これをシードとしてその上にｎ型多結晶性ダイヤモンド膜１６３を触媒ＣＶＤ等によって成長させると、この多結晶性ダイヤモンド膜１６３はやはり大粒径で成長し、表面が電子放出にとって有利な微細な凹凸１６８を生じるように形成されるのである。尚、窒素含有又は非含有の炭素薄膜又は窒素含有又は非含有の炭素薄膜表面に形成した多数の微細突起構造（例えば、カーボンナノチューブ）などの電子放出体としてもよい。
【０４４８】
従って、エミッタが薄膜からなる面放出型であるために、その形成が容易であると共に、エミッタ性能も安定し、長寿命化が可能となる。
【０４４９】
また、すべての能動素子（これには周辺駆動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含まれる。）の上部にアース電位の金属遮蔽膜１５１（この金属遮蔽膜は、引き出しゲート電極１５０と同じ材料（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上都合がよい。）が形成されているので、上述したと同様に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成してアース電位に落とし、チャージアップ防止が可能となり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているので、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴの動作不良は生じない。このために高品質、高信頼性のフィールドエミッションディスプレイ（ＦＥＤ）装置を実現することが可能となる。
【０４５０】
次に、このＦＥＤの製造プロセスを説明すると、まず、図５４の（１）に示すように、上述した工程を経て全面に多結晶性シリコン薄膜１１７を形成した後、汎用フォトリソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にアイランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により全面に保護用酸化シリコン膜１５９を形成する。尚、保護用酸化シリコン膜を形成した後にアイランド化してもよい。
【０４５１】
次いで、ＭＯＳＴＦＴ１、２のゲートチャンネル不純物濃度の制御によるＶ_thの最適化のために、イオン注入又はイオンドーピング法により全面にボロンイオン８３を５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設定する。
【０４５２】
次いで、図５４の（２）に示すように、フォトレジスト８２をマスクにして、イオン注入又はイオンドーピング法によりＭＯＳＴＦＴ１、２のソース／ドレイン部及びエミッタ領域に燐イオン７９を１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領域１２０、ドレイン領域１２１、エミッタ領域１５２をそれぞれ形成した後、汎用フォトリソグラフィ及びエッチング技術によりエミッタ領域の保護用酸化シリコン膜を除去する。
【０４５３】
次いで、図５４の（３）に示すように、エミッタ領域を形成する多結晶性シリコン薄膜１５２をシードに、例えばメタン（ＣＨ₄）及び適当なｎ型ドーパントを適量比率混合し、触媒ＣＶＤ又はバイアス触媒ＣＶＤ等により、表面に微細凹凸１６８を有するｎ⁺型多結晶性ダイヤモンド膜１６３をエミッタ領域に形成し、同時に他の酸化シリコン膜１５９及びガラス基板１１１上にはｎ⁺型アモルファスダイヤモンド膜１７０を形成する。例えば、触媒ＣＶＤ等により大粒径多結晶性シリコン薄膜１５２をシードにｎ⁺型結晶性ダイヤモンド膜のエミッタ領域１６３を形成するが、この際、メタン（ＣＨ₄）にｎ型不純物ガス（燐はホスフィンＰＨ₃、ひ素はアルシンＡｓＨ₃、アンチモンはスチビンＳｂＨ₃など）、例えばホスフィンＰＨ₃を適量添加して５×１０²⁰〜１×１０²¹ａｔｏｍｓ／ｃｃ程度のｎ⁺型多結晶性ダイヤモンド膜（１０００〜５０００ｎｍ厚）１６３を形成する。このときに、他の保護用酸化シリコン膜上にはｎ⁺型アモルファスダイヤモンド膜１７０が形成されるが、このアモルファスダイヤモンド膜はＤＬＣ膜（Diamond Like Carbon）ともいわれる。
【０４５４】
次いで、図５４の（４）に示すように、上述した触媒ＡＨＡ処理時の活性化水素イオン等により、アモルファスダイヤモンド膜１７０を選択的にエッチング除去し、酸化シリコン膜１５９のエッチング除去後に触媒ＣＶＤ等によりゲート絶縁膜（酸化シリコン膜等）１１８を形成する。この場合、触媒ＡＨＡ処理により、高温の水素分子／水素原子／活性化水素イオン等によりアモルファスダイヤモンド膜を選択的に還元エッチングし、同時にエミッタ領域に形成されたｎ⁺型多結晶性ダイヤモンド膜１６３のアモルファス成分を選択的に還元エッチングして、高結晶化率のｎ⁺型多結晶性ダイヤモンド膜１６３を形成する。この選択的な還元エッチング作用により、表面に無数の凹凸形状が形成されたｎ⁺型多結晶性ダイヤモンド膜のエミッタ領域１６３が形成される。これにより、他の保護用酸化シリコン膜上のｎ⁺型アモルファスダイヤモンド膜も選択的に還元エッチングされ、除去される。なお、上記の触媒ＣＶＤ及びＡＨＡ処理は連続作業で行う方が、コンタミ防止と生産性の面で望ましい。
【０４５５】
次いで、図５５の（５）に示すように、スパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属によりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴＦＴ１のゲート電極に接続されるゲートラインを形成し、オーバーコート膜（酸化シリコン膜等）１３７を形成した後、ハロゲンランプによるＲＴＡ（Rapid Thermal Anneal）処理でドーピングされたｎ型及びｐ型不純物を活性化した後に、ＭＯＳＴＦＴ２のソース部窓開け後にスパッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯＳＴＦＴ２のソース電極１２７及びアースラインを形成する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオーバーコート膜（酸化シリコン／窒化シリコン積層膜等）１３６を形成する。
【０４５６】
次いで、図５５の（６）に示すように、ＭＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１のソース電極とそのソースに接続されるソースライン１２７を形成する。
【０４５７】
次いで、図５５の（７）に示すように、オーバーコート膜（酸化シリコン／フォスフィンシリケートガラス／窒化シリコン積層膜等）１３０を形成した後、ＧＮＤラインの窓開けした後に、フォーミングガス中で４００℃、３０分の水素化及びシンター処理する。そして図５５の（８）に示すように、引き出しゲート電極１５０や金属遮蔽膜１５１をＮｂ蒸着後のエッチングで形成し、更に電界放出カソード部を窓開けしてエミッタ１６３を露出させ、上述の触媒ＡＨＡ処理の活性化水素イオン等でクリーニングする。即ち、汎用フォトリソグラフィ及びエッチング技術により、チタン／モリブデン（Ｔｉ／Ｍｏ）膜又はニオブ（Ｎｂ）膜を酸系エッチング液でのウエットエッチングし、酸化シリコン膜及びＰＳＧ膜はフッ酸系エッチング液でのウエットエッチング、窒化シリコン膜はＣＦ₄等のプラズマエッチングで除去する。また、電界放出カソード（エミッタ）部の多結晶性ダイヤモンド膜１６３を触媒ＡＨＡ処理してクリーニングし、膜表面の微細な凹凸部に付着した有機汚れ、水分、酸素／窒素／炭酸ガス等を触媒ＡＨＡ処理の高温の水素分子／水素原子／活性化水素イオン等で除去し、電子放出効率を高める。
【０４５８】
なお、上記において、多結晶性ダイヤモンド膜１６３を成膜する際、使用する原料ガスとしての炭素含有化合物は、例えば
１）メタン、エタン、プロパン、ブタン等のパラフィン系炭化水素
２）アセチレン、アリレン系のアセチレン系炭化水素
３）エチレン、プロピレン、ブチレン等のオレフィン系炭化水素
４）ブタジエン等のジオレフィン系炭化水素
５）シクロプロパン、シクロブタン、シクロペンタン、シクロヘキサン等の脂環式炭化水素
６）シクロブタジエン、ベンゼン、トルエン、キシレン、ナフタリン等の芳香族炭化水素
７）アセトン、ジエチルケトン、ベンゾフェノン等のケトン類
８）メタノール、エタノール等のアルコール類
９）トリメチルアミン、トリエチルアミン等のアミン類
１０）グラファイト、石炭、コークス等の炭素原子のみからなる物質
であってよく、これらは、１種を単独で用いることもできるし、２種以上を併用することもできる。
【０４５９】
また、使用可能な不活性ガスは、例えばアルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラドンである。ドーパントとしては、例えばホウ素、リチウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリウム等を含む化合物又は単体が使用可能であり、そのドーピング量は１０¹⁷ａｔｏｍｓ／ｃｃ以上であってよい。
【０４６０】
第５の実施の形態
本実施の形態は、本発明を光電変換装置としての太陽電池に適用したものである。以下にその製造例を示す。
【０４６１】
まず、図５６の（１）に示すように、ステンレス等の金属基板１１１上に、プラズマＣＶＤ、触媒ＣＶＤ等により、ｎ型の低級結晶性シリコン膜７Ａ（１００〜２００ｎｍ厚）を形成する。この場合、モノシランにＰＨ₃等のｎ型ドーパントを適量混入して１×１０¹⁹〜１×１０²⁰ａｔｏｍｓ／ｃｃ含有させる。尚、必要に応じて、高融点金属（Ｔｉ、Ｔａ、Ｍｏ、Ｗ、それらの合金、例えばＭｏ−Ｔａ合金）又は金属シリサイド（ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂など）の薄膜（１００〜３００ｎｍ厚）をスパッタリング、ＣＶＤ等により金属基板又はガラス基板上に形成してもよい。
【０４６２】
連続して、プラズマＣＶＤ、触媒ＣＶＤ等により、ｉ型の低級結晶性シリコン膜１８０Ａ（２〜５μｍ厚）を積層形成する。連続して、プラズマＣＶＤ、触媒ＣＶＤ等により、ｐ型の低級結晶性シリコン膜１８１Ａ（１００〜２００ｎｍ厚）を形成する。この場合、モノシランにＢ₂Ｈ₆等のｐ型ドーパントを適量混入して１×１０¹⁹〜１×１０²⁰ａｔｏｍｓ／ｃｃ含有させる。
【０４６３】
次いで、図５６の（２）に示すように、プラズマＣＶＤ、触媒ＣＶＤ等により、カバー用絶縁膜２３５（酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化シリコン／窒化シリコン積層膜等）を５０〜１００ｎｍ厚に形成する。
【０４６４】
そして、この状態で、フラッシュランプのフラッシュ照射２２１によるアニールにより、低級結晶性シリコン膜７Ａ、１８０Ａ、１８１Ａの全体を多結晶性シリコン膜７、１８０、１８１に改質させると同時に、各膜中の不純物を活性化させる。この時に低級結晶性シリコン膜厚に応じて、長いフラッシュ照射時間（１／３パルス幅＝１．５ミリ秒以上）、必要な回数の繰り返しフラッシュ照射を行う。但し、赤外線カットフィルタなし、基板温度を高めに設定などのフラッシュ照射条件の最適化が必要である。
【０４６５】
次いで、図５６の（３）に示すように、カバー用絶縁膜２３５を除去してフォーミングガス中、４００℃、１ｈの水素化処理する。そして、全面に透明電極（ＩＴＯ（Indium Tin Oxide）、ＩＺＯ（Indium Zinc Oxide）等）１８２を１００〜１５０ｎｍ厚に形成し、この上にメタルマスクを用いて、所定領域に銀等のくし型電極１８３を１００〜１５０ｎｍ厚に形成する。
【０４６６】
なお、上記の低級結晶性シリコン膜７Ａ、１８０Ａ、１８１Ａに、Ｓｎ又は他のIV族元素（Ｇｅ、Ｐｂ）を適量、例えば１×１０¹⁸〜１×１０²⁰ａｔｏｍｓ／ｃｃ含有させることにより、多結晶粒界に存在する不整を低減し、膜ストレスを低減させてもよい。
【０４６７】
本実施の形態による太陽電池は、本発明に基づく大粒径の多結晶性シリコン膜によって、高移動度で変換効率の大きい光電変換薄膜を形成でき、良好な表面テクスチャ構造と裏面テクスチャ構造が形成されるので、光封じ込め効果が高く、変換効率の大きい光電変換薄膜を形成できる。これはまた、太陽電池に限らず、電子写真用の感光体ドラム等の薄膜光電変換装置にも有利に利用することができる。
【０４６８】
その他の実施の形態
図５７は、基体上に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、前記基体をその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第２工程と、前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッシュランプアニールにより、溶融又は半溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体薄膜の結晶化を促進する第３工程と、前記結晶化した半導体薄膜を少なくとも前記基体の歪点以下の温度に冷却するまで後加熱保持（Post-baking）する第４工程とを有する、半導体薄膜の形成方法又は半導体装置の製造方法において、これらの第１〜第４工程のシーケンスを示すものである。これらの工程は、繰り返すのがよい。
【０４６９】
ここで、前記予備加熱処理は、抵抗加熱ヒーター、ハロゲンランプ等の加熱手段により常温以上で基体の歪点以下の温度、例えば３００〜５００℃の温度とし、処理時間は低級結晶性半導体薄膜成膜条件（気相成長、スパッタリング、蒸着等）による膜厚及び膜質、基体の材質とサイズ等によって最適化、例えば５〜２０分間とするのが望ましい。
【０４７０】
また、前記補助加熱状態は、常温以上で基体の歪点以下の温度、例えば３００℃〜５００℃とし、フラッシュランプアニール条件、低級結晶性半導体薄膜成膜条件（気相成長、スパッタリング、蒸着等）による膜厚及び膜質、基体の材質とサイズ等によって最適化するのが望ましい。
【０４７１】
また、前記後加熱保持は、フラッシュランプアニール後に、基体及び結晶化した半導体薄膜を少なくとも予備加熱温度又は補助加熱温度までに冷却する時間、例えば１〜１０分間保持しておくのが望ましい。
【０４７２】
図５８は、基体１上に、光反射低減及び保護用絶縁膜３００と、低級結晶性半導体薄膜７Ａとを透過したフラッシュ照射光に対し、高吸収性又は高反射性を示し、基体よりも高い熱伝導性及び電気伝導性で遮光性の下地膜３０１を低級結晶性半導体薄膜７Ａとほぼ同等以上の面積で形成し、その上に必要に応じて電気絶縁性で光透過性又は遮光性のバッファ膜３０２を形成した場合、その上の少なくとも下地膜領域に、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜７Ａを形成し、更に必要に応じてその上に光反射低減及び保護用絶縁膜３００を形成し、基体１の適当な予備加熱処理（Pre-baking）、補助加熱状態（Asist-baking）及び後加熱保持（Post-baking）でのフラッシュランプアニールでの溶融又は半溶融又は非溶融状態の加熱と冷却により、低級結晶性半導体薄膜７Ａの結晶化を促進する、半導体薄膜又は半導体装置の製造方法を示すものである。
【０４７３】
ここで、ボトムゲートＴＦＴ、バックゲートＴＦＴ、デュアルゲートＴＦＴなどの場合、光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜とを透過したフラッシュ照射光を吸収して加熱される高熱伝導性及び電気伝導性の、例えば着色系金属（クロム、銅など）、高融点金属（チタン、タンタル、モリブデン、タングステン、それらの合金、例えばモリブデン−タンタル合金など）、金属シリサイド（ＷＳｉ₂、ＭｏＳｉ₂、ＴｉＳｉ₂、ＴａＳｉ₂、ＣｏＳｉ、Ｐｄ₂Ｓｉ、Ｐｔ₂Ｓｉ、ＣｒＳｉ₂、ＮｉＳｉ、ＲｈＳｉなど）が、下地膜３０１として用いられる。この場合は、基体１の温度上昇が比較的高いので、石英ガラス、結晶化ガラス等の高歪点（耐熱性）ガラスやセラミックスが基体１の材料として適している。
【０４７４】
又、光反射低減及び保護用絶縁膜と低級結晶性半導体薄膜を透過したフラッシュ照射光を反射する高熱伝導性及び電気伝導性の、例えば白色系金属｛アルミニウム、アルミニウム合金（１％シリコン含有アルミニウムなど）、銀、ニッケル、プラチナなど｝、白色系金属／高融点金属積層膜（アルミニウム／モリブデンなど）などが、下地膜３０１として用いられる。この場合は、基体１の温度上昇が比較的低いので、ほうけい酸ガラス、アルミノけい酸ガラス、強化ガラス等の低歪点ガラスやポリイミド等の耐熱性樹脂その他が基体１の材料として適しているが、石英ガラス、結晶化ガラス等の高歪点（耐熱性）ガラスやセラミックス等も用いることができる。
【０４７５】
また、フラッシュランプアニールで下地膜３０１と溶融した低級結晶性半導体薄膜７Ａが反応するのを防止するためにバッファ膜３０２を設けるが、溶融した低級結晶性半導体薄膜７Ａと反応しないような材質で下地膜３０１を形成した場合は、バッファ膜を省いてもよい。例えば、陽極酸化による絶縁膜で被覆したアルミニウム、高融点金属（Ｍｏ−Ｔａ合金など）等の下地膜では、新たなバッファ膜３０２の形成は不要である。
【０４７６】
バッファ膜３０２としては、電気絶縁性の酸化シリコン膜、酸窒化シリコン膜、窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などが用いられる。
【０４７７】
基体１に、ほうけい酸ガラス、アルミノけい酸ガラス等の低歪点ガラス、溶融石英ガラス、結晶化ガラス、更に耐熱性樹脂などを用いる場合は、基体からの不純物（Ｎａイオンなど）拡散防止のために、窒化シリコン膜系、例えば酸窒化シリコン膜、窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜等を用いるのが望ましい。
【０４７８】
この例では、下地膜領域上のみに低級結晶性半導体薄膜７Ａを形成することにより、溶融シリコンの流出を防止して下地膜領域上のみに多結晶性又は単結晶性シリコン薄膜を形成することができる。
【０４７９】
図５９には、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜７Ａと同等以上の面積で、一部が線状等に突出した形状３０１Ａに下地膜３０１をパターニングした例を示す。この例では、フラッシュランプアニールでの溶融又は半溶融又は非溶融状態の前記低級結晶性半導体薄膜７Ａを下地膜３０１の突出形状部３０１Ａから熱放散させて結晶成長核を形成し、全体を任意な結晶方位で結晶化させることができる。
【０４８０】
この場合は、突出した部分３０１Ａが他の部分より熱放散が大きく、再結晶化のきっかけ（種、核）を作るので、全体を任意の結晶方位の大粒径多結晶性又は単結晶性半導体薄膜７を形成することができる。
【０４８１】
また、フラッシュランプアニール時の光反射低減及び保護用絶縁膜３００は、少なくとも紫外線を透過する電気絶縁性膜であり、或いはゲート絶縁膜に用いられてよい。
【０４８２】
少なくとも紫外線を透過する電気絶縁性膜としては、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などがあり、またゲート絶縁膜としては、例えば、酸化シリコン膜、窒化シリコン膜、酸窒化シリコン膜、酸化シリコン／窒化シリコン積層膜、窒化シリコン／酸化シリコン積層膜、酸化シリコン／窒化シリコン／酸化シリコン積層膜などがある。
【０４８３】
図５９の例ではまた、光反射低減及び保護用絶縁膜３００をゲート絶縁膜として用いることができる。例えば、酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）でのフラッシュランプアニールの溶融又は半溶融加熱と冷却により、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない低級結晶性半導体薄膜７Ａを結晶７に変化させるときに、この多結晶性又は単結晶性半導体薄膜表面に同時に酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）３００を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用することができる。
【０４８４】
或いは、フラッシュランプアニールにより形成された、低歪点ガラス基板又は高歪点ガラス基板又は耐熱性樹脂基板１上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜に、０．１ＭＰａ以上で３０ＭＰａ以下、常温以上で基板の歪点以下の温度の高圧低温の酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）３００を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用することもできる。
【０４８５】
或いは、フラッシュランプアニールにより形成された、高歪点ガラス基板１上の、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜を酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で高温熱酸化することにより酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）３００を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用することもできる。
【０４８６】
或いは、フラッシュランプアニールにより形成された、高歪点ガラス基板１上の光反射低減及び保護用絶縁膜付きの、錫等のIV族元素の少なくとも１種を含有するか或いは含有しない多結晶性又は単結晶性半導体薄膜を、酸化性雰囲気中（空気、酸素、オゾン、水蒸気、ＮＯ、Ｎ₂Ｏ等）で高温熱酸化することにより酸化系絶縁膜（酸化シリコン膜、酸窒化シリコン膜など）３００を形成し、この酸化系絶縁膜をゲート絶縁膜又は保護膜として使用することもできる。
【０４８７】
以上に述べた本発明の実施の形態は、本発明の技術的思想に基づいて種々変形が可能である。
【０４８８】
例えば、上述した触媒ＣＶＤ、プラズマＣＶＤ等の気相成長法及びフラッシュランプアニールの繰り返し回数、フラッシュ照射時間、基板温度等の各条件は種々変更してよく、用いる基板等の材質も上述したものに限定されることはない。
【０４８９】
また、本発明は、表示部等の内部回路や周辺駆動回路及び映像信号処理回路及びメモリー回路等のＭＯＳＴＦＴに好適なものであるが、それ以外にもダイオードなどの素子の能動領域や、抵抗、キャパシタンス（容量）、配線、インダクタンスなどの受動領域を本発明による多結晶性半導体薄膜又は単結晶性半導体薄膜で形成することも可能である。
【０４９０】
【発明の作用効果】
本発明は上述したように、基体上に低級結晶性半導体薄膜を形成し、この低級結晶性半導体薄膜にフラッシュランプアニールを施す等の第１〜第４工程を繰り返して、溶融又は非溶融状態の加熱と冷却により前記低級結晶性半導体薄膜の結晶化を促進して、多結晶性又は単結晶性半導体薄膜を形成しているので、次の（１）〜（１０）に示す顕著な作用効果が得られると共に、多結晶性又は単結晶性半導体薄膜の形成後に不純物領域の形成工程とフラッシュランプアニールでの不純物イオンの活性化とを行っているので、フラッシュランプアニールによって数ミリ秒オーダーでの非溶融状態の加熱によるイオン活性化が可能となって、深さ２０ｎｍ以下の極浅接合を形成することが可能となる。
【０４９１】
（１）任意のμｓｅｃ〜ｍｓｅｃの短時間での１回又は数回繰り返しのフラッシュ照射を行えるフラッシュランプアニールにより、高い照射エネルギーを低級結晶性シリコン等の低級結晶性半導体薄膜に与え、これを溶融又は半溶融又は非溶融状態の加熱と冷却、好ましくは徐冷却することにより、大粒径の高キャリア移動度、高品質の多結晶性シリコン薄膜等の多結晶性又は単結晶性半導体薄膜が得られ、生産性が大幅に向上し、大幅なコストダウンが可能となる。
【０４９２】
（２）フラッシュランプアニールは、任意の本数のランプとそのフラッシュ式放電機構を組み合わせることにより、例えば▲１▼１０００ｍｍ×１０００ｍｍの大面積を一括して、１回又は必要回数繰り返してフラッシュ照射する、▲２▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ照射光をガルバノメータスキャナで走査させ、必要に応じてオーバーラップスキャニングでフラッシュ照射する、▲３▼２００ｍｍ×２００ｍｍ正方形状に集光整形したフラッシュ光照射位置を固定し、基板をステップ＆リピートで移動させて必要に応じてオーバーラップスキャニングしてフラッシュ照射する、というように、基板又はフラッシュ照射光を任意の方向と速度で移動させて、加熱溶融及び冷却速度をコントロールし、任意の大面積の低級結晶性シリコン薄膜等を極めて短時間に多結晶化又は単結晶化できるので、極めて生産性が高く、大幅なコストダウンが実現する。
【０４９３】
（３）フラッシュ照射光を任意の線状、長方形又は正方形状又は円形状に集光整形して照射することにより、照射強度、つまり溶融効率及びスループット向上と結晶化の均一性向上によるキャリア移動度のバラツキ低減が図れる。
【０４９４】
（４）フラッシュランプアニールにより結晶化させた多結晶性シリコン等の膜上に低級結晶性シリコン等の膜を積層し、再度このフラッシュランプアニールで結晶化する方法を繰り返すことにより、μｍ単位の厚みで大粒径での高キャリア移動度、高品質の多結晶性シリコン膜等を積層形成できる。これにより、ＭＯＳＬＳＩのみならず、高性能、高品質のバイポーラＬＳＩ、ＣＣＤエリア／リニアセンサ、ＣＭＯＳセンサ、太陽電池等も形成できる。
【０４９５】
（５）低級結晶性半導体薄膜の膜厚、ガラス等の基板の耐熱温度、希望の結晶粒径（キャリア移動度）等に応じて、フラッシュランプアニールの波長調整（封入ガス気体の変更、熱線低減フィルタ又は熱線遮断フィルタ採用、放電条件の変更など）、照射強度、照射時間等のコントロールが容易であるので、高キャリア移動度、高品質の多結晶性シリコン薄膜等が再現性良く高生産性で得られる。
【０４９６】
（６）キセノンランプ、キセノン−水銀ランプ、クリプトンランプ、クリプトン−水銀ランプ、キセノン−クリプトンランプ、キセノン−クリプトン−水銀ランプ、メタルハライドランプ等のフラッシュランプアニールのランプは、ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール装置のエキシマレーザー発振器に比べてはるかに安価であり、長寿命でメンテナンスが簡単であるので、生産性向上とランニングコスト低減により大幅なコストダウンが可能である。
【０４９７】
（７）主にフラッシュランプと放電回路で構成されるフラッシュランプアニール装置は、エキシマレーザーアニール装置に比べて簡単な構造の装置であるため、安価であり、コストダウンが可能である。
【０４９８】
（８）ＸｅＣｌ、ＫｒＦ等のエキシマレーザーアニール処理はｎｓｅｃオーダーのパルス発振型レーザーを用いるので、その出力の安定性に課題があり、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＴＦＴごとの素子特性のばらつきが見られる。そこで、４００℃程度の温度を付与しつつエキシマレーザーパルスを例えば５回、３０回などの多数回照射する方法が採られているが、それでも、照射ばらつきによる結晶化半導体膜及びＴＦＴ素子特性のばらつき、スループット低下での生産性低下によるコストアップがある。これに対してフラッシュランプアニールでは、上記（２）のように例えば１０００ｍｍ×１０００ｍｍの大面積をμｓｅｃ〜ｍｓｅｃオーダーのパルスで一括フラッシュ照射できるので、照射面のエネルギー分布のばらつき、得られた結晶化半導体膜のばらつき、ＴＦＴごとの素子特性のばらつきが少なく、高いスループットでの高生産性によるコストダウンが可能である。
【０４９９】
（９）特に、熱線低減フィルタ又は熱線遮断フィルタを用いた強い紫外線光のフラッシュランプアニールでは低温（２００〜４００℃）で適用できるので、安価であって大型化が容易なアルミノけい酸ガラス、ほうけい酸ガラス等の低歪点ガラスや、ポリイミド等の耐熱性樹脂を採用でき、軽量化とコストダウンを図れる。
【０５００】
（１０）トップゲート型のみならず、ボトムゲート型、デュアルゲート型及びバックゲート型ＭＯＳＴＦＴでも、高いキャリア移動度の多結晶性半導体膜又は単結晶性半導体膜等が得られるために、この高性能の半導体膜を使用した高速、高電流密度の半導体装置、電気光学装置、更には高効率の太陽電池等の製造が可能となる。例えば、シリコン半導体装置、シリコン半導体集積回路装置、フィールドエミッションディスプレイ（ＦＥＤ）装置、シリコン−ゲルマニウム半導体装置、シリコン−ゲルマニウム半導体集積回路装置、炭化ケイ素半導体装置、炭化ケイ素集積回路装置、III−Ｖ及びII−VI族化合物半導体装置、III−Ｖ及びII−VI族化合物半導体集積回路装置、多結晶性又は単結晶性ダイヤモンド半導体装置、多結晶性又は単結晶性ダイヤモンド半導体集積回路装置、液晶表示装置、エレクトロルミネセンス（有機／無機）表示装置、発光ポリマー表示装置、発光ダイオード表示装置、光センサー装置、ＣＣＤエリア／リニアセンサ装置、ＣＭＯＳセンサ装置、太陽電池装置等が製造可能である。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるＭＯＳＴＦＴの製造プロセスを工程順に示す断面図である。
【図２】同、製造プロセスを工程順に示す断面図である。
【図３】同、製造プロセスを工程順に示す断面図である。
【図４】同、製造プロセスを工程順に示す断面図である。
【図５】同、製造に用いる触媒ＣＶＤ用の装置の一状態での概略断面図である。
【図６】同、装置の他の状態での概略断面図である。
【図７】同、フラッシュランプアニール用の装置の概略断面図である。
【図８】同、フラッシュランプの分光特性を示すグラフである。
【図９】同、フラッシュランプアニール用の装置の一部分の概略断面図である。
【図１０】同、フラッシュランプアニール用の装置を各種示す概略断面図、側面図又は平面図である。
【図１１】同、フラッシュランプアニール用の装置の他例の概略断面図及び平面図である。
【図１２】同、フラッシュランプを各種示す概略図である。
【図１３】同、トリガー電極を設けたフラッシュランプを例示する正面図及び平面図である。
【図１４】同、クラスタ方式のＭＯＳＴＦＴの製造装置の概略図である。
【図１５】同、インライン方式のＭＯＳＴＦＴの製造装置の概略図である。
【図１６】同、クラスタ方式のＭＯＳＴＦＴの製造装置の他例の概略図である。
【図１７】同、フラッシュランプアニール用の装置の他例の概略断面図及び平面図である。
【図１８】同、フラッシュランプアニールのフラッシュ照射の一形態を示す説明図とグラフである。
【図１９】同、他の形態を示すグラフである。
【図２０】同、フラッシュ照射時の放電電流波形を各種示すグラフである。
【図２１】同、他の形態を示すグラフである。
【図２２】同、更に他の形態を示すグラフである。
【図２３】同、フラッシュランプの充放電回路の等価回路図である。
【図２４】同、フラッシュランプアニール時の他の形態を示す概略断面図である。
【図２５】同、サンプルＡのＳＥＭ写真である。
【図２６】同、サンプルＢのＳＥＭ写真である。
【図２７】同、サンプルＣのＳＥＭ写真である。
【図２８】同、サンプルＡのラマンスペクトル図である。
【図２９】同、サンプルＢのラマンスペクトル図である。
【図３０】同、サンプルＣのラマンスペクトル図である。
【図３１】同、フラッシュランプアニール用の装置の他例の概略断面図である。
【図３２】同、フラッシュランプアニール用の装置の他例の概略断面図である。
【図３３】同、フラッシュランプアニール用の装置の他例の概略断面図である。
【図３４】本発明の第２の実施の形態によるＬＣＤの製造プロセスを工程順に示す断面図である。
【図３５】同、製造プロセスを工程順に示す断面図である。
【図３６】同、製造プロセスを工程順に示す断面図である。
【図３７】同、ＬＣＤの全体の概略レイアウトを示す斜視図である。
【図３８】同、ＬＣＤの等価回路図である。
【図３９】同、ＬＣＤの他の製造プロセスを工程順に示す断面図である。
【図４０】同、製造プロセスを工程順に示す断面図である。
【図４１】同、ＬＣＤのＭＯＳＴＦＴを各種示す断面図である。
【図４２】同、ＬＣＤの他の製造プロセスを工程順に示す断面図である。
【図４３】同、グラフォエピタキシャル成長を説明するための概略図である。
【図４４】同、各種段差形状を示す概略断面図である。
【図４５】同、ＬＣＤの他の製造プロセスを工程順に示す断面図である。
【図４６】本発明の第３の実施の形態による有機ＥＬ表示装置の要部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
【図４７】同、有機ＥＬ表示装置の製造プロセスを工程順に示す断面図である。
【図４８】同、他の有機ＥＬ表示装置の要部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部の断面図（Ｃ）である。
【図４９】同、有機ＥＬ表示装置の製造プロセスを工程順に示す断面図である。
【図５０】本発明の第４の実施の形態によるＦＥＤの要部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び同要部の概略平面図（Ｃ）である。
【図５１】同、ＦＥＤの製造プロセスを工程順に示す断面図である。
【図５２】同、製造プロセスを工程順に示す断面図である。
【図５３】同、他のＦＥＤの要部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び同要部の概略平面図（Ｃ）である。
【図５４】同、ＦＥＤの製造プロセスを工程順に示す断面図である。
【図５５】同、製造プロセスを工程順に示す断面図である。
【図５６】本発明の第５の実施の形態による太陽電池の製造プロセスを工程順に示す断面図である。
【図５７】本発明の他の実施の形態によるフラッシュランプアニール時の基板加熱シーケンスを示すダイヤグラムである。
【図５８】同、低級結晶性半導体薄膜に下地膜等を形成した例の断面図である。
【図５９】同、低級結晶性半導体薄膜の単結晶化膜を用いたＭＯＳＴＦＴの平面図及び断面図である。
【符号の説明】
１、６１、９８、１１１、１５７…基板、
７、６７…多結晶性又は単結晶性シリコン薄膜、
７Ａ、６７Ａ…低級結晶性シリコン薄膜、１４、６７、１１７…チャンネル、
１５、７５、１０２、１０５、１１５…ゲート電極、
８、６８、１０３、１０４、１０６、１１８…ゲート絶縁膜、
２０、２１、８０、８１、１２０、１２１…ｎ⁺型ソース又はドレイン領域、
２４、２５、８４、８５…ｐ⁺型ソース又はドレイン領域、
２７、２８、８６、９２、１３０、１３６、１３７…絶縁膜、
２９、３０、８７、８８、８９、９０、９１、９３、９７、１２７、１２８、１３１…電極、４０…原料ガス、４２…シャワーヘッド、４４…成膜室、
４５…サセプタ、４６…触媒体、４７…シャッター、４８…触媒体電源、
９４、９６…配向膜、９５…液晶、９９…カラーフィルタ層、１００…保護膜、
１００’、１４０…ブラックマスク層、１３２、１３３…有機発光層、
１３４、１３５、１４４…陽極、１３８、１４１、１４２、１７１…陰極、
１５０…ゲート電極（ゲートライン）、１５１…遮蔽膜、１５２…エミッタ、
１５３…ｎ型多結晶性シリコン膜、１５５…バックメタル、１５６…蛍光体、
１５８、１６８…微細凹凸、１６３…ｎ型多結晶性ダイヤモンド膜、
１８０…ｉ型多結晶性シリコン膜、１８１…ｐ型多結晶性シリコン膜、
１８２…透明電極、１８３…くし型電極、２００、２０１…筐体、
２０３…フラッシュランプ、２０４…反射板、２０５、２０６…赤外線吸収材、
２０７…水冷パイプ、２０８…サセプタ、２０９…ヒーター、
２１１…集光レンズ、２１２…ホモジナイザー、
２１３…ガルバノメータスキャナ、２１４…電源、２１６、２１７…電極、
２１８…トリガーワイヤ、２１９…平板型ガラス管、
２２０…トリガー電極パターン、２２１…フラッシュ照射、２２３…段差、
２２４…結晶性サファイア薄膜、２３０…スプリング、２３１…磁極、
２３２…電磁石、２３３…電源、２３４…電極、２３５…絶縁膜、３００…保護膜又はゲート絶縁膜、３０１…下地膜、３０２…バッファ膜

Claims (2)

1. 基体上に、半導体薄膜の基本構成元素とは異なるIV族元素の少なくと も１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、
   前記基体をその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第２工 程と、
   前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッ シュランプアニールにより、溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体 薄膜の結晶化を促進する第３工程と、
   前記結晶化した半導体薄膜を少なくとも前記基体の歪点以下の温度に冷却するまで後 加熱保持（Post-baking）する第４工程と
   を有し、前記第１工程と前記第２工程と前記第３工程と前記第４工程とを繰り返し、
   前記第４工程の後に、
   前記結晶化した半導体薄膜にイオン注入又はイオンドーピングでｎ型又は／及びｐ型 不純物領域を形成する第５工程と、
   少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の予備加熱処理（ Pre-baking ）、補助加熱状態（ Asist-baking ）及び後加熱保持（ Post-baking ）でのフ ラッシュランプアニールの非溶融状態の加熱により、不純物イオンを活性化する第６工 程と
   を行う、半導体薄膜の形成方法。
2. 基体上に、半導体薄膜の基本構成元素とは異なるIV族元素の少なくと も１種を含有するか或いは含有しない低級結晶性半導体薄膜を形成する第１工程と、
   前記基体をその歪点以下の温度に加熱する予備加熱処理（Pre-baking）を行う第２工 程と、
   前記基体をその歪点以下の温度に加熱する補助加熱状態（Asist-baking）でのフラッ シュランプアニールにより、溶融又は非溶融状態の加熱と冷却で前記低級結晶性半導体 薄膜の結晶化を促進する第３工程と、
   前記結晶化した半導体薄膜を少なくとも前記基体の歪点以下の温度に冷却するまで後 加熱保持（Post-baking）する第４工程と
   を有し、前記第１工程と前記第２工程と前記第３工程と前記第４工程とを繰り返し、
   前記第４工程の後に、
   前記結晶化した半導体薄膜にイオン注入又はイオンドーピングでｎ型又は／及びｐ型 不純物領域を形成する第５工程と、
   少なくとも赤外線低減又は赤外線遮断フィルタを使用し、前記基体の予備加熱処理（ Pre-baking ）、補助加熱状態（ Asist-baking ）及び後加熱保持（ Post-baking ）でのフ ラッシュランプアニールの非溶融状態の加熱により、不純物イオンを活性化する第６工 程と
   を行う、半導体装置の製造方法。

Images