JP4594664B2 - 半導体装置の製造方法 - Google Patents

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Description

この発明は半導体装置の製造方法に関する。特に、トランジスタの製造に好適なものである。
従来の一般的なトランジスタの形成方法について説明する。
まず、ゲート電極の材料となるＰｏｌｙ−Ｓｉ膜を堆積し、その膜中に、それぞれ適切なイオンの注入を行う。その後、ゲート電極の形状にＰｏｌｙ−Ｓｉを加工し、これをマスクとして、ソース/ドレインエクステンション（以下、エクステンションと略することとする）となる領域にイオン注入を行い、不純物活性化のためのフラッシュランプアニールを行う。次に、ゲート側壁を形成した後、ソース/ドレインとなる領域にイオン注入を行う。ここで、ゲート電極中に注入された不純物を十分に拡散させるため、ＲＴＡ（Rapid Thermal Anneal）等の熱処理を行う。そして、更に、フラッシュランプアニールにより、ソース/ドレイン及びゲート電極中の不純物の活性化を行う。
上述した方法において、ゲート電極の材料であるＰｏｌｙ−Ｓｉ中に、不純物を注入するが、これは、ゲート電極の仕事関数を制御し、閾値電圧の低減を図るためである。また、ゲート電極においては、閾値電圧の低減のためには、多量の不純物をドーピングし、この不純物を十分に、ゲート電極内に拡散することが望まれる。従って、上述の方法において、不純物拡散のためのＲＴＡによる熱処理では、約８００度以上の熱処理を数秒間行うことが必要であると考えられる。
一方、ソース/ドレインにおいては、拡散領域の浅接合化が望まれる。ここで、浅い拡散領域を形成するためには、低加速でのイオン注入と、イオン注入後の不純物活性化のためのアニール処理の最適化が重要となる。具体的には、イオン注入後のアニール処理が、高温短時間になる場合、不純物が内方、外方に拡散してしまう。一方、拡散防止のためにアニール温度を低下させると、不純物の十分な活性化を図ることができない。従って、活性化に必要なエネルギーを瞬時に供給する方法として、上述のトランジスタの形成方法においても、フラッシュランプを用いたアニールが用いられている。フラッシュランプを用いることにより、数１００μsec〜数msecの範囲での発光が可能であり、注入した不純物イオンの分布を変化させずに、不純物の活性化を図ることができる。
また、ここで、不純物のプロファイルを精度よく制御する方法として、Ｂ（ボロン）イオンを注入する前あるいは後に、Ｇｅ（ゲルマニウム）イオンを注入する方法も考えられている（例えば、特許文献１参照）。
特開２００３−３０９０７９号公報
しかし、上述したように、ゲート電極中の不純物を十分に拡散させるためには、ＲＴＡにおける熱処理を、８００度以上、数秒間行う必要がある。しかし、このような条件の熱処理を行った場合、エクステンション中に注入された不純物が、再分布を起こすか、少なくとも、フラッシュランプアニールにより活性化した不純物が不活性化することが考えられる。
また、ソース/ドレインに注入した不純物も、ＲＴＡによって拡散することが考えられ、ソース/ドレイン間のパンチスルーを防止する必要がある。このため、ゲート側壁の幅を十分に大きくしなければならず、微細化の要求される半導体装置においては問題となる。
また、ＲＴＡ後に、ソース/ドレイン中の不純物活性化のため、フラッシュランプアニールを行うが、ＲＴＡにおいて生じたＳｉ基板のストレスを抱えたままフラッシュランプアニールを行う場合、Ｓｉ基板にスリップ等の損傷が生じたり、また、Ｓｉ基板が破損したりする場合がある。
従って、この発明は、以上の問題を解決し、Ｓｉ基板へのダメージを抑えつつ、ゲート電極中の不純物の十分な拡散、及び拡散領域の十分な活性化を行うことができるよう改良した半導体装置の製造方法を提供するものである。
この発明の半導体装置の製造方法は、基板に、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、前記ゲート電極中に、不純物を注入するゲート電極不純物注入工程と、前記基板に、前記ゲート電極中の不純物拡散のための第１の熱処理を、ＲＴＡを用いて行う第１熱処理工程と、前記第１熱処理工程の後に、前記第１熱処理工程において、前記基板に発生するストレスを開放するための第２の熱処理を行う第２熱処理工程と、前記ゲート電極をマスクとして、前記基板の拡散領域となる部分に、不純物を注入する拡散領域不純物注入工程と、前記拡散領域に注入された不純物の活性化のための第３の熱処理を、フラッシュランプを用いて行う第３熱処理工程と、を備えるものである。
この発明においては、ゲート電極の材料膜中に、不純物を注入した後、すぐに、高温での第１の熱処理を行い、続けて、ストレス開放のための第２の熱処理を与える。その後、拡散領域形成のための不純物注入し、高温短時間の第３の熱処理を行う。ここで、第１の熱処理において発生するＳｉ基板中のストレスは、第２の熱処理において開放されている。従って、この後、高温短時間の第３の熱処理が行われた場合にも、Ｓｉ基板でのスリップ等の損傷は、Ｓｉ基板の破損等を抑えつつ、必要な領域において不純物の十分な拡散、あるいは、活性化を図ることができる。これにより、デバイス特性の良好な半導体装置を得ることができる。
以下、図面を参照してこの発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を簡略化ないし省略する。
実施の形態１．
図１は、この発明の実施の形態１における半導体装置について説明するための断面模式図である。
実施の形態１における半導体装置は、ＣＭＯＳＦＥＴ（Complementary Metal Oxide Semiconductor Field Effect Transistor;以下、ＣＭＯＳと称することとする）であり、１の基板上に、n型ＭＯＳＦＥＴ（以下、ｎＭＯＳと称する）と、ｐ型ＭＯＳＦＥＴ（以下、ｐＭＯＳと称する）が形成されている。なお、簡略化のため、以下、この明細書において、ｎＭＯＳを形成する領域をｎ型活性領域と称し、ｐＭＯＳを形成する領域をｐ型活性領域と称することとする。
図１に示すように、Ｓｉ基板２は、素子分離領域４により、ｎ型活性領域、ｐ型活性領域にそれぞれ、分離されている。ｎ型活性領域、ｐ型活性領域には、それぞれ、ｐ型、ｎ型の不純物が注入されたｐ型、ｎ型のウェル６が形成されている。また、各領域において、Ｓｉ基板表面には、エクステンション１０が形成されている。エクステンション１０は、接合深さが浅く、不純物濃度の低い拡散領域である。エクステンション１０より外側には、ソース/ドレイン１２が形成されている。ソース/ドレイン１２は、エクステンション１０に比べ、接合深さが深く、不純物濃度の高い拡散領域である。
Ｓｉ基板２の、エクステンション１０に挟まれた部分の上には、ゲート絶縁膜１４が形成されている。ゲート絶縁膜１４は、ＳｉＯＮ膜である。ゲート絶縁膜１４上には、ゲート電極１６が形成されている。ｎ型、ｐ型活性領域の、各ゲート電極１６は、それぞれ、Ｐｏｌｙ−Ｓｉに、ｎ型、ｐ型の不純物が注入されたものである。また、ゲート絶縁膜１６及びゲート絶縁膜１４側面には、ゲート側壁１８が形成されている。また、Ｓｉ基板２の、ゲート電極１６や、ゲート側壁１８が形成されていない部分、即ち、ソース/ドレイン１２の表面部分及びゲート電極１６表面には、ＮｉＳｉ層２２、２４がそれぞれ形成されている。
また、このように構成されたゲート電極１６やゲート側壁１８等を埋め込んで、層間絶縁膜２６が形成されている。層間絶縁膜２６には、層間絶縁膜２６を貫通し、その表面から、ソース/ドレイン１２上のＮｉＳｉ層２２に至るコンタクトプラグ２８が形成されている。
図２は、以上のように構成された半導体装置の、実施の形態１における製造方法について説明するためのフロー図である。また、図３〜図８は、半導体装置の製造過程における状態を説明するための断面模式図である。
以下、図１〜図８を用いて、この発明の実施の形態１における半導体装置の製造方法について、具体的に説明する。
まず、図３を参照して、Ｓｉ基板２の所定の個所に、素子分離領域４を形成する（ステップＳ２）。その後、素子分離領域４により分離されたｎ型、ｐ型活性領域に、それぞれ、Ｂ（ボロン）、Ｐ（リン）を注入して、ｐ型、ｎ型のウェル６を形成する（ステップＳ４）。次に、酸化及び窒化により、ＳｉＯＮ膜１４ａを形成する（ステップＳ６）。ＳｉＯＮ膜１４ａは、加工後、ゲート絶縁膜１４となる材料膜である。
次に、図４を参照して、Ｓｉ基板２のＳｉＯＮ膜１４ａ上に、ゲート電極１６の材料膜として、Ｐｏｌｙ−Ｓｉ膜を形成する（ステップＳ８）。Ｐｏｌｙ−Ｓｉ膜は、ＣＶＤ法により、膜厚約１２０nmに形成する。その後、ｎ型、ｐ型活性領域のＰｏｌｙ−Ｓｉ膜中に、各領域のゲート電極の仕事関数を制御するため、それぞれ、Ｐ、Ｂの注入を行う（ステップＳ１０）。
次に、Ｐｏｌｙ−Ｓｉ膜をゲート電極１６の形状にパターニングする（ステップＳ１２）。ここでは、リソグラフィ技術により、レジストパターンを形成した後、これをマスクとして、Ｐｏｌｙ−Ｓｉ膜のエッチングを行うことにより、所望の形状のゲート電極１６を形成する。
ここで、ゲート電極に注入した不純物を活性化するための熱処理を行う（ステップＳ１４）。具体的には、ここでは、ＲＴＡにより、約１０００℃、約５秒間の熱処理を行う。これにより、ゲート絶縁膜近傍付近まで十分に不純物を活性化させることができる。
次に、ＲＴＡで生じたＳｉ基板２のストレスを開放するための熱処理を行う（ステップＳ１６）。ここでは、ホットプレート上に基板を載置して、約６００℃、約１２０秒間の熱処理を加える。これにより、Ｓｉ基板２に生じたストレスを開放することができる。なお、この熱処理温度及び時間の条件においては、すでに拡散したゲート電極中の不純物の再分や不活性化は、起こらないことが確認されている。
次に、図５を参照して、エクステンション１０の形成を行う（ステップＳ１８）。ここでは、注入するイオンを打ち分けるためにレジストマスクを形成し、レジストマスクとゲート電極１６とをマスクとして、ｎ型活性領域に、Ａｓ（砒素）を注入し、ｐ型活性領域に、ＧｅとＢを注入する。ここで、各領域のイオン注入深さは、２０nm以下であり、注入量は２×１０２０/cm3以上である。注入後、レジストマスクは除去する。なお、ｐ型活性領域に、Ｇｅの注入を行うのは、予め拡散領域表面を、非晶質化するためである。
その後、フラッシュランプの照射を行う（ステップＳ２０）。このフラッシュランプの照射により、Ｓｉ基板２の表面近傍に、約１０００℃以上で、かつ、１ミリ秒以下の高温短時間の加熱処理を行うことができる。これにより、不純物の拡散が抑制された低抵抗のエクステンション１０が形成される。
次に、図６に示すように、ゲート電極１６及びゲート絶縁膜１４の側面に、ゲート側壁１８を形成する（ステップＳ２２）。ここでは、まず、酸化膜または窒化膜を、ＣＶＤ法により、約６００℃以下の低温で、３０〜６０nm程度の膜厚に堆積する。その後、エッチバックにより、ゲート電極１６及びゲート絶縁膜１４の側面にのみ酸化膜または窒化膜を残すことにより、ゲート側壁１８が形成される。
次に、図７に示すように、ソース/ドレイン１２を形成する（ステップＳ２４）。ここでは、イオン注入しない領域を覆うレジストマスクを形成し、このレジストマスクと、ゲート電極１６及びゲート側壁１８とをマスクとして、Ｓｉ基板２のｎ型活性領域には、Ａｓイオンを、ｐ型活性領域にはＢイオンを打ち分けて注入する（ステップＳ２４）。ここで、各領域へのイオン注入深さは１００nm以下となるようにし、注入量は２×１０２０/cm3以上とする。注入後の、レジストマスクは除去する。
その後、フラッシュランプの照射を行う（ステップＳ２６）。このフラッシュランプの照射により、Ｓｉ基板２の表面近傍に、約１０００℃以上、かつ１ミリ秒以下の高温短時間の加熱処理が施される。これにより、ソース/ドレイン１２の不純物の活性化が図られ、各トランジスタにおける拡散領域の形成が完了する。
次に、図８に示すように、ソース/ドレイン１２の表面と、ゲート電極１６表面とにＮｉＳｉ層２４、２２を形成する（ステップＳ２８）。ここでは、まず、基板前面に、スパッタ法により、Ｎｉ膜を堆積する。その後、４５０度程度の熱処理を行うことにより、ＮｉとＳｉとが接する部分において、ＳｉとＮｉとが反応し、ＮｉＳｉ層２２、２４が形成される。その後、未反応のＮｉ膜を除去する。
次に、ゲート絶縁膜１４、ゲート電極１６、及びゲート側壁１８を埋め込むようにして、層間絶縁膜２６を堆積する（ステップＳ３０）。
次に、必要な個所に、コンタクトプラグ２８を形成する（ステップＳ３２）。コンタクトプラグ２８の形成においては、まず、層間絶縁膜２６の必要な個所に、コンタクトホールを形成する。その後、コンタクトホール内壁に、Ｔｉ/ＴｉＮからなるバリアメタル膜を形成した後、Ｗ（タングステン）を埋め込む。その後、層間絶縁膜２６の表面が露出するまで、ＣＭＰにより、不要部分のＷを除去する。これによりコンタクトプラグ２８が形成される。
以上のようにして、図１に示すような半導体装置が製造される。なお、必要に応じて、この後、層間絶縁膜の形成、金属配線の形成等を行い、多層配線構造を有する半導体装置を製造することができる。
以上説明したように、実施の形態１においては、ゲート電極の材料膜（Ｐｏｌｙ−Ｓｉ膜）中に、イオン注入を行った直後に、ＲＴＡを行い、続けて、ＲＴＡにおいて発生したＳｉ基板２のストレスを開放する熱処理を行う。従って、ゲート電極中の不純物の十分な拡散を図ることができる。また、ＲＴＡ後のＳｉ基板２のストレスは、ＲＴＡ直後の熱処理により開放することができるため、その後、拡散領域活性化のためにフラッシュランプアニールを行った場合にも、Ｓｉ基板２におけるスリップの発生や、基板の破損等を抑えることができる。これにより、デバイス特性の良好な半導体装置を得ることができる。
なお、実施の形態１においては、ＲＴＡを、１０００℃、約５秒間とする場合について説明した。これは、十分にゲート電極１６中の不純物を活性化できる条件である。しかしながら、この発明は、必ずしも、この温度、時間に拘束されるものではない。これらの条件は、ゲート電極１６中に導入したイオンの注入エネルギーや注入量、ゲート電極１６の膜厚等を考慮して、適宜決定しうるものである。
また、実施の形態１においては、ＲＴＡ後のストレス開放のため、ホットプレート上に基板を載置して、６００℃〜６５０℃程度、約１２０秒間の熱処理を行う場合について説明した。この条件は、ＲＴＡにおいて生じたストレスを十分に開放する条件であり、また、同時に、この熱処理により、不純物の再分布や、あるいは、活性化した不純物の不活性化等の発生を抑えることができる条件である。しかしながら、この発明は、必ずしも、この温度、時間に拘束されるものではない。これらの条件は、ＲＴＡにおいてかかったストレスを開放し、また、再分布や不活性化の発生を抑えるような範囲になるように、適宜決定しうるものである。また、熱処理の方法も、ホットプレート上に基板を載置して行うものに限るものではなく、例えば、必要な温度に加熱した炉内に、基板を搬入し、熱処理を行う等、他の方法で行うものであってもよい。
また、実施の形態１においては、エクステンション１０のイオン注入後、及び、ソース/ドレイン１２のイオン注入後の熱処理を、フラッシュランプアニールを用いて、約１０００℃以上、かつ１ミリ秒以下の瞬時の高温熱処理とする場合について説明した。このように、瞬間的に、Ｓｉ基板２表面のみを瞬間的に高温とすることにより、不純物の拡散を抑えつつ、不純物の十分な活性化を図ることができ、浅い拡散領域を実現することができる。しかしながら、この発明においては、フラッシュランプを用いた熱処理に限るものではなく、また、熱処理温度や、時間等の条件も、必ずしも、この数値に限定されるものではない。
その他、この発明における、各構成要素の膜種、その形成方法、あるいは、各領域に注入したイオンは、実施の形態１において説明したものに限られるものではない。これらは、必要に応じて、適宜選択しうるものである。
実施の形態２．
図９は、この発明の実施の形態２における半導体装置を説明するための断面模式図である。
図９に示すように、実施の形態２における半導体装置は、実施の形態１において説明した断面模式図と類似するものである。但し、実施の形態２における半導体装置においては、ゲート電極１６と、エクステンション３２とのオーバーラップ部分が、実施の形態１の半導体装置に対して、広く確保されている。即ち、エクステンション３２は、Ｓｉ基板２のゲート電極１６直下部分にまで、ある程度入り込んだ構造となっている。
図１０は、このように構成された実施の形態２における半導体装置の製造方法について説明するためのフロー図である。また、図１１〜図１３は、実施の形態２における半導体装置の製造過程における状態を、適宜説明するための断面模式図である。
以下、図１０〜図１３を用いて、この発明の実施の形態２における半導体装置の製造方法について具体的に説明する。
まず、実施の形態１におけるステップＳ２〜Ｓ１６と同様に、各領域にゲート絶縁膜１４とゲート電極１６とを形成し、ゲート電極１６中に注入した不純物活性化のためのＲＴＡを行った後、ＲＴＡにおけるストレス開放のための熱処理を行う。
次に、ゲート電極１６をマスクとして、まず、エクステンション３２を形成する領域に、Ｇｅイオンの注入を行う（ステップＳ４０）。イオン注入のエネルギーは、約１０keV、注入量は、約１×１０１５/cm2とする。また、Ｓｉ基板２に垂直な方向に対して、±２０〜３０度程度の角度を設けて、左右から斜めにイオン注入を行う。また、このイオン注入は、エクステンション３２を対称に形成するため、少なくとも、ゲート電極１６の両側から行う。これにより、Ｓｉ基板２の表面には、非晶質シリコン層３４が形成される。この非晶質シリコン層３４は、Ｇｅイオンを斜めに注入するため、Ｓｉ基板２のゲート電極１６直下に位置する部分にも、ある程度入り込んだ状態で形成される。
次に、ｎ型活性領域に、Ａｓイオンを、ｐ型活性領域に、Ｂ（あるいは、ＢＦ２）イオンを、フォトレジストを用いて、打ち分けて注入する（ステップＳ１８）。これにより、不純物活性化前のエクステンション３２ａが形成される。ここでのイオン注入は、実施の形態１と同様に、垂直な方向で行う。また、各領域へのイオン注入深さは、２０nm以下であり、注入量は２×１０２０/cm3以上とする。
次に、実施の形態１と同様にフラッシュランプによるアニールを行う（ステップＳ２０）。このアニールにより、エクステンション領域に注入されたイオンは活性化される。また、エクステンションを形成する領域は、予め、非晶質シリコン層３４が形成されており、この非晶質シリコン層３４は、Ｓｉ基板２のゲート電極１６直下部分に入り込んだ形で形成されている。そして、このフラッシュランプアニールにより、不純物は、非晶質シリコン層３４部分に拡散する。これにより、ゲート電極１６下部にまである程度入り込んで拡散したエクステンション３２が形成される。
その後、実施の形態１のＳ２２〜Ｓ３２と同様に、ゲート側壁１８、ソース/ドレイン１４、層間絶縁膜２６、コンタクトプラグ２８等の形成を行い、図９に示すような半導体装置が形成される。
以上説明したように、実施の形態２においても、ゲート電極１６中の不純物注入直後に、ＲＴＡにより不純物の十分な拡散を行う。また、この後続けて、ストレス開放のための熱処理を行う。従って、その後のフラッシュランプアニール等において、Ｓｉ基板２のスリップ等の損傷が発生するのを抑えつつ、ゲート電極１６中の不純物の十分な拡散及び拡散領域の不純物の十分な活性化を図ることができる。
また、フラッシュランプアニールによる熱処理を行うことにより、エクステンションの不純物の拡散を確実に抑えることができる。しかしながら、この場合、ゲート電極とエクステンションとの間に、必要なオーバーラップ領域を確保できないことが考えられる。
このため、実施の形態２においては、エクステンション３２形成のためのイオン注入に先立って、非晶質シリコン層３４を形成する。この非晶質シリコン層３４は、斜めイオン注入により、ゲート電極１６下方部分にまで入り込むように形成される。そして、その後、エクステンション３２形成のため注入した不純物は、フラッシュランプアニールを行うことにより、非晶質シリコン層３４部分に拡散する。従って、エクステンション３２は、ゲート電極１６下方部分にまで拡散するように形成することができる。即ち、ゲート電極１６と、エクステンション３２との、必要なオーバーラップ領域を確保することができる。従って、実施の形態１において説明した、フラッシュランプアニールのプロセスマージンを更に拡大することができる。
なお、実施の形態２においては、非晶質シリコン層３４形成のための斜めイオン注入の角度を、Ｓｉ基板２表面に垂直な方向に対して、２０〜３０度程度として説明した。これは、ゲート電極１６と、エクステンション３２とのオーバーラップ量を考慮して決定したものである。しかし、この発明においてイオン注入の角度は、必ずしもこの範囲に拘束されるものではなく、各半導体装置における必要なオーバーラップ量と、イオン注入のエネルギー等の条件とを考慮して、適宜、決定すればよい。
また、実施の形態２においては、非晶質シリコン層３４の形成のために、Ｇｅイオンを用いる場合について説明した。しかし、この発明において、非晶質シリコン層形成のために用いるイオンは、Ｇｅイオンに限るものではなく、Ｓｉ基板２表面を非晶質化するものであれば、他のイオンを用いたものであってもよい。このようなイオンとしては、Ｇｅイオンのほかに、例えば、Ｓｉを用いることが考えられる。
その他、この発明における、各構成要素の膜種、その形成方法、あるいは、各領域に注入したイオンは、実施の形態２において説明したものに限られるものではない。これらは、必要に応じて、適宜選択しうるものである。
その他は、実施の形態１と同様であるから説明を省略する。
なお、例えば、実施の形態１、２において、ステップＳ６〜Ｓ１２を実行することにより、この発明における「ゲート形成工程」が実行され、ステップＳ１０を実行することにより、「ゲート電極不純物注入工程」が実行される。また、例えば、実施の形態１、２において、ステップＳ１４、Ｓ１６を実行することにより、この発明の「第１熱処理工程」、「第２熱処理工程」がそれぞれ実行され、ステップＳ１８あるいはＳ２４を実行することにより、「拡散領域不純物注入工程」が実行され、ステップＳ２０あるいはＳ２６を実行することにより、「第３熱処理工程」が実行される。また、実施の形態２において、ステップＳ４０を実行することにより、この発明の「非晶質化工程」が実行される。
この発明の実施の形態１における半導体装置を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。 この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
符号の説明
２ Ｓｉ基板
４ 素子分離領域
６ ウェル
８ エクステンション
１０ ソース/ドレイン
１４ ゲート絶縁膜
１４ａ ＳｉＯＮ膜
１６ ゲート電極
１８ ゲート側壁
２２ ＮｉＳｉ層
２４ ＮｉＳｉ層
２６ 層間絶縁膜
２８ コンタクトプラグ
３２ エクステンション
３４ 非晶質シリコン層

Claims (4)

  1. 基板に、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
    前記ゲート電極中に、不純物を注入するゲート電極不純物注入工程と、
    前記基板に、前記ゲート電極中の不純物拡散のための第１の熱処理を、ＲＴＡを用いて行う第１熱処理工程と、
    前記第１熱処理工程の後に、前記第１熱処理工程において、前記基板に発生するストレスを開放するための第２の熱処理を行う第２熱処理工程と、
    前記ゲート電極をマスクとして、前記基板の拡散領域となる部分に、不純物を注入する拡散領域不純物注入工程と、
    前記拡散領域に注入された不純物の活性化のための第３の熱処理を、フラッシュランプを用いて行う第３熱処理工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第２熱処理は、６００℃〜６５０度で、かつ、６０秒以上の熱処理であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記拡散領域不純物注入工程の前に、
    前記拡散領域となる部分に、前記基板表面を非晶質化するためのイオンを、前記基板表面に対して斜めに注入する非晶質化工程を備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記非晶質化工程は、前記基板表面に垂直な方向に対して、２０〜３０度の斜度をもって、イオンを注入することを特徴とする請求項３に記載の半導体装置の製造方法。
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