JP5401803B2

JP5401803B2 - 半導体装置の製造方法

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Publication number: JP5401803B2
Application number: JP2008041726A
Authority: JP
Inventors: 堅一岡部
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2008-02-22
Filing date: 2008-02-22
Publication date: 2014-01-29
Anticipated expiration: 2028-02-22
Also published as: JP2009200334A

Description

本発明は、半導体装置の製造方法に関するものであり、特にゲート電極、ソース領域及びドレイン領域を有する半導体装置の製造方法に関する。

近年、半導体装置、即ち電界効果トランジスタの微細化に伴い、短チャネル効果によって所望の電気特性を得ることができない問題がある。この電界効果トランジスタは、浅いエクステンション領域を形成した後、ゲート電極にサイドウォールを形成し、エクステンション領域と一部重畳するように深いソース／ドレイン領域を形成することにより、一対の不純物拡散層が形成されてなるものである。短チャネル効果を抑制するためには、ソース領域及びドレイン領域よりも浅く、不純物をイオン注入したエクステンション領域を形成する構成が採用されている。しかしながら、従来のようにエクステンション領域を形成しただけでは、電界効果トランジスタの微細化に伴う短チャネル効果の抑制に不十分である。

電界効果トランジスタの更なる微細化のためには、エクステンション領域を半導体基板の表面からの深さをより浅く形成することが必要であるが、そのことによってエクステンション部の抵抗が上昇し電流駆動能力が低下する。そのため、ソース領域及びドレイン領域の抵抗を低下させる技術が開示されている（例えば、特許文献１）。

しかしながら、以下の理由によりゲート電極とドレイン領域間のリーク電流が大きくなる問題が発生する。まず、ゲート電極、ソース領域及びドレイン領域を同時に形成するプロセスにおいては、ソース領域及びドレイン領域に高濃度の深い不純物領域を形成するために、ゲート電極にも同様に高濃度の不純物を導入する必要がある。

このソース領域及びドレイン領域が、高濃度であることは寄生抵抗を低減する上で非常に重要である。しかし、単に高濃度の注入をするだけでは、熱処理時に高濃度の不純物がゲート電極界面まで到達する。不純物を形成する元素とゲート酸化膜における一部の酸素が結合して酸化物を形成する。形成された酸化物はゲート酸化膜と比較して絶縁特性が劣るため、ゲート電極とドレイン領域間においてリーク電流が発生してしまう。
特開２００６−２５３３１７号公報

本発明の目的は、ゲート電極とドレイン領域間のリーク電流の増加を抑制することができる半導体装置の製造方法を提供することである。

本発明の課題を解決するための手段として、本発明に係る半導体装置の製造方法は、半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、前記ゲート電極をマスクとして前記半導体基板に、第１導電型の第１の不純物及び第２導電型の第２の不純物を注入する工程と、前記第１の不純物及び前記第２の不純物を注入する工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、前記ゲート電極に前記第１導電型の第３の不純物を第１の濃度で第１の深さまで注入するとともに、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に前記第３の不純物を注入する工程と、前記第３の不純物を活性化させる第１の熱処理を行う工程と、前記第１の熱処理の後、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に前記第１導電型の第４の不純物を注入するとともに、前記ゲート電極に、前記第１の濃度よりも高い第２の濃度で、前記第１の深さよりも浅い第２の深さまで前記第４の不純物を注入する工程と、前記第４の不純物を活性化する形成する第２の熱処理を行う工程と、を含む。前記第１の熱処理は、加熱温度が９００℃以上１４００℃以下であり、保持時間が０．１秒以上１０秒以下であり、前記第２の熱処理は、加熱温度が１１００℃以上１４００℃以下、加熱時間が１００ｍｓ以下であり、前記第２の熱処理は、前記第１の熱処理よりも前記第３の不純物の拡散が少ない条件で行われる。

本発明によれば、ゲート電極の内部に形成され、且つゲート絶縁膜から離間した第１の不純物拡散領域を形成できる。高濃度の不純物はゲート酸化膜近傍まで到達しないため、不純物を形成する元素とゲート酸化膜における一部の酸素が化合して形成される酸化物の量の増加を抑制できる。そのため、ゲート酸化膜の改質を抑制することができる。そのため、ゲート電極と第２の不純物領域であるドレイン領域間のリーク電流の増加を抑制できる半導体装置の製造方法を提供できる。

以下、本発明の第１の実施例及び第２の実施例について説明する。ただし、本発明は各実施例に限定されるものではない。

本発明の実施例において、図１から図４までの図は、半導体装置であるｎ型ＭＩＳトランジスタ１００の構造及びｎ型ＭＩＳトランジスタ１００の製造方法を詳細に説明するものである。なお、ＭＩＳ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとは電界効果トランジスタのことをいう。

第１の実施例におけるｎ型ＭＩＳトランジスタ１００は、ゲート電極３の内部に形成され、且つゲート酸化膜２から離間した位置に第１の不純物拡散領域を形成できる。高濃度の不純物はゲート酸化膜２近傍まで到達しないため、不純物を形成する元素とゲート酸化膜２の一部の酸素が化合して形成される酸化物の量の増加を抑制できる。そのため、ゲート酸化膜２の改質を抑制することができる。そのため、ゲート電極３と第２の不純物領域であるドレイン領域間のリーク電流の増加を抑制できる。

図１は、本発明の実施例に係るｎ型ＭＩＳトランジスタ１００の構造を示す。図１Ａは、ｎ型ＭＩＳトランジスタ１００の平面図である。図１Ｂは、図１ＡのＸ−Ｘ´線に沿った断面図である。

図１Ａにおいて、ゲート電極は３、サイドウォールは７、ソース領域の不純物濃度が低い第１領域は８、ドレイン領域の不純物濃度が低い第１領域は８、ソース領域の不純物濃度が高い第２領域は１０、ドレイン領域の不純物濃度が高い第２領域は１０、ソース領域は１１、ドレイン領域は１１、活性領域は１４、素子分離領域は１５により示す。

図１Ａに示すように、素子分離領域１５はｎ型ＭＩＳトランジスタ１００の周囲に設けられている。活性領域１４は、素子分離領域１５に画定されている矩形の領域である。ゲート電極３は、その矩形状のパターン部分が活性領域１４の中央部を横断するように設けられている。サイドウォール７は、ゲート電極３の周囲に設けられている。ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８は、活性領域１４に、ゲート電極３に隣接して所定の幅に設けられている。なお、後で図１Ｂに示すように、ゲート電極の不純物濃度が低い第１領域９及びゲート電極の不純物濃度が高い第２領域１２は、上面から見た場合にほぼ重なっている。ソース領域の不純物濃度が高い第２領域１０、及びドレイン領域の不純物濃度が高い第２領域１０は、上面から見た場合に、活性領域１４のうち、ゲート電極３及びサイドウォール７を除いた領域に設けられている。

図１Ｂにおいて、半導体基板としてのｐ型シリコン基板は１、ゲート酸化膜は２、ゲート電極は３、ポケット領域は４、エクステンション領域は５、サイドウォールは７、ソース領域の不純物濃度が低い第１領域は８、ドレイン領域の不純物濃度が低い第１領域は８、ゲート電極の不純物濃度が低い第１領域は９、ソース領域の不純物濃度が高い第２領域は１０、ドレイン領域の不純物濃度が高い第２領域は１０、ゲート電極の不純物濃度が高い第２領域は１２、シリサイド層は１３により示す。なお、図１Ｂのうち、図１Ａで説明した構成と同様の構成には同一の符号を付す。

ゲート酸化膜２は、ｐ型シリコン基板１上に形成されている。ゲート酸化膜２の膜厚は例えば１ｎｍから２ｎｍ程度である。本実施例では半導体基板としてシリコン基板を使用しているが、例えばシリコンゲルマニウム（ＳｉＧｅ）又はシリコンカーバイド（ＳｉＣ）を使用することも可能である。

ゲート電極３は、ｐ型シリコン基板１上に、ゲート酸化膜２を介して形成されている。ゲート電極３の高さは、例えば１００ｎｍ程度である。ゲート電極３の幅は、例えば２５から６５ｎｍ程度である。ゲート電極の不純物濃度が高い第２領域１２はゲート電極の不純物濃度が低い第１領域９に重なるように設けられている。ゲート電極の不純物濃度が高い第２領域１２は、ゲート電極３の表面を含む内部に形成されている。ゲート電極の不純物濃度が高い第２領域１２は、たとえば最大深さ２０から３０ｎｍまでの範囲に形成されるのが望ましい。なお、ゲート電極の不純物濃度が高い第２領域１２は、ゲート電極における第１の不純物拡散領域である。

ゲート電極３の不純物濃度が高い第２領域１２がゲート電極３の表面近傍で形成されていることによって、ゲート酸化膜２における一部の酸素と不純物を形成する元素が化合して形成される酸化物の生成を抑制することができる。ゲート酸化膜２は改質されないため、ゲート酸化膜２の絶縁性を維持することができる。そのため、ゲート電極３及びドレイン領域１１２間のリーク電流の増加を抑制することができる。

ソース領域１１及びドレイン領域１１は、ｐ型シリコン基板１中に設けられている。エクステンション領域５は、ソース領域１１及びドレイン領域１１の一部である。エクステンション領域５は、ｎ型の導電型を付与する不純物をイオン注入した領域である。エクステンション領域５は、ゲート電極３の矩形パターンの長辺から例えば５ｎｍ（不純物濃度が１．０×１０^１８ｃｍ^−３以上の範囲において）までの範囲に、且つｐ型シリコン基板１の表面から例えば最大深さ２０ｎｍ（不純物濃度が１．０×１０^１８ｃｍ^−３以上の範囲において）までの範囲に形成されるのが望ましい。

エクステンション領域５の形成幅は、後述するｐ型シリコン基板１上におけるサイドウォール７の形成幅に依存する。エクステンション領域５は、ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８を不純物のイオン注入によって形成する際に、ゲート電極３及びサイドウォール７によって、不純物のイオン注入をマスクすることにより形成されるからである。エクステンション領域５は、ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８の空乏層の広がりを抑制し、ｎ型ＭＩＳトランジスタ１００の短チャネル効果を抑制するために設けられている。なお、ｎ型ＭＩＳトランジスタ１００におけるチャネル部は、ゲート電極３直下のｐ型シリコン基板１に形成される。すなわち、チャネル部は、ソース領域１１及びドレイン領域１１によって挟まれている領域である。

ポケット領域４は、ｐ型シリコン基板１中にあり、ゲート電極３の矩形状バターンの長辺に隣接するように配置されている。ポケット領域４は、エクステンション領域５の下側に設けられている。ポケット領域４は、ソース領域１１とドレイン領域１１との間のパンチスルー効果を抑制するために設けられている。

ポケット領域４の最大形成深さは、ｐ型シリコン基板１の表面から例えば最大深さ１００ｎｍ（不純物濃度が１．０×１０^１６ｃｍ^−３以上の範囲において）の範囲で形成されるのが望ましい。ポケット領域４は、ソース領域の不純物濃度が低い第１領域８８及びドレイン領域の不純物濃度が低い第１領域８をイオン注入によって形成する際に、ゲート電極３及びサイドウォール７によって、不純物のイオン注入をマスクすることにより形成されるからである。

サイドウォール７は、ゲート電極３の側壁上に形成される。サイドウォール７は、絶縁材料である酸化シリコンを用いることができる。サイドウォール７の形成幅は、例えば３〜７０ｎｍの厚みで形成するのが望ましい。

ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８は、ｐ型シリコン基板１上のサイドウォール７が位置する下から所定の幅に設けられている。図１Ａに示すように、ソース領域の不純物濃度が比較的低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８は、ゲート電極３及び活性領域１４に形成されている。ソース領域の不純物濃度が比較的低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８の最大形成深さは、ｐ型シリコン基板１の表面から例えば１００ｎｍまでの範囲で形成されるのが望ましい。

ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０は、ｐ型シリコン基板１上のサイドウォール７が位置する端部から所定の幅に設けられている。図１Ａに示すように、ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０は、ゲート電極３及び活性領域１４に形成されている。ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０の最大形成深さは、ｐ型シリコン基板１の表面から例えば５０ｎｍまでの範囲で形成されるのが望ましい。

シリサイド層１３は、ゲート電極３、ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０の表面上に設けられている。シリサイド層１３は、例えば５ｎｍ〜３０ｎｍの厚みで形成するのが望ましい。

図２から図４までの図は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００の製造方法を説明するものである。

図２Ａは、ゲート酸化膜２及びゲート電極３を形成する工程を説明する。

ゲート酸化膜２は、半導体基板としてのｐ型シリコン基板１の上に形成される。ｐ型シリコン基板１は、ｐ型導電性不純物濃度が例えば１．０×１０^１６ｃｍ^−３である。

ゲート酸化膜２は、例えば、ＣＶＤ法、又は熱酸化法と熱窒化法とを組み合わせて形成される窒化酸化シリコン（ＳｉＯＮ）又は酸化シリコン膜（ＳｉＯ_２）によって構成されている。

ゲート電極３は、ゲート酸化膜２上に形成される。ゲート電極３は、ＣＶＤ法等により、ゲート酸化膜２上に多結晶シリコン膜（不図示）を例えば膜厚１００ｎｍ程度に堆積し、フォトリソグラフィーによってレジストパターンを形成し、次いで異方性エッチングによって多結晶シリコン膜をパターニングして電極形状とすることにより形成される。

図２Ｂは、ポケット領域４を形成する工程を説明する。

ポケット領域４は、ゲート電極３をマスクとして、ｐ型シリコン基板１のポケット領域４にｐ型導電性不純物を斜めイオン注入することによって形成される。斜めイオン注入は、基板法線から例えば０度から４５度の範囲で傾けて行うことが望ましい。斜めイオン注入の角度を最大４５°に設定することによって、ポケット領域４は、チャネル方向においても後述するエクステンション領域５の外側に形成されるようになるからである。

ｐ型導電性不純物は例えばインジウムを用いることができる。斜めイオン注入の条件は、加速エネルギー３０ｋｅＶから１００ｋｅＶ、及びドーズ量１×１０^１２／ｃｍ^２から２×１０^１３／ｃｍ^２である。

なお、ポケット領域４を形成するｐ型導電性不純物は、ボロンを用いても良い。ボロン注入の条件は、加速エネルギー３ｋｅＶから１５ｋｅＶ、及びドーズ量１×１０^１２／ｃｍ^２から２×１０^１３／ｃｍ^２である。

図２Ｃは、エクステンション領域５を形成する工程を説明する。

エクステンション領域５は、ソース領域１１及びドレイン領域１１の一部である。エクステンション領域５は、ｎ型の導電型を付与する不純物をイオン注入してポケット領域４の内側に形成される。

エクステンション領域５は、ゲート電極３をマスクとしてｐ型シリコン基板１のエクステンション領域５に矢印６で示す方向でイオン注入を行うことによって形成される。ｎ型導電性不純物は、例えば砒素を用いることができる。エクステンション領域５における砒素のイオン注入条件は、加速エネルギー０．５ｋｅＶから５ｋｅＶ、及びドーズ量１×１０¹⁴／ｃｍ²から３×１０¹⁵／ｃｍ²である。また、エクステンション領域５の形成に用いる砒素は、分子イオンを用いても良い。

なお、ｐ型シリコン基板１に対する砒素のイオン注入角度は、０°から３０°までに設定してもよい。なお、エクステンション領域５を形成するｎ型導電性不純物は、リン又はアンチモンを用いても良い。リン注入の条件は、加速エネルギー０．３ｋｅＶから３ｋｅＶ、及びドーズ量１．０×１０^１４／ｃｍ^２から３．０×１０^１５／ｃｍ^２である。また、エクステンション領域５の形成に用いるリン及びアンチモンは、分子イオンを用いても良い。

図２Ｄは、サイドウォール７を形成する工程を説明する。サイドウォール７は、例えば酸化シリコンによって形成される。

まず、絶縁材料である酸化シリコン膜は、ゲート電極３を覆うように、例えばＣＶＤ法により約３ｎｍから７０ｎｍ形成される。具体的な酸化シリコン膜の形成方法は、低圧ＣＶＤ法により、例えばテトラエトキシシラン（ＴＥＯＳ）とＯ_２をソースガスとして基板温度４００℃から６００℃以下の温度で反応させる方法を用いることができる。基板温度４００℃から６００℃以下とする理由は、ポケット領域４及びエクステンション領域５に注入した不純物の異常拡散を防ぐためである。

次に、サイドウォール７は、半導体基板としてのｐ型シリコン基板１の全面において、酸化シリコン膜を異方性エッチングすることにより形成される。酸化シリコン膜のエッチングは、フッ素系ガスであるＣ_４Ｆ_８を含有するＣ_４Ｆ_８／Ａｒ／Ｏ_２ガスを用いることができる。このように、サイドウォール７は、絶縁材料によって、ゲート電極３の側壁上に形成される。

図３Ａは、ソース領域の不純物濃度が低い第１領域８、ドレイン領域の不純物濃度が低い第１領域８及びゲート電極の不純物濃度が低い第１領域９を形成する工程を説明する。

図３Ａに示すように、ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８は、ゲート電極３及びサイドウォール７をマスクとして、ｐ型シリコン基板１のソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８にｎ型導電性不純物をイオン注入することによって形成される。ゲート電極の不純物濃度が比較的低い第１領域９は、ｎ型導電性不純物がゲート電極３にイオン注入されることによって形成される。ｎ型導電性不純物は、例えばリンを用いることができる。ソース領域の不純物濃度が低い第１領域８、ドレイン領域の不純物濃度が低い第１領域８及びゲート電極の不純物濃度が低い第１領域９におけるリンのイオン注入条件は、加速エネルギー３．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０¹⁵／ｃｍ²から１．０×１０¹⁶／ｃｍ²である。なお、図３Ｂは、半導体基板としてのｐ型シリコン基板１及びゲート電極３を熱処理する第１の熱処理工程を説明する。第１の熱処理工程は、ソース領域の不純物濃度が低い第１領域８、ドレイン領域の不純物濃度が低い第１領域８及びゲート電極の不純物濃度が低い第１領域９における不純物を活性化させるために行う。

熱処理工程における条件は、９００℃から１０２５℃で昇温及び降温の時間を除くと、ほぼ０秒（９００℃から１１００℃で、１０秒以下でもよい）のＲＴＡ処理（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。熱処理工程は、例えば、窒素等の不活性雰囲気中で行う。なお、熱処理工程は、フラッシュランプ及びレーザーアニールによって実施してもよい。ＲＴＡ処理に関して具体的には、昇温速度は例えば２００℃／秒以上３００℃／秒以下、降温速度は例えば１００℃／秒の条件が望ましい。ピーク温度は９００℃以上１４００℃以下、保持時間は０．１秒以上１０秒以下であることが望ましい。

図３Ｃは、ソース領域の不純物濃度が高い第２領域１０、ドレイン領域の不純物濃度が高い第２領域１０及びゲート電極の不純物濃度が高い第２領域１２を形成する工程を説明する。

図３Ｃに示すように、ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０は、ゲート電極３及びサイドウォール７をマスクとして、ゲート電極３及びサイドウォール７の両側に、半導体基板としてのｐ型シリコン基板１のソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０にｎ型導電性不純物をイオン注入することによって形成される。ゲート電極の不純物濃度が高い第２領域１２は、ｎ型導電性不純物がゲート電極３の内部に、ゲート絶縁膜２０から離間した位置に、第２の不純物拡散領域が形成されるように半導体基板を第２熱処理する工程とイオン注入されることによって形成される。ｎ型導電性不純物は、例えばリンを用いることができる。ソース領域の不純物濃度が高い第２領域１０、ドレイン領域の不純物濃度が低い第１領域８及びゲート電極の不純物濃度が低い第１領域９におけるリンのイオン注入条件は、加速エネルギー３．０ｋｅＶから２０．０ｋｅＶ、及びドーズ量１．０×１０¹⁵／ｃｍ²から１．０×１０¹⁶／ｃｍ²である。また、ｎ型導電性不純物は、砒素を用いてもよい。また、ｎ型導電性不純物は、リン又は砒素の分子イオンを用いても良い。

図３Ｄは、ｐ型シリコン基板１及びゲート電極３を熱処理する第２熱処理工程を説明する。熱処理工程は、ソース領域の不純物濃度が高い第２領域１０、ドレイン領域の不純物濃度が高い第２領域１０及びゲート電極の不純物濃度が高い第２領域１２における不純物を活性化させるために行う。

熱処理工程における条件は、９００℃から１０２５℃で昇温及び降温の時間を除くと、ほぼ０秒（９００℃から１１００℃で、１０秒以下でもよい）のＲＴＡ処理（ＲａｐｉｄＴｈｅｒｍａｌＡｎｎｅａｌｉｎｇ：急速高温熱処理）が望ましい。熱処理工程は、例えば、窒素等の不活性雰囲気中で行う。なお、熱処理工程は、９００℃以上１４００℃以下及び加熱時間が１００ｍｓ以下であるフラッシュランプ及びレーザーアニールによって実施してもよい。本熱処理工程の際、温度プロファイルは矩形となることが望ましい。

なお、ＲＴＡ、ミリ秒アニール、固層エピタキシャル、マイクロウェーブのうち選択された方法を使って第２熱処理工程を実施する際に、第１熱処理工程よりも不純物拡散が少ない処理を選ぶことで、ポリシリコンからなるゲート電極３の濃度分布は上部（表面方向）が濃く下部（ゲート絶縁膜方向）を必要以上に濃くすることなく形成することができる。第１の不純物導入によって、ゲート電極３中には、ｎ型ＭＩＳトランジスタ１００のゲート電極３として機能するレベルの不純物濃度（１×１０^２０／ｃｍ^−３から１×１０^２１／ｃｍ^−３）で導入されている。このように、ゲート電極３のゲート絶縁膜２０から離間した位置に、ゲート電極の不純物濃度が高い第２領域１２（第１の不純物拡散領域）が形成されるように半導体基板を熱処理する工程によって、ゲート電極３の上部のみに不純物濃度が高い層が存在する状態となる。

図４は、シリサイド層１３を形成する工程を説明する。

シリサイド層１３を形成する金属は、ゲート電極３、ソース領域１１及びドレイン領域１１の表面上に堆積させる。本実施例において、シリサイドを形成する金属は例えばコバルトである。ゲート電極３、ソース領域１１及びドレイン領域１１の表面におけるコバルトの堆積は、例えばコバルトターゲットを用いて２５０Ｗ程度のＤＣバイアスを印加したスパッタリングによって行うことができる。コバルトは、例えば約３ｎｍから８ｎｍの厚みで堆積するのが望ましい。ゲート電極３、ソース領域１１及びドレイン領域１１の表面におけるコバルトの１次シリサイド化反応は、窒素雰囲気中で例えば５００℃程度及び３０秒間の低温アニーリングによって行うことができる。その後、未反応のコバルト膜は、例えば過酸化アンモニア水（ＮＨ_３・Ｈ_２Ｏ_２・Ｈ_２Ｏ）混合液又は硫酸過酸化水素（Ｈ_２ＳＯ_５・Ｈ_２Ｏ_２）混合液により除去する。なお、未反応のコバルト膜は、過酸化アンモニア水（ＮＨ_３・Ｈ_２Ｏ_２・Ｈ_２Ｏ）混合液と硫酸過酸化水素（Ｈ_２ＳＯ_５・Ｈ_２Ｏ_２）混合液とを混合して除去してもよい。次に、ゲート電極３、ソース領域１１及びドレイン領域１１の表面上における２次シリサイド化は、例えば７００℃程度の高温アニーリングを窒素（Ｎ_２）雰囲気中で約３０秒間行うことによって行うことができる。

このように、シリサイド層１３は、ゲート電極３、ソース領域１１及びドレイン領域１１の表面上に形成される。また、シリサイド層１００は、コバルト（Ｃｏ）膜の形成後に保護膜としてチタン膜あるいは窒化チタン（ＴｉＮ）膜を形成してもよい。この場合、シリサイド層１３の膜厚は５ｎｍから３０ｎｍである。なお、本発明において、シリサイド層１３をニッケル（Ｎｉ）シリサイドによって形成してもよい。

そして、ｎ型ＭＩＳトランジスタ１００は、不図示の層間絶縁膜の形成、不図示のコンタクト孔の形成、及び不図示の配線の形成等の諸工程を経て完成する。

なお、本実施例は、ゲート電極を形成した後にソース領域及びドレイン領域となる一対の不純物拡散領域を形成する場合を例示した。しかし、本発明は本実施例に限定されるものではなく、上記の形成順序を適宜変更することも考えられる。

図５は、図１Ｂの線Ａ−Ｂに示す断面におけるリンイオン注入の濃度分布を説明する。実線１６は、ｐ型シリコン基板１内のソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８に含有されるリンの濃度分布を示す。破線１７は、ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０に含有されるリンの濃度分布を示す。矢印は、ソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０に含有されるリンの濃度が最大になるｐ型シリコン基板１表面からの深さを示す。

図５に示すように、半導体基板としてのｐ型シリコン基板１においてソース領域の不純物濃度が高い第２領域１０及びドレイン領域の不純物濃度が高い第２領域１０が、ソース領域の不純物濃度が低い第１領域８及びドレイン領域の不純物濃度が低い第１領域８に重なるように形成されていることがわかる。

図６は、図１Ｂの線Ｃ−Ｄに示す断面におけるリンイオン注入の濃度分布を示す。実線（１８ゲート電極）は、ゲート電極の不純物濃度が低い第１領域９及びゲート電極の不純物濃度が高い第２領域１２におけるリンの濃度分布を示す。矢印は、ゲート電極の不純物濃度が高い第２領域におけるリンの濃度が最大になるゲート電極３上面からの深さを示す。横軸右端の二重線は、ゲート酸化膜２の形成位置を示す。

図６に示すように、ゲート電極３において不純物濃度が高い第２領域１２が、不純物濃度が低い第１領域９に重なるように形成されていることがわかる。ゲート電極３の上部のみに濃い層が存在する状態となる。

本実施例におけるｎ型ＭＩＳトランジスタ１００は、ゲート電極３の内部に形成され、且つゲート酸化膜２から離間した第１の不純物拡散領域を形成できる。高濃度の不純物はゲート酸化膜２近傍まで到達しないため、不純物を形成する元素とゲート酸化膜２における一部の酸素が化合して形成される酸化物の量の増加を抑制できる。そのため、ゲート酸化膜２の改質を抑制することができる。そのため、ゲート電極３と第２の不純物領域であるドレイン領域間のリーク電流の増加を抑制できる電界効果トランジスタ及び電界効果トランジスタの製造方法を提供できる。
（付記１）
半導体基板上にゲート酸化膜を介して形成され、第１の不純物を含有するゲート電極と、
前記ゲート電極の前記ゲート絶縁膜から離間した位置に、前記第１の不純物と同じ導電型の第２の不純物を含有する第１の不純物領域と、
前記ゲート電極の両側の前記半導体基板に形成された前記第１の不純物を含有する第２の不純物領域と、
を有することを特徴とする半導体装置。
（付記２）
前記第１の不純物はリンからなることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第２の不純物はリン又は砒素からなることを特徴とする付記１に記載の半導体装置。
（付記４）
前記第２の不純物領域は、更に前記第２の不純物を含有することを特徴とする付記１乃至付記３の何れかに記載の半導体装置。
（付記５）
半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極に第１の不純物を注入し、前記ゲート電極をマスクとして前記半導体基板に前記第１の不純物を注入する第１の不純物注入工程と、
前記第１の不純物を活性化させる第１の熱処理を行う工程と、
前記ゲート電極の前記ゲート絶縁膜から離間させた位置に第２の不純物を注入する第２の不純物注入工程と、
前記第２の不純物を含有する領域を活性化する形成する第２の熱処置を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
（付記６）
前記第１の不純物はリンからなることを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）
前記第２の不純物はリン又は砒素からなることを特徴とする付記５又は付記６に記載の半導体装置の製造方法。
（付記８）
前記第２の熱処理は、加熱温度が１１００℃以上１４００℃以下、加熱時間が１００ｍｓ以下であることを特徴とする付記５乃至付記７の何れかに記載の半導体装置の製造方法。
（付記９）
前記第２の不純物注入工程において、前記ゲート電極の両側の前記半導体基板に前記第２の不純物が導入されることを特徴とする付記５乃至付記８の何れかに記載の半導体装置の製造方法。

図１は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００の構成を示す図である。図２は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００の製造方法を示す断面図である。図３は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００の製造方法を示す断面図である。図４は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００の製造方法を示す断面図である。図５は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００のリンイオン注入の濃度分布を示す図である。図６は、本発明の実施例によるｎ型ＭＩＳトランジスタ１００のリンイオン注入の濃度分布を示す図である。

符号の説明

１００ｎ型ＭＩＳトランジスタ
１ｐ型シリコン基板
２ゲート酸化膜
３ゲート電極
４ポケット領域
５エクステンション領域
７サイドウォール
８ソース領域の不純物濃度が低い第１領域、ドレイン領域の不純物濃度が低い第１領域
９ゲート電極の不純物濃度が低い第１領域
１０ソース領域の不純物濃度が高い第２領域、ドレイン領域の不純物濃度が高い第２領域
１１ソース領域、ドレイン領域
１２ゲート電極の不純物濃度が高い第２領域
１３シリサイド層
１４活性領域
１５素子分離領域
１６第１の不純物濃度が低いソース・ドレイン領域におけるリンの濃度分布
１７第２の不純物濃度が高いソース・ドレイン領域におけるリンの濃度分布
１８ゲート電極におけるリンの濃度分布

Claims

半導体基板上にゲート酸化膜を介してゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板に、第１導電型の第１の不純物及び第２導電型の第２の不純物を注入する工程と、
前記第１の不純物及び前記第２の不純物を注入する工程の後、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程と、
前記ゲート電極に前記第１導電型の第３の不純物を第１の濃度で第１の深さまで注入するとともに、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に前記第３の不純物を注入する工程と、
前記第３の不純物を活性化させる第１の熱処理を行う工程と、
前記第１の熱処理の後、前記ゲート電極及び前記サイドウォールスペーサをマスクとして前記半導体基板に前記第１導電型の第４の不純物を注入するとともに、前記ゲート電極に、前記第１の濃度よりも高い第２の濃度で、前記第１の深さよりも浅い第２の深さまで前記第４の不純物を注入する工程と、
前記第４の不純物を活性化する形成する第２の熱処理を行う工程と、
を含み、
前記第１の熱処理は、加熱温度が９００℃以上１４００℃以下であり、保持時間が０．１秒以上１０秒以下であり、
前記第２の熱処理は、加熱温度が１１００℃以上１４００℃以下、加熱時間が１００ｍｓ以下であり、
前記第２の熱処理は、前記第１の熱処理よりも前記第３の不純物の拡散が少ない条件で行われることを特徴とする半導体装置の製造方法。