JPH02280322A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPH02280322A JPH02280322A JP10208789A JP10208789A JPH02280322A JP H02280322 A JPH02280322 A JP H02280322A JP 10208789 A JP10208789 A JP 10208789A JP 10208789 A JP10208789 A JP 10208789A JP H02280322 A JPH02280322 A JP H02280322A
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- 238000004519 manufacturing process Methods 0.000 title claims description 10
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- 238000000034 method Methods 0.000 claims description 12
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 4
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- 229910052785 arsenic Inorganic materials 0.000 description 3
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の製法、特に高濃度イオン注入に
よる拡散層の形成法に関する。
よる拡散層の形成法に関する。
〔発明の概要］
本発明は、高濃度イオン注入にて拡散層を形成する半導
体装置の製法において、不純物を所定のドーズ量で所望
の接合深さよりも浅くイオン注入する工程と、之より低
ドーズ量で所望の接合深さとなるように不純物をイオン
注入する工程とによって、半導体基体に所望の接合深さ
の拡散層を形成することにより、高濃度イオン注入によ
る結晶欠陥を拡散層内に抑え込み、接合リーク電流を低
減できるようにしたものである。
体装置の製法において、不純物を所定のドーズ量で所望
の接合深さよりも浅くイオン注入する工程と、之より低
ドーズ量で所望の接合深さとなるように不純物をイオン
注入する工程とによって、半導体基体に所望の接合深さ
の拡散層を形成することにより、高濃度イオン注入によ
る結晶欠陥を拡散層内に抑え込み、接合リーク電流を低
減できるようにしたものである。
従来、ＭＯ３Ｉ−ランジスタにおいては、第４図に示す
ように、第１導電形（例えばｐ形）の半導体基板（１）
上にゲート絶縁膜（２）を介してゲート電極（３）を形
成した後、５ Ｘ １０” ／ｃｎｌ相当の高濃度イオ
ン注入にて不純物拡散層即ち第２導電形（例えばｎ形）
のソース領域（４）及びドレイン領域（５）を形成する
ようにしている。図示の例ではソース領域（４）及びド
レイン領域（５）が低濃度領域（４ａ） （５ａ）を有
した所謂Ｌ Ｄ Ｄ （Ｉｉｇｈｔｌｙｄｏｐｅｄ ｄ
ｒａｉｎ）構造となっている。（６）は選択酸化（ＬＯ
ＣＯ３）による素子分離層である。
ように、第１導電形（例えばｐ形）の半導体基板（１）
上にゲート絶縁膜（２）を介してゲート電極（３）を形
成した後、５ Ｘ １０” ／ｃｎｌ相当の高濃度イオ
ン注入にて不純物拡散層即ち第２導電形（例えばｎ形）
のソース領域（４）及びドレイン領域（５）を形成する
ようにしている。図示の例ではソース領域（４）及びド
レイン領域（５）が低濃度領域（４ａ） （５ａ）を有
した所謂Ｌ Ｄ Ｄ （Ｉｉｇｈｔｌｙｄｏｐｅｄ ｄ
ｒａｉｎ）構造となっている。（６）は選択酸化（ＬＯ
ＣＯ３）による素子分離層である。
近年、かかるＭＯＳ）ランジスタでは、高集積化に伴っ
て、そのソース領域（４）及びドレイン領域（５）の接
合深さＸｊが非常に浅くなってきており、０．２μｍを
切ろうとしている。このような浅い接合深さの不純物拡
散層を形成する方法は、例えば特開昭６３−２１８２５
号公報等において提案されている。
て、そのソース領域（４）及びドレイン領域（５）の接
合深さＸｊが非常に浅くなってきており、０．２μｍを
切ろうとしている。このような浅い接合深さの不純物拡
散層を形成する方法は、例えば特開昭６３−２１８２５
号公報等において提案されている。
〔発明が解決しようとする課題］
しかし乍ら、上述のようにソース領域（４）及びドレイ
ン領域（５）の接合深さＸｊが浅くなるにつれて、第４
図に示すように高濃度イオン注入によって作られる結晶
欠陥（７）が接合付近にも発生しはじめ、この結晶欠陥
（７）が動作時の空乏層領域内に存在してしまう。この
ため、ＭＯＳ）ランジスタではこの結晶欠陥（７）によ
ると見られる接合リーク電流の増加が問題となってきた
。この結晶欠陥（７）は特にＡｓをイオン注入したｎ膨
拡散層において顕著である。
ン領域（５）の接合深さＸｊが浅くなるにつれて、第４
図に示すように高濃度イオン注入によって作られる結晶
欠陥（７）が接合付近にも発生しはじめ、この結晶欠陥
（７）が動作時の空乏層領域内に存在してしまう。この
ため、ＭＯＳ）ランジスタではこの結晶欠陥（７）によ
ると見られる接合リーク電流の増加が問題となってきた
。この結晶欠陥（７）は特にＡｓをイオン注入したｎ膨
拡散層において顕著である。
本発明は、上述の点に鑑み、結晶欠陥による接合リーク
電流の増加を抑制できる拡散層を形成できるようにした
半導体装置の製法を提供するものである。
電流の増加を抑制できる拡散層を形成できるようにした
半導体装置の製法を提供するものである。
本発明に係る半導体装置の製法は、不純物を所定のドー
ズ量で所望の接合深さＸｊ よりも浅くイオン注入する
工程と、不純物を上記所定のドーズ量よりも低ドーズ量
で所望の接合深さＸｊをなるようにイオン注入する工程
とによって、半導体基体（１）に所望の接合深さＸｊの
拡散Ｎ（１７）、 （１８）を形成するようになす。
ズ量で所望の接合深さＸｊ よりも浅くイオン注入する
工程と、不純物を上記所定のドーズ量よりも低ドーズ量
で所望の接合深さＸｊをなるようにイオン注入する工程
とによって、半導体基体（１）に所望の接合深さＸｊの
拡散Ｎ（１７）、 （１８）を形成するようになす。
上記２つのイオン注入工程の順序は、どちらを先に行な
ってもよい。
ってもよい。
イオン注入の不純物ドーズ量と結晶欠陥発生密度との関
係をみると、不純物ドーズ量が増えるに従って結晶欠陥
が急激に増加することが実験で確められた。
係をみると、不純物ドーズ量が増えるに従って結晶欠陥
が急激に増加することが実験で確められた。
本発明においては、不純物のイオン注入を２つに分け、
不純物を所定のドーズ量（高ドーズ量）にて所望の接合
深さＸｊよりも浅くなるエネルギーでイオン注入し、ま
た不純物を所望の接合深さＸｊが得られるエネルギーで
結晶欠陥を生じさせない低ドーズ量にてイオン注入を行
って拡散層（１７）、 （１８）を形成するので、浅い
高濃度イオン注入層（１３）、 （１４）では結晶欠陥
（７）が発生するものの、この結晶欠陥（７）は深い低
濃度イオン注入１ （１５） 。
不純物を所定のドーズ量（高ドーズ量）にて所望の接合
深さＸｊよりも浅くなるエネルギーでイオン注入し、ま
た不純物を所望の接合深さＸｊが得られるエネルギーで
結晶欠陥を生じさせない低ドーズ量にてイオン注入を行
って拡散層（１７）、 （１８）を形成するので、浅い
高濃度イオン注入層（１３）、 （１４）では結晶欠陥
（７）が発生するものの、この結晶欠陥（７）は深い低
濃度イオン注入１ （１５） 。
（１６）内に抑え込まれる。従って、最終的に形成され
た接合深さＸｊ の拡ＩＰｉ層（１７）、 （１８）の
接合付近には結晶欠陥が発生しない。このため動作時に
おいて空乏Ｎ領域内に結晶欠陥が存在しないことから、
接合リーク電流の増加が抑制される。
た接合深さＸｊ の拡ＩＰｉ層（１７）、 （１８）の
接合付近には結晶欠陥が発生しない。このため動作時に
おいて空乏Ｎ領域内に結晶欠陥が存在しないことから、
接合リーク電流の増加が抑制される。
以下、図面を参照して本発明の詳細な説明する。
第３図はｐ形シリコン基板にヒ素イオン（Ａｓ”）を５
０ｋｅ Ｖでイオン注入したときのドーズ量に対するイ
オン注入層の結晶欠陥発生密度を測定したグラフである
。この実験結果から、イオン注入のドーズ量と結晶欠陥
発生密度の関係は、ドーズ量１×１０Ｉｓ／ｃＴａを境
にして之よりドーズ量が多くなると急激に結晶欠陥が増
加するのが判る。
０ｋｅ Ｖでイオン注入したときのドーズ量に対するイ
オン注入層の結晶欠陥発生密度を測定したグラフである
。この実験結果から、イオン注入のドーズ量と結晶欠陥
発生密度の関係は、ドーズ量１×１０Ｉｓ／ｃＴａを境
にして之よりドーズ量が多くなると急激に結晶欠陥が増
加するのが判る。
本発明は、ドーズ量と結晶欠陥発生密度との関係を利用
して、高濃度イオン注入と、結晶欠陥を生じさせない低
濃度イオン注入の組合せによって接合付近に結晶欠陥の
ない拡散層を形成するようにしたのである。
して、高濃度イオン注入と、結晶欠陥を生じさせない低
濃度イオン注入の組合せによって接合付近に結晶欠陥の
ない拡散層を形成するようにしたのである。
第１図に本発明をＭＯＳトランジスタの製造に適用した
例を示す。本例においては、先ず第１図Ａに示すように
第１導電形例えばＰ形のシリコン基板（＋）の素子分離
層（６）で囲まれた主面上にゲート絶縁膜（２）を介し
てゲート電極（３）を形成した後、浅いイオン注入によ
ってＬＤＤ構造の第２導電形即ちｎ形の低濃度領域（１
１）及び（１２）を形成する。その後、ゲート電極（３
）の側面に絶縁層よりなる側壁部（８）を形成する。
例を示す。本例においては、先ず第１図Ａに示すように
第１導電形例えばＰ形のシリコン基板（＋）の素子分離
層（６）で囲まれた主面上にゲート絶縁膜（２）を介し
てゲート電極（３）を形成した後、浅いイオン注入によ
ってＬＤＤ構造の第２導電形即ちｎ形の低濃度領域（１
１）及び（１２）を形成する。その後、ゲート電極（３
）の側面に絶縁層よりなる側壁部（８）を形成する。
次に、第１図Ｂに示すようにソース領域及びドレイン領
域を形成するための高濃度イオン注入を所望の接合深さ
Ｘｊより゛も浅い領域に行う。例えば０．１５μｍの接
合深さＸｊを得る場合、従来ではヒ素イオン（Ａｓ”）
を５０ｋｅ Ｖ 、 ドーズｆｆ１５Ｘ１０”／Ｃ−
でイオン注入していたが、本例では打ち込みエネルギー
を約１／２の２０ｋｅ Ｖ程度にしてドーズ量５ＸＩＯ
”／ｃｆｆｌの浅い第１のイオン注入層（１３）及び（
１４）を形成する。このとき、イオン注入層（１３）。
域を形成するための高濃度イオン注入を所望の接合深さ
Ｘｊより゛も浅い領域に行う。例えば０．１５μｍの接
合深さＸｊを得る場合、従来ではヒ素イオン（Ａｓ”）
を５０ｋｅ Ｖ 、 ドーズｆｆ１５Ｘ１０”／Ｃ−
でイオン注入していたが、本例では打ち込みエネルギー
を約１／２の２０ｋｅ Ｖ程度にしてドーズ量５ＸＩＯ
”／ｃｆｆｌの浅い第１のイオン注入層（１３）及び（
１４）を形成する。このとき、イオン注入層（１３）。
（１４）の接合付近には結晶欠陥（７）が発生する。
次に、第１図Ｃに示すように、ヒ素イオン（Ａｓ”）を
５０ｋｅ Ｖ 、 ドーズ量５Ｘ１０Ｉ４／ｃ艷でイ
オン注入して第２のイオン注入層（１５）及び（１６）
を形成する。
５０ｋｅ Ｖ 、 ドーズ量５Ｘ１０Ｉ４／ｃ艷でイ
オン注入して第２のイオン注入層（１５）及び（１６）
を形成する。
このイオン注入条件即ちドーズ量５ＸＩＯ”／Ｃ［１１
ではイオン注入層（１５）及び（１６）には結晶欠陥は
ほとんど発生しない。
ではイオン注入層（１５）及び（１６）には結晶欠陥は
ほとんど発生しない。
次に、イオン注入層の活性化アニールを行って第１．第
２のイオン注入層（１３）、 （１５）からなるソース
領域（１７）及び第１．第２のイオン注入層（１４）。
２のイオン注入層（１３）、 （１５）からなるソース
領域（１７）及び第１．第２のイオン注入層（１４）。
（１６）からなるドレイン領域（１８）を形成する。以
後は通常の工程を経てソース及びドレイン電極を形成し
て目的のＭＯＳトランジスタ（２０）を得る。
後は通常の工程を経てソース及びドレイン電極を形成し
て目的のＭＯＳトランジスタ（２０）を得る。
かかる製法によれば、第１図Ｂのドーズ量５×１０”／
ｃｎ！での浅いイオン注入工程ではイオン注入層（１３
）、 （１４）内、特に問題とする接合付近に結晶欠陥
（７）が発生するものの、次の第１図Ｃの低ドーズ量５
×１０１４／ｃＩｉｌでの深いイオン注入工程では結晶
欠陥がほとんど発生しないことから、その結晶欠陥（７
）はイオン注入層（１５）、 （１６）の内部に抑え込
む事が出来、その結果、接合付近に結晶欠陥がほとんど
存在しないソース領域（１７）及びドレイン領域（１５
）を形成することかできる。従って、動作時において、
その空乏層領域内に結晶欠陥が存在することがないので
、接合リーク電流を低減することができる。又、本例で
は、特にマスク工程等を増加することなく、またプロセ
スを複雑にしないで２段のイオン注入によって上記のソ
ース領域（１７）及びドレイン領域（１８）を形成する
ことができる。
ｃｎ！での浅いイオン注入工程ではイオン注入層（１３
）、 （１４）内、特に問題とする接合付近に結晶欠陥
（７）が発生するものの、次の第１図Ｃの低ドーズ量５
×１０１４／ｃＩｉｌでの深いイオン注入工程では結晶
欠陥がほとんど発生しないことから、その結晶欠陥（７
）はイオン注入層（１５）、 （１６）の内部に抑え込
む事が出来、その結果、接合付近に結晶欠陥がほとんど
存在しないソース領域（１７）及びドレイン領域（１５
）を形成することかできる。従って、動作時において、
その空乏層領域内に結晶欠陥が存在することがないので
、接合リーク電流を低減することができる。又、本例で
は、特にマスク工程等を増加することなく、またプロセ
スを複雑にしないで２段のイオン注入によって上記のソ
ース領域（１７）及びドレイン領域（１８）を形成する
ことができる。
尚、上側では所望の接合深さＸｊより浅い高濃度イオン
注入を行った後、所望の接合深さＸｊの低濃度イオン注
入を行うようにしたが、これらのイオン注入の順序は逆
でもよい。
注入を行った後、所望の接合深さＸｊの低濃度イオン注
入を行うようにしたが、これらのイオン注入の順序は逆
でもよい。
又、他の実施例としては、第２図に示すようにＬＤＤ構
造の低濃度領域（１１）、 （１２）と低濃度の第２の
イオン注入７！（１５）、 （１６）を兼ねるようにし
て形成することも可能である。この場合には、ＬＤＤ構
造の低濃度領域（１１）及び（１２）がゲート電極（３
）下に入り込まないように工夫しなければならず、例え
ば絶縁膜による側壁部（８）を設けた後に、ＬＤＤ構造
の低濃度領域を兼ねる第２のイオン注入層（１５）及び
（１６）を形成するようになす。このときの第２のイオ
ン注入層（１５）、 （１６）のドーズ量は１×１０目
程度とし、第１のイオン注入Ｊｉ（１３）、 （１４）
は上述と同じ条件で形成する。
造の低濃度領域（１１）、 （１２）と低濃度の第２の
イオン注入７！（１５）、 （１６）を兼ねるようにし
て形成することも可能である。この場合には、ＬＤＤ構
造の低濃度領域（１１）及び（１２）がゲート電極（３
）下に入り込まないように工夫しなければならず、例え
ば絶縁膜による側壁部（８）を設けた後に、ＬＤＤ構造
の低濃度領域を兼ねる第２のイオン注入層（１５）及び
（１６）を形成するようになす。このときの第２のイオ
ン注入層（１５）、 （１６）のドーズ量は１×１０目
程度とし、第１のイオン注入Ｊｉ（１３）、 （１４）
は上述と同じ条件で形成する。
〔発明の効果］
本発明に係る半導体装置の製法によれば、所定のドーズ
量で且つ所望の接合深さよりも浅いイオン注入と、低ド
ーズ量で且つ所望の接合深さとなるイオン注入との２段
のイオン注入によって所望の接合深さの拡散層を形成す
るようにしたことにより、高濃度イオン注入で生じる結
晶欠陥を拡散層内に抑え込み、接合付近に結晶欠陥のな
い拡散層を形成することができる。このため、動作時に
おいて空乏層領域に結晶欠陥を生じさせることがなく、
結晶欠陥に伴う接合リーク電流を低減することができる
。
量で且つ所望の接合深さよりも浅いイオン注入と、低ド
ーズ量で且つ所望の接合深さとなるイオン注入との２段
のイオン注入によって所望の接合深さの拡散層を形成す
るようにしたことにより、高濃度イオン注入で生じる結
晶欠陥を拡散層内に抑え込み、接合付近に結晶欠陥のな
い拡散層を形成することができる。このため、動作時に
おいて空乏層領域に結晶欠陥を生じさせることがなく、
結晶欠陥に伴う接合リーク電流を低減することができる
。
第１図Ａ−Ｃは本発明をＭＯ３Ｉ−ランジスタの製法に
適用した場合の工程図、第２図は本発明の他の例を示す
断面図、第３図はイオン注入のドーズ量と結晶欠陥発生
密度の関係を示すグラフ、第４図は従来のＭＯＳ）ラン
ジスタの例を示す断面図である。 （１）はｐ形シリコン基板、（２）はゲート絶縁膜、（
３）はゲート電極、（４）（１７）はソース領域、（５
）（１８）はドレイン領域、（７）は結晶欠陥、（１３
） （１４）は第１のイオン注入層、（１５） （１６
）は第２のイオン注入層である。
適用した場合の工程図、第２図は本発明の他の例を示す
断面図、第３図はイオン注入のドーズ量と結晶欠陥発生
密度の関係を示すグラフ、第４図は従来のＭＯＳ）ラン
ジスタの例を示す断面図である。 （１）はｐ形シリコン基板、（２）はゲート絶縁膜、（
３）はゲート電極、（４）（１７）はソース領域、（５
）（１８）はドレイン領域、（７）は結晶欠陥、（１３
） （１４）は第１のイオン注入層、（１５） （１６
）は第２のイオン注入層である。
Claims (1)
- 【特許請求の範囲】 不純物を所定のドーズ量で所望の接合深さよりも浅くイ
オン注入する工程と、 不純物を上記所定のドーズ量よりも低ドーズ量で上記所
望の接合深さとなるようにイオン注入する工程とによっ
て、 半導体基体に上記所望の接合深さの拡散層を形成するこ
とを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208789A JPH02280322A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10208789A JPH02280322A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02280322A true JPH02280322A (ja) | 1990-11-16 |
Family
ID=14317995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10208789A Pending JPH02280322A (ja) | 1989-04-21 | 1989-04-21 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02280322A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100408718B1 (ko) * | 2001-06-30 | 2003-12-11 | 주식회사 하이닉스반도체 | 트랜지스터의 제조 방법 |
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-
1989
- 1989-04-21 JP JP10208789A patent/JPH02280322A/ja active Pending
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