JPS58219766A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
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- JPS58219766A JPS58219766A JP57101854A JP10185482A JPS58219766A JP S58219766 A JPS58219766 A JP S58219766A JP 57101854 A JP57101854 A JP 57101854A JP 10185482 A JP10185482 A JP 10185482A JP S58219766 A JPS58219766 A JP S58219766A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯ８型半導体装置のソース・ドレイン間の高
耐圧化、ホットエレクトロン効果の低減および接合容量
の低減による素子の高速化を製造工程を複雑化すること
なく実現する半導体装置の製造方法を提供せんとするも
のである。
耐圧化、ホットエレクトロン効果の低減および接合容量
の低減による素子の高速化を製造工程を複雑化すること
なく実現する半導体装置の製造方法を提供せんとするも
のである。
近年、微細加工技術の進展によるＭＯＳトランジスタの
短チャンネル化は、ソース・ドレイン間耐圧の低減を生
じ、まだホットエレクトロン効果を含めた信頼性にも問
題を生じる可能性がある、デバイス寸法の縮少は、例え
ばソース・ドレイン領域の拡散深さの縮少に見られるよ
うに、基本的には、ソース・ドレイン耐圧の低下および
ドレイン近傍の電界強度の増大にある。
短チャンネル化は、ソース・ドレイン間耐圧の低減を生
じ、まだホットエレクトロン効果を含めた信頼性にも問
題を生じる可能性がある、デバイス寸法の縮少は、例え
ばソース・ドレイン領域の拡散深さの縮少に見られるよ
うに、基本的には、ソース・ドレイン耐圧の低下および
ドレイン近傍の電界強度の増大にある。
本発明は上記短チヤンネルＭＯＳトランジスタのソース
・ドレイン間耐圧の低下を防止しドレイン近傍の電界強
度を低減し、併せてソース・ドレイン容量の低減による
素子の高速化を従来の製造方法に比較して工程を複雑化
することなく実現するＭＯ３型半導体装置の製造方法に
関するものである。
・ドレイン間耐圧の低下を防止しドレイン近傍の電界強
度を低減し、併せてソース・ドレイン容量の低減による
素子の高速化を従来の製造方法に比較して工程を複雑化
することなく実現するＭＯ３型半導体装置の製造方法に
関するものである。
従来、ソース・ドレイン間の高耐圧化を目的の一つとし
たＭＯＳトランジスタのデバイス構造としては、（１）
オフセット・ゲート構造、営）埋め込みチャンネル構造
、す）ムＳ（ヒ素）−Ｐ（ＩＪン）の二重拡散構造等が
ある。
たＭＯＳトランジスタのデバイス構造としては、（１）
オフセット・ゲート構造、営）埋め込みチャンネル構造
、す）ムＳ（ヒ素）−Ｐ（ＩＪン）の二重拡散構造等が
ある。
第１図にｎチャンネルＭＯ８）ランジスタの構造断面図
を示す。第１図で１はＰ型基板、２はゲート領域、３は
ソースおよびドレイン領域、４はケント酸化膜を示す。
を示す。第１図で１はＰ型基板、２はゲート領域、３は
ソースおよびドレイン領域、４はケント酸化膜を示す。
同図において（ム）は基本構造に係るＭＯＳ ）ランジ
スタ、（Ｂ）はオフセットゲート構造のＭＯＳ）、ラン
ジスタ、（Ｃ）は埋め込みチャンネル構造のＭＯＳトラ
ンジスタ、（Ｄ）はＡｓ−Ｐの二重拡散構造のＭＯＳ
）ランジスタをそれぞれ示す。第１図に沿って、上記の
ＭＯＳ ）ランジスタの構造を従来例として以下に説明
する。
スタ、（Ｂ）はオフセットゲート構造のＭＯＳ）、ラン
ジスタ、（Ｃ）は埋め込みチャンネル構造のＭＯＳトラ
ンジスタ、（Ｄ）はＡｓ−Ｐの二重拡散構造のＭＯＳ
）ランジスタをそれぞれ示す。第１図に沿って、上記の
ＭＯＳ ）ランジスタの構造を従来例として以下に説明
する。
第１図（Ｂ）に示すオフセット・ゲート構造のものはパ
ンチスルー耐圧向上のだめに、ドレイン領域（付加的に
ソース領域）の拡散深さの浅い１領域５を設ける。しか
し、ドレイン、ソース領域３が領域６の分だけ大きくな
り、接合容量が大きくなる。又、チャンネル領域のドレ
イン近傍で電界強度が基本構造（Ａ）に比して大きくな
り、ホットエレクトロン効果による閾値電圧の変動の可
能性がある。更に、ｎ−領域を形成するプロセス工程が
付加される欠点を有する。
ンチスルー耐圧向上のだめに、ドレイン領域（付加的に
ソース領域）の拡散深さの浅い１領域５を設ける。しか
し、ドレイン、ソース領域３が領域６の分だけ大きくな
り、接合容量が大きくなる。又、チャンネル領域のドレ
イン近傍で電界強度が基本構造（Ａ）に比して大きくな
り、ホットエレクトロン効果による閾値電圧の変動の可
能性がある。更に、ｎ−領域を形成するプロセス工程が
付加される欠点を有する。
第１図（Ｃ）に示す埋め込みチャンネル構造のものはチ
ャンネル領域にｎ−領域６を形成し、ゲート電圧がＯＶ
のときフラットバンド電圧でチャンネルを完全に空乏化
するようにしてノーマリオフ状態を達成するものである
。この埋め込みチャンネル構造は蓄積モードでの動作が
可能な点などの特長を有するが、チャンネルを空乏化す
るに必要なフラットバンド電圧を得るだめには、例えば
多結晶ノリコンゲートを使用する場合には、ｎ型の多結
晶シリコンゲートでは実現しに＜＜、比抵抗の高いＰ型
の多結晶シリコンを採用する必要があり、高速動作、プ
ロセスの複雑化等の問題点を有する。
ャンネル領域にｎ−領域６を形成し、ゲート電圧がＯＶ
のときフラットバンド電圧でチャンネルを完全に空乏化
するようにしてノーマリオフ状態を達成するものである
。この埋め込みチャンネル構造は蓄積モードでの動作が
可能な点などの特長を有するが、チャンネルを空乏化す
るに必要なフラットバンド電圧を得るだめには、例えば
多結晶ノリコンゲートを使用する場合には、ｎ型の多結
晶シリコンゲートでは実現しに＜＜、比抵抗の高いＰ型
の多結晶シリコンを採用する必要があり、高速動作、プ
ロセスの複雑化等の問題点を有する。
第１図（Ｄ）に示すＡｓ（ヒ素）−Ｐ （リン）の二重
拡散構造のものは、チャンネル領域のドレイン近傍で大
きくなる電界強度をｎ領域３を態でｎ−領域７をＰで形
成することにより、ドレ・イン領域での周辺で不純物に
傾斜をもだせることにより、電界強度の極大値を軽減し
、併せて接合容量を小さくする方法である。即ち、第２
図に示す不純物プロファイルの概略図に見られるように
、イオン注入後の熱処理によるイオンの活性化後の不純
物プロファイルの傾斜はムＳではガウス分布より１の部
分で濃度こう配が急峻になるだめに（約５×１０１９ｄ
３の領域）、Ｐの注入により、全体としての不純物プロ
ファイルに傾斜をもだせようとするものである。この構
造の問題点としては、異種のイオンを打ち込むために、
操作性に欠けること、ｎ一層領域７の形成の分だけ、実
効チャンネル長が減少することである。
拡散構造のものは、チャンネル領域のドレイン近傍で大
きくなる電界強度をｎ領域３を態でｎ−領域７をＰで形
成することにより、ドレ・イン領域での周辺で不純物に
傾斜をもだせることにより、電界強度の極大値を軽減し
、併せて接合容量を小さくする方法である。即ち、第２
図に示す不純物プロファイルの概略図に見られるように
、イオン注入後の熱処理によるイオンの活性化後の不純
物プロファイルの傾斜はムＳではガウス分布より１の部
分で濃度こう配が急峻になるだめに（約５×１０１９ｄ
３の領域）、Ｐの注入により、全体としての不純物プロ
ファイルに傾斜をもだせようとするものである。この構
造の問題点としては、異種のイオンを打ち込むために、
操作性に欠けること、ｎ一層領域７の形成の分だけ、実
効チャンネル長が減少することである。
本発明は上記問題点に鑑み、プロセス工程を複雑にする
ことなくドレイン耐圧の増大および接合容量の低減によ
る高速化に適したＭＯＳ型半導体装置の製造方法を提供
せんとするものである。
ことなくドレイン耐圧の増大および接合容量の低減によ
る高速化に適したＭＯＳ型半導体装置の製造方法を提供
せんとするものである。
以下に第３図、第４図にもとづいて本発明を説明する。
第３図に示すｎチャンネルＭＯＳ トランジスタはソー
スおよびドレインの形成を三段階のＡｓのイオン注入で
形成した時の構造断面図を示す。第３図で第１図と同一
番号は同一部分を示し、ソースおよびドレイン領域３の
外側にはｎ−領域３′、内側にはｎ領域３″が形成され
ている。
スおよびドレインの形成を三段階のＡｓのイオン注入で
形成した時の構造断面図を示す。第３図で第１図と同一
番号は同一部分を示し、ソースおよびドレイン領域３の
外側にはｎ−領域３′、内側にはｎ領域３″が形成され
ている。
第４図は第３図の構造断面図のソースあるいはドレイン
領域３近傍の不純物プロファイルを示している。
領域３近傍の不純物プロファイルを示している。
ゲート酸化膜厚３５０人の酸化膜を通してのＡｓのイオ
ン注入の場合の条件を表に示す。
ン注入の場合の条件を表に示す。
・表
表の♂、ｎおよびｎ−領域は第３図の♂、 ｎ、
ｎ領域３′１．３．３１におのおの対応している。ｎ領
域３″の深さ方向の拡散深さは、１０００℃、１０分の
熱処理後（注入イオンの活性化に必要な温度）において
も０．２μｍ以内とし、基板１との急峻な接合をｎ領域
３およびｎ−領域３′の形成において、傾斜接合になる
ようにしている。これにより、ドレイン近傍での電界集
中を軽減し、ホットエレクトロン効果を軽減するように
している。まだ、傾斜接合により、接合容量を小さくし
、高速、化が計れるようにし、また、空乏層の拡がりの
一部をドレイン側の１領域３′側で一部受は持たせるよ
うにし、ソース・ドレイン間のパンチスルー耐圧を上げ
ることが出来る。
ｎ領域３′１．３．３１におのおの対応している。ｎ領
域３″の深さ方向の拡散深さは、１０００℃、１０分の
熱処理後（注入イオンの活性化に必要な温度）において
も０．２μｍ以内とし、基板１との急峻な接合をｎ領域
３およびｎ−領域３′の形成において、傾斜接合になる
ようにしている。これにより、ドレイン近傍での電界集
中を軽減し、ホットエレクトロン効果を軽減するように
している。まだ、傾斜接合により、接合容量を小さくし
、高速、化が計れるようにし、また、空乏層の拡がりの
一部をドレイン側の１領域３′側で一部受は持たせるよ
うにし、ソース・ドレイン間のパンチスルー耐圧を上げ
ることが出来る。
なお、拡散抵抗を小さくしたい場合にはｎ領域３のドー
ズ量を大きくすることにより、調節することが出来る。
ズ量を大きくすることにより、調節することが出来る。
以上は三段階のイオン注入の場合について述べだが、必
要により、ステップ数を増減することが出来る。
要により、ステップ数を増減することが出来る。
以上の如く、本発明は同種のイオンの注入を、加速電圧
とドーズ量を変えるのみで連続的に実施出来るので操作
性にすぐれ、また通常のミリコンゲートプロセスのソー
ス、ドレイン形成の工程に伺も変えることな〈実施する
ことが可能である。
とドーズ量を変えるのみで連続的に実施出来るので操作
性にすぐれ、また通常のミリコンゲートプロセスのソー
ス、ドレイン形成の工程に伺も変えることな〈実施する
ことが可能である。
第１図は従来を示すＭＯＳトランジスタの構造断面図で
同図（Ａ）は基本構造図、同図（Ｂ）はオフセノトゲー
゛ト構造図、同図（Ｑ）は埋め込みチャンネル構造図、
同図（Ｄ）は二重拡散構造図、第２図は第１図（Ｄ）の
ＭＯＳ トランジスタの不純物プロファイル図、第３図
は本発明に係る方法により製造されたＭＯＳトランジス
タの構造断面図、第４図は同ＭＯＳトランジスタの不純
物プロファイル図を示す。 １畠・・・Ｐ型シリコン基板、２・・・・・・ゲート領
域、３・・・・・・ｎ領域、３′・・・・・１領域、３
″・・・・・・ワ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 赤で − 第３図 ２ 第４図 火ウー
同図（Ａ）は基本構造図、同図（Ｂ）はオフセノトゲー
゛ト構造図、同図（Ｑ）は埋め込みチャンネル構造図、
同図（Ｄ）は二重拡散構造図、第２図は第１図（Ｄ）の
ＭＯＳ トランジスタの不純物プロファイル図、第３図
は本発明に係る方法により製造されたＭＯＳトランジス
タの構造断面図、第４図は同ＭＯＳトランジスタの不純
物プロファイル図を示す。 １畠・・・Ｐ型シリコン基板、２・・・・・・ゲート領
域、３・・・・・・ｎ領域、３′・・・・・１領域、３
″・・・・・・ワ領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 赤で − 第３図 ２ 第４図 火ウー
Claims (1)
- 【特許請求の範囲】 ソ ＭＯ８型半導体装置のすくなくとも、サースあるいはド
レイン領域の形成に際し、同一の不純物を、同一のマス
クを用いて、イオン注入条件を変化させて複数回イオン
注入することにより、ソースあるいはドレイン領域の不
純物濃度分布に傾斜をもだせることを特徴とするＭＯ８
型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101854A JPS58219766A (ja) | 1982-06-14 | 1982-06-14 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57101854A JPS58219766A (ja) | 1982-06-14 | 1982-06-14 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58219766A true JPS58219766A (ja) | 1983-12-21 |
Family
ID=14311617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57101854A Pending JPS58219766A (ja) | 1982-06-14 | 1982-06-14 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219766A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0271247A2 (en) * | 1986-12-04 | 1988-06-15 | Seiko Instruments Inc. | A MOS field effect transistor and a process for fabricating the same |
| JPH02280322A (ja) * | 1989-04-21 | 1990-11-16 | Sony Corp | 半導体装置の製法 |
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|---|---|---|---|---|
| JPS52117081A (en) * | 1976-03-29 | 1977-10-01 | Hitachi Ltd | Preparation of mis semiconductor device |
| JPS54110789A (en) * | 1978-01-23 | 1979-08-30 | Siemens Ag | Short channel mis field effect transistor and method of fabricating same |
-
1982
- 1982-06-14 JP JP57101854A patent/JPS58219766A/ja active Pending
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