JPH04196170A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH04196170A JPH04196170A JP32169990A JP32169990A JPH04196170A JP H04196170 A JPH04196170 A JP H04196170A JP 32169990 A JP32169990 A JP 32169990A JP 32169990 A JP32169990 A JP 32169990A JP H04196170 A JPH04196170 A JP H04196170A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概 要］
埋め込みチャネル型ＭＯＳトランジスタおよびその製造
方法に関し。
方法に関し。
埋め込みチャネル内のキャリア数の減少および電流駆動
能力の低下を招くことなくパンチスルー耐圧を高めるこ
とを目的とし。
能力の低下を招くことなくパンチスルー耐圧を高めるこ
とを目的とし。
第１のデバイス構造は、基板の導電型と逆の導電型のチ
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭＯＳトランジスタであって、ソース拡
散領域とドレイン拡散領域との間の基板表面に形成され
、基板の導電型と同じ導電型で不純物濃度が低く２基板
表面からの深さが浅い第１層と、該第１Ｎの下に形成さ
れ、基板の導電型と逆の導電型で不純物濃度が第１層よ
りも高く、基板表面からの深さがソース・ドレイン拡散
領域の拡散深さとほぼ同じの第２層とを有するように構
成し。
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭＯＳトランジスタであって、ソース拡
散領域とドレイン拡散領域との間の基板表面に形成され
、基板の導電型と同じ導電型で不純物濃度が低く２基板
表面からの深さが浅い第１層と、該第１Ｎの下に形成さ
れ、基板の導電型と逆の導電型で不純物濃度が第１層よ
りも高く、基板表面からの深さがソース・ドレイン拡散
領域の拡散深さとほぼ同じの第２層とを有するように構
成し。
第２のデバイス構造は、基板の導電型と逆の導電型のチ
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭ ＯＳ ＋−ランシスタであって、ソ
ース拡散領域とドレイン拡散領域との間の基板表面に形
成され、基板の導電型と逆の導電型で不純物濃度が低く
、基板表面からの深さが浅い第１層と、該第１層の下に
形成され、基板の導電型と逆の導電型で不純物濃度が第
１層よりも高く、基板表面からの深さがソース・ドレイ
ン拡散領域の拡散深さとほぼ同じの第２層とを有するよ
うに構成し。
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭ ＯＳ ＋−ランシスタであって、ソ
ース拡散領域とドレイン拡散領域との間の基板表面に形
成され、基板の導電型と逆の導電型で不純物濃度が低く
、基板表面からの深さが浅い第１層と、該第１層の下に
形成され、基板の導電型と逆の導電型で不純物濃度が第
１層よりも高く、基板表面からの深さがソース・ドレイ
ン拡散領域の拡散深さとほぼ同じの第２層とを有するよ
うに構成し。
製造方法は、基板の導電型と逆の導電型のチャネルドー
プ種をイオン注入することによってしきい値電圧を制御
するＭＯ３＋−ランジスタの製造方法であって、チャネ
ルドープ種をイオン注入する加速エネルギーを１ チャ
ネルドープ濃度のピークがソース・ドレイン拡散領域の
拡散深さと同程度の深さに位置するように設定すると共
に、注入されたイオンを低温で熱処理して活性化させる
ように構成する。
プ種をイオン注入することによってしきい値電圧を制御
するＭＯ３＋−ランジスタの製造方法であって、チャネ
ルドープ種をイオン注入する加速エネルギーを１ チャ
ネルドープ濃度のピークがソース・ドレイン拡散領域の
拡散深さと同程度の深さに位置するように設定すると共
に、注入されたイオンを低温で熱処理して活性化させる
ように構成する。
〔産業上の利用分野］
本発明は、半導体装置およびその製造方法、特に埋め込
みチャネル型Ｍｏ５ｔ・う〉′ジスタおよびその製造方
法に関する。
みチャネル型Ｍｏ５ｔ・う〉′ジスタおよびその製造方
法に関する。
近年、ＩＣの高集積化に伴って、ＩＣを構成するデバイ
スもますまず微細化が進んでいる。その結果、ＶＬＳＩ
で用いられるＭＯ３＋−ランジスタにおいては、単に耐
圧を考慮するだけでなく、短チヤネル効果、デバイス性
能、集積密度、製造プロセスなどさまざまな要素を考慮
して設羽を行う必要がある。
スもますまず微細化が進んでいる。その結果、ＶＬＳＩ
で用いられるＭＯ３＋−ランジスタにおいては、単に耐
圧を考慮するだけでなく、短チヤネル効果、デバイス性
能、集積密度、製造プロセスなどさまざまな要素を考慮
して設羽を行う必要がある。
〔従来の技術］
基板の導電型と逆の導電型のチャネルト−プ種をイオン
注入することによってしきい値電圧を制御するＭＯ３＋
・ランジスタは、埋め込のチャネル型デバイスとなる。
注入することによってしきい値電圧を制御するＭＯ３＋
・ランジスタは、埋め込のチャネル型デバイスとなる。
第９回に、埋め込めチャネル型ＰＭＯ５Ｉ−ランジスタ
のデバイス構造（同図（ａ））とチャネル部分の不純物
プロファイル（同図（ｂ））を示す。
のデバイス構造（同図（ａ））とチャネル部分の不純物
プロファイル（同図（ｂ））を示す。
この場合、チャネルトープ種として、ボロンなどのｎ型
不純物を用いる。
不純物を用いる。
第１０図に、埋め込めチャネル型ＮＭＯＳトランジスタ
のデバイス構造（同図（ａ））とチャネル部分の不純物
プロファイル（同図（ｂ））を示す。この場合、チャネ
ルドープ種として、リンなどのｎ型不純物を用いる。
のデバイス構造（同図（ａ））とチャネル部分の不純物
プロファイル（同図（ｂ））を示す。この場合、チャネ
ルドープ種として、リンなどのｎ型不純物を用いる。
埋め込みチャネル型ＭＯ３Ｉ・ランジスクは、第９図お
よび第１０図かられかるように、チャネルが基板表面で
はなく、基板内部に存在する。その結果、埋め込みチャ
ネル内のキャリアは基板表面のＳｉ ５ｉＯｚ界面の
影響を受けにくくなるので、移動度が増加し、電流駆動
能力が増大する。
よび第１０図かられかるように、チャネルが基板表面で
はなく、基板内部に存在する。その結果、埋め込みチャ
ネル内のキャリアは基板表面のＳｉ ５ｉＯｚ界面の
影響を受けにくくなるので、移動度が増加し、電流駆動
能力が増大する。
（発明が解決しようとする課題〕
埋め込みチャネル型ＭＯ３＋−ランジスタには。
前述した長所がある反面９次の欠点がある。
（１）埋め込みチャネルの位置が深くなり、基板表面か
ら遠ざかるほどゲート電圧の影響が小さくなる。
ら遠ざかるほどゲート電圧の影響が小さくなる。
（２）基板表面でのチャネル方向の構造が、 ＰＭＯ
８ではり”−ｐ−ｐ” 、ＮＭｏ３ではｎｌ −ｎ−ｎ
゛となっておりＰＮ接合が存在しない。その結果、チャ
ネルに及ぼずトルイン電圧の影響が大きくなり、短チヤ
ネル効果が生じゃすい。
８ではり”−ｐ−ｐ” 、ＮＭｏ３ではｎｌ −ｎ−ｎ
゛となっておりＰＮ接合が存在しない。その結果、チャ
ネルに及ぼずトルイン電圧の影響が大きくなり、短チヤ
ネル効果が生じゃすい。
（３）短チヤネル化に伴っζ、しきい値電圧の低下、サ
ブスレンショルト特性の劣化、パンチスルー耐圧の低下
が生じる。
ブスレンショルト特性の劣化、パンチスルー耐圧の低下
が生じる。
これらの欠点を克服するために、ＰＮ接合をできるだけ
浅く形成して表面チャネル型に近づける方法がある。し
がし、この方法には、基板表面の５ｊ−３ｉＯｚ界面の
影響を受けにくい埋め込みチャネル内のキャリア数が減
少し、電流駆動能力が低下する。という問題がある。
浅く形成して表面チャネル型に近づける方法がある。し
がし、この方法には、基板表面の５ｊ−３ｉＯｚ界面の
影響を受けにくい埋め込みチャネル内のキャリア数が減
少し、電流駆動能力が低下する。という問題がある。
本発明は、この問題点を解決して、埋め込みチャネル内
のキャリア数の減少および電流駆動能力の低下を招くこ
となくパンチスルー耐圧の低下を防止した。半導体装置
およびその製造方法、特に埋め込めチャネル型Ｍｏｓ＋
−ランジスタおよびその製造方法を提供することを目的
とする。
のキャリア数の減少および電流駆動能力の低下を招くこ
となくパンチスルー耐圧の低下を防止した。半導体装置
およびその製造方法、特に埋め込めチャネル型Ｍｏｓ＋
−ランジスタおよびその製造方法を提供することを目的
とする。
（課題を解決するための手段〕
上記の目的を達成するために１本発明に係る半導体装置
およびその製造方法は１次のように構成する。
およびその製造方法は１次のように構成する。
第１のデバイス構造は、基板の導電型と逆の導電型のチ
ャネルドープ種をイオン注入するごとによってしきい値
電圧を制御するＭｏ３Ｉ−ランジスタであって、ソース
拡散領域とドレイン拡散領域との間の基板表面に形成さ
れ、基板の導電型と同じ導電型で不純物濃度が低く、基
板表面からの深さが浅い第１１と、該第１層の下に形成
され、基板の導電型と逆の導電型で不純物濃度が第１層
よりも高く、基板表面からの深さがソース・ドレイン拡
散領域の拡散深さとほぼ同じの第２層とを有するように
構成する。
ャネルドープ種をイオン注入するごとによってしきい値
電圧を制御するＭｏ３Ｉ−ランジスタであって、ソース
拡散領域とドレイン拡散領域との間の基板表面に形成さ
れ、基板の導電型と同じ導電型で不純物濃度が低く、基
板表面からの深さが浅い第１１と、該第１層の下に形成
され、基板の導電型と逆の導電型で不純物濃度が第１層
よりも高く、基板表面からの深さがソース・ドレイン拡
散領域の拡散深さとほぼ同じの第２層とを有するように
構成する。
第２のデバイス構造は、基板の導電型と逆の導電型のチ
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭｏ３Ｉ−ランジスタであって、ソース
拡散領域とドレイン拡散領域との間の基板表面に形成さ
れ、基板の導電型と逆の導電型で不純物濃度が低く、基
板表面からの深さが浅い第１層と、該第１層の下に形成
され、基板の導電型と逆の導電型で不純物濃度が第１層
よりも高く、基板表面からの深さがソース・ドレイン拡
散領域の拡散深さとほぼ同じの第２層とを有するように
構成する。
ャネルドープ種をイオン注入することによってしきい値
電圧を制御するＭｏ３Ｉ−ランジスタであって、ソース
拡散領域とドレイン拡散領域との間の基板表面に形成さ
れ、基板の導電型と逆の導電型で不純物濃度が低く、基
板表面からの深さが浅い第１層と、該第１層の下に形成
され、基板の導電型と逆の導電型で不純物濃度が第１層
よりも高く、基板表面からの深さがソース・ドレイン拡
散領域の拡散深さとほぼ同じの第２層とを有するように
構成する。
製造方法は、基板の導電型と逆の導電型のチャネルドー
プ種をイオン注入することによってしきい値電圧を制御
するＭｏ３）ランジスタの製造方法であって、チャネル
ドープ種をイオン注入する加速エネルギーを、チャネル
ドープ濃度のピークがソース・ドレイン拡散領域の拡散
深さと同程度の深さに位置するように設定すると共に、
注入されたイオンを低温で熱処理して活性化させるよう
に構成する。
プ種をイオン注入することによってしきい値電圧を制御
するＭｏ３）ランジスタの製造方法であって、チャネル
ドープ種をイオン注入する加速エネルギーを、チャネル
ドープ濃度のピークがソース・ドレイン拡散領域の拡散
深さと同程度の深さに位置するように設定すると共に、
注入されたイオンを低温で熱処理して活性化させるよう
に構成する。
本発明の原理を第１図および第２図を用いて説明する。
第１のデバイス構造は、第１図（ａ）および第２図（ａ
）に対応する。
）に対応する。
第１図（ａ）のＰＭＯ３＋−ランジスタに即して説明す
ると、ｐ゛゛ソース拡散領域とｐ゛型トドレイン拡散領
域の間の基板表面に基板と同じ導電型で不純物濃度が低
く、基板表面からの深さが浅いｎ−層と、このｎ−層の
下に基板と逆の導電型で不純物濃度が高く、基板表面が
らの深さがソース・ドレイン拡散領域の拡散深さとほぼ
同じの２層とが形成されている。その結果、基板表面の
チャネル方向の構造はｐ”−ｎ−−−ｐ’ と成ってい
るので、ｎ−層がドレイン電圧の影響を緩和し。
ると、ｐ゛゛ソース拡散領域とｐ゛型トドレイン拡散領
域の間の基板表面に基板と同じ導電型で不純物濃度が低
く、基板表面からの深さが浅いｎ−層と、このｎ−層の
下に基板と逆の導電型で不純物濃度が高く、基板表面が
らの深さがソース・ドレイン拡散領域の拡散深さとほぼ
同じの２層とが形成されている。その結果、基板表面の
チャネル方向の構造はｐ”−ｎ−−−ｐ’ と成ってい
るので、ｎ−層がドレイン電圧の影響を緩和し。
表面パンチスルー耐圧を高める。そして、ｎ−層下に形
成された２層が充分な厚みを持った埋め込みチャネル２
成っているので２埋め込みチャネル内のキャリアが減少
しないから、高い電流駆動能力を維持することが可能に
なる。
成された２層が充分な厚みを持った埋め込みチャネル２
成っているので２埋め込みチャネル内のキャリアが減少
しないから、高い電流駆動能力を維持することが可能に
なる。
第２図（ａ）のＮＭＯ３）ランジスクの場合。
導電型が逆になるだけで、その原理は前述した第１図（
ａ）のＰＭＯＳトランジスタの場合と同様である。
ａ）のＰＭＯＳトランジスタの場合と同様である。
第２のデバイス構造は、第１図（Ｃ）および第２図（Ｃ
）に対応する。
）に対応する。
第１図（Ｃ）のＰＭＯ３１ランシスタに即して説明する
と、ｐ゛型ソース拡散領域とＰ“型ドレイン拡散領域と
の間の基板表面に基板と逆の導電型で不純物濃度が低く
、基板表面からの深さが浅いｐ−層と、このＰ−層の下
に基板と逆の導電型で不純物濃度が高く、基板表面から
の深さがソース・ドレイン拡散領域の拡散深さとほぼ同
じの２層とが形成されている。その結果、基板表面のチ
ャネル方向の構造はｐ”−ｐ−−ｐ” と成っているの
で、ｐ−層がドレイン電圧の影響を緩和し。
と、ｐ゛型ソース拡散領域とＰ“型ドレイン拡散領域と
の間の基板表面に基板と逆の導電型で不純物濃度が低く
、基板表面からの深さが浅いｐ−層と、このＰ−層の下
に基板と逆の導電型で不純物濃度が高く、基板表面から
の深さがソース・ドレイン拡散領域の拡散深さとほぼ同
じの２層とが形成されている。その結果、基板表面のチ
ャネル方向の構造はｐ”−ｐ−−ｐ” と成っているの
で、ｐ−層がドレイン電圧の影響を緩和し。
表面パンチスルー耐圧を高める。そして、ｐ−層下に形
成されたＰ層が充分な厚みを持った埋め込みチャネルと
成っているので２埋め込みチャネル内のキャリアが減少
しないから、高い電流駆動能力を維持することが可能に
なる。
成されたＰ層が充分な厚みを持った埋め込みチャネルと
成っているので２埋め込みチャネル内のキャリアが減少
しないから、高い電流駆動能力を維持することが可能に
なる。
第２図（ｃ）のＮＭＯ３）ランジスタの場合。
導電型が逆になるだけで、その原理は前述した第１図（
Ｃ）のＰＭＯ３ｉランジスクの場合と同様である。
Ｃ）のＰＭＯ３ｉランジスクの場合と同様である。
第１図は１本発明に係るＰＭＯ３＋・ランジスタである
。
。
同図（ａ）は基板表面の低不純物濃度層（第１層）が基
板の導電型と同じ導電型のデバイス構造を示す。同図（
ｂ）は、チャネル部分の不純物ブロファ・イルである。
板の導電型と同じ導電型のデバイス構造を示す。同図（
ｂ）は、チャネル部分の不純物ブロファ・イルである。
ｎ”型の第１層の厚さをＷ。
埋め込みチャネルとしてのｐ型の第２層のｊ〃さをｗ
２． ｐ ｎ型のソース・ドレイン拡散領域の拡散深
さをχ４とすると、Ｘｌ−ｗＩ十ｗ２となっている。
２． ｐ ｎ型のソース・ドレイン拡散領域の拡散深
さをχ４とすると、Ｘｌ−ｗＩ十ｗ２となっている。
同図（ｃ）は基板表面の低不純物濃度層（第１層）か基
板の導電型と逆の導電型のデバイス構造を示す。同図（
ｄ）は、ヂャ茅ル部分の不純物プロファイルである。ｐ
−型の第１層の厚さをｗｌ。
板の導電型と逆の導電型のデバイス構造を示す。同図（
ｄ）は、ヂャ茅ル部分の不純物プロファイルである。ｐ
−型の第１層の厚さをｗｌ。
埋め込みチャネルとしてのｐ型の第２層の厚さを’Ｎｚ
、ｐ’型のソース・ドレイン拡散領域の拡散深さをχ、
とすると、χ１ζｗ、−ｆｗ２となっている。
、ｐ’型のソース・ドレイン拡散領域の拡散深さをχ、
とすると、χ１ζｗ、−ｆｗ２となっている。
第２図は１本発明に係るＮＭＯ３Ｉ−ランシスタである
。
。
同図（ａ）は基板表面の低不純物濃度層（第１層）が基
板の導電型と同じ導電型のデバイス構造を示す。同図（
ｂ）は、チャネル部分の不純物プロファイルである。ｐ
−型の第１層の厚さをＷ、。
板の導電型と同じ導電型のデバイス構造を示す。同図（
ｂ）は、チャネル部分の不純物プロファイルである。ｐ
−型の第１層の厚さをＷ、。
埋め込みチャネルとしてのｎ型の第２層の厚さをｗ２．
ｎ”型のソース・ドレイン拡散領域の拡散深さをＸｊ
とすると１ ＸＪ′−、ｗｌ ］−Ｗ２となっている。
ｎ”型のソース・ドレイン拡散領域の拡散深さをＸｊ
とすると１ ＸＪ′−、ｗｌ ］−Ｗ２となっている。
同図（ｃ）は基板表面の低不純物濃度層（第１層）が基
板の導電型と逆の導電型のデバイス構造を示す。同図（
ｄ）は、チャネル部分の不純物プロファイルである。ｎ
−型の第１層の厚さをｗｌ。
板の導電型と逆の導電型のデバイス構造を示す。同図（
ｄ）は、チャネル部分の不純物プロファイルである。ｎ
−型の第１層の厚さをｗｌ。
埋め込めチャネルとしてのｎ型の第２層の厚さをＷｚ、
ｎ”型のソース・ドレイン拡散領域の拡散深さをＸＪと
すると、Ｘｊ ζｗ、−１−ｗ２ となっている。
ｎ”型のソース・ドレイン拡散領域の拡散深さをＸＪと
すると、Ｘｊ ζｗ、−１−ｗ２ となっている。
次に９本発明に係る埋め込のチャネル型ＭＯ３）・ラン
ジスタの製造方法を説明する。
ジスタの製造方法を説明する。
デバイス各部のパラメータを第３図に示すように設定し
た。すなわち、基板はｎ型で不純物濃度３ Ｘ ］ Ｏ
”ｃｍ−”、 ソース−１”レイン拡散領域は高濃度
のＰ層型で拡散深さｘ ｉ −ｏ、 １μｍ、ゲート酸
化膜の厚さり。ｘ−９，２ｎ ｍ、ゲート電極の厚さは
１９００人、チャネルドーグ種はＢＦ２でドーズ量１．
Ｉ Ｘ １０１２ｃｍ−２である。
た。すなわち、基板はｎ型で不純物濃度３ Ｘ ］ Ｏ
”ｃｍ−”、 ソース−１”レイン拡散領域は高濃度
のＰ層型で拡散深さｘ ｉ −ｏ、 １μｍ、ゲート酸
化膜の厚さり。ｘ−９，２ｎ ｍ、ゲート電極の厚さは
１９００人、チャネルドーグ種はＢＦ２でドーズ量１．
Ｉ Ｘ １０１２ｃｍ−２である。
以下にチャネルドープ時の加速エネルギーおよび熱処理
条件を変えて得られた結果を示す。
条件を変えて得られた結果を示す。
（ケース１．第４図）
これは、低加速エネルギー（２５ｋｅＶ）、高温熱処理
の場合である。
の場合である。
第４図かられかるように、基板表面に低不純物濃度層が
形成されていない。
形成されていない。
（ケース２．第５図）
ごれは、低加速エネルギー（２５ｋｅＶ）、低温熱処理
の場合である。
の場合である。
第５図かられかるように、基板表面に低不純物濃度層が
形成されていない。
形成されていない。
（ケース３．第６図）
これば、高加速エネルギー（１００ｋｅＶ）。
高温熱処理の場合である。
第６図かられかるように、基板表面に低不純物濃度層が
形成されていない。
形成されていない。
（ケース４．第７図）
これは、高加速エネルギ＝（］００ｋｅＶ）。
低温熱処理の場合である。
第７図かられかるように、基板表面に深さの浅いｐ−型
の低不純物濃度層（第１層）が形成され。
の低不純物濃度層（第１層）が形成され。
その下に基板表面からの深さがソース・ドレイン拡散領
域の深さｘＪとほぼ同じ深さのｐ型の埋め込みチャネル
層（第２層）が形成されている。すなわち、このケース
の条件でヂャネルＩＳ−プを行うと２本発明の埋め込み
チャネル型ＭＯ３＋・ランジスタを形成することができ
る。
域の深さｘＪとほぼ同じ深さのｐ型の埋め込みチャネル
層（第２層）が形成されている。すなわち、このケース
の条件でヂャネルＩＳ−プを行うと２本発明の埋め込み
チャネル型ＭＯ３＋・ランジスタを形成することができ
る。
チャネルドープの条件を電流駆動能力の観点から示した
ものが、第８図のドレイン電流−加速エネルギー特性を
示す図である。バイアス条件は。
ものが、第８図のドレイン電流−加速エネルギー特性を
示す図である。バイアス条件は。
Ｖ Ｇ −−−Ｖ ｏ ＝ ３．３ ［Ｖコ、 ＶＳ
ＬＩ８ ””０ ［Ｖ］である。
ＬＩ８ ””０ ［Ｖ］である。
同図において、横軸はチャネルドープ種であるＢＦ２の
加速エネルギー［ｋｅＶ］、縦軸ば１ζレイン電流［Ｘ
１０−’Ａ］ 、Ｘ印は高温処理のもの。
加速エネルギー［ｋｅＶ］、縦軸ば１ζレイン電流［Ｘ
１０−’Ａ］ 、Ｘ印は高温処理のもの。
・印は低温処理のものをそれぞれ示している。
第８図から、高加速エネルギーでイオン注入を行い、低
温で熱処理を行うと、高い電流駆動能力が得られること
がわかる。
温で熱処理を行うと、高い電流駆動能力が得られること
がわかる。
〔発明の効果］
本発明によれば、基板の導電型と逆の導電型のチャネル
トープ種をイオン注入することによってしきい値電圧を
制御する埋め込みチャネル型ＭＯＳトランジスタにおい
て、埋め込みチャネル内のキャリア数の減少および電流
駆動能力の低下を招くことなくパンチスルー耐圧を高め
ることが可能になる。
トープ種をイオン注入することによってしきい値電圧を
制御する埋め込みチャネル型ＭＯＳトランジスタにおい
て、埋め込みチャネル内のキャリア数の減少および電流
駆動能力の低下を招くことなくパンチスルー耐圧を高め
ることが可能になる。
第１図は本発明に係るｒ’ＭＯ３ｌ−ランジスタを示す
図。 第２図は本発明に係るＮＭＯ３ｌ・ランジスタを示す図
。 第３図はチャネルト−プの様子を示す図。 第４図はチャネル部分の不純物プロファイル（その１）
を示す図。 第５図はチャネル部分の不純物プロファイル（その２）
を示す図、 第６図はチャネル部分の不純物プロファイル（その３）
を示す図。 第７図はチャネル部分の不純物ブｌ」ファイル（その４
）を示す図。 第８図はドレイン電流−加速エネルギー特性を示す図。 第９図は埋め込みチャネル型ｒ’ＭＯ３）ランジスタを
示す図。 第１０図は埋め込みチャネル型ＮＭＯＳトランジスタを
示す図である。
図。 第２図は本発明に係るＮＭＯ３ｌ・ランジスタを示す図
。 第３図はチャネルト−プの様子を示す図。 第４図はチャネル部分の不純物プロファイル（その１）
を示す図。 第５図はチャネル部分の不純物プロファイル（その２）
を示す図、 第６図はチャネル部分の不純物プロファイル（その３）
を示す図。 第７図はチャネル部分の不純物ブｌ」ファイル（その４
）を示す図。 第８図はドレイン電流−加速エネルギー特性を示す図。 第９図は埋め込みチャネル型ｒ’ＭＯ３）ランジスタを
示す図。 第１０図は埋め込みチャネル型ＮＭＯＳトランジスタを
示す図である。
Claims (3)
- （１）基板の導電型と逆の導電型のチャネルドープ種を
イオン注入することによってしきい値電圧を制御するＭ
ＯＳトランジスタであって、 ソース拡散領域とドレイン拡散領域との間の基板表面に
形成され、基板の導電型と同じ導電型で不純物濃度が低
く、基板表面からの深さが浅い第１層と、 該第１層の下に形成され、基板の導電型と逆の導電型で
不純物濃度が第１層よりも高く、基板表面からの深さが
ソース・ドレイン拡散領域の拡散深さとほぼ同じの第２
層 とを有することを特徴とする半導体装置。 - （２）基板の導電型と逆の導電型のチャネルドープ種を
イオン注入することによってしきい値電圧を制御するＭ
ＯＳトランジスタであって、 ソース拡散領域とドレイン拡散領域との間の基板表面に
形成され、基板の導電型と逆の導電型で不純物濃度が低
く、基板表面からの深さが浅い第１層と、 該第１層の下に形成され、基板の導電型と逆の導電型で
不純物濃度が第１層よりも高く、基板表面からの深さが
ソース・ドレイン拡散領域の拡散深さとほぼ同じの第２
層 とを有することを特徴とする半導体装置。 - （３）基板の導電型と逆の導電型のチャネルドープ種を
イオン注入することによってしきい値電圧を制御するＭ
ＯＳトランジスタの製造方法であって、 チャネルドープ種をイオン注入する加速エネルギーを、
チャネルドープ濃度のピークがソース・ドレイン拡散領
域の拡散深さと同程度の深さに位置するように設定する
と共に、注入されたイオンを低温で熱処理して活性化さ
せる ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32169990A JPH04196170A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32169990A JPH04196170A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196170A true JPH04196170A (ja) | 1992-07-15 |
Family
ID=18135438
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32169990A Pending JPH04196170A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196170A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994019830A1 (en) * | 1993-02-23 | 1994-09-01 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2013247347A (ja) * | 2012-05-29 | 2013-12-09 | Canon Inc | 半導体装置及びその製造方法 |
| WO2016009838A1 (ja) * | 2014-07-15 | 2016-01-21 | ソニー株式会社 | 増幅装置、半導体装置、製造方法、電子機器 |
-
1990
- 1990-11-26 JP JP32169990A patent/JPH04196170A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1994019830A1 (en) * | 1993-02-23 | 1994-09-01 | Thunderbird Technologies, Inc. | High saturation current, low leakage current fermi threshold field effect transistor |
| JP2001119020A (ja) * | 1999-10-20 | 2001-04-27 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2013247347A (ja) * | 2012-05-29 | 2013-12-09 | Canon Inc | 半導体装置及びその製造方法 |
| WO2016009838A1 (ja) * | 2014-07-15 | 2016-01-21 | ソニー株式会社 | 増幅装置、半導体装置、製造方法、電子機器 |
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